JPH10209385A - コンポーネント配置 - Google Patents
コンポーネント配置Info
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- JPH10209385A JPH10209385A JP10006496A JP649698A JPH10209385A JP H10209385 A JPH10209385 A JP H10209385A JP 10006496 A JP10006496 A JP 10006496A JP 649698 A JP649698 A JP 649698A JP H10209385 A JPH10209385 A JP H10209385A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 キャリアを所定の方向へ曲げる制御可能磁界
生成器を利用した回路及びコンポーネント配置を提供す
る。 【解決手段】 本発明は、トランジスタデバイスから相
対的に特定の位置に配置された制御可能磁界生成器を利
用する。このことによって、例えばトランジスタデバイ
スがイネーブルされた場合等にトランジスタデバイス内
をキャリアが流れる際、生成器によって生成された磁界
がキャリアが流れているところまで延在してローレンツ
（Lorentz）力を生成し、それによってキャリアが所定
の方向へ曲げられて対応する所定の回路機能が実現され
る。
生成器を利用した回路及びコンポーネント配置を提供す
る。 【解決手段】 本発明は、トランジスタデバイスから相
対的に特定の位置に配置された制御可能磁界生成器を利
用する。このことによって、例えばトランジスタデバイ
スがイネーブルされた場合等にトランジスタデバイス内
をキャリアが流れる際、生成器によって生成された磁界
がキャリアが流れているところまで延在してローレンツ
（Lorentz）力を生成し、それによってキャリアが所定
の方向へ曲げられて対応する所定の回路機能が実現され
る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体デバイスに関
し、特に所定の機能を実現する目的で磁界を利用するデ
バイスに関する。
し、特に所定の機能を実現する目的で磁界を利用するデ
バイスに関する。
【０００２】
【従来の技術】エレクトロニクス家電、コンピュータ、
通信装置及び車載エレクトロニクス機器等を含む現在の
エレクトロニクス製品には、所定の機能を実行する目的
でトランジスタ等の半導体デバイスが用いられている。
この種の製品において半導体デバイスによって実行され
る機能には、電気信号のルーティング／スイッチング、
マルチプレクサ／デマルチプレクサ、差動増幅器、及び
変調／復調目的でのアップ／ダウンコンバータ等の信号
ミキサ等が含まれる。集積回路としての形態あるいはそ
の他の形態における、少なくとも４つのトランジスタか
らなる代表的な回路配置は、１×２信号ルーティングス
イッチ回路あるいはマルチプレクサ／デマルチプレクサ
を実現するために用いられる。これらは、例えば、N.We
ste and K.Eshraghinan, "Principles of CMOS VLSI De
sign" (Addison-Wesley PublishingCo. 1985)の第１章
第４−２９頁により詳細に記述されている。さらに、少
なくとも７つのトランジスタからなる代表的な回路配置
は、従来技術に係るGilbertセル等のアップあるいはダ
ウン信号コンバータ回路を実現するために用いられる。
これらは、P.Gray and R.Meyer, "Analysis and Design
of Analog Integrated Circuits" (John Wiley & Sons
1984)の第５９０−５９３頁により詳細に記述されてい
る。
通信装置及び車載エレクトロニクス機器等を含む現在の
エレクトロニクス製品には、所定の機能を実行する目的
でトランジスタ等の半導体デバイスが用いられている。
この種の製品において半導体デバイスによって実行され
る機能には、電気信号のルーティング／スイッチング、
マルチプレクサ／デマルチプレクサ、差動増幅器、及び
変調／復調目的でのアップ／ダウンコンバータ等の信号
ミキサ等が含まれる。集積回路としての形態あるいはそ
の他の形態における、少なくとも４つのトランジスタか
らなる代表的な回路配置は、１×２信号ルーティングス
イッチ回路あるいはマルチプレクサ／デマルチプレクサ
を実現するために用いられる。これらは、例えば、N.We
ste and K.Eshraghinan, "Principles of CMOS VLSI De
sign" (Addison-Wesley PublishingCo. 1985)の第１章
第４−２９頁により詳細に記述されている。さらに、少
なくとも７つのトランジスタからなる代表的な回路配置
は、従来技術に係るGilbertセル等のアップあるいはダ
ウン信号コンバータ回路を実現するために用いられる。
これらは、P.Gray and R.Meyer, "Analysis and Design
of Analog Integrated Circuits" (John Wiley & Sons
1984)の第５９０−５９３頁により詳細に記述されてい
る。
【０００３】
【発明が解決しようとする課題】エレクトロニクスコン
ポーネントの大きさ、複雑さ及びコストの低減は、エレ
クトロニクス産業における一般的な目標である。代表的
なコンポーネントのサイズの低減は、製造されるデバイ
ス及び他の回路素子の大きさの低減によって実現されて
きている。しかしながら、上述されているような回路機
能を実行するために必要とされるデバイスの複雑さ及び
個数は、従来技術に係るエレクトロニクスコンポーネン
トにおいては低減されてきていない。
ポーネントの大きさ、複雑さ及びコストの低減は、エレ
クトロニクス産業における一般的な目標である。代表的
なコンポーネントのサイズの低減は、製造されるデバイ
ス及び他の回路素子の大きさの低減によって実現されて
きている。しかしながら、上述されているような回路機
能を実行するために必要とされるデバイスの複雑さ及び
個数は、従来技術に係るエレクトロニクスコンポーネン
トにおいては低減されてきていない。
【０００４】従って、この種の機能をより低減された個
数のデバイスと複雑さで実行する回路配置が望ましい。
数のデバイスと複雑さで実行する回路配置が望ましい。
【０００５】
【課題を解決するための手段】本発明は、トランジスタ
デバイスから相対的に特定の位置に配置された制御可能
磁界生成器を利用する。このことによって、例えばデバ
イスがイネーブルされた場合等にデバイス内をキャリア
が流れる際、生成器によって生成された磁界がキャリア
が流れているところまで延在してローレンツ（Lorent
z）力を生成し、それによってキャリアが所定の相対的
な方向へ曲げられて対応する所定の回路機能が実現され
る。このようなコンポーネント配置において利用可能な
トランジスタデバイスには、例えば電界効果トランジス
タ（ＦＥＴ）及びバイポーラ接合トランジスタ（ＢＪ
Ｔ）等のキャリアの流れに基づいて機能するタイプのも
のが含まれる。本発明に係るコンポーネント配置は、従
来技術に係る回路と比較して、より低減されたデバイス
個数及び複雑さで相異なった機能を実行するための種々
の回路配置において利用可能である。
デバイスから相対的に特定の位置に配置された制御可能
磁界生成器を利用する。このことによって、例えばデバ
イスがイネーブルされた場合等にデバイス内をキャリア
が流れる際、生成器によって生成された磁界がキャリア
が流れているところまで延在してローレンツ（Lorent
z）力を生成し、それによってキャリアが所定の相対的
な方向へ曲げられて対応する所定の回路機能が実現され
る。このようなコンポーネント配置において利用可能な
トランジスタデバイスには、例えば電界効果トランジス
タ（ＦＥＴ）及びバイポーラ接合トランジスタ（ＢＪ
Ｔ）等のキャリアの流れに基づいて機能するタイプのも
のが含まれる。本発明に係るコンポーネント配置は、従
来技術に係る回路と比較して、より低減されたデバイス
個数及び複雑さで相異なった機能を実行するための種々
の回路配置において利用可能である。
【０００６】信号ミキサ、アップ及びダウンコンバー
タ、変調器／復調器、差動アンプ、スイッチ、及びマル
チプレクサ／デマルチプレクサ等の回路配置は、本発明
に係るデバイスをわずか１つか２つ用いるだけで可能で
ある。例えば、単一のＦＥＴデバイスと磁界生成器を用
いることによって信号ミキサ配置を実現することが可能
である。デバイスがイネーブルされると、キャリアは、
ソースとドレイン領域との間を反転層を形成して流れ
る。磁界生成器は、キャリアの流れと実質的に直交し、
かつ、反転層と実質的に平行な方向に延在する磁界を生
成するように配置されている。
タ、変調器／復調器、差動アンプ、スイッチ、及びマル
チプレクサ／デマルチプレクサ等の回路配置は、本発明
に係るデバイスをわずか１つか２つ用いるだけで可能で
ある。例えば、単一のＦＥＴデバイスと磁界生成器を用
いることによって信号ミキサ配置を実現することが可能
である。デバイスがイネーブルされると、キャリアは、
ソースとドレイン領域との間を反転層を形成して流れ
る。磁界生成器は、キャリアの流れと実質的に直交し、
かつ、反転層と実質的に平行な方向に延在する磁界を生
成するように配置されている。
【０００７】その状態で、ミキシングされる第一信号
（周波数ｆ1）に基づいて変化させられる。ミキシング
される第二信号（周波数ｆ2）がデバイスのゲートに印
加され、その周波数に従って反転層の生成を変化させ
る。その結果、反転層内のキャリアの流れは、第一信号
に従って変化する磁界によって生成されるローレンツ力
とデバイスのゲートに印加された第二信号との双方によ
って変調され、少なくとも周波数｜ｆ1±ｆ2｜を有する
混合済み信号がデバイスのドレインに現れる。
（周波数ｆ1）に基づいて変化させられる。ミキシング
される第二信号（周波数ｆ2）がデバイスのゲートに印
加され、その周波数に従って反転層の生成を変化させ
る。その結果、反転層内のキャリアの流れは、第一信号
に従って変化する磁界によって生成されるローレンツ力
とデバイスのゲートに印加された第二信号との双方によ
って変調され、少なくとも周波数｜ｆ1±ｆ2｜を有する
混合済み信号がデバイスのドレインに現れる。
【０００８】さらに、磁界生成器を、複数個のドレイン
を有するＦＥＴデバイスにおいて生成される反転層に対
して実質的に垂直に延在する磁界を生成するように配置
することも可能である。このようにすることによって生
成されたローレンツ力は、磁界の大きさに基づいて、反
転層を流れるキャリアを複数個のドレインのうちの所定
の一つに向けて偏向させる。このような配置は、信号ル
ーティングスイッチ、マルチプレクサ／デマルチプレク
サ及び信号ミキサ等の回路機能を実行するために有用で
ある。
を有するＦＥＴデバイスにおいて生成される反転層に対
して実質的に垂直に延在する磁界を生成するように配置
することも可能である。このようにすることによって生
成されたローレンツ力は、磁界の大きさに基づいて、反
転層を流れるキャリアを複数個のドレインのうちの所定
の一つに向けて偏向させる。このような配置は、信号ル
ーティングスイッチ、マルチプレクサ／デマルチプレク
サ及び信号ミキサ等の回路機能を実行するために有用で
ある。
【０００９】本発明の他の側面に従って、インダクタコ
イルが制御可能磁界生成器として用いられ、比較的コン
パクトな大きさを有するコンポーネント配置を実現する
目的で、トランジスタデバイスを含む基板上に形成され
る。
イルが制御可能磁界生成器として用いられ、比較的コン
パクトな大きさを有するコンポーネント配置を実現する
目的で、トランジスタデバイスを含む基板上に形成され
る。
【００１０】
【発明の実施の形態】本発明は、トランジスタデバイス
から相対的に特定の位置に配置された制御可能磁界生成
器を利用する。このことによって、デバイスがイネーブ
ルされてデバイス内をキャリアが流れる際、生成器によ
って生成された磁界がキャリアが流れているところまで
延在してローレンツ（Lorentz）力を生成し、それによ
ってキャリアが所定の相対的な方向へ曲げられて対応す
る所定の回路機能が実現される。添付図面においては、
電界効果トランジスタ（ＦＥＴ）を用いた信号ミキシン
グ及びルーティング機能を実現するコンポーネント配置
が示されており、以下に詳細に記述されるが、これらは
例示目的のものであり、本発明を限定するものではな
い。バイポーラ接合トランジスタ（ＢＪＴ）を含む、キ
ャリアの流れに基づいて動作する他のタイプのトランジ
スタデバイスも本発明に係るコンポーネント配置におい
て利用可能である。さらに、本発明を、例えば差動増幅
器及びマルチプレクサ／デマルチプレクサの回路機能を
実行する配置を含む、他の回路機能の実現のための種々
の他のコンポーネント配置において実施することも容易
である、ということに留意されたい。
から相対的に特定の位置に配置された制御可能磁界生成
器を利用する。このことによって、デバイスがイネーブ
ルされてデバイス内をキャリアが流れる際、生成器によ
って生成された磁界がキャリアが流れているところまで
延在してローレンツ（Lorentz）力を生成し、それによ
ってキャリアが所定の相対的な方向へ曲げられて対応す
る所定の回路機能が実現される。添付図面においては、
電界効果トランジスタ（ＦＥＴ）を用いた信号ミキシン
グ及びルーティング機能を実現するコンポーネント配置
が示されており、以下に詳細に記述されるが、これらは
例示目的のものであり、本発明を限定するものではな
い。バイポーラ接合トランジスタ（ＢＪＴ）を含む、キ
ャリアの流れに基づいて動作する他のタイプのトランジ
スタデバイスも本発明に係るコンポーネント配置におい
て利用可能である。さらに、本発明を、例えば差動増幅
器及びマルチプレクサ／デマルチプレクサの回路機能を
実行する配置を含む、他の回路機能の実現のための種々
の他のコンポーネント配置において実施することも容易
である、ということに留意されたい。
【００１１】本発明に従ったコンポーネント配置例１が
図１に示されている。コンポーネント配置１は、基板１
５に形成されたＦＥＴデバイス５及びインダクタコイル
１０等の制御可能磁界生成器を有している。デバイス５
は、従来技術に係る金属酸化膜半導体ＦＥＴすなわちＭ
ＯＳＦＥＴでよい。デバイス５として用いられるＭＯＳ
デバイスの型は本発明の実現には問題ではなく、コンポ
ーネント配置１の所定の動作に基づいて、例えばＮＭＯ
Ｓ、ＰＭＯＳあるいはＣＭＯＳデバイスである。他の型
のＦＥＴデバイス、例えば金属半導体ＦＥＴ（ＭＥＳＦ
ＥＴ）及び金属絶縁体半導体型のＦＥＴ（ＭＩＳＦＥ
Ｔ）等も、デバイス５として利用可能である。さらに、
デバイス５は個別半導体であっても集積回路の一部であ
ってもよい。ＭＯＳＦＥＴデバイス５を作成する従来技
術に係る方法は、例えばS.M.Sze, "VLSI Technology"
(McGraw-Hill 1988)の第１１章第４６６−５１５頁に記
載されている。
図１に示されている。コンポーネント配置１は、基板１
５に形成されたＦＥＴデバイス５及びインダクタコイル
１０等の制御可能磁界生成器を有している。デバイス５
は、従来技術に係る金属酸化膜半導体ＦＥＴすなわちＭ
ＯＳＦＥＴでよい。デバイス５として用いられるＭＯＳ
デバイスの型は本発明の実現には問題ではなく、コンポ
ーネント配置１の所定の動作に基づいて、例えばＮＭＯ
Ｓ、ＰＭＯＳあるいはＣＭＯＳデバイスである。他の型
のＦＥＴデバイス、例えば金属半導体ＦＥＴ（ＭＥＳＦ
ＥＴ）及び金属絶縁体半導体型のＦＥＴ（ＭＩＳＦＥ
Ｔ）等も、デバイス５として利用可能である。さらに、
デバイス５は個別半導体であっても集積回路の一部であ
ってもよい。ＭＯＳＦＥＴデバイス５を作成する従来技
術に係る方法は、例えばS.M.Sze, "VLSI Technology"
(McGraw-Hill 1988)の第１１章第４６６−５１５頁に記
載されている。
【００１２】このような半導体デバイスは、通常、半導
体、絶縁体及び金属の個々の層から形成される。例え
ば、デバイス５は、ＮＭＯＳとしてヒ素あるいはリン等
のｎ型不純物をドーピングすることによって形成された
ソース及びドレイン領域２０及び２５を有するｐ型シリ
コン基板１５を有している。シリサイド３０よりなるオ
プション層が、ソース及びドレイン抵抗を低減してデバ
イス５による電流駆動力を増大させる目的で、ソース及
びドレイン領域２０及び２５の上に堆積され得る。
体、絶縁体及び金属の個々の層から形成される。例え
ば、デバイス５は、ＮＭＯＳとしてヒ素あるいはリン等
のｎ型不純物をドーピングすることによって形成された
ソース及びドレイン領域２０及び２５を有するｐ型シリ
コン基板１５を有している。シリサイド３０よりなるオ
プション層が、ソース及びドレイン抵抗を低減してデバ
イス５による電流駆動力を増大させる目的で、ソース及
びドレイン領域２０及び２５の上に堆積され得る。
【００１３】デバイス５のゲート３５は、例えば、イオ
ン注入あるいは気相拡散によってｎ型不純物がドーピン
グされたポリシリコン４０より形成されている。ゲート
ポリシリコン４０は、基板１５上のＳｉＯ2スペーサ４
５上に堆積される。シリサイドよりなるオプション層
（図示せず）が、ゲート抵抗を低減する目的でゲート４
０上に堆積されることも可能である。例えばＳｉＯ2あ
るいはリンがドーピングされた酸化物であるリンガラス
より絶縁層５０がトランジスタの上に堆積され、物理的
な保護及び電気配線を容易にする。コンタクト孔５５が
絶縁層５０に開孔され、デバイスのゲート３５及びソー
ス及びドレイン領域２０及び２５が露出される。リード
線Ｓ、Ｇ及びＤは、それぞれソース、ゲート及びドレイ
ン領域２０、３５及び２５に接続される。ここではＮチ
ャネルＭＯＳＦＥＴが記述されているが、デバイス５と
してＰチャネルデバイスも利用可能であることに留意さ
れたい。
ン注入あるいは気相拡散によってｎ型不純物がドーピン
グされたポリシリコン４０より形成されている。ゲート
ポリシリコン４０は、基板１５上のＳｉＯ2スペーサ４
５上に堆積される。シリサイドよりなるオプション層
（図示せず）が、ゲート抵抗を低減する目的でゲート４
０上に堆積されることも可能である。例えばＳｉＯ2あ
るいはリンがドーピングされた酸化物であるリンガラス
より絶縁層５０がトランジスタの上に堆積され、物理的
な保護及び電気配線を容易にする。コンタクト孔５５が
絶縁層５０に開孔され、デバイスのゲート３５及びソー
ス及びドレイン領域２０及び２５が露出される。リード
線Ｓ、Ｇ及びＤは、それぞれソース、ゲート及びドレイ
ン領域２０、３５及び２５に接続される。ここではＮチ
ャネルＭＯＳＦＥＴが記述されているが、デバイス５と
してＰチャネルデバイスも利用可能であることに留意さ
れたい。
【００１４】インダクタコイル１０は、絶縁体５０の表
面上に形成されており、リードＬ1及びＬ2を有してい
る。この種のコイルを生成するための従来技術に係る方
法は、例えば、N.Nguyen and R.Meyer, "Si IC-Compati
ble Inductors and LC Passive Filters", IEEE J. Sol
id-State Circuits, vol.25, no.4, pp.1028-31 (Augus
t 1990)及びJ.Chang, A.Abidi and M.Gaitan, "Large S
uspended Inductors on Silicon and Their Use in a 2
-um CMOS RF Amplifier", IEEE Electron Device Lette
rs, vol.15, no.5, pp.246-248 (May 1993)等に記述さ
れている。本明細書に記述された実施例においてはオン
チップインダクタコイル１０が制御可能磁界生成器とし
て用いられているが、本発明に従って磁界を生成する目
的で、オンチップあるいはオフチップの他の構造も利用
可能である。例えば、基板上のある距離のところに支持
されたインダクタコイルは利用可能であり、対応するコ
ンポーネント配置の性能指数（Ｑファクタ）を増大させ
る。この種のコイルは、例えば、T.Gabara, K.Tai, M.L
au, S.Pei, R.Frye and P.Sullvian, "A 27mW CMOSRF O
scillator Operating at 1.2GHz", Proc. of 1994 IEEE
Multi-Chip Module Conf. MCMC-1994, pp.15-19(1994)
に記載されている。制御可能磁界生成器として利用可能
な他の構造例には、電磁石及びワイヤ等の電流を担う導
体が含まれる。
面上に形成されており、リードＬ1及びＬ2を有してい
る。この種のコイルを生成するための従来技術に係る方
法は、例えば、N.Nguyen and R.Meyer, "Si IC-Compati
ble Inductors and LC Passive Filters", IEEE J. Sol
id-State Circuits, vol.25, no.4, pp.1028-31 (Augus
t 1990)及びJ.Chang, A.Abidi and M.Gaitan, "Large S
uspended Inductors on Silicon and Their Use in a 2
-um CMOS RF Amplifier", IEEE Electron Device Lette
rs, vol.15, no.5, pp.246-248 (May 1993)等に記述さ
れている。本明細書に記述された実施例においてはオン
チップインダクタコイル１０が制御可能磁界生成器とし
て用いられているが、本発明に従って磁界を生成する目
的で、オンチップあるいはオフチップの他の構造も利用
可能である。例えば、基板上のある距離のところに支持
されたインダクタコイルは利用可能であり、対応するコ
ンポーネント配置の性能指数（Ｑファクタ）を増大させ
る。この種のコイルは、例えば、T.Gabara, K.Tai, M.L
au, S.Pei, R.Frye and P.Sullvian, "A 27mW CMOSRF O
scillator Operating at 1.2GHz", Proc. of 1994 IEEE
Multi-Chip Module Conf. MCMC-1994, pp.15-19(1994)
に記載されている。制御可能磁界生成器として利用可能
な他の構造例には、電磁石及びワイヤ等の電流を担う導
体が含まれる。
【００１５】動作の際には、デバイス５のソース及びド
レイン領域２０及び２５の間のゲート３５の下のチャネ
ル部に反転層が形成される。反転層は、例えば、層４５
と破線３８との間に生成される。このような反転層を形
成することは、従来技術に従ってゲートリードＧに充分
な電圧を印加し、ソース及びドレインリードＳ及びＤの
間に電位差を与えることによって実現可能である。キャ
リアは、形成された反転層中をソース領域２０からドレ
イン領域２５へ向かって流れる。キャリアという術語は
半導体中の負または正の電荷あるいは相当のものの流れ
を指し示しており、Ｎチャネルデバイスにおける負の電
荷を担う電子、あるいはＰチャネルＦＥＴデバイスにお
ける正の電荷を担う正孔等が含まれる。トランジスタデ
バイスにおけるキャリアの流れは、A.Grove, "Physics
and Technology of Semiconductor Devices" (John Wil
ey & Sons, 1967)の第１１章第３１７−３３３頁に概説
されている。ソース２０とドレイン２５との間を流れる
キャリアの速度は、ベクトルＵによって表わされてい
る。
レイン領域２０及び２５の間のゲート３５の下のチャネ
ル部に反転層が形成される。反転層は、例えば、層４５
と破線３８との間に生成される。このような反転層を形
成することは、従来技術に従ってゲートリードＧに充分
な電圧を印加し、ソース及びドレインリードＳ及びＤの
間に電位差を与えることによって実現可能である。キャ
リアは、形成された反転層中をソース領域２０からドレ
イン領域２５へ向かって流れる。キャリアという術語は
半導体中の負または正の電荷あるいは相当のものの流れ
を指し示しており、Ｎチャネルデバイスにおける負の電
荷を担う電子、あるいはＰチャネルＦＥＴデバイスにお
ける正の電荷を担う正孔等が含まれる。トランジスタデ
バイスにおけるキャリアの流れは、A.Grove, "Physics
and Technology of Semiconductor Devices" (John Wil
ey & Sons, 1967)の第１１章第３１７−３３３頁に概説
されている。ソース２０とドレイン２５との間を流れる
キャリアの速度は、ベクトルＵによって表わされてい
る。
【００１６】キャリアの流れは、ソース及び／あるいは
ドレインリードＳ及びＤにおける対応する信号出力を生
成する。キャリアのフローレート及び対応する出力信号
の大きさは、通常、ゲート３５に印加される電圧の大き
さに依存する。従って、ゲートリードＧへの電圧を変調
することによってキャリアの流れを変調することが可能
である。しかしながら、本発明に従って、インダクタコ
イル１０によって生成される磁界に基づいてドレイン２
５に到達するキャリアをさらに変調することも可能であ
る。この磁界の大きさは、インダクタコイル１０を流れ
る電流ＩLに依存する。
ドレインリードＳ及びＤにおける対応する信号出力を生
成する。キャリアのフローレート及び対応する出力信号
の大きさは、通常、ゲート３５に印加される電圧の大き
さに依存する。従って、ゲートリードＧへの電圧を変調
することによってキャリアの流れを変調することが可能
である。しかしながら、本発明に従って、インダクタコ
イル１０によって生成される磁界に基づいてドレイン２
５に到達するキャリアをさらに変調することも可能であ
る。この磁界の大きさは、インダクタコイル１０を流れ
る電流ＩLに依存する。
【００１７】インダクタコイル１０は、生成される磁界
がコイルの下部に前記生成される反転層を貫通して延在
するように配置される。この際、磁束密度ベクトルＢに
よって示されているように、磁界の向きは反転層と実質
的に平行であり、かつ、キャリアの流れの方向Ｕとは実
質的に直交している。このような磁界は、キャリアに対
してベクトルＦによって示されている方向に対応するロ
ーレンツ力を生成する。キャリアに働く力Ｆの方向及び
大きさは、Ｆ＝ｑ（Ｅ＋Ｕ×Ｂ）という表式によって表
わされる。ここで、Ｆ、Ｅ、Ｕ、及びＢはそれぞれベク
トルであり、ｑはキャリアの電荷、Ｅは磁界によってＭ
ＯＳデバイス内に誘起されるホール（Hall）電圧によっ
て生成される電界である。ホール効果及び対応するホー
ル電圧は、例えばS.Sze, "Physics of Semiconductor D
evices" (John Wiley & Sons 1981)第２７−３５頁に記
載されている。Ｎチャネルデバイス５においてはキャリ
アは電子であるため、電荷ｑは負の値である。
がコイルの下部に前記生成される反転層を貫通して延在
するように配置される。この際、磁束密度ベクトルＢに
よって示されているように、磁界の向きは反転層と実質
的に平行であり、かつ、キャリアの流れの方向Ｕとは実
質的に直交している。このような磁界は、キャリアに対
してベクトルＦによって示されている方向に対応するロ
ーレンツ力を生成する。キャリアに働く力Ｆの方向及び
大きさは、Ｆ＝ｑ（Ｅ＋Ｕ×Ｂ）という表式によって表
わされる。ここで、Ｆ、Ｅ、Ｕ、及びＢはそれぞれベク
トルであり、ｑはキャリアの電荷、Ｅは磁界によってＭ
ＯＳデバイス内に誘起されるホール（Hall）電圧によっ
て生成される電界である。ホール効果及び対応するホー
ル電圧は、例えばS.Sze, "Physics of Semiconductor D
evices" (John Wiley & Sons 1981)第２７−３５頁に記
載されている。Ｎチャネルデバイス５においてはキャリ
アは電子であるため、電荷ｑは負の値である。
【００１８】キャリアは生成されたローレンツ力Ｆの方
向に曲げられ、これがホール電圧を生成し、そのホール
電圧がスレッショルド電圧を変化させ、さらにドレイン
領域２５に到達するキャリア数を変化させる。その結
果、ドレインリードＤにおいて生成される信号は、この
ような磁界に晒されない従来のデバイスと比較して相当
量変化する。すなわち、磁界の大きさが、ドレイン領域
２５に到達するキャリアの数の変化の度合を決定する。
本発明はこのような振る舞いを利用し、ドレイン領域２
５に到達するキャリアの流れをインダクタコイル１０を
流れる電流ＩLを制御することによって変調する。
向に曲げられ、これがホール電圧を生成し、そのホール
電圧がスレッショルド電圧を変化させ、さらにドレイン
領域２５に到達するキャリア数を変化させる。その結
果、ドレインリードＤにおいて生成される信号は、この
ような磁界に晒されない従来のデバイスと比較して相当
量変化する。すなわち、磁界の大きさが、ドレイン領域
２５に到達するキャリアの数の変化の度合を決定する。
本発明はこのような振る舞いを利用し、ドレイン領域２
５に到達するキャリアの流れをインダクタコイル１０を
流れる電流ＩLを制御することによって変調する。
【００１９】このような変調は、ゲート３５に印加する
電圧によって反転層の深さ及びキャリアの流れを変調す
るという従来技術に係る方法とは実質的に独立に機能す
る。その結果、本発明に係るコンポーネント配置１は、
変調器／復調器、アップあるいはダウン信号コンバー
タ、及び差動増幅器等の種々の信号混合回路機能を実行
するために利用可能である。本発明に係るコンポーネン
ト配置１を利用した信号ミキサ回路１００が図２に示さ
れており、以下に記述される。
電圧によって反転層の深さ及びキャリアの流れを変調す
るという従来技術に係る方法とは実質的に独立に機能す
る。その結果、本発明に係るコンポーネント配置１は、
変調器／復調器、アップあるいはダウン信号コンバー
タ、及び差動増幅器等の種々の信号混合回路機能を実行
するために利用可能である。本発明に係るコンポーネン
ト配置１を利用した信号ミキサ回路１００が図２に示さ
れており、以下に記述される。
【００２０】ゲート３５の特定の長さすなわちＦＥＴデ
バイス５のチャネル長は、流れるキャリアが磁界に晒さ
れる距離を決定する。そのため、より長いゲート長の場
合の方が、特定の磁界によるキャリアの曲がりが大きく
なる。例えば、０．２５μｍから４．０μｍの範囲のゲ
ート長が本発明に従って利用可能である。さらに、所定
の変調効果を実現するためには、生成される磁界に対し
てキャリアの流れを充分に晒す目的でゲート３５の幅Ｗ
も充分に大きいことが必要である。例えば、図１に示さ
れているように磁界生成器としてオンチップインダクタ
コイルが用いられる場合には、従来技術に従って作成さ
れるオンチップインダクタコイルの大きさに依存して、
およそ２０μｍから８０μｍの範囲のゲート幅を利用す
ることが可能である。しかしながら、磁界生成器がより
大きな磁界を生成することが可能であれば、より小さな
ゲート幅も利用可能である。
バイス５のチャネル長は、流れるキャリアが磁界に晒さ
れる距離を決定する。そのため、より長いゲート長の場
合の方が、特定の磁界によるキャリアの曲がりが大きく
なる。例えば、０．２５μｍから４．０μｍの範囲のゲ
ート長が本発明に従って利用可能である。さらに、所定
の変調効果を実現するためには、生成される磁界に対し
てキャリアの流れを充分に晒す目的でゲート３５の幅Ｗ
も充分に大きいことが必要である。例えば、図１に示さ
れているように磁界生成器としてオンチップインダクタ
コイルが用いられる場合には、従来技術に従って作成さ
れるオンチップインダクタコイルの大きさに依存して、
およそ２０μｍから８０μｍの範囲のゲート幅を利用す
ることが可能である。しかしながら、磁界生成器がより
大きな磁界を生成することが可能であれば、より小さな
ゲート幅も利用可能である。
【００２１】図２においては、信号ミキサ回路１００の
中で、図１のコンポーネント配置１が参照番号１によっ
て示される模式的なシンボルで示されている。電圧源１
０５のような局部発振器信号源がコンポーネント配置１
のインダクタコイルのリードＬ1に接続されている。コ
ンポーネント配置１のリードＬ2は、抵抗Ｒ1に接続され
ており、Ｒ1の他端は設置されている。
中で、図１のコンポーネント配置１が参照番号１によっ
て示される模式的なシンボルで示されている。電圧源１
０５のような局部発振器信号源がコンポーネント配置１
のインダクタコイルのリードＬ1に接続されている。コ
ンポーネント配置１のリードＬ2は、抵抗Ｒ1に接続され
ており、Ｒ1の他端は設置されている。
【００２２】コンポーネント配置１のデバイスのソース
リードＳも設置されている。コンポーネント配置１のデ
バイスのドレインリードＤは抵抗Ｒ2に接続されてお
り、Ｒ2の他端は電圧源ＶDDに接続されている。さら
に、出力信号ＶOUTが、デバイスのドレインリードＤに
おいて生成される。コンポーネント配置１のデバイスの
ゲートリードＧは抵抗Ｒ3に接続されており、Ｒ3の他端
はバイアス電圧源ＶBIASに接続されている。ＤＣ遮断キ
ャパシタＣ1がデバイスのゲートリードＧと中間周波数
信号源、例えば電圧源１１０との間に接続されている。
リードＳも設置されている。コンポーネント配置１のデ
バイスのドレインリードＤは抵抗Ｒ2に接続されてお
り、Ｒ2の他端は電圧源ＶDDに接続されている。さら
に、出力信号ＶOUTが、デバイスのドレインリードＤに
おいて生成される。コンポーネント配置１のデバイスの
ゲートリードＧは抵抗Ｒ3に接続されており、Ｒ3の他端
はバイアス電圧源ＶBIASに接続されている。ＤＣ遮断キ
ャパシタＣ1がデバイスのゲートリードＧと中間周波数
信号源、例えば電圧源１１０との間に接続されている。
【００２３】その動作においては、電圧源ＶDD及びバイ
アス電圧源ＶBIASが、図１に関連して既に記述されてい
るように、コンポーネント配置１のＦＥＴデバイスに反
転層を生成し、かつ、デバイスのソースとドレインとの
間でキャリアを流れさせるために充分な電圧を生成す
る。従来技術に係るＭＯＳＦＥＴがコンポーネント配置
１において用いられた場合には、電圧源ＶDD及びＶBIAS
が、それぞれおよそ１．８Ｖから３．６Ｖ及び１．０Ｖ
から２．０Ｖの範囲にあるようにすることが可能であ
る。電圧源１１０は、周波数ｆ1の信号ＶIFを生成す
る。生成された信号ＶIFは、反転層の形成に周波数ｆ1
を有する変化を与え、そのためにキャリアフローレート
がその周波数で変調される。キャリアフローレートのこ
のような変調は、信号出力ＶOUTに周波数ｆ1を有する対
応する発振信号を生成する。
アス電圧源ＶBIASが、図１に関連して既に記述されてい
るように、コンポーネント配置１のＦＥＴデバイスに反
転層を生成し、かつ、デバイスのソースとドレインとの
間でキャリアを流れさせるために充分な電圧を生成す
る。従来技術に係るＭＯＳＦＥＴがコンポーネント配置
１において用いられた場合には、電圧源ＶDD及びＶBIAS
が、それぞれおよそ１．８Ｖから３．６Ｖ及び１．０Ｖ
から２．０Ｖの範囲にあるようにすることが可能であ
る。電圧源１１０は、周波数ｆ1の信号ＶIFを生成す
る。生成された信号ＶIFは、反転層の形成に周波数ｆ1
を有する変化を与え、そのためにキャリアフローレート
がその周波数で変調される。キャリアフローレートのこ
のような変調は、信号出力ＶOUTに周波数ｆ1を有する対
応する発振信号を生成する。
【００２４】電圧源１０５は、周波数ｆ2を有する信号
ＶLOを生成する。それによって得られる、コンポーネン
ト配置１のインダクタコイルを流れる対応する電流ＩLO
が、周波数ｆ2でその大きさが変化する、対応する磁界
を生成する。磁界のこのような変化により、コンポーネ
ント配置１のデバイス中のキャリアに働くローレンツ力
が対応して変化し、そのためにデバイスのドレインに到
達するキャリアが変調される。従って、出力信号ＶOUT
も、デバイスのゲートリードＧに印加された中間周波数
信号ＶIFの変化に対応した周波数ｆ1を有する変調とは
独立に、周波数ｆ2においても変調される。その結果、
生成される信号出力ＶOUTは、ｆ1、ｆ2、及びｆ1±ｆ2
という少なくとも３つの周波数成分を有することにな
る。通常、出力信号ＶOUTには、中間周波数ｆ1の高調波
に基づく周波数成分、例えば、ｆ2＋２ｆ1及びｆ2−２
ｆ1、ｆ2＋３ｆ1及びｆ2−３ｆ1等が含まれるが、これ
らは、必要な場合には、従来技術に係るフィルタリング
によって除去され得る。
ＶLOを生成する。それによって得られる、コンポーネン
ト配置１のインダクタコイルを流れる対応する電流ＩLO
が、周波数ｆ2でその大きさが変化する、対応する磁界
を生成する。磁界のこのような変化により、コンポーネ
ント配置１のデバイス中のキャリアに働くローレンツ力
が対応して変化し、そのためにデバイスのドレインに到
達するキャリアが変調される。従って、出力信号ＶOUT
も、デバイスのゲートリードＧに印加された中間周波数
信号ＶIFの変化に対応した周波数ｆ1を有する変調とは
独立に、周波数ｆ2においても変調される。その結果、
生成される信号出力ＶOUTは、ｆ1、ｆ2、及びｆ1±ｆ2
という少なくとも３つの周波数成分を有することにな
る。通常、出力信号ＶOUTには、中間周波数ｆ1の高調波
に基づく周波数成分、例えば、ｆ2＋２ｆ1及びｆ2−２
ｆ1、ｆ2＋３ｆ1及びｆ2−３ｆ1等が含まれるが、これ
らは、必要な場合には、従来技術に係るフィルタリング
によって除去され得る。
【００２５】図３は、スペクトルアナライザによって観
測した回路１００の出力信号ＶOUTの一例を示してい
る。図３に示された出力信号ＶOUTを生成するために用
いられた局部発振器及び中間周波数ｆ2及びｆ1は、それ
ぞれ１．８ＧＨｚ及び１．０ＭＨｚである。従って、周
波数ピークが、それぞれ参照番号１５０、１５５及び１
６０によって示されているように、１．７９９ＧＨｚ、
１．８００ＧＨｚ及び１．８０１ＧＨｚに現れている。
本発明に係るコンポーネント配置１によって混合される
特定の信号周波数は本発明の実施に関してはクリティカ
ルではない。磁界生成器として用いられるインダクタコ
イルに印加される周波数は１Ｈｚ未満でも可能である
し、その上限はインダクタコイルそれ自体の共振周波数
（従来技術に係るオンチップインダクタでは、通常２Ｇ
Ｈｚから７ＧＨｚの範囲）によって決定される。さら
に、ゲートリードＧに印加される信号の周波数は、従来
技術に係るＭＯＳＦＥＴデバイスでは１Ｈｚ未満から２
ないし３ＧＨｚの範囲である。しかしながら、このよう
な周波数範囲を実現するためには、ＤＣ結合が必要にな
る。
測した回路１００の出力信号ＶOUTの一例を示してい
る。図３に示された出力信号ＶOUTを生成するために用
いられた局部発振器及び中間周波数ｆ2及びｆ1は、それ
ぞれ１．８ＧＨｚ及び１．０ＭＨｚである。従って、周
波数ピークが、それぞれ参照番号１５０、１５５及び１
６０によって示されているように、１．７９９ＧＨｚ、
１．８００ＧＨｚ及び１．８０１ＧＨｚに現れている。
本発明に係るコンポーネント配置１によって混合される
特定の信号周波数は本発明の実施に関してはクリティカ
ルではない。磁界生成器として用いられるインダクタコ
イルに印加される周波数は１Ｈｚ未満でも可能である
し、その上限はインダクタコイルそれ自体の共振周波数
（従来技術に係るオンチップインダクタでは、通常２Ｇ
Ｈｚから７ＧＨｚの範囲）によって決定される。さら
に、ゲートリードＧに印加される信号の周波数は、従来
技術に係るＭＯＳＦＥＴデバイスでは１Ｈｚ未満から２
ないし３ＧＨｚの範囲である。しかしながら、このよう
な周波数範囲を実現するためには、ＤＣ結合が必要にな
る。
【００２６】図２の回路１００は、単にアップコンバー
ジョン信号ミキシング動作を例示目的で示すものであっ
て、同様に本発明に従って対応するダウンコンバージョ
ン回路を実現し得ることに留意されたい。さらに、図１
は例示目的で磁界生成器１０と相互作用する単一のデバ
イス５のみが示されているが、例えば複数の信号の混合
及び／あるいはより大きな信号強度もしくは平衡出力を
実現する場合には、複数個のデバイスが生成器１０によ
って生成される磁界中に配置されるようなコンポーネン
ト配置も可能である。
ジョン信号ミキシング動作を例示目的で示すものであっ
て、同様に本発明に従って対応するダウンコンバージョ
ン回路を実現し得ることに留意されたい。さらに、図１
は例示目的で磁界生成器１０と相互作用する単一のデバ
イス５のみが示されているが、例えば複数の信号の混合
及び／あるいはより大きな信号強度もしくは平衡出力を
実現する場合には、複数個のデバイスが生成器１０によ
って生成される磁界中に配置されるようなコンポーネン
ト配置も可能である。
【００２７】図１は反転層に平行で、かつ、キャリアの
流れの方向に対して直交する磁界を生成するコンポーネ
ント配置１を示しているが、これらの方向からずれた場
合においても本発明に従って信号混合が実現できること
に留意されたい。但し、そのような場合には、出力信号
における対応する周波数成分が減衰されることになる。
さらに、本発明の別の実施例に従って、磁界生成器を、
生成される磁界が形成される反転層と実質的に直交して
延在するように配置することも可能である。図４は、こ
のような直交型磁界配置を有するコンポーネント配置２
００の一例を示している。このような配置は、例えばマ
ルチプレクシング／デマルチプレクシング及び信号混合
動作を含む信号ルーティングスイッチ機能に関して有用
であり、図４及び図５に関連して以下に記述される。
流れの方向に対して直交する磁界を生成するコンポーネ
ント配置１を示しているが、これらの方向からずれた場
合においても本発明に従って信号混合が実現できること
に留意されたい。但し、そのような場合には、出力信号
における対応する周波数成分が減衰されることになる。
さらに、本発明の別の実施例に従って、磁界生成器を、
生成される磁界が形成される反転層と実質的に直交して
延在するように配置することも可能である。図４は、こ
のような直交型磁界配置を有するコンポーネント配置２
００の一例を示している。このような配置は、例えばマ
ルチプレクシング／デマルチプレクシング及び信号混合
動作を含む信号ルーティングスイッチ機能に関して有用
であり、図４及び図５に関連して以下に記述される。
【００２８】図４においては、コンポーネント配置２０
０は、基板２１５の絶縁層上に形成されたインダクタコ
イル２１０等の磁界生成器を有しており、前記基板には
複数個のドレインを有するＦＥＴデバイス２０５が形成
されている。インダクタコイル２１０及びデバイス２０
５は、図１に関連して前述されているのと実質的に同様
な方式で形成され得る。絶縁層が不透明であればデバイ
ス２０５は図４に示されているような上面図では見えな
いことになる。図４においては、デバイス２０５は、デ
バイス２０５に対するインダクタコイル２１０の方向が
デバイス２０５のチャネルに形成される反転層に対して
実質的に直交するように延在する所定の磁界を生成する
ための方向を有している、ということを明示するために
描かれている。図４においては、そのような直交する方
向は、図面に対して垂直方向である。
０は、基板２１５の絶縁層上に形成されたインダクタコ
イル２１０等の磁界生成器を有しており、前記基板には
複数個のドレインを有するＦＥＴデバイス２０５が形成
されている。インダクタコイル２１０及びデバイス２０
５は、図１に関連して前述されているのと実質的に同様
な方式で形成され得る。絶縁層が不透明であればデバイ
ス２０５は図４に示されているような上面図では見えな
いことになる。図４においては、デバイス２０５は、デ
バイス２０５に対するインダクタコイル２１０の方向が
デバイス２０５のチャネルに形成される反転層に対して
実質的に直交するように延在する所定の磁界を生成する
ための方向を有している、ということを明示するために
描かれている。図４においては、そのような直交する方
向は、図面に対して垂直方向である。
【００２９】デバイス２０５は、例えばＰチャネルＭＯ
ＳＦＥＴであることが可能であり、ソース及びゲート領
域２２０及び２３５と２つのドレイン領域２２５及び２
２７を有している。ＭＯＳＦＥＴデバイスにおいて通常
の単一ドレインのＦＥＴデバイスと同様に所定のドレイ
ン領域をそれぞれドーピングすることによって２つのド
レイン領域を形成することは可能であり、ドレイン領域
２２５及び２２７の間に反対導電型を有する不純物によ
ってドーピングされたＳｉタブ（ｔｕｂ）領域を残存さ
せることができる。導電性を有するリードＳ、Ｇ及びＤ
１及びＤ２が、図４に模式的に示されているように、対
応するデバイス領域２２０、２３５、及び２２５及び２
２７を接続している。
ＳＦＥＴであることが可能であり、ソース及びゲート領
域２２０及び２３５と２つのドレイン領域２２５及び２
２７を有している。ＭＯＳＦＥＴデバイスにおいて通常
の単一ドレインのＦＥＴデバイスと同様に所定のドレイ
ン領域をそれぞれドーピングすることによって２つのド
レイン領域を形成することは可能であり、ドレイン領域
２２５及び２２７の間に反対導電型を有する不純物によ
ってドーピングされたＳｉタブ（ｔｕｂ）領域を残存さ
せることができる。導電性を有するリードＳ、Ｇ及びＤ
１及びＤ２が、図４に模式的に示されているように、対
応するデバイス領域２２０、２３５、及び２２５及び２
２７を接続している。
【００３０】動作時には、図１に関して前述されている
ように、デバイス２０５のゲート領域２３５の下部に反
転層が形成される。反転層におけるキャリアの流れの一
般的な方向はベクトルＵによって示されている。デバイ
ス２０５においてキャリアが流れるレートは、ゲートリ
ードＧに印加された反転層の形成を制御するための電圧
に依存する。
ように、デバイス２０５のゲート領域２３５の下部に反
転層が形成される。反転層におけるキャリアの流れの一
般的な方向はベクトルＵによって示されている。デバイ
ス２０５においてキャリアが流れるレートは、ゲートリ
ードＧに印加された反転層の形成を制御するための電圧
に依存する。
【００３１】デバイス２０５に対するインダクタコイル
２１０の位置のために、デバイス２０５において形成さ
れた反転層に対して実質的に直交する方向に延在する磁
界の生成が可能になる。より詳細に述べれば、生成され
た磁界は、インダクタコイル２１０を流れる電流の向き
に依存して、紙面に対して上向きか下向きかである。そ
の結果、対応するローレンツ力が、流れるキャリアをド
レイン領域２２５あるいはドレイン領域２２７のいずれ
かに向かって曲げるように生成される。
２１０の位置のために、デバイス２０５において形成さ
れた反転層に対して実質的に直交する方向に延在する磁
界の生成が可能になる。より詳細に述べれば、生成され
た磁界は、インダクタコイル２１０を流れる電流の向き
に依存して、紙面に対して上向きか下向きかである。そ
の結果、対応するローレンツ力が、流れるキャリアをド
レイン領域２２５あるいはドレイン領域２２７のいずれ
かに向かって曲げるように生成される。
【００３２】詳細に述べれば、インダクタコイル２１０
が紙面に対して上向きに反転層を通過して延在する磁界
（図４においてＢで示されている磁界）を生成する場合
には、対応するローレンツ力は、キャリアすなわち正孔
に対して図４においてベクトルＦで示されている方向に
生成される。その結果、ゲート２３５の下の反転層を流
れるキャリアは、ドレイン領域２２５からずれてドレイ
ン領域２２７へ向かうことになる。同様に、インダクタ
コイル２１０が紙面に対して下向きに反転層を通過して
延在するような磁界を生成する場合には、対応するロー
レンツ力は、キャリアを、ドレイン領域２２７からずら
せてドレイン領域２２５に対して向かわせるように生成
される。従って、コンポーネント配置２００は、生成さ
れる磁界の特定の方向に基づいてソースリードから所定
のドレインリードＤ１あるいはＤ２に対して信号を導く
ことが可能であるために、１×２信号ルーティングスイ
ッチあるいはマルチプレクサ／デマルチプレクサとして
用いることが可能である。
が紙面に対して上向きに反転層を通過して延在する磁界
（図４においてＢで示されている磁界）を生成する場合
には、対応するローレンツ力は、キャリアすなわち正孔
に対して図４においてベクトルＦで示されている方向に
生成される。その結果、ゲート２３５の下の反転層を流
れるキャリアは、ドレイン領域２２５からずれてドレイ
ン領域２２７へ向かうことになる。同様に、インダクタ
コイル２１０が紙面に対して下向きに反転層を通過して
延在するような磁界を生成する場合には、対応するロー
レンツ力は、キャリアを、ドレイン領域２２７からずら
せてドレイン領域２２５に対して向かわせるように生成
される。従って、コンポーネント配置２００は、生成さ
れる磁界の特定の方向に基づいてソースリードから所定
のドレインリードＤ１あるいはＤ２に対して信号を導く
ことが可能であるために、１×２信号ルーティングスイ
ッチあるいはマルチプレクサ／デマルチプレクサとして
用いることが可能である。
【００３３】本発明の実施例であるコンポーネント配置
２００においては、デバイス２０５がより長いゲート長
を有する場合のほうが、反転層内のキャリアをより大き
く曲げることが可能である。なぜなら、ローレンツ力が
より長い距離に亘って移動中のキャリアに対して作用す
る可能性があるからである。通常、従来技術に係るＭＯ
ＳＦＥＴがデバイス２０５として用いられた場合には、
ドレイン領域２２５及び２２７の方向に関して、ゲート
長Ｌがおよそ８μｍ、磁束密度が０．０５Ｗ／ｍ2のオ
ーダーの場合には、およそ０．２μｍから０．４μｍの
オーダーのキャリアの移動の曲がりが実現され得る。よ
り長いゲート長あるいはより大きな磁界が用いられれ
ば、より大きな曲がりが対応して実現される。
２００においては、デバイス２０５がより長いゲート長
を有する場合のほうが、反転層内のキャリアをより大き
く曲げることが可能である。なぜなら、ローレンツ力が
より長い距離に亘って移動中のキャリアに対して作用す
る可能性があるからである。通常、従来技術に係るＭＯ
ＳＦＥＴがデバイス２０５として用いられた場合には、
ドレイン領域２２５及び２２７の方向に関して、ゲート
長Ｌがおよそ８μｍ、磁束密度が０．０５Ｗ／ｍ2のオ
ーダーの場合には、およそ０．２μｍから０．４μｍの
オーダーのキャリアの移動の曲がりが実現され得る。よ
り長いゲート長あるいはより大きな磁界が用いられれ
ば、より大きな曲がりが対応して実現される。
【００３４】ソース領域２２０の位置に対応する中央位
置２５０からのドレイン領域２２５及び２２７のずれ
は、上記曲がりと本発明に係るコンポーネント配置にお
いて用いられている特定のゲート幅及び電界／磁界強度
の場合に達成可能な電気的分離とに基づいている。例え
ば、前述されている８μｍ及び０．０５Ｗ／ｍ2という
ゲート幅及び磁束密度がおよそ０．２μｍから０．４μ
ｍの範囲の曲がりを可能にする場合には、ドレイン領域
２２５及び２２７は位置２５０から同様に０．２μｍか
ら０．４μｍだけ離すことが可能である。ドレイン領域
２２５及び２２７の特定の幅は本発明の実現に関してク
リティカルではなく、それらの領域のコンタクトパッド
へボンディングする適切な技術に依存し得る。従来技術
に係るコンタクトパッドボンディング技術において利用
可能なドレイン領域の幅は、例えば０．２μｍから０．
４μｍの範囲である。さらに、このような配置例におい
ては、従来技術に係るコンタクトパッドボンディング技
術を用いる場合には、同様な理由から少なくとも０．４
μｍの幅を有するソース領域２２０を利用することが望
ましい。
置２５０からのドレイン領域２２５及び２２７のずれ
は、上記曲がりと本発明に係るコンポーネント配置にお
いて用いられている特定のゲート幅及び電界／磁界強度
の場合に達成可能な電気的分離とに基づいている。例え
ば、前述されている８μｍ及び０．０５Ｗ／ｍ2という
ゲート幅及び磁束密度がおよそ０．２μｍから０．４μ
ｍの範囲の曲がりを可能にする場合には、ドレイン領域
２２５及び２２７は位置２５０から同様に０．２μｍか
ら０．４μｍだけ離すことが可能である。ドレイン領域
２２５及び２２７の特定の幅は本発明の実現に関してク
リティカルではなく、それらの領域のコンタクトパッド
へボンディングする適切な技術に依存し得る。従来技術
に係るコンタクトパッドボンディング技術において利用
可能なドレイン領域の幅は、例えば０．２μｍから０．
４μｍの範囲である。さらに、このような配置例におい
ては、従来技術に係るコンタクトパッドボンディング技
術を用いる場合には、同様な理由から少なくとも０．４
μｍの幅を有するソース領域２２０を利用することが望
ましい。
【００３５】図４は反転層に対して直交する方向に延在
する磁界を生成するコンポーネント配置２００を示して
いるが、この方向からずれた場合においてもキャリアの
曲がりが実現されることに留意されたい。従って、磁界
の方向がずれた場合においても、所定のキャリアの曲が
りを実現する場合には、本発明に従って利用可能であ
る。
する磁界を生成するコンポーネント配置２００を示して
いるが、この方向からずれた場合においてもキャリアの
曲がりが実現されることに留意されたい。従って、磁界
の方向がずれた場合においても、所定のキャリアの曲が
りを実現する場合には、本発明に従って利用可能であ
る。
【００３６】コンポーネント配置２００のデバイス２０
５は２つのドレインを有するように図示されているが、
これは例示目的であって本発明を制限するものではな
い。より多くのドレインを有するＦＥＴデバイスも、本
発明に従って利用可能である。このような多重ドレイン
配置においては、所定のドレイン領域に信号を生成する
目的でキャリアを所定の量だけ曲げるために、特定の大
きさ及び方向を有する磁界を生成することが可能であ
る。さらに、複数個のソースを有するＦＥＴデバイス
も、例えばＭ×Ｎ信号ルーティングスイッチ（Ｍ及びＮ
は２より大きい）を含むスイッチング機能を実行する目
的で、本発明の原理に従って同様に利用可能である。
５は２つのドレインを有するように図示されているが、
これは例示目的であって本発明を制限するものではな
い。より多くのドレインを有するＦＥＴデバイスも、本
発明に従って利用可能である。このような多重ドレイン
配置においては、所定のドレイン領域に信号を生成する
目的でキャリアを所定の量だけ曲げるために、特定の大
きさ及び方向を有する磁界を生成することが可能であ
る。さらに、複数個のソースを有するＦＥＴデバイス
も、例えばＭ×Ｎ信号ルーティングスイッチ（Ｍ及びＮ
は２より大きい）を含むスイッチング機能を実行する目
的で、本発明の原理に従って同様に利用可能である。
【００３７】単一のソース及び３つのドレインを有する
ＦＥＴデバイスは、本発明に従って信号混合動作を実現
するためのコンポーネント配置において利用可能であ
る。このような、平衡出力信号を実現するコンポーネン
ト配置を利用した信号混合回路例３００が図５に示され
ている。平衡出力は２つの出力リードを有しており、第
一出力リードに現れる電圧は第二出力リードに現れる電
圧と同一の相対振幅を有し、かつ、逆の極性を有してい
る。平衡出力信号は、通常、誘導雑音が問題となるよう
なシステムにおいて誘導雑音を打ち消すために用いられ
る。誘導雑音に関する概説は、T.J.Gabara, "Ground Bo
unce Control in CMOS Integrated Circuits", Digest
of Technical Papers, IEEE International Solid-Stat
e CircuitsConference, pp.88-89(1988)に見い出され
る。
ＦＥＴデバイスは、本発明に従って信号混合動作を実現
するためのコンポーネント配置において利用可能であ
る。このような、平衡出力信号を実現するコンポーネン
ト配置を利用した信号混合回路例３００が図５に示され
ている。平衡出力は２つの出力リードを有しており、第
一出力リードに現れる電圧は第二出力リードに現れる電
圧と同一の相対振幅を有し、かつ、逆の極性を有してい
る。平衡出力信号は、通常、誘導雑音が問題となるよう
なシステムにおいて誘導雑音を打ち消すために用いられ
る。誘導雑音に関する概説は、T.J.Gabara, "Ground Bo
unce Control in CMOS Integrated Circuits", Digest
of Technical Papers, IEEE International Solid-Stat
e CircuitsConference, pp.88-89(1988)に見い出され
る。
【００３８】図５においては、本発明に係るコンポーネ
ント配置は、参照番号３０５によって模式的に示されて
いる。本発明に係るコンポーネント配置３０５は、ソー
スリードＳ、ゲートリードＧ及び３つのドレインリード
Ｄ１、Ｄ２、及びＤ３に接続されたＦＥＴデバイスを有
している。ドレインリードＤ２は、ＦＥＴデバイスのゲ
ート領域を挟んで対応するソース領域と対向するように
配置されている中央のドレイン領域に接続されている。
例えば、このようなドレイン領域を、図４の位置２５０
に配置することが可能である。図５においては、リード
Ｄ１及びＤ３に接続されたそれぞれのドレイン領域は、
中央ドレイン領域のそれぞれいずれかの側に位置してい
る。リードＤ１及びＤ３に接続されたそれぞれのドレイ
ン領域と中央ドレイン領域との間隔は、通常のＭＯＳＦ
ＥＴデバイスにおいては、例えばおよそ０．４μｍから
９０μｍの範囲である。
ント配置は、参照番号３０５によって模式的に示されて
いる。本発明に係るコンポーネント配置３０５は、ソー
スリードＳ、ゲートリードＧ及び３つのドレインリード
Ｄ１、Ｄ２、及びＤ３に接続されたＦＥＴデバイスを有
している。ドレインリードＤ２は、ＦＥＴデバイスのゲ
ート領域を挟んで対応するソース領域と対向するように
配置されている中央のドレイン領域に接続されている。
例えば、このようなドレイン領域を、図４の位置２５０
に配置することが可能である。図５においては、リード
Ｄ１及びＤ３に接続されたそれぞれのドレイン領域は、
中央ドレイン領域のそれぞれいずれかの側に位置してい
る。リードＤ１及びＤ３に接続されたそれぞれのドレイ
ン領域と中央ドレイン領域との間隔は、通常のＭＯＳＦ
ＥＴデバイスにおいては、例えばおよそ０．４μｍから
９０μｍの範囲である。
【００３９】コンポーネント配置３０５のインダクタコ
イルは、その一端が局部発振器信号源、例えば電圧源３
１０、に接続されており、他端が抵抗Ｒ11の一端に接続
されている。抵抗Ｒ11の他端は接地されている。コンポ
ーネント配置３０５のデバイスのソースリードＳは接地
されている。コンポーネント配置３０５のデバイスのゲ
ートリードＧは中間周波数源、例えば電圧源３１５の一
端に接続されており、電圧源３１５の他端は接地されて
いる。ドレインリードＤ２は、抵抗Ｒ12の一端に接続さ
れており、Ｒ12の他端は電圧源ＶDDに接続されている。
ドレインリードＤ１及びＤ３は、トランジスタ３２０及
び３２５のゲートにそれぞれ接続されている。実質的に
一定の電流Ｉを供給する電流源３３０がトランジスタ３
２０及び３２５のソースに接続されている。トランジス
タ３２０及び３２５のドレインは、対応する平衡出力信
号ＶOUT1及びＶOUT2を与える。トランジスタ３２０及び
３２５のドレインは、それぞれ対応する抵抗Ｒ13及びＲ
14に接続されており、Ｒ13及びＲ14は電圧源ＶDDに接続
されている。
イルは、その一端が局部発振器信号源、例えば電圧源３
１０、に接続されており、他端が抵抗Ｒ11の一端に接続
されている。抵抗Ｒ11の他端は接地されている。コンポ
ーネント配置３０５のデバイスのソースリードＳは接地
されている。コンポーネント配置３０５のデバイスのゲ
ートリードＧは中間周波数源、例えば電圧源３１５の一
端に接続されており、電圧源３１５の他端は接地されて
いる。ドレインリードＤ２は、抵抗Ｒ12の一端に接続さ
れており、Ｒ12の他端は電圧源ＶDDに接続されている。
ドレインリードＤ１及びＤ３は、トランジスタ３２０及
び３２５のゲートにそれぞれ接続されている。実質的に
一定の電流Ｉを供給する電流源３３０がトランジスタ３
２０及び３２５のソースに接続されている。トランジス
タ３２０及び３２５のドレインは、対応する平衡出力信
号ＶOUT1及びＶOUT2を与える。トランジスタ３２０及び
３２５のドレインは、それぞれ対応する抵抗Ｒ13及びＲ
14に接続されており、Ｒ13及びＲ14は電圧源ＶDDに接続
されている。
【００４０】動作時には、電圧源３１０は周波数ｆ1を
有する信号ＶLOを生成する。コンポーネント配置３０５
のインダクタコイルを流れる対応する電流ＩLOが、周波
数ｆ1においてその振幅が変化する磁界を生成する。こ
の磁界の変化は、ソースから中央ドレイン領域へ流れる
キャリアをリードＤ１及びＤ３に接続されたドレイン領
域へ発振するように交互に曲げるローレンツ力の対応す
る変化を引き起こす。その結果、リードＤ１及びＤ３に
現れる電圧も周波数ｆ1に従って発振するように変化す
るが、それぞれ互いに１８０゜位相がずれている。さら
に、コンポーネント配置３０５のデバイスのゲート電圧
が、電圧源３１５によって生成される信号ＶIFの周波数
である中間周波数ｆ2に従って変化させられる。従っ
て、ドレインリードＤ１及びＤ３に現れる信号は、さら
に中間周波数ｆ2によっても変調される。よって、対応
するドレインリードＤ１及びＤ３に現れる信号は、各
々、周波数ｆ1及びｆ2、及び少なくとも周波数ｆ1＋ｆ2
及びｆ1−ｆ2の周波数成分とを有しており、それぞれ
が、周波数ｆ1に関して、実質的に互いに１８０゜位相
がずれている。
有する信号ＶLOを生成する。コンポーネント配置３０５
のインダクタコイルを流れる対応する電流ＩLOが、周波
数ｆ1においてその振幅が変化する磁界を生成する。こ
の磁界の変化は、ソースから中央ドレイン領域へ流れる
キャリアをリードＤ１及びＤ３に接続されたドレイン領
域へ発振するように交互に曲げるローレンツ力の対応す
る変化を引き起こす。その結果、リードＤ１及びＤ３に
現れる電圧も周波数ｆ1に従って発振するように変化す
るが、それぞれ互いに１８０゜位相がずれている。さら
に、コンポーネント配置３０５のデバイスのゲート電圧
が、電圧源３１５によって生成される信号ＶIFの周波数
である中間周波数ｆ2に従って変化させられる。従っ
て、ドレインリードＤ１及びＤ３に現れる信号は、さら
に中間周波数ｆ2によっても変調される。よって、対応
するドレインリードＤ１及びＤ３に現れる信号は、各
々、周波数ｆ1及びｆ2、及び少なくとも周波数ｆ1＋ｆ2
及びｆ1−ｆ2の周波数成分とを有しており、それぞれ
が、周波数ｆ1に関して、実質的に互いに１８０゜位相
がずれている。
【００４１】ドレインリードＤ１及びＤ３はそれぞれト
ランジスタ３２０及び３２５のゲートに接続されている
ため、これら対応するデバイスの反転層がこのような混
合され、かつ、位相のずれた信号に従って変化する。そ
の結果、電流源３３０によって供給される実質的に一定
の電流Ｉは、対応するトランジスタのゲートに与えられ
る信号によって変調されてトランジスタ３２０及び３２
５を流れる。そのため、トランジスタのドレイン３２０
及び３２５における対応する出力信号ＶOUT1及びＶOUT2
も、同様に混合された信号に対応しており、周波数成分
ｆ1が実質的に互いに１８０゜ずれている。さらに、ト
ランジスタのドレイン３２０及び３２５に対して供給さ
れる電流は実質的に一定の電流源３３０から分割された
ものであるため、対応する出力信号ＶOUT1及びＶOUT2の
相対的な電流は平衡していると見なされる。
ランジスタ３２０及び３２５のゲートに接続されている
ため、これら対応するデバイスの反転層がこのような混
合され、かつ、位相のずれた信号に従って変化する。そ
の結果、電流源３３０によって供給される実質的に一定
の電流Ｉは、対応するトランジスタのゲートに与えられ
る信号によって変調されてトランジスタ３２０及び３２
５を流れる。そのため、トランジスタのドレイン３２０
及び３２５における対応する出力信号ＶOUT1及びＶOUT2
も、同様に混合された信号に対応しており、周波数成分
ｆ1が実質的に互いに１８０゜ずれている。さらに、ト
ランジスタのドレイン３２０及び３２５に対して供給さ
れる電流は実質的に一定の電流源３３０から分割された
ものであるため、対応する出力信号ＶOUT1及びＶOUT2の
相対的な電流は平衡していると見なされる。
【００４２】信号混合回路配置３００は対応した平衡出
力信号を生成するが、本発明に従って実質的に同様な方
式で単一の非平衡出力を生成することも可能である。そ
のような回路においては、トランジスタ３２０及び３２
５及び電流源３３０を省略することが可能であり、非平
衡混合済み信号出力はドレインリードＤ１あるいはＤ３
のいずれかにおいて実現される。このような配置におい
ては、ドレインリードＤ１において単一の非平衡混合信
号出力を実現しつつ、ドレインリードＤ３及び対応する
ドレイン領域を省略することも可能である。
力信号を生成するが、本発明に従って実質的に同様な方
式で単一の非平衡出力を生成することも可能である。そ
のような回路においては、トランジスタ３２０及び３２
５及び電流源３３０を省略することが可能であり、非平
衡混合済み信号出力はドレインリードＤ１あるいはＤ３
のいずれかにおいて実現される。このような配置におい
ては、ドレインリードＤ１において単一の非平衡混合信
号出力を実現しつつ、ドレインリードＤ３及び対応する
ドレイン領域を省略することも可能である。
【００４３】以上の説明は、本発明の一実施例に関する
もので，この技術分野の当業者であれば、本発明の種々
の変形例が考え得るが、それらはいずれも本発明の技術
的範囲に包含される。例えば、前述された実施例におい
ては、インダクタコイルがデバイスと同一の基板に配置
されているが、デバイスを貫通する所定の磁界を実現す
るようにデバイスに近接して配置された個別の基板にイ
ンダクタコイルを配置することも可能である。また、前
述された実施例においては、本発明に係る制御可能磁界
生成器として、その大きさが小さいこと及び製造コスト
が低いことからインダクタコイルが用いられている。し
かしながら、例えば電磁石あるいはワイヤ等の電流を担
う導体等を含む他のタイプの制御可能磁界生成器もイン
ダクタコイルの代わりに用いられ得る。
もので，この技術分野の当業者であれば、本発明の種々
の変形例が考え得るが、それらはいずれも本発明の技術
的範囲に包含される。例えば、前述された実施例におい
ては、インダクタコイルがデバイスと同一の基板に配置
されているが、デバイスを貫通する所定の磁界を実現す
るようにデバイスに近接して配置された個別の基板にイ
ンダクタコイルを配置することも可能である。また、前
述された実施例においては、本発明に係る制御可能磁界
生成器として、その大きさが小さいこと及び製造コスト
が低いことからインダクタコイルが用いられている。し
かしながら、例えば電磁石あるいはワイヤ等の電流を担
う導体等を含む他のタイプの制御可能磁界生成器もイン
ダクタコイルの代わりに用いられ得る。
【００４４】
【発明の効果】以上述べたごとく、本発明によれば、従
来技術に係る回路と比較して、より低減されたデバイス
個数及び複雑さで相異なった機能を実行するための種々
の回路配置において利用可能な、トランジスタデバイス
から相対的に特定の位置に配置された制御可能磁界生成
器を有するコンポーネント配置が提供される。
来技術に係る回路と比較して、より低減されたデバイス
個数及び複雑さで相異なった機能を実行するための種々
の回路配置において利用可能な、トランジスタデバイス
から相対的に特定の位置に配置された制御可能磁界生成
器を有するコンポーネント配置が提供される。
【図１】 本発明に従ったコンポーネント配置例を示す
透視図。
透視図。
【図２】 図１に示されｔコンポーネント配置を用いる
信号ミキサ回路を模式的に示すブロック図。
信号ミキサ回路を模式的に示すブロック図。
【図３】 図２に示された信号ミキサ回路によって生成
された変調信号例を示すグラフ。
された変調信号例を示すグラフ。
【図４】 本発明に従った第二のコンポーネント配置例
を示す上面図。
を示す上面図。
【図５】 図４に示されたコンポーネント配置を用いる
信号ミキサ回路を模式的に示すブロック図。
信号ミキサ回路を模式的に示すブロック図。
１ コンポーネント配置 １０ インダクタコイル １５ 基板 ２０ ソース領域 ２５ ドレイン領域 ３０ シリサイド層 ３５ ゲート ４０ シリサイド層 ４５ ＳｉＯ2スペーサ層 ５０ 絶縁体層 ５５ コンタクト孔 １００ 信号ミキサ回路 １０５ 電圧源 １１０ 電圧源 ２００ コンポーネント配置 ２０５ ＦＥＴデバイス ２１０ インダクタコイル ２１５ 基板 ２２０ ソース領域 ２２５、２２７ ドレイン領域 ２３５ ゲート ３０５ コンポーネント配置 ３１０ 電圧源 ３１５ 電圧源 ３２０、３２５ トランジスタのソース ３３０ 電流源
───────────────────────────────────────────────────── フロントページの続き (71)出願人 596077259 600 Ｍｏｕｎｔａｉｎ Ａｖｅｎｕｅ, Ｍｕｒｒａｙ Ｈｉｌｌ， Ｎｅｗ Ｊｅ ｒｓｅｙ 07974−0636Ｕ．Ｓ．Ａ.
Claims (20)
- 【請求項１】 トランジスタデバイスと制御可能磁界生
成器を有するコンポーネント配置において、 前記磁界生成器が、前記トランジスタデバイスに対し
て、前記トランジスタデバイス内をキャリアが流れる際
に前記磁界生成器によって生成された磁界が前記キャリ
アの流れを貫通して延在し、かつ、対応する所定の回路
機能を実行する目的で前記流れ中の前記キャリアに対し
て所定の相対方向にローレンツ（Lorentz）力を作用す
るように固定された位置に配置されていることを特徴と
するコンポーネント配置。 - 【請求項２】 前記トランジスタデバイスが、電界効果
トランジスタ（ＦＥＴ）デバイスであり、前記キャリア
が形成された反転層内を流れることを特徴とする請求項
第１項に記載のコンポーネント配置。 - 【請求項３】 前記磁界生成器の位置が、前記反転層に
対して実質的に平行かつ前記キャリアの流れの方向に対
して実質的に直交する方向に前記キャリアの流れを貫通
して延在する磁界を生成することを特徴とする請求項第
２項に記載のコンポーネント配置。 - 【請求項４】 信号混合機能を実行する前記コンポーネ
ント配置において、前記生成された磁界の大きさが混合
されるべき第一信号によって制御されることを特徴とす
る請求項第３項に記載のコンポーネント配置。 - 【請求項５】 前記磁界生成器の位置が、前記反転層に
対して実質的に直交する方向に前記キャリアの流れを貫
通して延在する磁界を生成することを特徴とする請求項
第２項に記載のコンポーネント配置。 - 【請求項６】 スイッチング機能を実行する前記コンポ
ーネント配置において、 前記トランジスタデバイス
が複数個のドレインを有しており、 前記磁界生成器が前記ドレインのうちの所定のものに対
して前記キャリアを導くために前記ローレンツ力を生成
するように制御可能であることを特徴とする請求項第５
項に記載のコンポーネント配置。 - 【請求項７】 信号混合機能を実行する前記コンポーネ
ント配置において、前記デバイスが複数個のドレインを
有しており、前記生成された磁界の振幅が混合されるべ
き第一信号によって制御されることを特徴とする請求項
第５項に記載のコンポーネント配置。 - 【請求項８】 前記コンポーネント配置が、平衡出力信
号を生成する少なくとも２つのドレインを有しているこ
とを特徴とする請求項第７項に記載のコンポーネント配
置。 - 【請求項９】 前記トランジスタデバイスが、バイポー
ラ接合トランジスタであることを特徴とする請求項第１
項に記載のコンポーネント配置。 - 【請求項１０】 前記磁界生成器が前記トランジスタデ
バイスの上部に形成されていることを特徴とする請求項
第１項に記載のコンポーネント配置。 - 【請求項１１】 前記磁界生成器が前記トランジスタデ
バイスに近接して配置されていることを特徴とする請求
項第１項に記載のコンポーネント配置。 - 【請求項１２】 複数個のトランジスタデバイスが前記
所定の回路機能を実行する目的で前記磁界生成器に対し
て相対的な位置に配置されていることを特徴とする請求
項第１項に記載のコンポーネント配置。 - 【請求項１３】 前記磁界生成器がインダクタであるこ
とを特徴とする請求項第１項に記載のコンポーネント配
置。 - 【請求項１４】 第一及び第二信号を混合するコンポー
ネント配置において、 当該コンポーネント配置
が、ソース、ゲート及び少なくとも一つのドレインを有
する電界効果トランジスタデバイスと、 制御可能磁界生成器と、 を有し、 前記ゲートは、前記第一信号を受け、 前記磁界生成器は、前記第二信号に従って変化する磁界
を生成し、 前記磁界生成器が、前記デバイス内で反転層が形成さ
れ、前記第一信号に従って変化するレートで前記反転層
内をキャリアが流れる際に、前記所定の混合機能を実行
する目的で、前記生成された磁界が前記キャリアの流れ
を貫通して延在し前記第二の信号に従って前記キャリア
を所定の相対方向に曲げるローレンツ力を生成するよう
に、前記デバイスに対して相対的な位置に固定して配置
されていることを特徴とするコンポーネント配置。 - 【請求項１５】 前記磁界生成器が前記トランジスタデ
バイスの上部に形成されていることを特徴とする請求項
第１４項に記載のコンポーネント配置。 - 【請求項１６】 前記磁界生成器がインダクタであるこ
とを特徴とする請求項第１４項に記載のコンポーネント
配置。 - 【請求項１７】 前記磁界生成器の位置が前記反転層に
対して実質的に平行かつ前記キャリアの流れの方向に対
して実質的に直交する方向に前記キャリアの流れを貫通
して延在する前記磁界を生成するものであることを特徴
とする請求項第１４項に記載のコンポーネント配置。 - 【請求項１８】 前記トランジスタデバイスが少なくと
も２つのドレインを有し、 前記磁界生成器の位置が前記反転層に対して実質的に直
交する方向に延在する前記磁界を生成することを特徴と
する請求項第１４項に記載のコンポーネント配置。 - 【請求項１９】 前記トランジスタデバイスが平衡出力
信号を生成する３つのドレインを有することを特徴とす
る請求項第１８項に記載のコンポーネント配置。 - 【請求項２０】 スイッチング機能を実現するコンポー
ネント配置において、 当該コンポーネント配置
が、ソース、ゲート及び少なくとも２つのドレインを有
する電界効果トランジスタと制御可能磁界生成器を有し
ており、 前記磁界生成器が、前記デバイス内に反転層が形成され
て前記反転層内をキャリアが流れる際に、前記磁界生成
器によって生成された磁界が前記反転層を貫通して延在
し、前記スイッチング機能を実行する目的で前記ドレイ
ンのうちの所定のものに対する方向に前記キャリアを曲
げるローレンツ力を生成するように、前記デバイスに対
して相対的に固定された位置に配置されていることを特
徴とするコンポーネント配置。
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