KR20000048416A - 유도성 소자의 집적 회로 - Google Patents

유도성 소자의 집적 회로 Download PDF

Info

Publication number
KR20000048416A
KR20000048416A KR1019990062540A KR19990062540A KR20000048416A KR 20000048416 A KR20000048416 A KR 20000048416A KR 1019990062540 A KR1019990062540 A KR 1019990062540A KR 19990062540 A KR19990062540 A KR 19990062540A KR 20000048416 A KR20000048416 A KR 20000048416A
Authority
KR
South Korea
Prior art keywords
integrated circuit
inductive element
active region
frequency
inductive
Prior art date
Application number
KR1019990062540A
Other languages
English (en)
Other versions
KR100771726B1 (ko
Inventor
조베낭파브리스
세르셀라뤼세베르
Original Assignee
요트.게.아. 롤페즈
코닌클리케 필립스 일렉트로닉스 엔.브이.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 요트.게.아. 롤페즈, 코닌클리케 필립스 일렉트로닉스 엔.브이. filed Critical 요트.게.아. 롤페즈
Publication of KR20000048416A publication Critical patent/KR20000048416A/ko
Application granted granted Critical
Publication of KR100771726B1 publication Critical patent/KR100771726B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/10Inductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688Integrated circuits having a three-dimensional layout
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01FMAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F17/00Fixed inductances of the signal type 
    • H01F17/0006Printed inductances

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)

Abstract

본 발명은, 하나 이상의 유도성 소자(4)와, 활성 영역으로 불리는 영역(5)을 포함하는 집적 회로에 관한 것인데, 상기 활성 영역은 저항성, 용량성 및 반도체 소자를 포함하는 반면, 상기 유도성 소자와 상기 활성 영역의 부분은 겹쳐진다. 상기 집적 회로는 상기 유도성 소자가 전개하도록 의도된 전자계로부터 상기 활성 영역을 차단하기 위한 차단 수단(6)을 구비한다.
본 발명은 감소된 크기의 집적 회로 내에서 높은 품질 계수를 갖는 유도성 소자의 실현을 가능케 하는데, 상기 유도성 소자와 다른 소자 사이의 전자계 상호 작용은 감소된다.
본 발명의 응용은 그 중에서도 전압-제어 발진기를 들 수 있다.

Description

유도성 소자의 집적 회로{INTEGRATED CIRCUIT OF INDUCTIVE ELEMENTS}
본 발명은, 하나 이상의 유도성 소자와, 저항성, 용량성 및 반도체 소자를 포함할 수 있는 활성 영역으로 불리는 영역을 포함하는 집적 회로로서, 상기 유도성 소자와 활성 영역은 겹쳐지는, 집적 회로에 관한 것이다.
이러한 집적 회로의 제작 방법은, 미국특허 제5,370,766호에 언급되었다. 이러한 방법의 목적은 집적 회로의 전체 표면을 줄이는 것이다.
본 발명은, 다음의 고려 사항과 연결된다.
유도성 소자와 활성 영역의 겹침은 유도성 소자와 활성 영역의 소자 사이의 상호 인덕턴스와 기생 접속을 야기할 수 있고, 이는 유도성 소자의 품질 계수의 상당한 악화를 초래할 수 있고, 회로의 주파수의 정밀도의 감소를 초래할 수 있다.
유도성 소자와 활성 영역의 소자 사이의 상호작용의 문제점을 최소화하는 이미 공지된 해결책은, 다른 소자와 별도로 유도성 소자를 삽입하는 것을 포함한다. 이러한 집적은 부피 문제를 초래한다. 실제, 이들을 실현하기 위하여, 유도성 소자는 회로 전체 표면의 1/4를 필요로 할 수 있다.
본 발명의 목적은, 하나 이상의 유도성 소자와 활성 영역이 함께 존재하는 집적 회로로서, 집적 회로 부피의 상당한 증가 없이 이들 사이에서 전자기 상호작용이 감소되는, 집적 회로를 제안함으로써 이들 결점을 크게 치유하는 것이다.
본 발명의 다른 목적은, 높은 품질의 계수를 나타내는 하나 이상의 유도성 소자를 포함하는 간결한 집적 회로의 집적을 가능케 하는 것이다.
실제, 개시 절에 따른 집적 회로는, 본 발명에 따라, 유도성 소자가 전개하려 하는 전자계로부터 활성 영역을 차단시키기 위한 차단(screening) 수단을 포함하는 것을 특징으로 한다.
이러한 집적 회로에 있어서, 유도성 소자에 의해 생성될 수 있는 전자계는 상기 차단 수단에 의해 대부분이 차단되고, 활성 영역의 소자와의 상호 작용도 제한된다.
본 발명의 실시예에 있어서, 차단 수단은 유도성 소자와 활성 영역 사이에 위치하고, 개방 회로를 형성한다.
본 발명의 이러한 실시예의 목적은 차단 수단이 유도성 소자와의 상호 인덕턴스를 야기하는 것을 방지하는 것이다. 이러한 실시예에 있어서, 개방 회로를 형성하는 차단 수단은 유도성 소자에 의해 생성된 자계에 의해 유도된 전류를 통과시키지 않는다. 결과적으로, 이들 차단 수단과 유도성 소자 사이에 존재하는 상호 인덕턴스는 매우 작다.
본 발명의 유리한 실시예에 있어서, 차단 수단은 유도성 소자에 의해 전개되고, 전류에 수직인 밴드와 슬롯의 교대에 의해 형성되도록 의도된 자계 벡터에 수직으로 놓이는 낮은 저항성 재질의 플레이트를 포함하는데, 상기 전류는 상기 유도성 소자에 의해 상기 플레이트 내에서 유도될 수 있고, 상기 밴드는 개방 프레임에 연결된다.
이들 특징의 특색 때문에, 플레이트는 전계가 회로의 활성 영역으로 전파되는 것을 차단하고, 유도될 수 있는 전류에 대해 개방 회로로 작용한다. 유도성 소자로 생성될 수 있는 상호 인덕턴스는 따라서 거의 0이 된다.
본 발명의 바람직한 실시예에 있어서, 차단 수단은 벽이 완벽하게 유도성 소자로 둘러싸인 낮은 저항 재질의 개구부를 더 포함하는데, 상기 개구부는 전체 높이에 걸쳐 하나 이상의 슬롯을 구비한다.
유도성 소자는, 다른 유도성 소자의 근처에 위치할 때, 이들 다른 유도성 소자와 상호 인덕턴스를 생성한다. 이러한 상호 인덕턴스는 유도성 소자의 품질 계수를 악화시키는 경향을 갖는다. 개구부는, 회로 내에 존재하는 임의의 다른 유도성 소자와 유도성 소자의 자기 상호작용을 제한함으로써 이러한 상호 인덕턴스의 생성을 제한할 수 있다. 개구부의 전체 높이에 걸쳐 슬롯이 제공되어, 개구부 표면에서 전류 루프의 형성을 방지한다.
본 발명의 유리한 실시예에 있어서, 플레이트와 개구부는 전위를 갖는 기준 단자에 함께 연결된다. 본 발명의 목적은 회로의 소자 사이에서 용량성 접속을 제한하는 것이다. 개구부와 플레이트를 서로 연결시키고 동일한 전위에 연결함으로써, 제한된 기생 정전용량이 회로의 여러 소자 사이에서 생성된다.
집적 회로는 기본적으로 각각이 낮은 저항 재질로 이루어진 층의 겹침에 의해 형성되므로, 개구부의 벽은, 유도성 소자의 표면에 의해 한정된 경계 주위의 상기 층 중 한 층에서 차단되는, 트랙의 적층에 의해 형성되고, 동시에 상기 트랙은 상호 연결된다. 본 발명의 이러한 실시예는 단순하고 원가를 절감한다. 기존 층의 사용에 의한 개구부의 구현은 회로의 크기를 증가시키지 않는다.
본 발명의 특정 실시예에 있어서, 집적 회로는 두 개의 유도성 소자를 포함하는데, 상기 두 개의 유도성 소자는 전원 단자와 전위를 갖는 기준 단자 사이에서 연결되고, 각각은 권선에 의해 형성되며, 상기 권선은 코일 권선과 대칭이고 반대 방향을 가지며, 상기 마주보는 권선의 각 부분은 전원 단자로부터 가장 멀리 떨어진 권선이다. 코일 권선의 방향 선택은 전류가 권선을 통과할 때 형성되는 상호 인덕턴스의 값에 영향을 미치고, 결과적으로 품질 계수 값에 영향을 미친다. 이러한 선택은, 유도성 소자의 품질 계수를 최적화하도록 이루어진다.
각 유도성 소자는, 상기 소자간의 전자기 상호작용의 감소를 최적화하도록, 상술한 바와 같이 개구부에 의해 유리하게 둘러싸인다.
본 발명은, 유도성 소자가 용량성, 저항성 또는 반도체 소자의 다른 소자와 나란히 존재하는 임의의 집적 회로에 사용될 수 있다. 집적 회로는 예컨대 발진기, 활성 전하 믹서 또는 필터가 될 수 있다. 그 응용 중 하나에 있어서, 본 발명은 따라서, 동조 전압값에 그 값이 의존하는 주파수를 갖는 출력 신호를 전달하기 위한 발진기로서, 유도성 소자에 연결되고 상기 동조 전압을 통해 바이어스되도록 의도된 하나 이상의 가변 정전용량 다이오드를 활성 영역이 포함하는, 본 발명에 따른 집적 회로의 형태로 실현되는 것을 특징으로 하는, 발진기에 관한 것이다.
보다 일반적으로, 본 발명은 유리하게 무선 신호를 수신하기 위한 장치에서 사용될 수 있다. 그러므로, 본 발명은,
무선 주파수로 불리는 주파수가 주어진 주파수 범위 내에서 선택되는 무선 신호를 수신 가능하게 하고, 무선 신호로 불리는 전자 신호로의 변환을 가능케 하는 안테나 및 필터 시스템과,
발진 주파수로 불리는 주파수가 동조 전압의 함수로 동조될 수 있는 로컬 발진기와,
상기 무선 신호와 상기 로컬 발진기로부터의 신호를 수신하고, 고정된 주파수를 가지며 상기 무선 주파수와 상기 발진 주파수간의 차이값과 동일한 출력 신호를 전달하도록 의도된 믹서와,
상기 믹서의 출력 신호를 사용하도록 의도된 신호 처리 유니트를 포함하는 무선 신호 수신 장치로서, 상기 로컬 발진기가 이전에 상술한 발진기에 따른 것을 특징으로 하는, 무선 신호 수신 장치에 관한 것이다.
본 발명의 이들 및 다른 특성은 이하에서 기술되는 실시예를 참조로 제한하지 않는 예를 통해 명확해질 것이고, 또한 설명될 것이다.
도 1은 본 발명의 실시예에 따른 집적 회로의 단면도.
도 2는 본 발명의 유리한 실시예에 따라 집적 회로에 포함된 플레이트의 평면도.
도 3은 본 발명에 따라 회로 내에 존재하는 두 개의 유도성 소자의 평면도.
도 4는 본 발명의 양호한 실시예에 따른 집적 회로의 단면도.
도 5는 본 발명에 따라 구현된 발진기의 기능 블록도.
도 6은 본 발명에 따라 발진기를 포함하는 무선 신호 수신 장치의 기능 블록도.
<도면 주요 부분에 대한 부호의 설명>
1 : 집적 회로 2 : 기판
4 : 유도성 소자 5 : 활성 영역
6 : 차단 수단
도 1은 본 발명에 따른 집적 회로의 특정 실시예의 단면도이다. 회로(1)는 전위를 갖는 기준 단자에 연결될 수 있는 기판(2)에 의해 형성되는데, 상기 기판 위에 낮은 저항 재질의 제 1, 제 2, 제 3, 제 4 및 제 5 층(3, M1, M2, M3 및 M4)이 겹쳐진다. 폴리실리콘으로 이루어진 기판(2), 역시 폴리실리콘으로 이루어진 제 1 층(3) 및 금속 합금으로 이루어진 제 2 층(M1)은 활성, 수동 및 반도체 소자를 포함하는 회로의 활성 영역(5)의 실현을 가능케 한다. 여기에서 기술되는 집적 회로에 있어서, 유도성 소자(4)는 회로의 제 5 층(M4)을 형성하는 재질로 실현되어, 상기 유도성 소자(4)와 활성 영역(5)의 부분은 겹쳐진다. 차단 수단(6)은, 유도성 소자(4)에 의해 전개되도록 의도된 전자계에 대해 활성 영역(5)을 차단하기 위하여 제공된다. 차단 수단(6)은 한 층, 본 예에서는 제 2 층(M1)과 제 5 층(M4) 사이에 위치한 제 3 층(M2)에 구현되는 동시에, 이들 차단 수단(6)은 유도성 소자(4)에 의해 전개된 자계 벡터에 수직으로 배치된다.
여기에서 기술된 실시예에 있어서, 차단 수단(6)은 유도성 소자(4)와 접촉하지 않는다. 유도성 소자(4)와 함께 병합된 제 5 층(M4)과, 차단 수단(6)과 함께 병합된 제 3 층(M2)은 제 4 층(M3)의 두께만큼 실제로 분리된다. 유도성 소자(4)와 상기 차단 수단(6)은 함께 L-C 소자를 형성하는 것으로 간주될 수 있다. 유도성 소자(4)와 상기 차단 수단(6) 사이에 형성된 커패시터(C)는 유도성 소자의 품질 계수를 악화시킨다. 이러한 커패시터의 값은 차단 수단을 유도성 소자로부터 분리시키는 거리의 함수이다. 이러한 값을 줄이기 위하여, 상기 차단 수단은 유도성 소자로부터 좀 떨어져 위치한다.
이러한 품질 계수는, 차단 수단이 본 예의 경우와 같이 낮은 저항 재질로 구성된다면, 더 개선될 수 있다.
도 2는 이전에 기술된 차단 수단(6)의 양호한 실시예를 도시한다. 이들 차단 수단(6)은, 유도성 소자(4)에 의해 전개된 자계의 벡터에 수직으로 위치하고, 밴드(8)와 슬롯(9)의 교대에 의해 형성된, 낮은 저항 재질의 플레이트를 포함한다. 밴드(8)는 예컨대 금속 합금 또는 폴리실리콘으로 구성된다. 플레이트는 유도성 소자에 의해 전개된 자계의 벡터에 수직으로 배열되기 때문에, 유도 전류(I)는, 플레이트가 한 조각으로 이루어진다면, 플레이트 내에서 출현할 수 있다. 이러한 전류(I)에 수직으로 배열된 슬롯(9)과 밴드(8)의 교대는 이러한 유도 전류의 흐름을 방지하는 개방 회로를 형성한다. 이러한 전류는 차단 수단 내에서 거의 0이 되기 때문에, 이들 차단 수단과 유도성 소자 사이에 출현할 수 있는 상호 인덕턴스 역시 거의 0이 된다. 이것은 유도성 소자의 품질 계수를 악화시키지 않게 할 수 있다. 상기 밴드는 제 위치에 유지되도록 외측에서, 밀폐되지 않는 프레임(10)에 부착된다. 프레임(10) 내의 슬롯(11)은 프레임 상의 전류 루프의 형성을 방지한다.
본 발명의 특정 실시예에 있어서, 프레임(10)과 밴드(8)의 결합에 의해 형성된 조립체(7)는 전위를 갖는 기준 단자 즉 접지에 연결된다. 대칭 회로에 대해, 이러한 회로의 가상 접지가 선택된다. 집적 회로는 가장 흔하게 기준 단자에 연결된 기판을 포함할 것이다. 유도성 소자의 품질 계수는 플레이트와 유도성 소자 사이에서 출현할 수 있는 제 1 기생 커패시턴스 값과, 플레이트와 기판 사이에서 출현할 수 있는 제 2 기생 커패시턴스 값의 함수이다. 기준 단자에 대한 플레이트의 연결은 제 1 기생 커패시턴스를 제한할 수 있도록 한다. 더욱이, 플레이트가 기판과 동일한 전위에 놓인다는 사실은 제 2 기생 커패시턴스의 형성을 방지할 수 있게 하고, 유도성 소자의 품질 계수는 악화되지 않는다.
게다가, 플레이트와 기판(2)의 동일 기준 전위에 대한 연결은 플레이트와 기판 사이에서, 따라서 활성 영역의 소자로의 전계의 투과를 방지한다. 활성 영역(5) 내에서 유도성 소자에 의해 전개될 수 있는 자계는 플레이트에 의해 상당히 감소된다.
도 3은 본 발명의 특정 실시예에 따른 집적 회로의 두 개의 유도성 소자의 평면도이다. 각각이 사각형 권선{(T1,1, T1,2, T1,3, T1,4) 및 (T2,1, T2,2, T2,3, T2,4)}을 포함하는 두 개의 유도성 소자(4a, 4b)는 대칭이고, 한 소자 곁에 다른 소자가 위치한다. 이들은 모두 전원 단자(VCC)와 전위를 갖는 기준 단자(GND) 사이에 연결된다. 전류(I1)는 전원 단자로부터 이들을 통해 전위를 갖는 기준 단자로 흐른다. 본 실시예는 회로 내에서 출현할 수 있고, 유도성 소자의 품질 계수를, 결과적으로 회로의 성능을 악화시키는, 상호 인덕턴스를 최소화시킬 수 있게 한다. 각 권선{(T1,1, T1,2, T1,3, T1,4) 및 (T2,1, T2,2, T2,3, T2,4)}은 4개의 직렬 인덕터의 조립체로 작용하는데, 각 인덕터는 권선의 한 부분에 대응한다. 두 개의 인접 권선 사이의 상호 인덕턴스는 권선이 감겨진 방향의 선택에 의존한다. 권선 방향의 선택은, 서로 직접 반대 방향이 되는 상기 권선의 이들 부분이 전원 단자로부터 가장 멀리 위치하도록 선택된다. 서로 반대 방향으로 위치한 권선의 부분은 전원 단자에 더 인접한 부분보다 더 높은 상호 인덕턴스를 생성한다. 유도성 소자(4a, 4b)의 권선에 대해 여기에서 선택된 권선의 방향은 상호 인덕턴스를 줄일 수 있게 하는데, 왜냐하면 접속이 각 권선의 제 4 부분(T1,4, T2,4)에서만 이루어지기 때문이다.
도 4는 본 발명의 양호한 실시예에 따른 집적 회로의 단면도이다. 이러한 집적 회로는, 선행 절에서 기술된 두 개의 유도성 소자와 같은 두 개의 유도성 소자(4a, 4b)를 포함한다. 두 개의 개구부(12a 및 12b)가 유도성 소자(4a, 4b) 주위에 형성된다. 여기에서 도전성 재질로 이루어진 각 개구부(12a 및 12b)는 사각형 베이스를 구비하고, 그 벽은 유도성 소자(4a, 4b) 중 하나로 완벽하게 둘러싸인다. 각 개구부(12a 및 12b)는 전체 높이에 걸쳐, 감싸는 유도성 소자(4a, 4b)에 의해 유도된 전류의 임의의 가능한 순환을 차단하는 하나의 슬롯(13a, 13b)을 구비한다. 이들 개구부(12a 및 12b)는 두 개의 유도성 소자(4a, 4b) 사이의 상호 인덕턴스를 최소화시킬 수 있게 한다. 여기에서 기술된 실시예에 있어서, 각 개구부(12a 및 12b)는 층(M3 및 M4)의 부분의 접합에 의해 실현된다. 이들 개구부는, 유도성 소자(4a, 4b) 사이의 적절한 차단을 보장하고, 이들 유도성 소자 사이에서 자기 상호작용을 제한할 만큼 충분히 높다. 일반적인 방법에 있어서, 각 유도성 소자 또는 집적 회로 내에 포함된 유도성 소자의 부분은 이러한 개구부를 포함하는 차단 수단에 의해 차단될 수 있어서, 이러한 유도성 소자 또는 유도성 소자의 부분과 회로 내에 존재하는 다른 소자 사이에서 전개될 수 있는 상호 인덕턴스는 최소화된다.
본 발명의 양호한 실시예에 있어서, 플레이트와 개구부는 함께 전위를 갖는 기준 전위에 연결된다. 한 편으로는 플레이트와 기판 사이에서, 다른 한편으로는 플레이트와 유도성 소자 사이에서, 최종적으로는 플레이트와 개구부 사이에서의 기생 용량성 접속은 상당히 적절하게 제한된다. 본 발명의 이러한 양호한 실시예의 집적 회로에 포함된 유도성 소자는 따라서 높은 품질 계수를 제공할 것이다.
도 5는 본 발명에 따라 집적 회로의 형태로 실현된 발진기의 기능 블록도이다. 이러한 발진기(VCO)는, 동조 전압(Vturn)에 의존하는 값을 갖는 주파수(FLO)를 구비하는 전압신호(Vlo)를 생성하도록 의도된 것이다. 이러한 발진기는 전원 단자(VCC)에 연결된 유도성 소자(4)와, 가변 정전용량 다이오드(VCD)를 포함하는 활성 영역(5)을 포함한다. 다이오드(VCD)는 동조 전압(Vturn)을 통해 바이어스된다.
도 6은, 안테나와 필터 시스템(AF)을 포함하고, 주어진 주파수 범위 내에서 선택되는 무선 주파수라 불리는 주파수(FR)를 갖는 무선 신호의 수신과 전자 신호(Vfr)로의 변환을 가능케 하는 무선 신호 수신 장치를 도시한다. 이러한 수신 장치는 로컬 발진기(VCO)와 믹서(MIX)를 포함하는 주파수 변환기(FC)를 더 포함하는데, 상기 믹서는 무선 신호(Vfr)와, 로컬 발진기(VCO)로부터 입력되는 신호(Vlo)를 수신하도록 의도되고, 발진기의 발진 주파수라 불리는 주파수(FLO)가 동조될 수 있고, 또한 무선 주파수(FR)와 발진 주파수(FLO) 사이의 차이값과 동일하고 고정된 주파수(FI)를 갖는 출력 신호(Vfi)를 전달하도록 의도될 수 있다.
이러한 주파수 변환기(FC)에 있어서, 동조 전압(Vtun)을 통해 이루어진 발진 주파수(FLO) 값의 선택은 무선 주파수(FR)의 값을 강제하는데, 왜냐하면 중간 주파수(FI)는 예컨대 믹서(MIX)의 출력에 배치될 필터 시스템(미도시)을 통해 고정되기 때문이다. 이러한 수신 장치는 최종적으로 믹서(MIX)의 출력 신호를 사용하도록 의도된 신호 처리 유니트(PU)를 포함한다.

Claims (9)

  1. 하나 이상의 유도성 소자와, 활성 영역으로 불리는 영역을 포함하는 집적 회로로서, 상기 활성 영역은 저항성, 용량성 및 반도체 소자를 포함하는 반면, 상기 유도성 소자와 상기 활성 영역의 부분이 겹쳐지는, 집적 회로에 있어서,
    상기 활성 영역을 상기 유도성 소자가 전개하도록 의도된 전자계로부터 차단하기 위한 차단 수단을 포함하는 것을 특징으로 하는 집적 회로.
  2. 제 1항에 있어서, 상기 차단 수단은 상기 유도성 소자와 상기 활성 영역 사이에 위치하고 또한, 개방 회로를 형성하는 것을 특징으로 하는 집적 회로.
  3. 제 1항에 있어서, 상기 차단 수단은, 낮은 저항 재질의 플레이트로서, 상기 유도성 소자에 의해 전개되도록 의도된 자계의 벡터에 수직으로 위치되고, 상기 유도성 소자에 의해 플레이트 내에서 유도될 수 있는 전류에 수직인 밴드와 슬롯의 교대에 의해 형성되는, 플레이트를 포함하는데, 상기 밴드는 개방 프레임에 연결되는 것을 특징으로 하는 집적 회로.
  4. 제 3항에 있어서, 상기 차단 수단은, 벽이 상기 유도성 소자를 완벽히 감싸는 낮은 저항 재질의 개구부를 더 포함하되, 상기 개구부는 그 전체 높이에 걸쳐 하나 이상의 슬롯을 구비하는 것을 특징으로 하는 집적 회로.
  5. 제 4항에 있어서, 상기 플레이트와 개구부는 함께 전위를 갖는 기준 단자에 연결되는 것을 특징으로 하는 집적 회로.
  6. 제 4항에 있어서, 집적 회로가 각각이 낮은 저항 재질로 구현되는 겹쳐지는 층에 의해 기본적으로 형성되므로, 상기 개구부의 벽은, 상기 유도성 소자의 표면에 의해 한정된 경계 주위의 상기 층 중 한 층에서 차단되는, 트랙의 적층에 의해 형성되고, 동시에 상기 트랙은 상호 연결된 경계인 것을 특징으로 하는 집적 회로.
  7. 제 4항에 있어서, 상기 집적 회로는 두 개의 유도성 소자를 포함하는데, 상기 두 개의 유도성 소자는 전원 단자와 전위를 갖는 기준 단자 사이에서 연결되고, 각각은 권선에 의해 형성되며, 상기 권선은 코일 권선과 대칭이고 반대 방향을 가지며, 상기 반대 방향 권선의 각 부분은 상기 전원 단자로부터 가장 멀리 떨어진 권선인 것을 특징으로 하는 집적 회로.
  8. 주파수 값이 동조 전압값에 의존하는 주파수를 갖는 출력 신호를 전달하기 위한 발진기에 있어서,
    상기 발진기는 청구항 1항에 따른 집직 회로의 형태로 구현되는데, 상기 집적 회로의 활성 영역은, 유도성 소자에 연결되고 상기 동조 전압을 통해 바이어스되도록 의도된 하나 이상의 가변 정전용량 다이오드를 포함하는 것을 특징으로 하는 발진기.
  9. 무선 주파수로 불리는 주파수가 주어진 주파수 범위 내에서 선택되는 무선 신호를 수신 가능하게 하고, 무선 신호로 불리는 전자 신호로의 변환을 가능케 하는 안테나 및 필터 시스템과,
    발진 주파수로 불리는 주파수가 동조 전압의 함수로 동조될 수 있는 로컬 발진기와,
    상기 무선 신호와 상기 로컬 발진기로부터의 입력 신호를 수신하고, 고정된 주파수를 가지며 상기 무선 주파수와 상기 발진 주파수간의 차이값과 동일한 출력 신호를 전달하도록 의도된 믹서와,
    상기 믹서의 출력 신호를 사용하도록 의도된 신호 처리 유니트를 포함하는 무선 신호 수신 장치에 있어서,
    상기 로컬 발진기는 이전에 상술한 발진기에 따른 것을 특징으로 하는, 무선 신호 수신 장치.
KR1019990062540A 1998-12-29 1999-12-27 유도성 소자의 집적 회로 KR100771726B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR9816569 1998-12-29
FR9816569 1998-12-29

Publications (2)

Publication Number Publication Date
KR20000048416A true KR20000048416A (ko) 2000-07-25
KR100771726B1 KR100771726B1 (ko) 2007-10-30

Family

ID=9534613

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990062540A KR100771726B1 (ko) 1998-12-29 1999-12-27 유도성 소자의 집적 회로

Country Status (8)

Country Link
US (1) US6529720B1 (ko)
EP (1) EP1017102B1 (ko)
JP (1) JP2000208704A (ko)
KR (1) KR100771726B1 (ko)
CN (1) CN1165995C (ko)
DE (1) DE69940590D1 (ko)
SG (1) SG75997A1 (ko)
TW (1) TW441086B (ko)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2810451A1 (fr) * 2000-06-20 2001-12-21 Koninkl Philips Electronics Nv Circuit integre incluant un element inductif de facteur de qualite eleve et presentant une grande compacite
EP1213762A1 (fr) * 2000-12-05 2002-06-12 Koninklijke Philips Electronics N.V. Dispositif d'isolation d'un élement électrique
JP2002184945A (ja) * 2000-12-11 2002-06-28 Fuji Electric Co Ltd 磁気素子一体型半導体デバイス
JP2003068862A (ja) * 2001-08-28 2003-03-07 Sharp Corp スパイラルインダクタ及び高周波半導体装置
US7200378B2 (en) * 2001-12-14 2007-04-03 Freescale Semiconductor, Inc. Rocking potential-well switch and mixer
JP4214700B2 (ja) * 2002-01-22 2009-01-28 株式会社村田製作所 コモンモードチョークコイルアレイ
JP2004221475A (ja) * 2003-01-17 2004-08-05 Mitsubishi Electric Corp 誘導素子
US20050101318A1 (en) * 2003-11-07 2005-05-12 Brett Williams Wireless network access methods, communications device configuration methods, configuration devices, communications systems, and articles of manufacture
EP1553812A3 (fr) * 2003-12-11 2013-04-03 STMicroelectronics S.A. Puce à semiconducteur et circuit comprenant une inductance blindée
US7151430B2 (en) * 2004-03-03 2006-12-19 Telefonaktiebolaget Lm Ericsson (Publ) Method of and inductor layout for reduced VCO coupling
US7436281B2 (en) * 2004-07-30 2008-10-14 Texas Instruments Incorporated Method to improve inductance with a high-permeability slotted plate core in an integrated circuit
US7323948B2 (en) * 2005-08-23 2008-01-29 International Business Machines Corporation Vertical LC tank device
US8248200B2 (en) * 2006-03-24 2012-08-21 Panasonic Corporation Inductance component
DE102006044570A1 (de) * 2006-09-21 2008-04-03 Atmel Duisburg Gmbh Integrierte Schaltungsanordnung und integrierte Schaltung
EP2269199B1 (en) * 2008-04-21 2016-06-08 Nxp B.V. Planar inductive unit and an electronic device comprising a planar inductive unit
CN101894861A (zh) * 2009-05-22 2010-11-24 联发科技股份有限公司 半导体装置
KR101132718B1 (ko) * 2009-09-02 2012-04-06 캐논 아네르바 가부시키가이샤 주파수 변환기
CN105099005B (zh) * 2015-08-16 2017-11-24 中国科学院电工研究所 一种无线能量传输系统的磁场屏蔽装置
US9954487B1 (en) 2016-10-07 2018-04-24 International Business Machines Corporation Tuning LC tank circuits
CN108231735B (zh) * 2017-12-21 2020-01-14 南京中感微电子有限公司 压控振荡器
EP3846205A4 (en) * 2018-09-21 2021-12-29 Huawei Technologies Co., Ltd. Planar inductor and semiconductor chip

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5070317A (en) 1989-01-17 1991-12-03 Bhagat Jayant K Miniature inductor for integrated circuits and devices
US5173671A (en) 1990-12-18 1992-12-22 Raytheon Company Monolithic lumped element networks
US5370766A (en) 1993-08-16 1994-12-06 California Micro Devices Methods for fabrication of thin film inductors, inductor networks and integration with other passive and active devices
US5478773A (en) * 1994-04-28 1995-12-26 Motorola, Inc. Method of making an electronic device having an integrated inductor
US6057224A (en) * 1996-03-29 2000-05-02 Vlsi Technology, Inc. Methods for making semiconductor devices having air dielectric interconnect structures
DE69718741T2 (de) 1996-10-10 2003-11-13 Koninkl Philips Electronics Nv Integrierter Oszillator und einen solchen Oszillator verwendendes Funktelefon
AU6468198A (en) 1997-05-02 1998-11-27 Board Of Trustees Of The Leland Stanford Junior University Patterned ground shields for integrated circuit inductors
US5959522A (en) * 1998-02-03 1999-09-28 Motorola, Inc. Integrated electromagnetic device and method
US6268778B1 (en) * 1999-05-03 2001-07-31 Silicon Wave, Inc. Method and apparatus for fully integrating a voltage controlled oscillator on an integrated circuit

Also Published As

Publication number Publication date
US6529720B1 (en) 2003-03-04
CN1165995C (zh) 2004-09-08
CN1259769A (zh) 2000-07-12
EP1017102B1 (fr) 2009-03-18
KR100771726B1 (ko) 2007-10-30
TW441086B (en) 2001-06-16
JP2000208704A (ja) 2000-07-28
EP1017102A1 (fr) 2000-07-05
SG75997A1 (en) 2000-10-24
DE69940590D1 (de) 2009-04-30

Similar Documents

Publication Publication Date Title
KR100771726B1 (ko) 유도성 소자의 집적 회로
CN103367336B (zh) 多维集成电路的电源线滤波器
US5629553A (en) Variable inductance element using an inductor conductor
US7847666B2 (en) Differential inductor for use in integrated circuits
US7323948B2 (en) Vertical LC tank device
US7642618B2 (en) Semiconductor devices with inductors
JP5154419B2 (ja) 可変集積インダクタ
US7547970B2 (en) Semiconductor device
US7501924B2 (en) Self-shielding inductor
US7348871B2 (en) Inductance variable device
EP2769466B1 (en) Voltage controlled oscillators having low phase noise
JP4946219B2 (ja) 可変インダクタ及びこれを用いた半導体装置
US5428837A (en) Method and apparatus for reducing local oscillator leakage in integrated circuit receivers
KR100875601B1 (ko) 집적 회로 및 이 집적 회로의 형태로 구현되는 국부 발진기 및 이 국부 발진기가 포함된 신호 수신 장치
US6809623B2 (en) High Q on-chip inductor
JP2002208640A (ja) 回路装置
US20020086585A1 (en) Insulation device of an electric element
KR100819134B1 (ko) 다중 루프 구성으로부터 형성된 인덕턴스 루프를 갖는집적회로 패키지
US7151429B2 (en) Inductor element having a high quality factor
KR20050029232A (ko) 집적 회로 및 원격 통신 장치
US10665378B1 (en) Systems and methods for an inductor structure with enhanced area usage of a circuit
EP4287254A1 (en) Shielding circuits and semiconductor devices
JP2012060157A (ja) 可変インダクタ及びこれを用いた半導体装置
JP2003318715A (ja) 高周波スイッチ回路及び通信機器
EP1211799B1 (en) Lc oscillator

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
N231 Notification of change of applicant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111024

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20121015

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee