JPH10154801A - 側壁キャパシタ構造を有する集積回路とその製造方法 - Google Patents
側壁キャパシタ構造を有する集積回路とその製造方法Info
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- JPH10154801A JPH10154801A JP9294680A JP29468097A JPH10154801A JP H10154801 A JPH10154801 A JP H10154801A JP 9294680 A JP9294680 A JP 9294680A JP 29468097 A JP29468097 A JP 29468097A JP H10154801 A JPH10154801 A JP H10154801A
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Abstract
(57)【要約】 （修正有）
【課題】 集積回路上に高温かつ高酸素活性条件下で蒸
着される高誘電定数を具備した誘電体を用いた容量性構
造を、使用する電極の信頼性低下を防止しながら形成す
る。 【解決手段】 高温かつ高酸素活性条件を必要とする誘
電体膜３２を半導体基板１０に実質的に垂直な暫定支持
部材５４を利用して先に構成し、その後にこの誘電体を
挟むように電極６４，６４を形成することで上記の問題
を解決する。これらの電極は従来型の構造とは異なり半
導体基板１０に対して実質的に垂直な側壁を有する。
着される高誘電定数を具備した誘電体を用いた容量性構
造を、使用する電極の信頼性低下を防止しながら形成す
る。 【解決手段】 高温かつ高酸素活性条件を必要とする誘
電体膜３２を半導体基板１０に実質的に垂直な暫定支持
部材５４を利用して先に構成し、その後にこの誘電体を
挟むように電極６４，６４を形成することで上記の問題
を解決する。これらの電極は従来型の構造とは異なり半
導体基板１０に対して実質的に垂直な側壁を有する。
Description
【０００１】
【発明の属する技術分野】本発明は一般的に集積回路の
構造ならびに製造方法に係わり、更に詳細にはこの様な
回路上に形成される、例えばランダムアクセスメモリの
様な電荷蓄積装置の様な容量性構造に関する。
構造ならびに製造方法に係わり、更に詳細にはこの様な
回路上に形成される、例えばランダムアクセスメモリの
様な電荷蓄積装置の様な容量性構造に関する。
【０００２】
【従来の技術】シリコン単結晶基板の上に形成される様
な集積回路は典型的に、その回路の中に集積された微細
容量性構造を含む。これらの容量性構造の各々は典型的
に、底部および上部導電性電極の間に挟み込まれた誘電
体材料を含む。動的ランダムアクセスメモリ（ＤＲＡ
Ｍ）の様な集積回路は数百万の基本的に別々の容量性構
造を含み、その各々は１つのメモリセル用の電荷蓄積装
置として機能する。
な集積回路は典型的に、その回路の中に集積された微細
容量性構造を含む。これらの容量性構造の各々は典型的
に、底部および上部導電性電極の間に挟み込まれた誘電
体材料を含む。動的ランダムアクセスメモリ（ＤＲＡ
Ｍ）の様な集積回路は数百万の基本的に別々の容量性構
造を含み、その各々は１つのメモリセル用の電荷蓄積装
置として機能する。
【０００３】１つの回路設計の中に集積されるメモリセ
ルの数が増大するに従って、各々のキャパシタに要求さ
れる回路表面領域を削減し、その一方で信頼性の高い動
作を保証するために十分な容量性電荷蓄積能力を維持す
ることが望ましい。この目的のために、二酸化シリコン
または窒化シリコンよりも十分に高い誘電定数を具備し
た新たな誘電材料が探索されてきている。これらの材料
の１つのクラスはペロブスカイト相酸化金属であり、チ
タン酸バリウムストロンチウム（ＢＳＴ:barium stront
ium titanate）およびチタン酸ジルコニウム酸鉛（ＰＺ
Ｔ:lead zirconate titanate）が典型的である。これら
の材料の薄膜は従来型誘電体よりも数桁高い誘電定数を
有する。これらの灰チタン石材料はまた強誘電性（これ
らは電波極性を維持するために少なくとも半永久的に結
晶構造を変える能力を有する）があり、これらを不揮発
強誘電体ランダムアクセスメモリとしての魅力的な候補
としている。
ルの数が増大するに従って、各々のキャパシタに要求さ
れる回路表面領域を削減し、その一方で信頼性の高い動
作を保証するために十分な容量性電荷蓄積能力を維持す
ることが望ましい。この目的のために、二酸化シリコン
または窒化シリコンよりも十分に高い誘電定数を具備し
た新たな誘電材料が探索されてきている。これらの材料
の１つのクラスはペロブスカイト相酸化金属であり、チ
タン酸バリウムストロンチウム（ＢＳＴ:barium stront
ium titanate）およびチタン酸ジルコニウム酸鉛（ＰＺ
Ｔ:lead zirconate titanate）が典型的である。これら
の材料の薄膜は従来型誘電体よりも数桁高い誘電定数を
有する。これらの灰チタン石材料はまた強誘電性（これ
らは電波極性を維持するために少なくとも半永久的に結
晶構造を変える能力を有する）があり、これらを不揮発
強誘電体ランダムアクセスメモリとしての魅力的な候補
としている。
【０００４】
【発明が解決しようとする課題】典型的な従来技術によ
るキャパシタ構造が図１に示されている。この構造は半
導体基板１０の上に形成され、オーバーレイ電界酸化物
１４およびドーピングされた接点領域１２を有する。多
結晶シリコン接点プラグ１６が接点領域１２との電気的
接続を提供する。ＴｉＮまたはＴｉＡｌＮの様な材料の
バリア層１８が白金底部電極２０と接点プラグ１６との
間に挿入されていて、酸素の下方向への拡散とシリコン
の上方向への拡散を防止している。ＢＳＴ膜２２と白金
上部電極２４とでキャパシタ構造が完成する。この様な
構造は多くのＢＳＴに関連する問題を解決するが、電極
酸化および小丘陵形成の問題は残る、これは底部電極構
造がＢＳＴ蒸着で通常使用される高温、強い酸化環境に
曝されるためである。また図１の複雑な電極構造は多く
の写真食刻ステップを必要とし、これは配列に制約を含
む装置での処理工程中の余裕を無くす。
るキャパシタ構造が図１に示されている。この構造は半
導体基板１０の上に形成され、オーバーレイ電界酸化物
１４およびドーピングされた接点領域１２を有する。多
結晶シリコン接点プラグ１６が接点領域１２との電気的
接続を提供する。ＴｉＮまたはＴｉＡｌＮの様な材料の
バリア層１８が白金底部電極２０と接点プラグ１６との
間に挿入されていて、酸素の下方向への拡散とシリコン
の上方向への拡散を防止している。ＢＳＴ膜２２と白金
上部電極２４とでキャパシタ構造が完成する。この様な
構造は多くのＢＳＴに関連する問題を解決するが、電極
酸化および小丘陵形成の問題は残る、これは底部電極構
造がＢＳＴ蒸着で通常使用される高温、強い酸化環境に
曝されるためである。また図１の複雑な電極構造は多く
の写真食刻ステップを必要とし、これは配列に制約を含
む装置での処理工程中の余裕を無くす。
【０００５】
【課題を解決するための手段】本発明は従来技術のキャ
パシタおよびプロセスの中で見いだされる困難さを解決
するための新規な方法並びに構造を、従来型電極構造か
ら完全に離れることによって提供する。この様に離れる
ことにより、誘電体を蒸着した後に蒸着される両電極を
有する平行プレートキャパシタが提供される。ここに認
識されるように、この手法は電極材料の必要量を大きく
減じ、またより高い品質の誘電材料を蒸着することを可
能とするが、それは高温、高酸素活性誘電体蒸着処理工
程中に電極が存在していないからである。本発明の別の
特長は処理工程／構造が自己整列であり、原理的に全キ
ャパシタが単一の写真食刻ステップで形成出来る点にあ
る。
パシタおよびプロセスの中で見いだされる困難さを解決
するための新規な方法並びに構造を、従来型電極構造か
ら完全に離れることによって提供する。この様に離れる
ことにより、誘電体を蒸着した後に蒸着される両電極を
有する平行プレートキャパシタが提供される。ここに認
識されるように、この手法は電極材料の必要量を大きく
減じ、またより高い品質の誘電材料を蒸着することを可
能とするが、それは高温、高酸素活性誘電体蒸着処理工
程中に電極が存在していないからである。本発明の別の
特長は処理工程／構造が自己整列であり、原理的に全キ
ャパシタが単一の写真食刻ステップで形成出来る点にあ
る。
【０００６】本発明は明らかに第一に、半導体基板上に
薄膜キャパシタを形成することであり、ここで誘電体膜
がどちらのキャパシタ電極も形成される前に形成され
る。誘電体膜は製造工程を通して支持されているので、
たとえパターン形成することが本質的に難しい誘電体で
あったとしても、本発明では非常に薄い誘電体を実現す
る事が出来る。この構造自体が信頼性という特長を有
し、これは誘電体内に局所的に高い電場を誘発したり、
過早誘電破壊を引き起こす可能性のある鋭角的な角を持
たない真に平行なプレートキャパシタを形成することを
可能とするからである。更に、本発明は、垂直方向に集
積された容量性構造を形成する事が可能なため回路を小
型化するという特長を提供する。
薄膜キャパシタを形成することであり、ここで誘電体膜
がどちらのキャパシタ電極も形成される前に形成され
る。誘電体膜は製造工程を通して支持されているので、
たとえパターン形成することが本質的に難しい誘電体で
あったとしても、本発明では非常に薄い誘電体を実現す
る事が出来る。この構造自体が信頼性という特長を有
し、これは誘電体内に局所的に高い電場を誘発したり、
過早誘電破壊を引き起こす可能性のある鋭角的な角を持
たない真に平行なプレートキャパシタを形成することを
可能とするからである。更に、本発明は、垂直方向に集
積された容量性構造を形成する事が可能なため回路を小
型化するという特長を提供する。
【０００７】一般的に本発明は半導体基板上に微小電子
装置を形成するための方法を提供し、基板上に実質的に
垂直な暫定支持部材を形成し、この暫定支持部材の上に
実質的に垂直な誘電体膜を形成するというステップを含
む。次に第一導電性電極が実質的に垂直な誘電体膜の上
に蒸着され、その後暫定支持部材が第二導電性電極で置
き換えられる。この処理工程は、電極が実質的に垂直な
誘電体膜で分離されているので基板に対して実質的に垂
直な薄膜キャパシタを形成する。
装置を形成するための方法を提供し、基板上に実質的に
垂直な暫定支持部材を形成し、この暫定支持部材の上に
実質的に垂直な誘電体膜を形成するというステップを含
む。次に第一導電性電極が実質的に垂直な誘電体膜の上
に蒸着され、その後暫定支持部材が第二導電性電極で置
き換えられる。この処理工程は、電極が実質的に垂直な
誘電体膜で分離されているので基板に対して実質的に垂
直な薄膜キャパシタを形成する。
【０００８】別の特徴として、本発明は半導体基板上に
微小電子装置を形成するための更に特殊な方法を提供し
ており、これは捨て層（好適に絶縁層）を基板上に蒸着
し、この捨て層内にパターンを異方性的にエッチング
し、この捨て層を少なくとも部分的に通って伸びる実質
的に垂直な少なくとも１つの側壁を生成するステップを
含む。この方法は更にその側壁上に、この側壁と接触す
る内側表面および実質的に垂直な外側表面とを有する誘
電体膜を形成し、第一導電性電極をこの外側表面上に直
接形成することを含む。この方法は更に、この内側表面
を露出させるために誘電膜の内側表面と接触している捨
て層の少なくとも一部を除去し、この内側表面に電気的
に接触する第二導電性電極を形成することを含む。従っ
て第一および第二導電性電極と誘電体膜は２つの電極と
その間に挟まれた誘電体とを有する容量性構造を含み、
ここで誘電体はいずれの電極が形成されるよりも前に形
成されている。
微小電子装置を形成するための更に特殊な方法を提供し
ており、これは捨て層（好適に絶縁層）を基板上に蒸着
し、この捨て層内にパターンを異方性的にエッチング
し、この捨て層を少なくとも部分的に通って伸びる実質
的に垂直な少なくとも１つの側壁を生成するステップを
含む。この方法は更にその側壁上に、この側壁と接触す
る内側表面および実質的に垂直な外側表面とを有する誘
電体膜を形成し、第一導電性電極をこの外側表面上に直
接形成することを含む。この方法は更に、この内側表面
を露出させるために誘電膜の内側表面と接触している捨
て層の少なくとも一部を除去し、この内側表面に電気的
に接触する第二導電性電極を形成することを含む。従っ
て第一および第二導電性電極と誘電体膜は２つの電極と
その間に挟まれた誘電体とを有する容量性構造を含み、
ここで誘電体はいずれの電極が形成されるよりも前に形
成されている。
【０００９】捨て層は少なくとも１つの底部副層（好適
に珪酸、例えば電界酸化物）と上部副層（例えば窒化シ
リコンまたはポリシリコン）を含み、ここで底部副層は
実質的に上部副層の異方性エッチングには影響されな
い。この異方性エッチングのステップは、少なくとも１
つの側壁で定義された開口または柱（いずれの場合も好
適に円柱形）を形成する。誘電体膜の形成後、開口は捨
て層を通して半導体基板まで延長される。この様な開口
はまた自己整列打ち込み型マスクとしても使用できる。
第一または第二電極いずれかを形成することで半導体基
板との電気的接続が完成する。電極の形成は貴金属層を
誘電体膜の上に蒸着しまた接点金属を貴金属層の上に蒸
着することを含む。誘電体薄膜の形成はほぼ均質に誘電
体膜を蒸着しこの誘電体膜を異方性的に、好適にイオン
粉砕の様な方法を用いてエッチングすることを含む。誘
電体膜は好適にペロブスカイト相誘電体材料であり、更
に詳細にはチタン酸バリウムストロンチウムである。
に珪酸、例えば電界酸化物）と上部副層（例えば窒化シ
リコンまたはポリシリコン）を含み、ここで底部副層は
実質的に上部副層の異方性エッチングには影響されな
い。この異方性エッチングのステップは、少なくとも１
つの側壁で定義された開口または柱（いずれの場合も好
適に円柱形）を形成する。誘電体膜の形成後、開口は捨
て層を通して半導体基板まで延長される。この様な開口
はまた自己整列打ち込み型マスクとしても使用できる。
第一または第二電極いずれかを形成することで半導体基
板との電気的接続が完成する。電極の形成は貴金属層を
誘電体膜の上に蒸着しまた接点金属を貴金属層の上に蒸
着することを含む。誘電体薄膜の形成はほぼ均質に誘電
体膜を蒸着しこの誘電体膜を異方性的に、好適にイオン
粉砕の様な方法を用いてエッチングすることを含む。誘
電体膜は好適にペロブスカイト相誘電体材料であり、更
に詳細にはチタン酸バリウムストロンチウムである。
【００１０】本発明に基づき形成された集積回路は、半
導体基板と、この基板と電気的に接触し少なくとも１つ
の実質的に垂直な表面を有する第一導電性電極と、第一
電極の垂直な表面と実質的に平行で間隔を置いて離され
ている少なくとも１つの実質的に垂直な表面を有する第
二導電性電極と、そして第一および第二の実質的に垂直
な表面の間に挿入されたペロブスカイト相誘電体膜とを
含む。第一および第二導電性電極および誘電体膜は好適
に集積回路上で基本的に側壁キャパシタンスのみを有す
る容量性構造を形成する。
導体基板と、この基板と電気的に接触し少なくとも１つ
の実質的に垂直な表面を有する第一導電性電極と、第一
電極の垂直な表面と実質的に平行で間隔を置いて離され
ている少なくとも１つの実質的に垂直な表面を有する第
二導電性電極と、そして第一および第二の実質的に垂直
な表面の間に挿入されたペロブスカイト相誘電体膜とを
含む。第一および第二導電性電極および誘電体膜は好適
に集積回路上で基本的に側壁キャパシタンスのみを有す
る容量性構造を形成する。
【００１１】この容量性構造は好適に円柱形であり、更
に詳細には円柱形の第一電極と円環形の第二電極とを含
む。円柱形電極は接点材料の核と、この核と誘電体膜と
の間に挿入された貴金属の殻とを含む。容量性構造はラ
ンダムアクセスメモリセル用の電荷蓄積装置を形成す
る。本発明に基づくランダムアクセスメモリはメモリセ
ルの配列を含み、その各々は基本的に側壁キャパシタン
スのみを有する電荷蓄積キャパシタを含む。
に詳細には円柱形の第一電極と円環形の第二電極とを含
む。円柱形電極は接点材料の核と、この核と誘電体膜と
の間に挿入された貴金属の殻とを含む。容量性構造はラ
ンダムアクセスメモリセル用の電荷蓄積装置を形成す
る。本発明に基づくランダムアクセスメモリはメモリセ
ルの配列を含み、その各々は基本的に側壁キャパシタン
スのみを有する電荷蓄積キャパシタを含む。
【００１２】
【発明の実施の形態】種々の特徴ならびに特長を含む本
発明は添付図を参照することにより最も良く理解される
であろう。
発明は添付図を参照することにより最も良く理解される
であろう。
【００１３】本発明はキャパシタを含む集積回のための
方法ならびに構造に関する。ＤＲＡＭ回路を参考として
いくつかの提出された実施例がここに説明されている、
本発明を実現するに当たっては強誘電体ランダムアクセ
スメモリ回路またはその他のキャパシタを含む集積回路
にも適用できる。
方法ならびに構造に関する。ＤＲＡＭ回路を参考として
いくつかの提出された実施例がここに説明されている、
本発明を実現するに当たっては強誘電体ランダムアクセ
スメモリ回路またはその他のキャパシタを含む集積回路
にも適用できる。
【００１４】集積回路キャパシタに対して割り当てられ
る回路表面領域が削減されるので、高誘電定数を具備し
たプロベスカイト相材料がどうしても必要となる。不幸
にして多くのプロベスカイト相材料を蒸着するための条
件は高温でかつ高い酸素活性を含み、これは従来型底部
電極に対して重大な問題を引き起こす。例えば、理想的
なＢＳＴキャパシタ底部電極は：ＢＳＴと反応しないし
ＢＳＴの電気特性を低下させることも無く；ＢＳＴ蒸着
後も導電性を維持し；シリコン、ＢＳＴ、および酸素の
内部拡散を防止し；底に敷かれているシリコンとの間の
低抵抗定数を維持し；シリコンおよびＳｉＯ2 に接着
し；安定な形態を維持し；そして製造が容易であるこ
と、である。
る回路表面領域が削減されるので、高誘電定数を具備し
たプロベスカイト相材料がどうしても必要となる。不幸
にして多くのプロベスカイト相材料を蒸着するための条
件は高温でかつ高い酸素活性を含み、これは従来型底部
電極に対して重大な問題を引き起こす。例えば、理想的
なＢＳＴキャパシタ底部電極は：ＢＳＴと反応しないし
ＢＳＴの電気特性を低下させることも無く；ＢＳＴ蒸着
後も導電性を維持し；シリコン、ＢＳＴ、および酸素の
内部拡散を防止し；底に敷かれているシリコンとの間の
低抵抗定数を維持し；シリコンおよびＳｉＯ2 に接着
し；安定な形態を維持し；そして製造が容易であるこ
と、である。
【００１５】一般的に高温および高い酸素活性という制
約は、電極の選択を金および白金等の貴金属、または導
電性酸化物に制限する。白金は典型的に電極材料として
選ばれてきているが、その理由はそれが以前から半導体
製造で使用されていたこと、また誘電体と電極との間の
ショットキー障壁の高さを上げることでキャパシタの漏
れ電流を減少させるのに効果のある高い動作機能を有す
ることにある。白金は多くの特長を有する一方で、いく
つかの欠点も存在する。酸素は多結晶白金を通って、主
として粒子境界を通って急速に拡散する。従って酸化防
止障壁材料が白金電極とその下に敷かれた装置接点との
間に必要となる。またＢＳＴ蒸着条件の下で、白金底部
電極はざらざらになる傾向を持つか、または比較的大き
な（＞５０ナノメートル）小丘陵を形成する傾向があ
る。膜の厚さと同程度の大きさの小丘陵が形成されると
キャパシタ漏れ電流が非常に増大し、上部および底部電
極の間の短絡さえ生じかねない。この様な問題は図１に
示す従来技術によるキャパシタの設計では一般的であ
る。
約は、電極の選択を金および白金等の貴金属、または導
電性酸化物に制限する。白金は典型的に電極材料として
選ばれてきているが、その理由はそれが以前から半導体
製造で使用されていたこと、また誘電体と電極との間の
ショットキー障壁の高さを上げることでキャパシタの漏
れ電流を減少させるのに効果のある高い動作機能を有す
ることにある。白金は多くの特長を有する一方で、いく
つかの欠点も存在する。酸素は多結晶白金を通って、主
として粒子境界を通って急速に拡散する。従って酸化防
止障壁材料が白金電極とその下に敷かれた装置接点との
間に必要となる。またＢＳＴ蒸着条件の下で、白金底部
電極はざらざらになる傾向を持つか、または比較的大き
な（＞５０ナノメートル）小丘陵を形成する傾向があ
る。膜の厚さと同程度の大きさの小丘陵が形成されると
キャパシタ漏れ電流が非常に増大し、上部および底部電
極の間の短絡さえ生じかねない。この様な問題は図１に
示す従来技術によるキャパシタの設計では一般的であ
る。
【００１６】本発明を紹介すると、図２Ａ−２Ｇは垂直
プレーナ平行電極キャパシタを構成する方法を図示す
る。図２Ａに於いて、絶縁層３０が半導体基板１０（例
えば単結晶シリコン）の上に既知の技術で形成されかつ
パターン取りをされる。層３０は構造および材料の両面
からいくつかの選定候補の中から、単一の二酸化シリコ
ンが代表的に選択される。層３０を通ってパターンが部
分的に、ほぼ垂直な側壁２８が一時的な支持部材を形成
するようにエッチングされる。誘電体膜３２（例えばＢ
ＳＴ製）が次に側壁２８の上に形成され、また水平表面
の上にも形成される、しかしながら水平表面の上を覆う
ことは本質的なことではない。ＢＳＴは既知の方法、例
えば金属・有機分解およびスパンオンまたは化学気相蒸
着された前駆物質膜を焼き鈍して蒸着される。図２Ｂ
は、水平表面から膜を除去するマスク無し異方性エッチ
ング（例えばイオン粉砕）の後の誘電体膜３２を示し、
側壁２８に接触した内側表面３１と実質的に垂直な外側
表面３３とを具備した膜３２の一部が残っている。
プレーナ平行電極キャパシタを構成する方法を図示す
る。図２Ａに於いて、絶縁層３０が半導体基板１０（例
えば単結晶シリコン）の上に既知の技術で形成されかつ
パターン取りをされる。層３０は構造および材料の両面
からいくつかの選定候補の中から、単一の二酸化シリコ
ンが代表的に選択される。層３０を通ってパターンが部
分的に、ほぼ垂直な側壁２８が一時的な支持部材を形成
するようにエッチングされる。誘電体膜３２（例えばＢ
ＳＴ製）が次に側壁２８の上に形成され、また水平表面
の上にも形成される、しかしながら水平表面の上を覆う
ことは本質的なことではない。ＢＳＴは既知の方法、例
えば金属・有機分解およびスパンオンまたは化学気相蒸
着された前駆物質膜を焼き鈍して蒸着される。図２Ｂ
は、水平表面から膜を除去するマスク無し異方性エッチ
ング（例えばイオン粉砕）の後の誘電体膜３２を示し、
側壁２８に接触した内側表面３１と実質的に垂直な外側
表面３３とを具備した膜３２の一部が残っている。
【００１７】図２Ｃは、層３０と膜３２の上にほぼ均一
の蒸着された第一導電性膜３４（例えば白金）を示す。
この導電性膜はまた異方性エッチングされて例えば、図
２Ｄに示されるように誘電体膜の外側表面３３に接する
第一導電性電極３６が生成される。次に暫定的な支持部
材２８が好適に除去されて誘電体膜３２の内側表面３１
が露出され、ここで誘電体膜は第一電極３６で支持され
ている（図２Ｅ）。最後に図２Ｆおよび図２Ｇはそれぞ
れ第二導電性膜４０および第二導電性電極４２を示し、
これは第一電極３６と同様に形成される。第二電極４２
は誘電体膜３２の内側表面３１に、誘電体膜３２で分離
されている電極３６および４２が基本的に側壁キャパシ
タンスを有する容量性構造４４を形成するように、電気
的に接続されている。
の蒸着された第一導電性膜３４（例えば白金）を示す。
この導電性膜はまた異方性エッチングされて例えば、図
２Ｄに示されるように誘電体膜の外側表面３３に接する
第一導電性電極３６が生成される。次に暫定的な支持部
材２８が好適に除去されて誘電体膜３２の内側表面３１
が露出され、ここで誘電体膜は第一電極３６で支持され
ている（図２Ｅ）。最後に図２Ｆおよび図２Ｇはそれぞ
れ第二導電性膜４０および第二導電性電極４２を示し、
これは第一電極３６と同様に形成される。第二電極４２
は誘電体膜３２の内側表面３１に、誘電体膜３２で分離
されている電極３６および４２が基本的に側壁キャパシ
タンスを有する容量性構造４４を形成するように、電気
的に接続されている。
【００１８】理解されるようにこの構造は、データ格納
容量が２５６Ｍビットまたは１Ｇビットまたはそれを超
える大規模蓄積容量ＤＲＡＭ集積回路に特に適してい
る。此の蓄積容量では、同一回路空間を必要とする水平
プレーナ型キャパシタよりも更に広い電極領域を具備し
た側壁キャパシタが製造できる。本発明の１つの提出さ
れた実施例は円筒型側壁キャパシタであり、円筒型内部
電極とそれから離されて於かれている環状電極およびそ
れらの間に挿入されているペロブスカイト相誘電体とを
有する。この様なキャパシタの電極はその誘電体インタ
フェース部分に鋭角的な端部を具備しないように作られ
るので、誘電体内での局所的高電場および過早破壊は円
筒形構造で回避できる。
容量が２５６Ｍビットまたは１Ｇビットまたはそれを超
える大規模蓄積容量ＤＲＡＭ集積回路に特に適してい
る。此の蓄積容量では、同一回路空間を必要とする水平
プレーナ型キャパシタよりも更に広い電極領域を具備し
た側壁キャパシタが製造できる。本発明の１つの提出さ
れた実施例は円筒型側壁キャパシタであり、円筒型内部
電極とそれから離されて於かれている環状電極およびそ
れらの間に挿入されているペロブスカイト相誘電体とを
有する。この様なキャパシタの電極はその誘電体インタ
フェース部分に鋭角的な端部を具備しないように作られ
るので、誘電体内での局所的高電場および過早破壊は円
筒形構造で回避できる。
【００１９】図３Ａ−３Ｊを参照して、次に半導体基板
に電気的に接続された円筒型側壁キャパシタを生成する
プロセスを説明する。図３Ａは半導体基板１０（例え
ば、バルクまたはエピタキシャル単結晶シリコン）を示
し、これはドープ領域４６および絶縁底部副層５０と捨
て上部副層５２を含む上側被覆絶縁層３０を有する。副
層５０は電界酸化層であり、この場合副層５０に関して
選択的にエッチングできる材料、例えば窒化シリコンま
たはドープ二酸化シリコンで副層５２を形成する上で利
点がある。いずれの場合も、副層５２は誘電体および第
一電極材料を後続の写真食刻ステップから防ぐために好
適に選択的にエッチングされなければならない。副層５
２は典型的に厚さが１００ナノメートルから１０００ナ
ノメートルであり、１Ｇバイト型式の装置に対しては３
００ナノメートルが好適である。
に電気的に接続された円筒型側壁キャパシタを生成する
プロセスを説明する。図３Ａは半導体基板１０（例え
ば、バルクまたはエピタキシャル単結晶シリコン）を示
し、これはドープ領域４６および絶縁底部副層５０と捨
て上部副層５２を含む上側被覆絶縁層３０を有する。副
層５０は電界酸化層であり、この場合副層５０に関して
選択的にエッチングできる材料、例えば窒化シリコンま
たはドープ二酸化シリコンで副層５２を形成する上で利
点がある。いずれの場合も、副層５２は誘電体および第
一電極材料を後続の写真食刻ステップから防ぐために好
適に選択的にエッチングされなければならない。副層５
２は典型的に厚さが１００ナノメートルから１０００ナ
ノメートルであり、１Ｇバイト型式の装置に対しては３
００ナノメートルが好適である。
【００２０】図３Ｂに示されるように、開口５６が副層
５２の中のドープ領域４６の近くに電界酸化物５０の上
で止まるエッチングを用いて開けられる。この開口は好
適に円筒形であり、実質的に垂直な側壁５４を具備しこ
れは誘電体蒸着用の一時的支持部材を形成する。図３Ｃ
および図３Ｄは側壁５４に接触した内側表面３１と実質
的に垂直な外側表面３３とを具備した誘電体膜３２の形
成を図示する。本発明の特長は電界酸化５０および捨て
副層５２のみしか誘電体蒸着中に露出されていないこと
であり、高温酸化雰囲気の様な要求される誘電体焼成条
件を小丘陵形成、界面酸化物形成、または電極破損を心
配せずに使用できる。好適に膜３２の最終的な厚さは１
０−１００ナノメートル（更に好適には５０ナノメート
ル）である。
５２の中のドープ領域４６の近くに電界酸化物５０の上
で止まるエッチングを用いて開けられる。この開口は好
適に円筒形であり、実質的に垂直な側壁５４を具備しこ
れは誘電体蒸着用の一時的支持部材を形成する。図３Ｃ
および図３Ｄは側壁５４に接触した内側表面３１と実質
的に垂直な外側表面３３とを具備した誘電体膜３２の形
成を図示する。本発明の特長は電界酸化５０および捨て
副層５２のみしか誘電体蒸着中に露出されていないこと
であり、高温酸化雰囲気の様な要求される誘電体焼成条
件を小丘陵形成、界面酸化物形成、または電極破損を心
配せずに使用できる。好適に膜３２の最終的な厚さは１
０−１００ナノメートル（更に好適には５０ナノメート
ル）である。
【００２１】図３Ｅは本発明の別の特長を図示してお
り、ここで誘電体膜３２を含む開口５６が、電界酸化物
５０を通してドープ領域４６への穴を形成するためのマ
スクとして使用出来る。図３Ｅに示すように、開口５６
は副層５０に選択的に作用する異方性エッチングを用い
て電界酸化物５０まで延長される。
り、ここで誘電体膜３２を含む開口５６が、電界酸化物
５０を通してドープ領域４６への穴を形成するためのマ
スクとして使用出来る。図３Ｅに示すように、開口５６
は副層５０に選択的に作用する異方性エッチングを用い
て電界酸化物５０まで延長される。
【００２２】図３Ｆには、第一導電性膜５８が開口５６
を満たし、かつドープ領域４６と接触するように示され
ている。膜５８は白金のような単一物質であっても、ま
たは後の実施例で示す多層構造であっても構わない。図
３Ｇは誘電体膜３２に外側表面３３で接触する第一電極
６０を図示する。第一電極６０は典型的に導電性膜５８
の後退エッチングまたは化学機械的平削りにより形成さ
れる。第一電極６０が完成すると、捨て層５２が選択的
に除去されて誘電体内側表面３１が露出される。此の時
点で第一電極６０は誘電体膜３２を支えている（図３
Ｈ）。
を満たし、かつドープ領域４６と接触するように示され
ている。膜５８は白金のような単一物質であっても、ま
たは後の実施例で示す多層構造であっても構わない。図
３Ｇは誘電体膜３２に外側表面３３で接触する第一電極
６０を図示する。第一電極６０は典型的に導電性膜５８
の後退エッチングまたは化学機械的平削りにより形成さ
れる。第一電極６０が完成すると、捨て層５２が選択的
に除去されて誘電体内側表面３１が露出される。此の時
点で第一電極６０は誘電体膜３２を支えている（図３
Ｈ）。
【００２３】図３Ｉおよび３Ｊに示されるように、第二
導電性膜６２の一様被覆蒸着と異方性後退エッチング
（例えばイオン粉砕）とを組み合わせて、誘電体膜３２
と電気的に接触する第二導電性電極６４を形成する。こ
れら２つの図から明らかなように、異方性後退エッチン
グは膜６２をキャパシタの上部から完全に除去し、内部
および外部電極の短絡を防止しなければならない。最後
に図４は図３Ｊの平面図を示し、側壁キャパシタ４４の
円筒形の構造を図示している。円筒形状が提案されてい
るが、この方法はその他の共通の構成、例えば正方形、
長方形または六角形をした柱状キャパシタ、エピタキシ
ャル円筒形キャパシタ、または凹面を有するような更に
複雑な設計にも使用できる。
導電性膜６２の一様被覆蒸着と異方性後退エッチング
（例えばイオン粉砕）とを組み合わせて、誘電体膜３２
と電気的に接触する第二導電性電極６４を形成する。こ
れら２つの図から明らかなように、異方性後退エッチン
グは膜６２をキャパシタの上部から完全に除去し、内部
および外部電極の短絡を防止しなければならない。最後
に図４は図３Ｊの平面図を示し、側壁キャパシタ４４の
円筒形の構造を図示している。円筒形状が提案されてい
るが、この方法はその他の共通の構成、例えば正方形、
長方形または六角形をした柱状キャパシタ、エピタキシ
ャル円筒形キャパシタ、または凹面を有するような更に
複雑な設計にも使用できる。
【００２４】図５Ａおよび図５Ｂは、誘電体膜３２の形
成後に基板１０内に接点領域を形成するために使用され
るイオン打ち込み法を図示している。図５Ａは図３Ｅと
類似しているが、ドープ領域４６（これは活性装置の一
部）が開口５６とずれている点が異なる。自己マスクイ
オン打ち込みがイオン４５を基板１０に向ける様に実施
される。捨て副層５２および誘電体膜３２に打ち当たる
イオンは止められて、ドープ接点領域が基板１０の中の
開口５６の位置にのみ形成される。図５Ｂに示されるよ
うに、このステップはドープ領域４６が少しずれて配列
される場合に自己整列接点を基板上に形成するために用
いられる。一般的なドープ材（例えば硼素）の中にはＢ
ＳＴに対して非常に低い溶解度を有し、膜３２の誘電体
特性に大きな影響を与えない物がある。
成後に基板１０内に接点領域を形成するために使用され
るイオン打ち込み法を図示している。図５Ａは図３Ｅと
類似しているが、ドープ領域４６（これは活性装置の一
部）が開口５６とずれている点が異なる。自己マスクイ
オン打ち込みがイオン４５を基板１０に向ける様に実施
される。捨て副層５２および誘電体膜３２に打ち当たる
イオンは止められて、ドープ接点領域が基板１０の中の
開口５６の位置にのみ形成される。図５Ｂに示されるよ
うに、このステップはドープ領域４６が少しずれて配列
される場合に自己整列接点を基板上に形成するために用
いられる。一般的なドープ材（例えば硼素）の中にはＢ
ＳＴに対して非常に低い溶解度を有し、膜３２の誘電体
特性に大きな影響を与えない物がある。
【００２５】図６Ａ−図６Ｄは本発明に基づき例えば環
状電極の様な付加接点を形成するプロセス内のステップ
を示す。図６Ａは図３Ｉと同様の構造を図示し、第二導
電性膜６２の上に蒸着されたプレーナ層６６（例えばド
ープスピンオンガラス）を具備する。層６６は好適に膜
６２の最上部を露出させるかほぼ露出させるように後退
エッチングされるが、好適に電界酸化物５０を覆う膜６
２よりは厚くしておく。図６Ｂはパターン化されたフォ
トレジスト６８を層６６を覆うように形成し、層６６を
選択的にエッチングするステップの後の層６６を示す。
パターン化されたフォトレジスト６８は典型的にこの選
択的エッチングの後に除去される。第二電極６４が先と
同様（好適にイオン粉砕によって）定義されるが、層６
６の残存部がイオン粉砕中にその下側に横たわっている
膜６２の一部が除去されることを防止し、結果として図
３Ｃに示されるような構造としている点が異なってい
る。層６６は図６Ｃに示すように残されていても良い
し、または図６Ｄに示すように選択的に除去されても構
わない。図７は図６Ｄの断面の平面図を示す。またいく
つかの構造では、層６６のプレーナ処理を行わず、フォ
トレジスト６８を直接膜６２を覆うように蒸着してパタ
ーン取りをする処理手順を実行するのが望ましい場合も
あるであろう。
状電極の様な付加接点を形成するプロセス内のステップ
を示す。図６Ａは図３Ｉと同様の構造を図示し、第二導
電性膜６２の上に蒸着されたプレーナ層６６（例えばド
ープスピンオンガラス）を具備する。層６６は好適に膜
６２の最上部を露出させるかほぼ露出させるように後退
エッチングされるが、好適に電界酸化物５０を覆う膜６
２よりは厚くしておく。図６Ｂはパターン化されたフォ
トレジスト６８を層６６を覆うように形成し、層６６を
選択的にエッチングするステップの後の層６６を示す。
パターン化されたフォトレジスト６８は典型的にこの選
択的エッチングの後に除去される。第二電極６４が先と
同様（好適にイオン粉砕によって）定義されるが、層６
６の残存部がイオン粉砕中にその下側に横たわっている
膜６２の一部が除去されることを防止し、結果として図
３Ｃに示されるような構造としている点が異なってい
る。層６６は図６Ｃに示すように残されていても良い
し、または図６Ｄに示すように選択的に除去されても構
わない。図７は図６Ｄの断面の平面図を示す。またいく
つかの構造では、層６６のプレーナ処理を行わず、フォ
トレジスト６８を直接膜６２を覆うように蒸着してパタ
ーン取りをする処理手順を実行するのが望ましい場合も
あるであろう。
【００２６】別の提出された実施例を図８Ａ−８Ｈに示
す、垂直側壁５４を有する一時保持部材が最初に柱７０
として形成され、これは後ほど第二電極となるものと類
似している。側壁５４上に、図８Ｂに図示するように側
壁５４と接触する内側表面３１と実質的に垂直な外側表
面３３とを有する誘電体膜３２が形成される。図８Ｃは
誘電体膜３２と柱７０とを覆うように蒸着された第一導
電性膜５８とプレーナ層６６とを示す。例えば化学機械
的プレーナ化処理または後退エッチングを用いて、図８
Ｄに示すように誘電体膜３２と柱７０の上を直接覆って
いる導電性膜５８とプレーナ層６６とを除去する。この
時点で柱７０がエッチングで取り除かれて開口５６が形
成され（図８Ｅ）、これはまた基板１０まで延長され
る。典型的に開口形成ステップはプレーナ層６６をも除
去するが、導電性膜５８は電界酸化物５０がエッチング
されることを防止している。
す、垂直側壁５４を有する一時保持部材が最初に柱７０
として形成され、これは後ほど第二電極となるものと類
似している。側壁５４上に、図８Ｂに図示するように側
壁５４と接触する内側表面３１と実質的に垂直な外側表
面３３とを有する誘電体膜３２が形成される。図８Ｃは
誘電体膜３２と柱７０とを覆うように蒸着された第一導
電性膜５８とプレーナ層６６とを示す。例えば化学機械
的プレーナ化処理または後退エッチングを用いて、図８
Ｄに示すように誘電体膜３２と柱７０の上を直接覆って
いる導電性膜５８とプレーナ層６６とを除去する。この
時点で柱７０がエッチングで取り除かれて開口５６が形
成され（図８Ｅ）、これはまた基板１０まで延長され
る。典型的に開口形成ステップはプレーナ層６６をも除
去するが、導電性膜５８は電界酸化物５０がエッチング
されることを防止している。
【００２７】誘電体膜３２の上に電極を完成には多くの
方法が考えられる。図８Ｅ−８Ｈは１つの導電性材料の
薄い殻と異なる導電性材料の核とを有する電極を使用す
る方法を示す。この様な構造が好ましいのは、誘電体に
接触させるために部材を薄い殻とするのが特に好適だか
らである（例えば貴金属、好適に白金）。固体白金プラ
グとは反対に白金の薄い殻のみを使用することで、製造
コストは非常に削減される。次に核が誘電体に接触させ
るのに好適では無いが、基板への電気的接続を形成する
のに更に経済的そして／または好適な反応性接触部材で
形成される。１つの好適な接点部材は多結晶シリコン；
多結晶シリコン／白金電極構造が珪化白金を形成し、こ
こで電極への良好な電気的連続性を保ちながら互いに接
触する。
方法が考えられる。図８Ｅ−８Ｈは１つの導電性材料の
薄い殻と異なる導電性材料の核とを有する電極を使用す
る方法を示す。この様な構造が好ましいのは、誘電体に
接触させるために部材を薄い殻とするのが特に好適だか
らである（例えば貴金属、好適に白金）。固体白金プラ
グとは反対に白金の薄い殻のみを使用することで、製造
コストは非常に削減される。次に核が誘電体に接触させ
るのに好適では無いが、基板への電気的接続を形成する
のに更に経済的そして／または好適な反応性接触部材で
形成される。１つの好適な接点部材は多結晶シリコン；
多結晶シリコン／白金電極構造が珪化白金を形成し、こ
こで電極への良好な電気的連続性を保ちながら互いに接
触する。
【００２８】先に説明した原理を使用して、図８Ｅ−図
８Ｈは第二導電性膜６２（好適に白金）を最初に蒸着し
異方性エッチングを行い、開口５６の中に好適に環状殻
７２を形成する処理工程を図示する。次に開口５６は導
電性材料（例えば、多結晶シリコンそして／またはＴｉ
Ｎ）で充填され、好適に円筒形核７４を形成し、第二導
電性電極６４が完成される。このステップは導電性材料
で全体を覆う蒸着を行い、次に後退エッチングまたは化
学機械的研磨を行って第一導電性膜５８を覆う導電性オ
ーバーレイ層７６を残す。一般的に次にマスク処理ステ
ップを使用して、オーバーレイ層７６および第一導電性
膜５８を電界酸化物５０から除去して、結果的に図８Ｈ
と同様の断面を残す際に、電極および誘電体領域を保護
する。
８Ｈは第二導電性膜６２（好適に白金）を最初に蒸着し
異方性エッチングを行い、開口５６の中に好適に環状殻
７２を形成する処理工程を図示する。次に開口５６は導
電性材料（例えば、多結晶シリコンそして／またはＴｉ
Ｎ）で充填され、好適に円筒形核７４を形成し、第二導
電性電極６４が完成される。このステップは導電性材料
で全体を覆う蒸着を行い、次に後退エッチングまたは化
学機械的研磨を行って第一導電性膜５８を覆う導電性オ
ーバーレイ層７６を残す。一般的に次にマスク処理ステ
ップを使用して、オーバーレイ層７６および第一導電性
膜５８を電界酸化物５０から除去して、結果的に図８Ｈ
と同様の断面を残す際に、電極および誘電体領域を保護
する。
【００２９】提出された実施例の説明の中で、側壁キャ
パシタが理想的な状態で示されている。実際は、例えば
蒸着およびイオン粉砕はキャパシタ構造の上部に複数の
薄くなった層領域を生成する。従って図２Ｇの中に代表
的に示されているステップは、その構造の上部を除去す
るための化学機械的研磨を必要とする場合がある。短
絡、信頼性、および破壊の問題を回避するために、化学
機械的研磨ステップを使用してキャパシタ構造の上部を
誘電体膜３２の厚さが実質的に均一となる点まで研磨す
る。
パシタが理想的な状態で示されている。実際は、例えば
蒸着およびイオン粉砕はキャパシタ構造の上部に複数の
薄くなった層領域を生成する。従って図２Ｇの中に代表
的に示されているステップは、その構造の上部を除去す
るための化学機械的研磨を必要とする場合がある。短
絡、信頼性、および破壊の問題を回避するために、化学
機械的研磨ステップを使用してキャパシタ構造の上部を
誘電体膜３２の厚さが実質的に均一となる点まで研磨す
る。
【００３０】本発明の中ではペロブスカイト相誘電体材
料を使用することが提案されている。この様な誘電体を
選択することの特長は窒化シリコンおよび酸化シリコン
に対する高い選択性に有り、これらの物質を使用して捨
て層および一次支持部材を形成出来る。また灰チタン石
で高い誘電定数が実現できるので、実質的に垂直な誘電
体をより薄くすることが可能であり、従って処理工程の
変化および不均質性に対して耐性が向上する。
料を使用することが提案されている。この様な誘電体を
選択することの特長は窒化シリコンおよび酸化シリコン
に対する高い選択性に有り、これらの物質を使用して捨
て層および一次支持部材を形成出来る。また灰チタン石
で高い誘電定数が実現できるので、実質的に垂直な誘電
体をより薄くすることが可能であり、従って処理工程の
変化および不均質性に対して耐性が向上する。
【００３１】側壁キャパシタンスは電極が実質的に垂直
な誘電体膜で分離されていることに起因する。ここで使
用されている様に、”実質的に垂直”という言葉は表面
の最上部から底部へ計った際に、垂直から１０％以上ず
れていないものとして定義されている。”基本的に側壁
キャパシタンスのみ”という言葉は、側壁キャパシタン
スの結果で生じる以外のキャパシタンスを制限するキャ
パシタとして定義されている。
な誘電体膜で分離されていることに起因する。ここで使
用されている様に、”実質的に垂直”という言葉は表面
の最上部から底部へ計った際に、垂直から１０％以上ず
れていないものとして定義されている。”基本的に側壁
キャパシタンスのみ”という言葉は、側壁キャパシタン
スの結果で生じる以外のキャパシタンスを制限するキャ
パシタとして定義されている。
【００３２】これらの実施例に対するその他の改変は当
業者には此の説明を読むことにより明らかであろう。例
えば、電極殻７２を開口５６を電界酸化物５０を通って
延長する前に形成することも可能であろう、この場合殻
７２は基板１０には接触しないはずである。原理的には
誘電体膜と基板とが接触してもその間に破壊的な内部拡
散が引き起こされない場合は、誘電体膜３２を基板１０
の非常に近くまでまたは接触するまで延長する事が可能
であろう。また珪化チタンの様な珪化接点を開口５６の
中に形成することも可能である。好適な電極材料には、
Ｐｔ，Ｐｄ，およびＡｕの様な貴金属が含まれる。電極
全体またはその一部をその他の導電性材料、例えばＷ，
ＴｉＷ，ＴｉＮ，ＴｉＡｌＮ，Ｔａ，ＴｉＳｉ2 ，Ａｌ
およびＣｕ金属およびそれらの合金、ドープ多結晶シリ
コン、およびＲｕＯ2 の様な導電性酸化物で構成するこ
とも可能である。提案されたもの以外のプロベスカイト
相誘電体材料には、チタン酸バリウム、チタン酸ストロ
ンチウム、チタン酸ビスマス、チタン酸ストロンチウム
ビスマス、チタン酸ジルコニウム酸鉛、およびチタン酸
ジルコニウム酸鉛ランタニウムが含まれる。捨て層は好
適に絶縁されているが、その層または副層を酸化すずの
様な適切な導電性材料で構築することの出来る。
業者には此の説明を読むことにより明らかであろう。例
えば、電極殻７２を開口５６を電界酸化物５０を通って
延長する前に形成することも可能であろう、この場合殻
７２は基板１０には接触しないはずである。原理的には
誘電体膜と基板とが接触してもその間に破壊的な内部拡
散が引き起こされない場合は、誘電体膜３２を基板１０
の非常に近くまでまたは接触するまで延長する事が可能
であろう。また珪化チタンの様な珪化接点を開口５６の
中に形成することも可能である。好適な電極材料には、
Ｐｔ，Ｐｄ，およびＡｕの様な貴金属が含まれる。電極
全体またはその一部をその他の導電性材料、例えばＷ，
ＴｉＷ，ＴｉＮ，ＴｉＡｌＮ，Ｔａ，ＴｉＳｉ2 ，Ａｌ
およびＣｕ金属およびそれらの合金、ドープ多結晶シリ
コン、およびＲｕＯ2 の様な導電性酸化物で構成するこ
とも可能である。提案されたもの以外のプロベスカイト
相誘電体材料には、チタン酸バリウム、チタン酸ストロ
ンチウム、チタン酸ビスマス、チタン酸ストロンチウム
ビスマス、チタン酸ジルコニウム酸鉛、およびチタン酸
ジルコニウム酸鉛ランタニウムが含まれる。捨て層は好
適に絶縁されているが、その層または副層を酸化すずの
様な適切な導電性材料で構築することの出来る。
【００３３】表は図と提出された実施例の中の要素との
間の相互対応を示す。
間の相互対応を示す。
【表１】
【表２】
【表３】
【００３４】以上の説明に関して更に以下の項を開示す
る。 （１）集積回路であって：半導体基板と；該半導体基板
と電気的に接触し少なくとも１つの実質的に垂直な第一
表面を有する第一導電性電極と；前記第一表面と実質的
に水平にから離されて置かれている、少なくとも１つの
実質的に垂直な第二表面を有する第二導電性電極と；そ
して前記第一および第二の実質的に垂直な表面の間に挿
入されたペロブスカイト相誘電体膜とを含む、集積回路
に於いて、前記第一および第二導電性電極および前記ペ
ロブスカイト相誘電体膜が、前記集積回路上に基本的に
側壁キャパシタンスのみを有する容量性構造を形成して
いる前記集積回路。
る。 （１）集積回路であって：半導体基板と；該半導体基板
と電気的に接触し少なくとも１つの実質的に垂直な第一
表面を有する第一導電性電極と；前記第一表面と実質的
に水平にから離されて置かれている、少なくとも１つの
実質的に垂直な第二表面を有する第二導電性電極と；そ
して前記第一および第二の実質的に垂直な表面の間に挿
入されたペロブスカイト相誘電体膜とを含む、集積回路
に於いて、前記第一および第二導電性電極および前記ペ
ロブスカイト相誘電体膜が、前記集積回路上に基本的に
側壁キャパシタンスのみを有する容量性構造を形成して
いる前記集積回路。
【００３５】（２）第１項記載の集積回路に於いて、前
記容量性構造が円筒形である前記集積回路。
記容量性構造が円筒形である前記集積回路。
【００３６】（３）第１項記載の集積回路に於いて、前
記第一電極が円筒形であり前記第二電極が円環状である
前記集積回路。
記第一電極が円筒形であり前記第二電極が円環状である
前記集積回路。
【００３７】（４）第３項記載の集積回路に於いて、前
記第一電極が接点材料の核と該核と前記誘電体膜との間
に挿入された貴金属の殻とを含む前記集積回路。
記第一電極が接点材料の核と該核と前記誘電体膜との間
に挿入された貴金属の殻とを含む前記集積回路。
【００３８】（５）第４項記載の集積回路に於いて、前
記貴金属が白金、パラジウム、金およびそれらの組み合
わせから成るグループから選択される前記集積回路。
記貴金属が白金、パラジウム、金およびそれらの組み合
わせから成るグループから選択される前記集積回路。
【００３９】（６）第４項記載の集積回路に於いて、前
記接点材料が，Ｗ，ＴｉＷ，ＴｉＮ，ＴｉＡｌＮ，Ｔ
ａ，ＴｉＳｉ2 ドープ多結晶シリコン、ＲｕＯ2 ，およ
びこれらの組み合わせから成るグループから選択される
前記集積回路。
記接点材料が，Ｗ，ＴｉＷ，ＴｉＮ，ＴｉＡｌＮ，Ｔ
ａ，ＴｉＳｉ2 ドープ多結晶シリコン、ＲｕＯ2 ，およ
びこれらの組み合わせから成るグループから選択される
前記集積回路。
【００４０】（７）第１項記載の集積回路に於いて、前
記誘電体膜がチタン酸バリウムストロンチウム、チタン
酸バリウム、チタン酸ストロンチウム、チタン酸ビスマ
ス、チタン酸ストロンチウムビスマス、チタン酸ジルコ
ニウム酸鉛、チタン酸ジルコニウム酸鉛ランタニウム、
およびこれらの組み合わせから成るグループから選択さ
れる材料を含む前記集積回路。
記誘電体膜がチタン酸バリウムストロンチウム、チタン
酸バリウム、チタン酸ストロンチウム、チタン酸ビスマ
ス、チタン酸ストロンチウムビスマス、チタン酸ジルコ
ニウム酸鉛、チタン酸ジルコニウム酸鉛ランタニウム、
およびこれらの組み合わせから成るグループから選択さ
れる材料を含む前記集積回路。
【００４１】（８）第１項記載の集積回路に於いて、前
記容量性構造がランダムアクセスメモリ用の電荷蓄積装
置である前記集積回路。
記容量性構造がランダムアクセスメモリ用の電荷蓄積装
置である前記集積回路。
【００４２】（９）半導体基板上に微小電子装置を形成
するための方法であって、前記方法が：前記半導体基板
を覆い、絶縁底部副層と捨て上部副層とを有する第一層
を形成し；前記上部層の中にパターンを異方性エッチン
グして、前記上部層を通して延びる実質的に垂直な側壁
を有する開口を生成し；前記側壁と外部表面と接触する
内側表面を有する、実質的に均質なペロブスカイト相誘
電体膜を前記第一層の上に蒸着し；前記開口を前記底部
副層を通して延長し；第一導電性電極を前記開口に蒸着
して、前記基板と前記誘電体層の前記外側表面に電気的
に接触する導電性プラグを形成し；前記誘電体膜と接触
している前記捨て上部層を除去して前記誘電体層の前記
内部表面を露出し；そして前記誘電体層の前記内側表面
に電気的に接触する第二導電性電極を蒸着するステップ
を含み；前記プラグ、前記誘電体膜、および前記第二導
電性電極とが、２つの電極とその間に挿入された誘電体
とを有する容量性構造を完成し、前記誘電体がいずれの
電極を形成する前に形成される前記方法。
するための方法であって、前記方法が：前記半導体基板
を覆い、絶縁底部副層と捨て上部副層とを有する第一層
を形成し；前記上部層の中にパターンを異方性エッチン
グして、前記上部層を通して延びる実質的に垂直な側壁
を有する開口を生成し；前記側壁と外部表面と接触する
内側表面を有する、実質的に均質なペロブスカイト相誘
電体膜を前記第一層の上に蒸着し；前記開口を前記底部
副層を通して延長し；第一導電性電極を前記開口に蒸着
して、前記基板と前記誘電体層の前記外側表面に電気的
に接触する導電性プラグを形成し；前記誘電体膜と接触
している前記捨て上部層を除去して前記誘電体層の前記
内部表面を露出し；そして前記誘電体層の前記内側表面
に電気的に接触する第二導電性電極を蒸着するステップ
を含み；前記プラグ、前記誘電体膜、および前記第二導
電性電極とが、２つの電極とその間に挿入された誘電体
とを有する容量性構造を完成し、前記誘電体がいずれの
電極を形成する前に形成される前記方法。
【００４３】（１０）半導体基板上に微小電子装置を形
成するための方法であって、前記方法が：前記基板上に
実質的に垂直な暫定支持部材を形成し；前記暫定支持部
材の上に実質的に垂直な誘電体膜を形成し；前記誘電体
膜の上に第一導電性電極を形成し；そして前記暫定支持
部材を第二導電性電極と置き換えるステップを含み；い
ずれの電極を形成する前に形成される実質的に垂直な誘
電体膜を有する薄膜キャパシタが形成される前記方法。
成するための方法であって、前記方法が：前記基板上に
実質的に垂直な暫定支持部材を形成し；前記暫定支持部
材の上に実質的に垂直な誘電体膜を形成し；前記誘電体
膜の上に第一導電性電極を形成し；そして前記暫定支持
部材を第二導電性電極と置き換えるステップを含み；い
ずれの電極を形成する前に形成される実質的に垂直な誘
電体膜を有する薄膜キャパシタが形成される前記方法。
【００４４】（１１）半導体基板上に微小電子装置を形
成するための方法であって、前記方法が：前記半導体基
板を覆う絶縁層を蒸着し；前記絶縁層の中にパターンを
異方性エッチングして、前記絶縁層を通して少なくとも
部分的に延びる少なくとも１つの実質的に垂直な側壁を
生成し；前記側壁と実質的に垂直な外部表面と接触する
内側表面を有する、誘電体膜を前記側壁の上に蒸着し；
第一導電性電極を前記誘電体膜の前記外側表面の上に直
接形成し；前記誘電体膜の前記内側表面と接触している
前記絶縁層の少なくとも一部を除去して前記内部表面の
少なくとも一部を露出し；そして前記内側表面に電気的
に接触する第二導電性電極を形成するステップを含み；
前記第一および第二導電性電極と前記誘電体膜とが、２
つの電極とその間に挿入された誘電体とを有する容量性
構造を含み、前記誘電体がいずれの電極を形成する前に
形成される前記方法。
成するための方法であって、前記方法が：前記半導体基
板を覆う絶縁層を蒸着し；前記絶縁層の中にパターンを
異方性エッチングして、前記絶縁層を通して少なくとも
部分的に延びる少なくとも１つの実質的に垂直な側壁を
生成し；前記側壁と実質的に垂直な外部表面と接触する
内側表面を有する、誘電体膜を前記側壁の上に蒸着し；
第一導電性電極を前記誘電体膜の前記外側表面の上に直
接形成し；前記誘電体膜の前記内側表面と接触している
前記絶縁層の少なくとも一部を除去して前記内部表面の
少なくとも一部を露出し；そして前記内側表面に電気的
に接触する第二導電性電極を形成するステップを含み；
前記第一および第二導電性電極と前記誘電体膜とが、２
つの電極とその間に挿入された誘電体とを有する容量性
構造を含み、前記誘電体がいずれの電極を形成する前に
形成される前記方法。
【００４５】（１２）第１１項記載の方法に於いて、前
記絶縁層が少なくとも１つの底部副層と上部副層を含
み、前記底部副層が実質的に前記異方性エッチングステ
ップの影響を受けない前記方法。
記絶縁層が少なくとも１つの底部副層と上部副層を含
み、前記底部副層が実質的に前記異方性エッチングステ
ップの影響を受けない前記方法。
【００４６】（１３）第１１項記載の方法に於いて、前
記底部副層が酸化シリコンを含み、前記上部副層が、窒
化シリコンおよびドープ二酸化シリコンから成るグルー
プから選択された材料を含む、前記方法。
記底部副層が酸化シリコンを含み、前記上部副層が、窒
化シリコンおよびドープ二酸化シリコンから成るグルー
プから選択された材料を含む、前記方法。
【００４７】（１４）第１１項記載の方法に於いて、前
記第一導電性電極を形成するステップがまた、前記第二
導電性電極と前記半導体基板との間の電気的接続をも完
成させる前記方法。
記第一導電性電極を形成するステップがまた、前記第二
導電性電極と前記半導体基板との間の電気的接続をも完
成させる前記方法。
【００４８】（１５）第１１項記載の方法に於いて、前
記第二導電性電極を形成するステップがまた、前記第一
導電性電極と前記半導体基板との間の電気的接続をも完
成させる前記方法。
記第二導電性電極を形成するステップがまた、前記第一
導電性電極と前記半導体基板との間の電気的接続をも完
成させる前記方法。
【００４９】（１６）第１１項記載の方法に於いて、前
記パターンを異方性エッチングするステップが前記側壁
の少なくとも１つで定義された開口を形成する前記方
法。
記パターンを異方性エッチングするステップが前記側壁
の少なくとも１つで定義された開口を形成する前記方
法。
【００５０】（１７）第１６項記載の方法に於いて、前
記開口が円筒形である前記方法。
記開口が円筒形である前記方法。
【００５１】（１８）第１６項記載の方法が更に、前記
誘電体膜形成ステップの後に、前記開口を前記絶縁層を
通して前記半導体基板まで前記開口をエッチング用マス
クとして使用して延長することを含む前記方法。
誘電体膜形成ステップの後に、前記開口を前記絶縁層を
通して前記半導体基板まで前記開口をエッチング用マス
クとして使用して延長することを含む前記方法。
【００５２】（１９）第１８項記載の方法が更に、前記
開口を延長する前記ステップの後に、前記半導体基板の
中に前記開口を自己整列打ち込みマスクとして使用し
て、ドープ材のイオン打ち込みを行うことを含む前記方
法。
開口を延長する前記ステップの後に、前記半導体基板の
中に前記開口を自己整列打ち込みマスクとして使用し
て、ドープ材のイオン打ち込みを行うことを含む前記方
法。
【００５３】（２０）第１８項記載の方法に於いて、第
一導電性電極を形成する前記ステップが、貴金属を前記
誘電体膜の前記外側表面の上に蒸着し、前記開口を導電
性接点材料で充填することを含む前記方法。
一導電性電極を形成する前記ステップが、貴金属を前記
誘電体膜の前記外側表面の上に蒸着し、前記開口を導電
性接点材料で充填することを含む前記方法。
【００５４】（２１）第１１項記載の方法に於いて、パ
ターンを異方性エッチングする前記ステップが前記側壁
の少なくとも１つで定義された柱を形成する前記方法。
ターンを異方性エッチングする前記ステップが前記側壁
の少なくとも１つで定義された柱を形成する前記方法。
【００５５】（２２）第２１項記載の方法に於いて、前
記柱が円筒形である前記方法。
記柱が円筒形である前記方法。
【００５６】（２３）第１１項記載の方法に於いて、前
記誘電体膜を形成する前記ステップが誘電体膜を実質的
に均質に蒸着し、前記誘電体膜を異方性エッチングして
誘電体膜を前記側壁上を除いて除去することを含む前記
方法。
記誘電体膜を形成する前記ステップが誘電体膜を実質的
に均質に蒸着し、前記誘電体膜を異方性エッチングして
誘電体膜を前記側壁上を除いて除去することを含む前記
方法。
【００５７】（２４）第１１項記載の方法に於いて、前
記誘電体膜がペロブスカイト相誘電体材料を含む前記方
法。
記誘電体膜がペロブスカイト相誘電体材料を含む前記方
法。
【００５８】（２５）第１１項記載の方法に於いて、前
記ペロブスカイト相誘電体材料がチタン酸バリウムスト
ロンチウムである前記方法。
記ペロブスカイト相誘電体材料がチタン酸バリウムスト
ロンチウムである前記方法。
【００５９】（２６）メモリセルの配列を含むランダム
アクセスメモリであって、前記メモリセルの各々が基本
的に側壁キャパシタンスのみを有する電荷蓄積キャパシ
タを含む前記ランダムアクセスメモリ。
アクセスメモリであって、前記メモリセルの各々が基本
的に側壁キャパシタンスのみを有する電荷蓄積キャパシ
タを含む前記ランダムアクセスメモリ。
【００６０】（２７）集積回路上の容量性構造並びにそ
の製造方法が開示されており、これは特にランダムアク
セスメモリ装置で有用である。一般的に本発明の方法
は、実質的に垂直な暫定支持部材５４を半導体基板１０
上に（好適に絶縁層内に円筒形開口を形成することによ
り）形成し、実質的に垂直な誘電体膜３２（好適に高誘
電定数灰チタン石相誘電体膜、更に好適にはチタン酸バ
リウムストロンチウム）を暫定支持部材５４の上に形成
するステップを含む。この方法は更に、第一導電性（例
えば白金）電極６０を実質的に垂直な誘電体膜３２の上
に蒸着し、続いて暫定支持部材５４を第二導電性（例え
ば白金）電極６４と置き換えるステップを含み、基板１
０に対して実施的に垂直な薄膜キャパシタ４４が形成さ
れるようにしている。全キャパシタは基本的に自己整列
型であり、実施例の中には唯１回の写真食刻でキャパシ
タが完成するものもある。また、この方法の特長は高
温、高酸素活性誘電体蒸着がどちらの電極を形成する以
前に完了するので、両電極構造および処理工程が非常に
簡略化されることである。
の製造方法が開示されており、これは特にランダムアク
セスメモリ装置で有用である。一般的に本発明の方法
は、実質的に垂直な暫定支持部材５４を半導体基板１０
上に（好適に絶縁層内に円筒形開口を形成することによ
り）形成し、実質的に垂直な誘電体膜３２（好適に高誘
電定数灰チタン石相誘電体膜、更に好適にはチタン酸バ
リウムストロンチウム）を暫定支持部材５４の上に形成
するステップを含む。この方法は更に、第一導電性（例
えば白金）電極６０を実質的に垂直な誘電体膜３２の上
に蒸着し、続いて暫定支持部材５４を第二導電性（例え
ば白金）電極６４と置き換えるステップを含み、基板１
０に対して実施的に垂直な薄膜キャパシタ４４が形成さ
れるようにしている。全キャパシタは基本的に自己整列
型であり、実施例の中には唯１回の写真食刻でキャパシ
タが完成するものもある。また、この方法の特長は高
温、高酸素活性誘電体蒸着がどちらの電極を形成する以
前に完了するので、両電極構造および処理工程が非常に
簡略化されることである。
【図１】図１は従来技術の容量性構造の断面を図示す
る；
る；
【図２】図２は本発明に基づく容量性構造を形成する処
理工程に於けるステップを図示する断面図を含み、Ａは
半導体基板１０上に絶縁層３０を形成しパターン取りさ
れた後に誘電体膜３２を蒸着した状態を示す、Ｂは図Ａ
の誘電体膜３２の水平部分を異方性エッチングで除去し
た状態をしめす、Ｃは図Ｂの後に導電性膜３４を蒸着し
た状態を示す、Ｄは図Ｃの導電性膜３４の水平部分を除
去した状態を示す、Ｅは一時的支持部材２８を除去して
誘電体膜３２の内側表面を露出した状態を示す、Ｆは図
Ｅを覆うように第二導電性膜４０を蒸着した状態を示
す、Ｇは第二導電性膜を除去して容量性構造４４を完成
した状態を示す；
理工程に於けるステップを図示する断面図を含み、Ａは
半導体基板１０上に絶縁層３０を形成しパターン取りさ
れた後に誘電体膜３２を蒸着した状態を示す、Ｂは図Ａ
の誘電体膜３２の水平部分を異方性エッチングで除去し
た状態をしめす、Ｃは図Ｂの後に導電性膜３４を蒸着し
た状態を示す、Ｄは図Ｃの導電性膜３４の水平部分を除
去した状態を示す、Ｅは一時的支持部材２８を除去して
誘電体膜３２の内側表面を露出した状態を示す、Ｆは図
Ｅを覆うように第二導電性膜４０を蒸着した状態を示
す、Ｇは第二導電性膜を除去して容量性構造４４を完成
した状態を示す；
【図３】図３は本発明に基づき、半導体基板に電気的に
接続する容量性構造を形成するための詳細な処理工程に
於けるステップを図示する断面図を含み、Ａはドープ領
域４６と絶縁底部副層５０と捨て上部副層を含む半導体
基板１０を示す、Ｂは開口５６を副層５２の中に開けた
状態を示す、Ｃは図Ｂの上に誘電体膜３２を蒸着した状
態を示す、Ｄは誘電体膜３２の水平部分を除去した状態
を示す、Ｅは開口５６をドープ領域４６まで延長した状
態を示す、Ｆは図Ｅの後に開口５６内に第一導電性膜５
８を充填した状態を示すＧは図Ｆの状態から副層５２が
露出するまで第一導電性膜５８を研磨して除去した状態
を示す、Ｈは副層５２選択的に去し誘電体の内側表面３
１を露出した状態を示す、Ｉは図Ｈを覆うように第二導
電性膜６２を一様に蒸着した状態を示す、Ｊは第二導電
性膜の水平方向部分を除去して第二電極を形成し容量性
構造を完成した状態を示す；
接続する容量性構造を形成するための詳細な処理工程に
於けるステップを図示する断面図を含み、Ａはドープ領
域４６と絶縁底部副層５０と捨て上部副層を含む半導体
基板１０を示す、Ｂは開口５６を副層５２の中に開けた
状態を示す、Ｃは図Ｂの上に誘電体膜３２を蒸着した状
態を示す、Ｄは誘電体膜３２の水平部分を除去した状態
を示す、Ｅは開口５６をドープ領域４６まで延長した状
態を示す、Ｆは図Ｅの後に開口５６内に第一導電性膜５
８を充填した状態を示すＧは図Ｆの状態から副層５２が
露出するまで第一導電性膜５８を研磨して除去した状態
を示す、Ｈは副層５２選択的に去し誘電体の内側表面３
１を露出した状態を示す、Ｉは図Ｈを覆うように第二導
電性膜６２を一様に蒸着した状態を示す、Ｊは第二導電
性膜の水平方向部分を除去して第二電極を形成し容量性
構造を完成した状態を示す；
【図４】図４は図３Ｊの断面図として考えられる１つの
構造を図示する平面図である；
構造を図示する平面図である；
【図５】図５は本発明に基づく自己整列イオン打ち込み
を図示する断面図を含み、Ａはドープ領域４６が開口５
６とずれている場合のドープイオン４５打ち込みを示
す、Ｂはドープ領域４６が開口５６の下側に拡張された
状態を示す；
を図示する断面図を含み、Ａはドープ領域４６が開口５
６とずれている場合のドープイオン４５打ち込みを示
す、Ｂはドープ領域４６が開口５６の下側に拡張された
状態を示す；
【図６】図６は本発明に基づき形成された電極に接点を
形成するための１つの方法を図示する断面図を含み、Ａ
は図３Ｉと同様の構造を示す、Ｂは図Ａの上にパターン
化されたフォトレジスト６８を形成した状態を示す、Ｃ
は図Ｂを選択的にエッチングした状態を示す、Ｄは第二
電極の一部が水平方向にも残されている容量性構造を示
す；
形成するための１つの方法を図示する断面図を含み、Ａ
は図３Ｉと同様の構造を示す、Ｂは図Ａの上にパターン
化されたフォトレジスト６８を形成した状態を示す、Ｃ
は図Ｂを選択的にエッチングした状態を示す、Ｄは第二
電極の一部が水平方向にも残されている容量性構造を示
す；
【図７】図７は図６Ｄの断面図として考えられる１つの
構造を図示する平面図である；
構造を図示する平面図である；
【図８】図８は本発明に基づき、半導体基板に電気的に
接続する容量性構造を形成するための詳細な処理工程に
於けるステップを図示する断面図を含み、Ａは垂直側壁
５４を有する柱７０を形成した状態を示す、Ｂは側壁５
４と接触する誘電体膜３２を形成した状態を示す、Ｃは
誘電体膜３２と柱７０とを覆うように第一導電性膜５８
とプレーナ層６６とが蒸着された状態を示す、Ｄは後退
エッチングを用いて柱７０の上面が露出されるまで研磨
した状態を示す、Ｅは柱７０を除去して開口５６を半導
体基板１０まで延長して生成しその上に第二導電性膜６
２を蒸着した状態を示す、Ｆは第二導電性膜の水平方向
部分を除去した状態を示す、Ｇは開口５６を導電性材料
で充填し円筒形核７４を形成して第二電極６４を完成し
た状態を示す、Ｈは最終的に完成された容量性構造を示
す。
接続する容量性構造を形成するための詳細な処理工程に
於けるステップを図示する断面図を含み、Ａは垂直側壁
５４を有する柱７０を形成した状態を示す、Ｂは側壁５
４と接触する誘電体膜３２を形成した状態を示す、Ｃは
誘電体膜３２と柱７０とを覆うように第一導電性膜５８
とプレーナ層６６とが蒸着された状態を示す、Ｄは後退
エッチングを用いて柱７０の上面が露出されるまで研磨
した状態を示す、Ｅは柱７０を除去して開口５６を半導
体基板１０まで延長して生成しその上に第二導電性膜６
２を蒸着した状態を示す、Ｆは第二導電性膜の水平方向
部分を除去した状態を示す、Ｇは開口５６を導電性材料
で充填し円筒形核７４を形成して第二電極６４を完成し
た状態を示す、Ｈは最終的に完成された容量性構造を示
す。
１０ 半導体基板 ２８ 暫定支持部材 ３０ 捨て層 ３２ 誘電体膜 ３４、５８ 第一導電性膜 ３６、６０ 第一導電性電極 ４０、６２ 第二導電性膜 ４２、６４ 第二導電性電極 ４４ 容量性構造 ４５ 打ち込みイオン ４６ ドープ領域 ５０ 絶縁底部副層 ５２ 捨て上部副層 ５４ 暫定支持部材 ５６ 開口 ６６ プレーナ層 ６８ パターン化されたフォトレジスト ７０ 暫定支持部材 ７２ 円筒形電極殻 ７４ 円筒形電極核 ７６ 導電性オーバーレイ層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ピーター カーリン アメリカ合衆国コネチカット州ニュータウ ン，イークェストリアン リッジ ロード 25
Claims (2)
- 【請求項１】 集積回路であって：半導体基板と；該半
導体基板と電気的に接触し少なくとも１つの実質的に垂
直な第一表面を有する第一導電性電極と；前記第一表面
と実質的に水平にから離されて置かれている、少なくと
も１つの実質的に垂直な第二表面を有する第二導電性電
極と；そして前記第一および第二の実質的に垂直な表面
の間に挿入されたペロブスカイト相誘電体膜とを含む、
集積回路に於いて、 前記第一および第二導電性電極および前記灰チタン石相
誘電体膜が、前記集積回路上に基本的に側壁キャパシタ
ンスのみを有する容量性構造を形成している前記集積回
路。 - 【請求項２】 半導体基板上に微小電子装置を形成する
ための方法であって、前記方法が：前記半導体基板を覆
い、絶縁底部副層と捨て上部副層とを有する第一層を形
成し；前記上部層の中にパターンを異方性エッチングし
て、前記上部層を通して延びる実質的に垂直な側壁を有
する開口を生成し；前記側壁と外部表面と接触する内側
表面を有する、実質的に均質なペロブスカイト相誘電体
膜を前記第一層の上に蒸着し；前記開口を前記底部副層
を通して延長し；第一導電性電極を前記開口に蒸着し
て、前記基板と前記誘電体層の前記外側表面に電気的に
接触する導電性プラグを形成し；前記誘電体膜と接触し
ている前記捨て上部層を除去して前記誘電体層の前記内
部表面を露出し；そして前記誘電体層の前記内側表面に
電気的に接触する第二導電性電極を蒸着するステップを
含み；前記プラグ、前記誘電体膜、および前記第二導電
性電極とが、２つの電極とその間に挿入された誘電体と
を有する容量性構造を完成し、前記誘電体がいずれの電
極を形成する前に形成される前記方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US2916696P | 1996-10-25 | 1996-10-25 | |
| US029166 | 1996-10-25 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10154801A true JPH10154801A (ja) | 1998-06-09 |
Family
ID=21847594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9294680A Pending JPH10154801A (ja) | 1996-10-25 | 1997-10-27 | 側壁キャパシタ構造を有する集積回路とその製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6033919A (ja) |
| EP (1) | EP0838852B1 (ja) |
| JP (1) | JPH10154801A (ja) |
| KR (1) | KR100492435B1 (ja) |
| DE (1) | DE69739274D1 (ja) |
| TW (1) | TW368717B (ja) |
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| JP2003512721A (ja) * | 1999-10-20 | 2003-04-02 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | バリア構造を有するコンデンサ電極の製造方法 |
| US6746876B2 (en) | 2002-06-05 | 2004-06-08 | Renesas Technology Corp. | Capacitor manufacturing method having dielectric formed before electrode |
| KR100611387B1 (ko) * | 1999-12-30 | 2006-08-11 | 주식회사 하이닉스반도체 | 고용량 반도체메모리장치의 커패시터 제조 방법 |
| JP2007201435A (ja) * | 2005-12-27 | 2007-08-09 | Semiconductor Energy Lab Co Ltd | 半導体装置、及び半導体装置の作製方法 |
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