JPH10149226A - マイクロプロセッサを備えた多機能コントローラの電力管理方法および装置 - Google Patents
マイクロプロセッサを備えた多機能コントローラの電力管理方法および装置Info
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- JPH10149226A JPH10149226A JP9197614A JP19761497A JPH10149226A JP H10149226 A JPH10149226 A JP H10149226A JP 9197614 A JP9197614 A JP 9197614A JP 19761497 A JP19761497 A JP 19761497A JP H10149226 A JPH10149226 A JP H10149226A
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- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y02D30/50—Reducing energy consumption in communication networks in wire-line communication networks, e.g. low power modes or reduced link rate
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】
【課題】多機能コントローラ並びに他のマイクロプロセ
ッサベース形集積回路での使用に適した優れた電力管理
技術を提供することにある。 【解決手段】埋込形マイクロプロセッサを備えた多機能
コントローラの電力管理機能を与える方法および装置。
スリープモード進入表示が、例えば、ホスト中央処理装
置により発生されるコマンド、または所定時間システム
アクティビティが存在しないことを表示する割込みの形
態をなしてマイクロプロセッサに受け入れられる。ウェ
ークアップ事象を検出すると、第２クロックソースが自
動的に始動しかつ所定遅延後にマイクロプロセッサに適
用される。次にマイクロプロセッサは、ウェークアップ
事象インジケータを処理し、必要ならばシステムをパワ
ーアップしかつシステムを第１クロックソースに再接続
する。
ッサベース形集積回路での使用に適した優れた電力管理
技術を提供することにある。 【解決手段】埋込形マイクロプロセッサを備えた多機能
コントローラの電力管理機能を与える方法および装置。
スリープモード進入表示が、例えば、ホスト中央処理装
置により発生されるコマンド、または所定時間システム
アクティビティが存在しないことを表示する割込みの形
態をなしてマイクロプロセッサに受け入れられる。ウェ
ークアップ事象を検出すると、第２クロックソースが自
動的に始動しかつ所定遅延後にマイクロプロセッサに適
用される。次にマイクロプロセッサは、ウェークアップ
事象インジケータを処理し、必要ならばシステムをパワ
ーアップしかつシステムを第１クロックソースに再接続
する。
Description
【０００１】
【発明の属する技術分野】本発明は、広くは、埋込形マ
イクロプロセッサを備えた多機能コントローラのような
マイクロプロセッサベース形集積回路で遂行される電力
管理作動に関する。より詳しくは、本発明は、「スリー
プ」モードに進入するときおよび／またはこれから退出
するときの、多機能コントローラに関連するコンピュー
タまたは他のシステムへの給電（電力供給）を制御する
のに埋込形マイクロプロセッサを使用する技術に関す
る。
イクロプロセッサを備えた多機能コントローラのような
マイクロプロセッサベース形集積回路で遂行される電力
管理作動に関する。より詳しくは、本発明は、「スリー
プ」モードに進入するときおよび／またはこれから退出
するときの、多機能コントローラに関連するコンピュー
タまたは他のシステムへの給電（電力供給）を制御する
のに埋込形マイクロプロセッサを使用する技術に関す
る。
【０００２】
【従来の技術】コンピュータまたは他の電子システムで
の電力消費を最小にするため、システムが長時間停止す
る場合には、或るコンポーネンツへの給電を遮断できる
ようにすることがしばしば望まれる。電力管理回路は、
キーボード、マウス、およびアクティビティのサインを
出す他のシステム要素をモニタリングし、所定時間いか
なるアクティビティも検出されない場合には主システム
の電源を遮断する。これにより、システムは、作動のス
タンバイモードすなわち「スリープ」モードに置かれ
る。一般に、キーボード入力またはマウスクリック等の
ウェークアップ事象（wake-up event)に応答してシステ
ムをスリープモードから退出させるスタンバイ論理回路
に給電するためのスタンバイ電源が設けられている。こ
のスタンバイ論理回路は、システムが作動の「スリー
プ」モードにあるとき、約１０μＡ程のほぼゼロ電流で
作動することが要求される。
の電力消費を最小にするため、システムが長時間停止す
る場合には、或るコンポーネンツへの給電を遮断できる
ようにすることがしばしば望まれる。電力管理回路は、
キーボード、マウス、およびアクティビティのサインを
出す他のシステム要素をモニタリングし、所定時間いか
なるアクティビティも検出されない場合には主システム
の電源を遮断する。これにより、システムは、作動のス
タンバイモードすなわち「スリープ」モードに置かれ
る。一般に、キーボード入力またはマウスクリック等の
ウェークアップ事象（wake-up event)に応答してシステ
ムをスリープモードから退出させるスタンバイ論理回路
に給電するためのスタンバイ電源が設けられている。こ
のスタンバイ論理回路は、システムが作動の「スリー
プ」モードにあるとき、約１０μＡ程のほぼゼロ電流で
作動することが要求される。
【０００３】多機能コントローラは、コンピュータおよ
び他のシステムのこれらのおよび他の電力管理機能を与
えるのに使用されている。典形的な多機能コントローラ
として、フロッピディスクコントローラ、１つ以上の直
列ポートコントローラ、並列ポートコントローラおよび
キーボード／マウスインターフェースコントローラ、並
びに埋込形マイクロプロセッサおよびリアルタイムクロ
ック（ＲＴＣ）等の他のコンポーネンツのような幾つか
の独立コントローラがある。埋込形マイクロプロセッサ
は、１つ以上のコントローラの作動を指示しかつ多機能
コントローラが使用されているシステムの或る電力管理
機能をも与える。多機能コントローラは、良く知られた
割込み処理技術を用いて、アクティビティのサインを出
すキーボード、マウスおよび他のシステム要素のアクテ
ィビティを容易にモニタリングできる。
び他のシステムのこれらのおよび他の電力管理機能を与
えるのに使用されている。典形的な多機能コントローラ
として、フロッピディスクコントローラ、１つ以上の直
列ポートコントローラ、並列ポートコントローラおよび
キーボード／マウスインターフェースコントローラ、並
びに埋込形マイクロプロセッサおよびリアルタイムクロ
ック（ＲＴＣ）等の他のコンポーネンツのような幾つか
の独立コントローラがある。埋込形マイクロプロセッサ
は、１つ以上のコントローラの作動を指示しかつ多機能
コントローラが使用されているシステムの或る電力管理
機能をも与える。多機能コントローラは、良く知られた
割込み処理技術を用いて、アクティビティのサインを出
すキーボード、マウスおよび他のシステム要素のアクテ
ィビティを容易にモニタリングできる。
【０００４】慣用的な電力管理技術は、一般に、多機能
コントローラが与える処理能力の最高の長所を利用して
いない。従って、これらの技術は、電力管理機能を与え
る、極めて複雑なスタンバイ論理回路を有する多機能コ
ントローラまたは他の任意のデバイスを必要とするた
め、システムコストが高くなりかつスタンバイ電流も大
きくなる。また、既知の技術は、一般に、埋込形マイク
ロプロセッサへの主クロックを停止させることができ
ず、従って、システム電力の最適保存を与えない。既知
の電力管理技術に付随する他の問題は、システムを低電
流モードに入れかつ低電流モードが終了したときに作動
を再開できないことである。
コントローラが与える処理能力の最高の長所を利用して
いない。従って、これらの技術は、電力管理機能を与え
る、極めて複雑なスタンバイ論理回路を有する多機能コ
ントローラまたは他の任意のデバイスを必要とするた
め、システムコストが高くなりかつスタンバイ電流も大
きくなる。また、既知の技術は、一般に、埋込形マイク
ロプロセッサへの主クロックを停止させることができ
ず、従って、システム電力の最適保存を与えない。既知
の電力管理技術に付随する他の問題は、システムを低電
流モードに入れかつ低電流モードが終了したときに作動
を再開できないことである。
【０００５】
【発明が解決しようとする課題】以上から明らかなよう
に、多機能コントローラ並びに他のマイクロプロセッサ
ベース形集積回路での使用に適した優れた電力管理技術
が要望されている。
に、多機能コントローラ並びに他のマイクロプロセッサ
ベース形集積回路での使用に適した優れた電力管理技術
が要望されている。
【０００６】
【課題を解決するための手段】本発明は、コンピュータ
または他のシステムでの低スタンバイ電流を達成する優
れた電力管理技術を提供する。例示の実施形態は、多機
能コントローラに埋込形マイクロプロセッサを使用し
て、主システムの電源を制御する。
または他のシステムでの低スタンバイ電流を達成する優
れた電力管理技術を提供する。例示の実施形態は、多機
能コントローラに埋込形マイクロプロセッサを使用し
て、主システムの電源を制御する。
【０００７】本発明の一態様は、作動のスリープモード
への進入に関する。スリープモード進入表示（enter sl
eep mode indication)は、例えば、ホスト中央処理装置
により発生されるコマンドの形態、または所定時間シス
テムのアクティビティが存在しないことを表示する割込
みの形態をなしてマイクロプロセッサに受け入れられ
る。マイクロプロセッサへのクロック入力は、スリープ
モード進入表示に応答して、第１クロックソースから第
２クロックソースに切り換えられかつ主システムの電源
はマイクロプロセッサによりパワーダウンされる。次
に、第１所定遅延の経過後に、第１クロックソースがタ
ーンオフされる。この後、第２所定遅延の後に、第２ク
ロックソースがターンオフされ、これによりシステムお
よびマイクロプロセッサがスリープモードに入れられ
る。一般に、第１クロックソースは、通常の作動条件下
でマイクロプロセッサにより使用される正確なクロック
信号を発生し、一方、第２クロックソースは、スリープ
モードへの進入およびスリープモードからの退出に使用
するのに特に適した特性をもつクロックを発生する。例
えば、第２クロックソースは、ターンオン後の非常に短
い時間内に許容できる出力クロック信号を発生するリン
グオッシレータとして実施することができる。
への進入に関する。スリープモード進入表示（enter sl
eep mode indication)は、例えば、ホスト中央処理装置
により発生されるコマンドの形態、または所定時間シス
テムのアクティビティが存在しないことを表示する割込
みの形態をなしてマイクロプロセッサに受け入れられ
る。マイクロプロセッサへのクロック入力は、スリープ
モード進入表示に応答して、第１クロックソースから第
２クロックソースに切り換えられかつ主システムの電源
はマイクロプロセッサによりパワーダウンされる。次
に、第１所定遅延の経過後に、第１クロックソースがタ
ーンオフされる。この後、第２所定遅延の後に、第２ク
ロックソースがターンオフされ、これによりシステムお
よびマイクロプロセッサがスリープモードに入れられ
る。一般に、第１クロックソースは、通常の作動条件下
でマイクロプロセッサにより使用される正確なクロック
信号を発生し、一方、第２クロックソースは、スリープ
モードへの進入およびスリープモードからの退出に使用
するのに特に適した特性をもつクロックを発生する。例
えば、第２クロックソースは、ターンオン後の非常に短
い時間内に許容できる出力クロック信号を発生するリン
グオッシレータとして実施することができる。
【０００８】本発明の他の態様は、作動のスリープモー
ドからの退出に関する。システムおよび埋込形マイクロ
プロセッサが上記スリープモードにある間、マイクロプ
ロセッサおよび電力制御論理回路の割込み処理部分（in
terrupt-handling portion)は、低電流スタンバイ電源
により給電される状態に維持される。多数の所定のウェ
ークアップ事象のうちの１つのウェークアップ事象が検
出されると、第２クロックソースが、自動的に再始動さ
れ、かつ所定遅延後にマイクロプロセッサに適用され
る。次に、マイクロプロセッサは、ウェークアップ事象
インジケータを処理し、必要ならばシステムをパワーア
ップしかつシステムを第１クロックソースに再接続す
る。
ドからの退出に関する。システムおよび埋込形マイクロ
プロセッサが上記スリープモードにある間、マイクロプ
ロセッサおよび電力制御論理回路の割込み処理部分（in
terrupt-handling portion)は、低電流スタンバイ電源
により給電される状態に維持される。多数の所定のウェ
ークアップ事象のうちの１つのウェークアップ事象が検
出されると、第２クロックソースが、自動的に再始動さ
れ、かつ所定遅延後にマイクロプロセッサに適用され
る。次に、マイクロプロセッサは、ウェークアップ事象
インジケータを処理し、必要ならばシステムをパワーア
ップしかつシステムを第１クロックソースに再接続す
る。
【０００９】
【発明の実施の形態】以下、埋込形マイクロプロセッサ
を備えた多機能コントローラの一例に関連して本発明を
説明する。しかしながら、本発明の電力管理技術は、他
の種々の形式のマイクロプロセッサベース形システムお
よびデバイスにも広く適用できることを理解すべきであ
る。本願に説明する電力管理技術の他の用途として、例
えば、産業上の制御用途がある。また、本発明は、特定
形式の埋込形マイクロプロセッサを使用する必要が全く
ないことに留意すべきである。本願で使用する用語「マ
イクロプロセッサ」は、ここに説明する電力管理機能を
与えるのに使用できるあらゆる形式の処理回路を含むも
のである。クロック、電源または他の信号を切り換える
ことに関して使用する用語「ターンオン」および「ター
ンオフ」は、信号源のターンオンまたはターンオフ並び
に信号源の信号出力の接続および遮断を含むものであ
る。
を備えた多機能コントローラの一例に関連して本発明を
説明する。しかしながら、本発明の電力管理技術は、他
の種々の形式のマイクロプロセッサベース形システムお
よびデバイスにも広く適用できることを理解すべきであ
る。本願に説明する電力管理技術の他の用途として、例
えば、産業上の制御用途がある。また、本発明は、特定
形式の埋込形マイクロプロセッサを使用する必要が全く
ないことに留意すべきである。本願で使用する用語「マ
イクロプロセッサ」は、ここに説明する電力管理機能を
与えるのに使用できるあらゆる形式の処理回路を含むも
のである。クロック、電源または他の信号を切り換える
ことに関して使用する用語「ターンオン」および「ター
ンオフ」は、信号源のターンオンまたはターンオフ並び
に信号源の信号出力の接続および遮断を含むものであ
る。
【００１０】図１は、本発明の電力管理技術を実施でき
る多機能コントローラ１０のブロック図である。多機能
コントローラ１０は、多機能コントローラ１０の外部に
あるホスト中央処理装置（ＣＰＵ）１４とインターフェ
ースするホストインターフェース１２を有している。多
機能コントローラ１０はまた、多数の独立した入力／出
力（Ｉ／Ｏ）デバイスコントローラ１６ａ〜１６ｆを有
している。これらのデバイスコントローラは、フロッピ
ディスクコントローラ、マウスインターフェースコント
ローラ、キーボードインターフェースコントローラ、１
つの並列ポートコントローラ、および幾つかの直列ポー
トコントローラで構成できる。デバイスコントローラ１
６ａ〜１６ｆの作動は、１組の制御レジスタ１８に記憶
された情報に従って指示される。各デバイスコントロー
ラ１６ａ〜１６ｆには、１つ以上の制御レジスタ１８が
関連している。
る多機能コントローラ１０のブロック図である。多機能
コントローラ１０は、多機能コントローラ１０の外部に
あるホスト中央処理装置（ＣＰＵ）１４とインターフェ
ースするホストインターフェース１２を有している。多
機能コントローラ１０はまた、多数の独立した入力／出
力（Ｉ／Ｏ）デバイスコントローラ１６ａ〜１６ｆを有
している。これらのデバイスコントローラは、フロッピ
ディスクコントローラ、マウスインターフェースコント
ローラ、キーボードインターフェースコントローラ、１
つの並列ポートコントローラ、および幾つかの直列ポー
トコントローラで構成できる。デバイスコントローラ１
６ａ〜１６ｆの作動は、１組の制御レジスタ１８に記憶
された情報に従って指示される。各デバイスコントロー
ラ１６ａ〜１６ｆには、１つ以上の制御レジスタ１８が
関連している。
【００１１】多機能コントローラ１０は埋込形マイクロ
プロセッサ２０を有し、該埋込形マイクロプロセッサ２
０は、Intel 社から入手できる８０５１のような８ビッ
トマイクロプロセッサで構成できる。８０５１マイクロ
プロセッサは、Intel 社の次の出版物、すなわち、「埋
込形マイクロコントローラおよびプロセッサ（Embedded
Microcontroller and Processors)」（Vol.１、１９９
３年）；「マイクロコントローラＭＣＳ−５１ファミリ
ーのアーキテクチャ概要（MCS-51 Family of MicroCont
rollers, Architectural Overview)」（１９８９年９
月）；および「ＭＣＳ−５１のプログラマーズガイドお
よび命令集合（MCS-51 Programmer's Guide and Instru
ction Set)」（１９８９年７月）に詳細に説明されてい
る。以下の説明は埋込形マイクロプロセッサ２０が８０
５１マイクロプロセッサであると仮定して述べるが、前
述のように、本発明は特定のマイクロプロセッサを使用
する必要は全くない。
プロセッサ２０を有し、該埋込形マイクロプロセッサ２
０は、Intel 社から入手できる８０５１のような８ビッ
トマイクロプロセッサで構成できる。８０５１マイクロ
プロセッサは、Intel 社の次の出版物、すなわち、「埋
込形マイクロコントローラおよびプロセッサ（Embedded
Microcontroller and Processors)」（Vol.１、１９９
３年）；「マイクロコントローラＭＣＳ−５１ファミリ
ーのアーキテクチャ概要（MCS-51 Family of MicroCont
rollers, Architectural Overview)」（１９８９年９
月）；および「ＭＣＳ−５１のプログラマーズガイドお
よび命令集合（MCS-51 Programmer's Guide and Instru
ction Set)」（１９８９年７月）に詳細に説明されてい
る。以下の説明は埋込形マイクロプロセッサ２０が８０
５１マイクロプロセッサであると仮定して述べるが、前
述のように、本発明は特定のマイクロプロセッサを使用
する必要は全くない。
【００１２】埋込形マイクロプロセッサ２０は制御レジ
スタ１８の作動を指示し、該制御レジスタ１８はＩ／Ｏ
デバイスコントローラ１６ａ〜１６ｆの作動を指示す
る。制御レジスタ１８は、埋込形マイクロプロセッサ２
０のアドレススペースの少なくとも一部を形成する。制
御レジスタ１８のアドレススペースは、約６４ｋバイト
にすることができる。埋込形マイクロプロセッサ２０は
また、電力管理回路と関連して作動し、本発明による電
力管理の或るアスペクトを制御する。以下に詳述するよ
うに、８０５１マイクロプロセッサは、作動のＩＤＬＥ
モード（該ＩＤＬＥモード中は、８０５１マイクロプロ
セッサは命令の実行を停止しかつその内部ＣＰＵへのク
ロックをターンオフする）に入ることができるけれど
も、割込み機能、タイマ機能およびＩ／Ｏ機能へのクロ
ックの供給は続ける。内部ＣＰＵの状態は、その全部
（全ての内部レジスタの状態を含む）が保存される。８
０５１マイクロプロセッサがそのＩＤＬＥモードにある
とき、その１次クロックソースは、いかなる作動上の問
題も引き起こすことなく、スイッチオフされるか、さも
なくば遮断される。８０５１マイクロプロセッサのＩＤ
ＬＥモードは、割込み可能状態またはハードウェアリセ
ットを用いて終了される。８０５１マイクロプロセッサ
のこれらの特徴は、本発明に使用するのに非常に適して
いるが、これらの埋込形マイクロプロセッサの特徴は本
発明を実施する上で必要ないことをここでも強調してお
く。
スタ１８の作動を指示し、該制御レジスタ１８はＩ／Ｏ
デバイスコントローラ１６ａ〜１６ｆの作動を指示す
る。制御レジスタ１８は、埋込形マイクロプロセッサ２
０のアドレススペースの少なくとも一部を形成する。制
御レジスタ１８のアドレススペースは、約６４ｋバイト
にすることができる。埋込形マイクロプロセッサ２０は
また、電力管理回路と関連して作動し、本発明による電
力管理の或るアスペクトを制御する。以下に詳述するよ
うに、８０５１マイクロプロセッサは、作動のＩＤＬＥ
モード（該ＩＤＬＥモード中は、８０５１マイクロプロ
セッサは命令の実行を停止しかつその内部ＣＰＵへのク
ロックをターンオフする）に入ることができるけれど
も、割込み機能、タイマ機能およびＩ／Ｏ機能へのクロ
ックの供給は続ける。内部ＣＰＵの状態は、その全部
（全ての内部レジスタの状態を含む）が保存される。８
０５１マイクロプロセッサがそのＩＤＬＥモードにある
とき、その１次クロックソースは、いかなる作動上の問
題も引き起こすことなく、スイッチオフされるか、さも
なくば遮断される。８０５１マイクロプロセッサのＩＤ
ＬＥモードは、割込み可能状態またはハードウェアリセ
ットを用いて終了される。８０５１マイクロプロセッサ
のこれらの特徴は、本発明に使用するのに非常に適して
いるが、これらの埋込形マイクロプロセッサの特徴は本
発明を実施する上で必要ないことをここでも強調してお
く。
【００１３】多機能コントローラ１０は更に、１組の構
成レジスタ２２を有している。構成レジスタ２２は、図
面の明瞭化のため、図１には単一ユニットとして示され
ている。しかしながら、これらの構成レジスタ２２は、
１つ以上のランダムアクセスメモリ（ＲＡＭ）デバイス
の種々の部分、データまたはプログラムのリードオンリ
メモリ（ＲＯＭ）の部分、並びに埋込形マイクロプロセ
ッサ２０に関連する種々の他のレジスタを表している。
構成レジスタ２２により表されるアドレススペースは、
約２５６バイトである。また、埋込形マイクロプロセッ
サ２０には１組のメールボックスレジスタ２４が関連し
ている。メールボックスレジスタ２４は、図１の実施形
態に示すように埋込形マイクロプロセッサ２０の内部に
配置するか、別の実施形態として埋込形マイクロプロセ
ッサ２０の外部に配置することもできる。メールボック
スレジスタ２４は、一般に、ホストＣＰＵ１４が制御レ
ジスタ１８にアクセスできるようにするのに使用され
る。本発明の譲受人に譲渡された「ブリッジモード（Br
idge Mode)」という名称に係るSteven Burstein 、Ian
F. Harris およびKenneth G. Smalleyの米国特許出願第
08/661,128号には、ホストＣＰＵ１４が、埋込形マイク
ロプロセッサ２０を介することなく直接制御レジスタ１
８にアクセスできるようにする技術が開示されている。
この米国特許出願の開示は、本願に援用する。
成レジスタ２２を有している。構成レジスタ２２は、図
面の明瞭化のため、図１には単一ユニットとして示され
ている。しかしながら、これらの構成レジスタ２２は、
１つ以上のランダムアクセスメモリ（ＲＡＭ）デバイス
の種々の部分、データまたはプログラムのリードオンリ
メモリ（ＲＯＭ）の部分、並びに埋込形マイクロプロセ
ッサ２０に関連する種々の他のレジスタを表している。
構成レジスタ２２により表されるアドレススペースは、
約２５６バイトである。また、埋込形マイクロプロセッ
サ２０には１組のメールボックスレジスタ２４が関連し
ている。メールボックスレジスタ２４は、図１の実施形
態に示すように埋込形マイクロプロセッサ２０の内部に
配置するか、別の実施形態として埋込形マイクロプロセ
ッサ２０の外部に配置することもできる。メールボック
スレジスタ２４は、一般に、ホストＣＰＵ１４が制御レ
ジスタ１８にアクセスできるようにするのに使用され
る。本発明の譲受人に譲渡された「ブリッジモード（Br
idge Mode)」という名称に係るSteven Burstein 、Ian
F. Harris およびKenneth G. Smalleyの米国特許出願第
08/661,128号には、ホストＣＰＵ１４が、埋込形マイク
ロプロセッサ２０を介することなく直接制御レジスタ１
８にアクセスできるようにする技術が開示されている。
この米国特許出願の開示は、本願に援用する。
【００１４】多機能コントローラ１０の他の要素とし
て、多機能コントローラ用のタイミング信号を発生する
リアルタイムクロック（ＲＴＣ）回路２６と、電力管理
回路３０とがあり、これらの回路の作動は後に詳述す
る。ホストインターフェース１２、制御レジスタ１８、
埋込形マイクロプロセッサ２０、構成レジスタ２２、Ｒ
ＴＣ２６および電力管理回路３０は、バス構造２８によ
り相互接続されている。また多機能コントローラ１０に
は、フラッシュインターフェースおよびパルス幅モジュ
レータ等の他の多くのデバイスを設けることができる。
て、多機能コントローラ用のタイミング信号を発生する
リアルタイムクロック（ＲＴＣ）回路２６と、電力管理
回路３０とがあり、これらの回路の作動は後に詳述す
る。ホストインターフェース１２、制御レジスタ１８、
埋込形マイクロプロセッサ２０、構成レジスタ２２、Ｒ
ＴＣ２６および電力管理回路３０は、バス構造２８によ
り相互接続されている。また多機能コントローラ１０に
は、フラッシュインターフェースおよびパルス幅モジュ
レータ等の他の多くのデバイスを設けることができる。
【００１５】本発明は、埋込形マイクロプロセッサ２０
および電力管理回路３０を使用した図１に例示する多機
能コントローラ１０に実施できる優れた電力管理技術を
提供する。図１に示すように、電力管理回路３０は、多
機能コントローラ１０が取り付けられるコンピュータま
たは他の電子装置の主電源Ｖddに接続される。電力管理
回路３０は、コントローラ１０の他の要素およびコント
ローラ１０が取り付けられるシステムへの主電源Ｖddの
供給を制御する。また、電力管理回路３０は、電池バッ
クアップ電源または他の低電流電源で構成できるスタン
バイ電源Ｖsbにも接続される。電力管理回路３０は、キ
ーボードまたはマウスのアクティビティが所定時間存在
しない等の或るシステム状態に応答して、多機能コント
ローラ１０の一部をスタンバイモードすなわち「スリー
プ」モードにするように作動する。スリープモードの
間、多機能コントローラ１０および該コントローラが取
り付けられたシステムの最も電力消費の大きい要素から
主電源Ｖddをターンオフするか、遮断することにより給
電は保存される。コントローラ１０および対応するシス
テムをウェークアップするのに必要な電力管理回路３０
および任意のＩ／Ｏデバイスコントローラ１６ａ〜１６
ｆは、スタンバイ電源Ｖsbにより給電される状態に維持
される。例えば、マウスをクリックするか、キーボード
の任意のキーを押すことによりウェークアップ事象が開
始されるコンピュータシステムでは、当該マウスおよび
キーボードに対応するＩ／Ｏデバイスコントローラ１６
ａ〜１６ｆは、スタンバイ電源Ｖsbから給電される状態
を維持し、ウェークアップ信号が電力管理回路３０に供
給されるように構成できる。
および電力管理回路３０を使用した図１に例示する多機
能コントローラ１０に実施できる優れた電力管理技術を
提供する。図１に示すように、電力管理回路３０は、多
機能コントローラ１０が取り付けられるコンピュータま
たは他の電子装置の主電源Ｖddに接続される。電力管理
回路３０は、コントローラ１０の他の要素およびコント
ローラ１０が取り付けられるシステムへの主電源Ｖddの
供給を制御する。また、電力管理回路３０は、電池バッ
クアップ電源または他の低電流電源で構成できるスタン
バイ電源Ｖsbにも接続される。電力管理回路３０は、キ
ーボードまたはマウスのアクティビティが所定時間存在
しない等の或るシステム状態に応答して、多機能コント
ローラ１０の一部をスタンバイモードすなわち「スリー
プ」モードにするように作動する。スリープモードの
間、多機能コントローラ１０および該コントローラが取
り付けられたシステムの最も電力消費の大きい要素から
主電源Ｖddをターンオフするか、遮断することにより給
電は保存される。コントローラ１０および対応するシス
テムをウェークアップするのに必要な電力管理回路３０
および任意のＩ／Ｏデバイスコントローラ１６ａ〜１６
ｆは、スタンバイ電源Ｖsbにより給電される状態に維持
される。例えば、マウスをクリックするか、キーボード
の任意のキーを押すことによりウェークアップ事象が開
始されるコンピュータシステムでは、当該マウスおよび
キーボードに対応するＩ／Ｏデバイスコントローラ１６
ａ〜１６ｆは、スタンバイ電源Ｖsbから給電される状態
を維持し、ウェークアップ信号が電力管理回路３０に供
給されるように構成できる。
【００１６】図２は、本発明による電力管理回路３０の
一例示実施形態をより詳細に示すブロック図である。電
力管理回路３０は、埋込形マイクロプロセッサ２０と相
互作用しかつリングオッシレータ３４の作動を制御する
電力制御論理回路３２を有する。リングオッシレータ３
４はクロック出力をクロックマルチプレクサ３６に供給
し、該クロックマルチプレクサ３６は、リングオッシレ
ータクロックまたは１つ以上のシステムクロックを埋込
形マイクロプロセッサ２０に供給する。電力制御論理回
路３２、リングオッシレータ３４およびクロックマルチ
プレクサ３６は、スタンバイ電源Ｖsbから給電される。
従って、これらの要素は、主電源Ｖddのターンオフまた
は遮断によりコントローラ１０の残部およびその対応シ
ステムがスリープモードに入れられた後に受けたウェー
クアップ事象を遂行すべく、常時利用できる。
一例示実施形態をより詳細に示すブロック図である。電
力管理回路３０は、埋込形マイクロプロセッサ２０と相
互作用しかつリングオッシレータ３４の作動を制御する
電力制御論理回路３２を有する。リングオッシレータ３
４はクロック出力をクロックマルチプレクサ３６に供給
し、該クロックマルチプレクサ３６は、リングオッシレ
ータクロックまたは１つ以上のシステムクロックを埋込
形マイクロプロセッサ２０に供給する。電力制御論理回
路３２、リングオッシレータ３４およびクロックマルチ
プレクサ３６は、スタンバイ電源Ｖsbから給電される。
従って、これらの要素は、主電源Ｖddのターンオフまた
は遮断によりコントローラ１０の残部およびその対応シ
ステムがスリープモードに入れられた後に受けたウェー
クアップ事象を遂行すべく、常時利用できる。
【００１７】図３は、図２に例示した電力管理回路３０
の作動を示すフローチャートである。ステップ５０〜ス
テップ６４は、多機能コントローラ１０がスリープモー
ドに入る方法を示す。ステップ５０では、多機能コント
ローラ１０が取り付けられたシステムが完全に給電さ
れ、かつ埋込形マイクロプロセッサ２０が慣用的な態様
で命令コードを遂行する。次に、ステップ５２で、ホス
トＣＰＵ１４はスリープモードに入るコマンドを発す
る。別の構成として、マイクロプロセッサ２０が、スリ
ープモードに入るべきことを独立的に決定することもで
きる。この決定は、或る形式のＩ／Ｏアクティビティを
用いないで、例えば所定時間の経過に基づいて行なうこ
とができる。いずれにせよ、ステップ５４で、マイクロ
プロセッサ２０は、信号を電力制御論理回路３２に送
り、該回路３２は、クロックマルチプレクサ３６が、マ
イクロプロセッサ２０の１次クロックソースをリングオ
ッシレータ３４により発生されたクロックに切り換える
指示をする。ステップ５６で、マイクロプロセッサ２０
は、スリープモード中にマイクロプロセッサが捜す種々
のウェークアップ事象を表す多くのウェークアップ割込
みをセットアップする。前述のように、これらのウェー
クアップ事象として、キーボードアクティビティまたは
マウスアクティビティがある。次にマイクロプロセッサ
２０は、主電源Ｖddをターンオフまたは遮断すべきこと
を指令するコマンドを発することができる。次に、ステ
ップ５８で、マイクロプロセッサ２０は、適当なビット
をその内部ＰＣＯＮレジスタにセッティングすることに
より、前述のＩＤＬＥモードに入る。
の作動を示すフローチャートである。ステップ５０〜ス
テップ６４は、多機能コントローラ１０がスリープモー
ドに入る方法を示す。ステップ５０では、多機能コント
ローラ１０が取り付けられたシステムが完全に給電さ
れ、かつ埋込形マイクロプロセッサ２０が慣用的な態様
で命令コードを遂行する。次に、ステップ５２で、ホス
トＣＰＵ１４はスリープモードに入るコマンドを発す
る。別の構成として、マイクロプロセッサ２０が、スリ
ープモードに入るべきことを独立的に決定することもで
きる。この決定は、或る形式のＩ／Ｏアクティビティを
用いないで、例えば所定時間の経過に基づいて行なうこ
とができる。いずれにせよ、ステップ５４で、マイクロ
プロセッサ２０は、信号を電力制御論理回路３２に送
り、該回路３２は、クロックマルチプレクサ３６が、マ
イクロプロセッサ２０の１次クロックソースをリングオ
ッシレータ３４により発生されたクロックに切り換える
指示をする。ステップ５６で、マイクロプロセッサ２０
は、スリープモード中にマイクロプロセッサが捜す種々
のウェークアップ事象を表す多くのウェークアップ割込
みをセットアップする。前述のように、これらのウェー
クアップ事象として、キーボードアクティビティまたは
マウスアクティビティがある。次にマイクロプロセッサ
２０は、主電源Ｖddをターンオフまたは遮断すべきこと
を指令するコマンドを発することができる。次に、ステ
ップ５８で、マイクロプロセッサ２０は、適当なビット
をその内部ＰＣＯＮレジスタにセッティングすることに
より、前述のＩＤＬＥモードに入る。
【００１８】ＩＤＬＥモードに入ると、ステップ６０
で、第１遅延カウンタのリセットが開始（トリガ）され
る。所定の第１遅延カウントの経過により、マイクロプ
ロセッサ２０への１次クロックが、マイクロプロセッサ
２０からターンオフまたは遮断される。この第１遅延に
より、マイクロプロセッサ２０は、あらゆるインプロセ
ス命令（in-process instructions)の遂行を完了しかつ
その内部信号を安定化させるのに充分な時間を確保でき
る。ステップ６２では、第２遅延カウンタが、リングオ
ッシレータ３４のターンオフの計時を開始する。第２遅
延カウンタは、第１遅延カウンタ回路の一部を共有し、
ＩＤＬＥモードに入ることにより所定の第２遅延カウン
タのリセットも開始される。第２遅延カウンタの経過に
より、リングオッシレータ３４がターンオフされる。第
１および第２遅延カウンタは１次クロックおよびリング
オッシレータクロックの連続ターンオフを行い、これに
よりマイクロプロセッサ２０が適正にウェークアップさ
れる。ステップ６４に示すように、埋込形マイクロプロ
セッサ２０は今やスリープモードにあり、その１次シス
テムクロック、リングオッシレータクロックおよび主シ
ステムの電源Ｖddがターンオフされる。前述のように、
８０５１マイクロプロセッサのＩＤＬＥモードは、その
１次クロックソースが遮断されている間に、内部ＣＰＵ
の状態が保存されるようにする。マイクロプロセッサ２
０の或る部分は、スタンバイ電源Ｖsbから給電される状
態を維持し、これにより、マイクロプロセッサ２０およ
び電力管理回路３０が、コントローラ１０により制御さ
れるキーボード、マウスまたは他の周辺機器からのウェ
ークアップ事象を検出できる。
で、第１遅延カウンタのリセットが開始（トリガ）され
る。所定の第１遅延カウントの経過により、マイクロプ
ロセッサ２０への１次クロックが、マイクロプロセッサ
２０からターンオフまたは遮断される。この第１遅延に
より、マイクロプロセッサ２０は、あらゆるインプロセ
ス命令（in-process instructions)の遂行を完了しかつ
その内部信号を安定化させるのに充分な時間を確保でき
る。ステップ６２では、第２遅延カウンタが、リングオ
ッシレータ３４のターンオフの計時を開始する。第２遅
延カウンタは、第１遅延カウンタ回路の一部を共有し、
ＩＤＬＥモードに入ることにより所定の第２遅延カウン
タのリセットも開始される。第２遅延カウンタの経過に
より、リングオッシレータ３４がターンオフされる。第
１および第２遅延カウンタは１次クロックおよびリング
オッシレータクロックの連続ターンオフを行い、これに
よりマイクロプロセッサ２０が適正にウェークアップさ
れる。ステップ６４に示すように、埋込形マイクロプロ
セッサ２０は今やスリープモードにあり、その１次シス
テムクロック、リングオッシレータクロックおよび主シ
ステムの電源Ｖddがターンオフされる。前述のように、
８０５１マイクロプロセッサのＩＤＬＥモードは、その
１次クロックソースが遮断されている間に、内部ＣＰＵ
の状態が保存されるようにする。マイクロプロセッサ２
０の或る部分は、スタンバイ電源Ｖsbから給電される状
態を維持し、これにより、マイクロプロセッサ２０およ
び電力管理回路３０が、コントローラ１０により制御さ
れるキーボード、マウスまたは他の周辺機器からのウェ
ークアップ事象を検出できる。
【００１９】図３のステップ６６〜ステップ８０は、多
機能コントローラ１０がスリープモードから出る方法を
示す。ステップ６８では、ウェークアップ可能事象が生
じているか否かについての決定がなされる。ウェークア
ップ可能事象として、マイクロプロセッサ２０が、前記
ステップ５６で、非マスク割込みを確立している事象、
並びにスリープモードでマイクロプロセッサ２０により
モニタリングされる任意の他のウェークアップ事象があ
る。ウェークアップ可能事象が生じると、ステップ７０
に示すように、電力制御論理回路３２により、リングオ
ッシレータ３４が再始動されかつマイクロプロセッサ２
０への割込みを生じさせる。次に、ステップ７２で、第
３遅延カウンタが始動される。所定の遅延カウントが経
過すると、１次クロックソースがマイクロプロセッサ２
０に再適用される。この第３遅延カウントにより、リン
グオッシレータ３４は、マイクロプロセッサ２０に再適
用される前に安定化するのに充分な時間を確保できる。
ステップ７４では、マイクロプロセッサ２０は、供給さ
れたリングオッシレータクロックソースでの実行を開始
し、かつステップ７０で発生された割込みを処理して、
作動のＩＤＬＥモードを終了させる。
機能コントローラ１０がスリープモードから出る方法を
示す。ステップ６８では、ウェークアップ可能事象が生
じているか否かについての決定がなされる。ウェークア
ップ可能事象として、マイクロプロセッサ２０が、前記
ステップ５６で、非マスク割込みを確立している事象、
並びにスリープモードでマイクロプロセッサ２０により
モニタリングされる任意の他のウェークアップ事象があ
る。ウェークアップ可能事象が生じると、ステップ７０
に示すように、電力制御論理回路３２により、リングオ
ッシレータ３４が再始動されかつマイクロプロセッサ２
０への割込みを生じさせる。次に、ステップ７２で、第
３遅延カウンタが始動される。所定の遅延カウントが経
過すると、１次クロックソースがマイクロプロセッサ２
０に再適用される。この第３遅延カウントにより、リン
グオッシレータ３４は、マイクロプロセッサ２０に再適
用される前に安定化するのに充分な時間を確保できる。
ステップ７４では、マイクロプロセッサ２０は、供給さ
れたリングオッシレータクロックソースでの実行を開始
し、かつステップ７０で発生された割込みを処理して、
作動のＩＤＬＥモードを終了させる。
【００２０】この時点で、ステップ７６は、主システム
電源Ｖddに切り換えられること、マイクロプロセッサ２
０へのクロックソースがリングオッシレータから１次ク
ロックソースに切り換えられることを表示し、マイクロ
プロセッサ２０でのコード実行は、スリープモードに入
る前の状態を続ける。次に、システムは、ステップ８０
に示すように、完全給電されかつマイクロプロセッサ２
０で実行されるコードを実行する。必ずしも全てのウェ
ークアップ事象によって、マイクロプロセッサ２０がシ
ステム電力をターンオンさせかつ主クロックソースを再
接続させる必要がないことに留意すべきである。例え
ば、リングオッシレータクロックを用いて作動するマイ
クロプロセッサ２０が、特定のウェークアップ事象がシ
ステムのパワーアップを必要としないことを決定する場
合には、マイクロプロセッサ２０はＩＤＬＥモードに入
ることによりスリープモードに戻ることができる。これ
により、第２遅延カウンタが開始されてリングオッシレ
ータ３４の最終的ターンオフがもたらされ、マイクロプ
ロセッサ２０がスリープモードに戻されかつシステムの
残部がスリープモードに留められる。
電源Ｖddに切り換えられること、マイクロプロセッサ２
０へのクロックソースがリングオッシレータから１次ク
ロックソースに切り換えられることを表示し、マイクロ
プロセッサ２０でのコード実行は、スリープモードに入
る前の状態を続ける。次に、システムは、ステップ８０
に示すように、完全給電されかつマイクロプロセッサ２
０で実行されるコードを実行する。必ずしも全てのウェ
ークアップ事象によって、マイクロプロセッサ２０がシ
ステム電力をターンオンさせかつ主クロックソースを再
接続させる必要がないことに留意すべきである。例え
ば、リングオッシレータクロックを用いて作動するマイ
クロプロセッサ２０が、特定のウェークアップ事象がシ
ステムのパワーアップを必要としないことを決定する場
合には、マイクロプロセッサ２０はＩＤＬＥモードに入
ることによりスリープモードに戻ることができる。これ
により、第２遅延カウンタが開始されてリングオッシレ
ータ３４の最終的ターンオフがもたらされ、マイクロプ
ロセッサ２０がスリープモードに戻されかつシステムの
残部がスリープモードに留められる。
【００２１】図４は、図２の電力管理回路３０に使用す
るのに適したリングオッシレータ３４の例示を示す概略
図である。リングオッシレータ３４は、第１入力に、電
力制御論理回路３２からのＥＮＡＢＬＥ信号を受けるＮ
ＡＮＤゲート１００を有している。ＮＡＮＤゲート１０
０の出力は一連の遅延要素１０２−１、１０２−２、・
・・１０２−Ｎに入力され、これらの遅延要素は、所定
量の遅延をＮＡＮＤゲート出力に与える。遅延された出
力は、バッファ１０４を介してＮＡＮＤゲート１００の
他の入力にフィードバックされる。ＮＡＮＤゲート１０
０の出力は、バッファ１０６にも供給される。バッファ
１０６の出力はリングオッシレータの出力クロック信号
ＣＫＲＩＮＧを表し、該信号ＣＫＲＩＮＧは図２のクロ
ックマルチプレクサ３６に供給される。リングオッシレ
ータ３４は、非常に短い時間内でその指定周波数で始動
しかつ作動する点で、本発明に使用するのに特に適して
いる。また、リングオッシレータ３４は、良く知られた
相補形金属酸化膜半導体（ＣＭＯＳ）処理を用いて容易
に実施できる。リングオッシレータ３４は結晶ベース形
またはフェーズロック形ではないので、その出力クロッ
ク周波数は、温度、電圧、処理変数および他のファクタ
で変動する。一般に、これらの変動が、一般に、上記ス
リープモードに入る処理およびスリープモードから出る
処理に悪影響を及ぼすことはない。
るのに適したリングオッシレータ３４の例示を示す概略
図である。リングオッシレータ３４は、第１入力に、電
力制御論理回路３２からのＥＮＡＢＬＥ信号を受けるＮ
ＡＮＤゲート１００を有している。ＮＡＮＤゲート１０
０の出力は一連の遅延要素１０２−１、１０２−２、・
・・１０２−Ｎに入力され、これらの遅延要素は、所定
量の遅延をＮＡＮＤゲート出力に与える。遅延された出
力は、バッファ１０４を介してＮＡＮＤゲート１００の
他の入力にフィードバックされる。ＮＡＮＤゲート１０
０の出力は、バッファ１０６にも供給される。バッファ
１０６の出力はリングオッシレータの出力クロック信号
ＣＫＲＩＮＧを表し、該信号ＣＫＲＩＮＧは図２のクロ
ックマルチプレクサ３６に供給される。リングオッシレ
ータ３４は、非常に短い時間内でその指定周波数で始動
しかつ作動する点で、本発明に使用するのに特に適して
いる。また、リングオッシレータ３４は、良く知られた
相補形金属酸化膜半導体（ＣＭＯＳ）処理を用いて容易
に実施できる。リングオッシレータ３４は結晶ベース形
またはフェーズロック形ではないので、その出力クロッ
ク周波数は、温度、電圧、処理変数および他のファクタ
で変動する。一般に、これらの変動が、一般に、上記ス
リープモードに入る処理およびスリープモードから出る
処理に悪影響を及ぼすことはない。
【００２２】遅延要素１０２の個数および遅延特性によ
りリングオッシレータクロックの周波数が決定される。
例示の実施形態では、遅延要素１０２は、約５〜６MHz
の出力クロック周波数を得るため、約１００〜２００ｎ
sec の全遅延が得られるように構成できる。別の実施形
態では、より遅いオッシレータクロック周波数を使用で
きるが、一般に、オッシレータクロック周波数が遅いほ
ど、スリープモードへの進入および退出が遅延するであ
ろう。より高いオッシレータクロック周波数を使用する
こともできるが、一般に、最高オッシレータクロック周
波数は、埋込形マイクロプロセッサ２０の作動クロック
周波数を超えてはならない。一般に、上記例示の８０５
１マイクロプロセッサは１２〜１６MHz のクロック周波
数で作動し、約５〜６MHz の上記リングオッシレータ出
力クロック周波数が許容できる性能を与える。リングオ
ッシレータ３４の代わりに、他の多くのオッシレータま
たは他の形式のクロックソースを使用できることに留意
されたい。しかしながら、一般に、結晶形オッシレータ
は殆どの用途で好ましくない。なぜならば、結晶形オッ
シレータは、充分なクロック出力信号を供給し始めるの
に１０ｍｓ以上の時間を要し、スリープモードへの進入
および退出が不当に遅延化されるからである。
りリングオッシレータクロックの周波数が決定される。
例示の実施形態では、遅延要素１０２は、約５〜６MHz
の出力クロック周波数を得るため、約１００〜２００ｎ
sec の全遅延が得られるように構成できる。別の実施形
態では、より遅いオッシレータクロック周波数を使用で
きるが、一般に、オッシレータクロック周波数が遅いほ
ど、スリープモードへの進入および退出が遅延するであ
ろう。より高いオッシレータクロック周波数を使用する
こともできるが、一般に、最高オッシレータクロック周
波数は、埋込形マイクロプロセッサ２０の作動クロック
周波数を超えてはならない。一般に、上記例示の８０５
１マイクロプロセッサは１２〜１６MHz のクロック周波
数で作動し、約５〜６MHz の上記リングオッシレータ出
力クロック周波数が許容できる性能を与える。リングオ
ッシレータ３４の代わりに、他の多くのオッシレータま
たは他の形式のクロックソースを使用できることに留意
されたい。しかしながら、一般に、結晶形オッシレータ
は殆どの用途で好ましくない。なぜならば、結晶形オッ
シレータは、充分なクロック出力信号を供給し始めるの
に１０ｍｓ以上の時間を要し、スリープモードへの進入
および退出が不当に遅延化されるからである。
【００２３】図５〜図７は、図２の電力制御論理回路３
２の一部を示す概略図である。図５は、図３のステップ
６０に関連して説明したように、埋込形マイクロプロセ
ッサ２０への１次クロックをターンオフするのに使用す
る信号を発生する第１遅延カウンタ回路を示す。第１遅
延カウンタ回路は、直列に接続された一群のＤ形フリッ
プフロップＤ１〜Ｄ６を有し、該フリップフロップＤ１
〜Ｄ６は、リングオッシレータ３４からの入力クロック
ＣＫＲＩＮＧのサイクルをカウントする機能を有する。
第４番目のＤ形フリップフロップＤ４のＯＢ出力は信号
ＳＴＯＰＣＫであり、該信号ＳＴＯＰＣＫは図８の回路
で使用され、埋込形マイクロプロセッサ２０へのクロッ
クをターンオフする。従って、マイクロプロセッサ２０
への１次クロックを遮断するのに使用される第１遅延
は、埋込形マイクロプロセッサ２０がＩＤＬＥモードに
入った後のリングオッシレータクロックＣＫＲＩＮＧの
１８サイクルである。５MHz のリングオッシレータクロ
ック周波数では、これは3.6μsec の遅延を表す。前述
のように、この遅延により、マイクロプロセッサ２０が
実行コードを完了することおよびその内部信号が安定化
されることが確実になる。フリップフロップＤ１〜Ｄ６
のリセッティングは、ＡＮＤゲート１１０の入力に供給
される信号ＳＬＥＥＰおよび信号ＩＤＬＥを用いて制御
される。信号ＳＬＥＥＰは、図３のステップ５２に関連
して説明したように、システムが作動のスリープモード
に入ろうとすることを表示が受けた後に高くなる。信号
ＩＤＬＥは、図３のステップ５８に関連して説明したよ
うに、埋込形マイクロプロセッサ２０がＩＤＬＥモード
に入るときに高くなる。従って、ＩＤＬＥモードへの進
入は、フリップフロップＤ７、Ｄ８、シュミットトリガ
デバイス１１２およびＮＯＲゲート１１４を介して第１
遅延カウンタのリセットを制御するのに使用される。シ
ュミットトリガデバイス１１２に関連して、フリップフ
ロップＤ７、Ｄ８は、非同期ＳＬＥＥＰおよびＩＤＬＥ
信号と、ＣＫＲＩＮＧクロック信号とを同期させる同期
化回路として作動する。本発明に従って第１遅延カウン
タを始動（トリガ）させるのに、他のマイクロプロセッ
サモードを使用できることに留意すべきである。
２の一部を示す概略図である。図５は、図３のステップ
６０に関連して説明したように、埋込形マイクロプロセ
ッサ２０への１次クロックをターンオフするのに使用す
る信号を発生する第１遅延カウンタ回路を示す。第１遅
延カウンタ回路は、直列に接続された一群のＤ形フリッ
プフロップＤ１〜Ｄ６を有し、該フリップフロップＤ１
〜Ｄ６は、リングオッシレータ３４からの入力クロック
ＣＫＲＩＮＧのサイクルをカウントする機能を有する。
第４番目のＤ形フリップフロップＤ４のＯＢ出力は信号
ＳＴＯＰＣＫであり、該信号ＳＴＯＰＣＫは図８の回路
で使用され、埋込形マイクロプロセッサ２０へのクロッ
クをターンオフする。従って、マイクロプロセッサ２０
への１次クロックを遮断するのに使用される第１遅延
は、埋込形マイクロプロセッサ２０がＩＤＬＥモードに
入った後のリングオッシレータクロックＣＫＲＩＮＧの
１８サイクルである。５MHz のリングオッシレータクロ
ック周波数では、これは3.6μsec の遅延を表す。前述
のように、この遅延により、マイクロプロセッサ２０が
実行コードを完了することおよびその内部信号が安定化
されることが確実になる。フリップフロップＤ１〜Ｄ６
のリセッティングは、ＡＮＤゲート１１０の入力に供給
される信号ＳＬＥＥＰおよび信号ＩＤＬＥを用いて制御
される。信号ＳＬＥＥＰは、図３のステップ５２に関連
して説明したように、システムが作動のスリープモード
に入ろうとすることを表示が受けた後に高くなる。信号
ＩＤＬＥは、図３のステップ５８に関連して説明したよ
うに、埋込形マイクロプロセッサ２０がＩＤＬＥモード
に入るときに高くなる。従って、ＩＤＬＥモードへの進
入は、フリップフロップＤ７、Ｄ８、シュミットトリガ
デバイス１１２およびＮＯＲゲート１１４を介して第１
遅延カウンタのリセットを制御するのに使用される。シ
ュミットトリガデバイス１１２に関連して、フリップフ
ロップＤ７、Ｄ８は、非同期ＳＬＥＥＰおよびＩＤＬＥ
信号と、ＣＫＲＩＮＧクロック信号とを同期させる同期
化回路として作動する。本発明に従って第１遅延カウン
タを始動（トリガ）させるのに、他のマイクロプロセッ
サモードを使用できることに留意すべきである。
【００２４】図５の回路はまた、図３のステップ６２に
関連して説明したようにリングオッシレータ３４のター
ンオフを制御する第２遅延カウンタを形成する。図５の
フリップフロップＤ５、Ｄ６は、出力信号ＳＬＰを発生
する前にＣＫＲＩＮＧ信号の１６クロックサイクルの付
加遅延を与える。出力信号ＳＬＰは、図７に示すように
他の論理回路に関連して作動させることによりリングオ
ッシレータクロック信号ＣＫＲＩＮＧをターンオフさ
せ、リングオッシレータ３４のＥＮＡＢＬＥ信号入力を
論理低レベルにする。また信号ＳＬＰは、ＮＯＲゲート
１１４を介して、フリップフロップＤ１〜Ｄ６のリセッ
ト入力にも供給される。信号ＳＬＰの補完／パルス幅制
御形バージョンを表す信号ＳＬＰＢは、インバータ１１
６、遅延要素１２０およびＮＡＮＤゲート１２２を用い
て発生される。信号ＳＬＰＢは図７の回路に入力され
る。
関連して説明したようにリングオッシレータ３４のター
ンオフを制御する第２遅延カウンタを形成する。図５の
フリップフロップＤ５、Ｄ６は、出力信号ＳＬＰを発生
する前にＣＫＲＩＮＧ信号の１６クロックサイクルの付
加遅延を与える。出力信号ＳＬＰは、図７に示すように
他の論理回路に関連して作動させることによりリングオ
ッシレータクロック信号ＣＫＲＩＮＧをターンオフさ
せ、リングオッシレータ３４のＥＮＡＢＬＥ信号入力を
論理低レベルにする。また信号ＳＬＰは、ＮＯＲゲート
１１４を介して、フリップフロップＤ１〜Ｄ６のリセッ
ト入力にも供給される。信号ＳＬＰの補完／パルス幅制
御形バージョンを表す信号ＳＬＰＢは、インバータ１１
６、遅延要素１２０およびＮＡＮＤゲート１２２を用い
て発生される。信号ＳＬＰＢは図７の回路に入力され
る。
【００２５】図６は、図３のステップ７２で説明した第
３遅延カウンタを形成するのに使用される回路を示す。
第３遅延カウンタの出力は、主システムクロックソース
を埋込形マイクロプロセッサ２０に再接続すべくクロッ
クマルチプレクサ３６に供給される信号ＣＬＲＳＬＰＢ
である。図６の回路は直列に接続された１群のＤ形フリ
ップフロップＤ１０〜Ｄ１４を有し、該フリップフロッ
プは、リングオッシレータクロックＣＫＲＩＮＧのサイ
クルをカウントする機能を有する。フリップフロップＤ
１０〜Ｄ１４は、ウェークアップ事象表示を受けた後の
論理高レベルにあるＳＴＷＡＫＥ信号を用いてカウント
処理を開始させるべくリセットされる。ＮＯＲゲート１
３２に関連するフリップフロップＤ１５、Ｄ１６は、信
号ＣＬＲＳＬＰＢが発生される前にＣＫＲＩＮＧ信号の
１８サイクルの全遅延がカウントされるように、リセッ
ト機能を制御するのにも使用される。これは、５MHz の
ＣＫＲＩＮＧ周波数で、マイクロプロセッサクロックソ
ースについて約3.6 μsecの全ターンオン遅延を与え
る。前述のように、この遅延は、主マイクロプロセッサ
のクロックソースの出力がマイクロプロセッサ２０に供
給される前に、主マイクロプロセッサのクロックソース
が安定化する機会をもつことを確保する。
３遅延カウンタを形成するのに使用される回路を示す。
第３遅延カウンタの出力は、主システムクロックソース
を埋込形マイクロプロセッサ２０に再接続すべくクロッ
クマルチプレクサ３６に供給される信号ＣＬＲＳＬＰＢ
である。図６の回路は直列に接続された１群のＤ形フリ
ップフロップＤ１０〜Ｄ１４を有し、該フリップフロッ
プは、リングオッシレータクロックＣＫＲＩＮＧのサイ
クルをカウントする機能を有する。フリップフロップＤ
１０〜Ｄ１４は、ウェークアップ事象表示を受けた後の
論理高レベルにあるＳＴＷＡＫＥ信号を用いてカウント
処理を開始させるべくリセットされる。ＮＯＲゲート１
３２に関連するフリップフロップＤ１５、Ｄ１６は、信
号ＣＬＲＳＬＰＢが発生される前にＣＫＲＩＮＧ信号の
１８サイクルの全遅延がカウントされるように、リセッ
ト機能を制御するのにも使用される。これは、５MHz の
ＣＫＲＩＮＧ周波数で、マイクロプロセッサクロックソ
ースについて約3.6 μsecの全ターンオン遅延を与え
る。前述のように、この遅延は、主マイクロプロセッサ
のクロックソースの出力がマイクロプロセッサ２０に供
給される前に、主マイクロプロセッサのクロックソース
が安定化する機会をもつことを確保する。
【００２６】図７は、電力制御回路３２の付加部分を示
す。図７の回路は複数のＤ形フリップフロップＤ２０〜
Ｄ２７を有する。該フリップフロップは、バッファＢ１
〜Ｂ９と関連して、ＫＤＯ〔７：０〕で示す１組のバス
ラインからデータを受け、かつＫＤＩ〔７：０〕で示す
１組のバスラインにデータを供給する。これらの組のバ
スラインは、図１に示す多機能コントローラのバス構造
２８の一部で構成できる。フリップフロップＤ２０〜Ｄ
２７は、パワーオンリセット信号ＰＯＲ１（該信号は、
図５、図６および図８で使用した信号ＲＳＴＢにも対応
する）を介してリセットされる。上記信号ＳＬＥＥＰお
よびＩＤＬＥは、信号ＷＡＫＥおよびＳＬＰと一緒に、
入力としてＮＡＮＤゲート１４０に供給される。信号Ｗ
ＡＫＥは、一般に、ウェークアップ事象の存在を表示す
る。ＮＡＮＤゲート１４０の出力はインバータ１４２に
おいて変換され、図６の第３遅延カウンタ回路を始動さ
せるのに使用される信号ＳＴＷＡＫＥを形成する。フリ
ップフロップＤ２３の出力は、図４に示すようにリング
オッシレータ３４の入力に供給されるＥＮＡＢＬＥ信号
を表す。上記信号ＳＬＰＢは、フリップフロップＤ２３
のセット入力に供給されて、Ｄ２３の出力ＯＢを論理低
レベルに入力させ、これによりリングオッシレータ３４
をターンオフさせる。
す。図７の回路は複数のＤ形フリップフロップＤ２０〜
Ｄ２７を有する。該フリップフロップは、バッファＢ１
〜Ｂ９と関連して、ＫＤＯ〔７：０〕で示す１組のバス
ラインからデータを受け、かつＫＤＩ〔７：０〕で示す
１組のバスラインにデータを供給する。これらの組のバ
スラインは、図１に示す多機能コントローラのバス構造
２８の一部で構成できる。フリップフロップＤ２０〜Ｄ
２７は、パワーオンリセット信号ＰＯＲ１（該信号は、
図５、図６および図８で使用した信号ＲＳＴＢにも対応
する）を介してリセットされる。上記信号ＳＬＥＥＰお
よびＩＤＬＥは、信号ＷＡＫＥおよびＳＬＰと一緒に、
入力としてＮＡＮＤゲート１４０に供給される。信号Ｗ
ＡＫＥは、一般に、ウェークアップ事象の存在を表示す
る。ＮＡＮＤゲート１４０の出力はインバータ１４２に
おいて変換され、図６の第３遅延カウンタ回路を始動さ
せるのに使用される信号ＳＴＷＡＫＥを形成する。フリ
ップフロップＤ２３の出力は、図４に示すようにリング
オッシレータ３４の入力に供給されるＥＮＡＢＬＥ信号
を表す。上記信号ＳＬＰＢは、フリップフロップＤ２３
のセット入力に供給されて、Ｄ２３の出力ＯＢを論理低
レベルに入力させ、これによりリングオッシレータ３４
をターンオフさせる。
【００２７】フリップフロップＤ２０、Ｄ２１は、出力
として信号ＫＢＣＬＫＩおよびＫＢＣＬＫＯを発生し、
これらの信号は、それぞれ、図８のクロックマルチプレ
クサ３６へのセレクト信号入力として供給される。以下
に述べるように、これらの信号は、埋込形マイクロプロ
セッサ２０の可能性ある３つの主システムクロック周波
数のうちの１つを選択する２ビットインジケータを形成
する。フリップフロップＤ２２は出力信号ＫＣＫＳＥＬ
を発生し、該信号は図８のクロックマルチプレクサ３６
に入力されて、リングオッシレータクロックＣＫＲＩＮ
Ｇまたはマイクロプロセッサ２０に供給すべき主システ
ムクロックのうちの選択されたクロックを選択する。フ
リップフロップＤ２２、Ｄ２３は、ＡＮＤゲート１４４
（該ＡＮＤゲートは、その他方の入力信号として上記Ｐ
ＯＲ１信号を受ける）を介して供給されるＮＡＮＤゲー
ト１４０の出力によりリセットされる。フリップフロッ
プＤ２０、Ｄ２１、Ｄ２２、Ｄ２３は、ゲート１５２、
１５４、１５６、１５８に適用されるクロックおよび割
込み可能信号を用い、かつバスＫＤＩ〔７：０〕、ＫＤ
Ｏ〔７：０〕を介して、慣用的な方法で書込みおよび読
取りを行なう。
として信号ＫＢＣＬＫＩおよびＫＢＣＬＫＯを発生し、
これらの信号は、それぞれ、図８のクロックマルチプレ
クサ３６へのセレクト信号入力として供給される。以下
に述べるように、これらの信号は、埋込形マイクロプロ
セッサ２０の可能性ある３つの主システムクロック周波
数のうちの１つを選択する２ビットインジケータを形成
する。フリップフロップＤ２２は出力信号ＫＣＫＳＥＬ
を発生し、該信号は図８のクロックマルチプレクサ３６
に入力されて、リングオッシレータクロックＣＫＲＩＮ
Ｇまたはマイクロプロセッサ２０に供給すべき主システ
ムクロックのうちの選択されたクロックを選択する。フ
リップフロップＤ２２、Ｄ２３は、ＡＮＤゲート１４４
（該ＡＮＤゲートは、その他方の入力信号として上記Ｐ
ＯＲ１信号を受ける）を介して供給されるＮＡＮＤゲー
ト１４０の出力によりリセットされる。フリップフロッ
プＤ２０、Ｄ２１、Ｄ２２、Ｄ２３は、ゲート１５２、
１５４、１５６、１５８に適用されるクロックおよび割
込み可能信号を用い、かつバスＫＤＩ〔７：０〕、ＫＤ
Ｏ〔７：０〕を介して、慣用的な方法で書込みおよび読
取りを行なう。
【００２８】図８は、図２のクロックマルチプレクサ３
６を示す概略図である。マルチプレクサ３６は、第１マ
ルチプレクサ１８０および第２マルチプレクサ１９０を
有する。第１マルチプレクサ１８０は、出力として、３
つの入力システムクロックＣＫ１２Ｍ、ＣＫ１４Ｍ、Ｃ
Ｋ１６Ｍのうちの選択された１つの入力システムクロッ
クを発生する。セレクト信号は、図７のフリップフロッ
プＤ２０およびＤ２１からそれぞれ供給される信号ＫＢ
ＣＬＫ１およびＫＢＣＬＫＯである。これらの信号は、
３つの入力システムクロックのうちの１つを特定する２
ビット表示（該表示は、通常作動の下で、埋込形マイク
ロプロセッサ２０により使用される）を形成する。第２
マルチプレクサ１９０は、入力として、第１マルチプレ
クサ１８０の出力およびリングオッシレータ３４の出力
ＣＫＲＩＮＧを受ける。マルチプレクサ１９０の出力
は、埋込形マイクロプロセッサ２０に供給されるクロッ
クを表す。各マルチプレクサ１８０、１９０は、図７の
回路から信号ＷＲＫＢＣＬＫを受ける。ＷＲＫＢＣＬＫ
信号は、対応するセレクト信号が変更されるときに、新
しいセレクト値をマルチプレクサにラッチする機能を有
する。
６を示す概略図である。マルチプレクサ３６は、第１マ
ルチプレクサ１８０および第２マルチプレクサ１９０を
有する。第１マルチプレクサ１８０は、出力として、３
つの入力システムクロックＣＫ１２Ｍ、ＣＫ１４Ｍ、Ｃ
Ｋ１６Ｍのうちの選択された１つの入力システムクロッ
クを発生する。セレクト信号は、図７のフリップフロッ
プＤ２０およびＤ２１からそれぞれ供給される信号ＫＢ
ＣＬＫ１およびＫＢＣＬＫＯである。これらの信号は、
３つの入力システムクロックのうちの１つを特定する２
ビット表示（該表示は、通常作動の下で、埋込形マイク
ロプロセッサ２０により使用される）を形成する。第２
マルチプレクサ１９０は、入力として、第１マルチプレ
クサ１８０の出力およびリングオッシレータ３４の出力
ＣＫＲＩＮＧを受ける。マルチプレクサ１９０の出力
は、埋込形マイクロプロセッサ２０に供給されるクロッ
クを表す。各マルチプレクサ１８０、１９０は、図７の
回路から信号ＷＲＫＢＣＬＫを受ける。ＷＲＫＢＣＬＫ
信号は、対応するセレクト信号が変更されるときに、新
しいセレクト値をマルチプレクサにラッチする機能を有
する。
【００２９】クロックマルチプレクサ３６はＡＮＤゲー
ト２００を有し、該ＡＮＤゲートは、入力として、図６
の回路からの上記ＣＬＲＳＬＰＢ信号および図７からの
ＲＳＴＢ信号を受ける。ＡＮＤゲート２００の出力はＤ
形フリップフロップＤ３０をリセットし、該フリップフ
ロップＤ３０は、そのクロック入力として、図５のＤ４
の出力で発生された信号ＳＴＯＰＣＫを受ける。また、
マルチプレクサ３６はＡＮＤゲート２０４を有し、該Ａ
ＮＤゲートは、入力として、インバータ２０２を介して
のＳＬＥＥＰ信号の変換バージョンと、制御レジスタ１
８のホストストップクロックレジスタから供給されるＨ
ＳＴＰＣＬＫ信号と、ＩＤＬＥ信号と、コントローラ１
０のリセット制御論理回路からインバータ２０６を介し
てのＲＳＴＯＵＴ信号とを受ける。マルチプレクサ１９
０は、セレクト信号として、ＡＮＤゲート２１０から受
けた信号ＳＴＰＣＫＢと、図７のフリップフロップＤ２
２により供給される信号ＫＣＫＳＥＬとを有する。これ
らの信号は、図３に関連して説明した処理に従って、リ
ングオッシレータクロックＣＫＲＩＮＧまたはマイクロ
プロセッサ２０に供給される主システムクロックのうち
の所定のクロックのいずれかを選択するのに使用され
る。
ト２００を有し、該ＡＮＤゲートは、入力として、図６
の回路からの上記ＣＬＲＳＬＰＢ信号および図７からの
ＲＳＴＢ信号を受ける。ＡＮＤゲート２００の出力はＤ
形フリップフロップＤ３０をリセットし、該フリップフ
ロップＤ３０は、そのクロック入力として、図５のＤ４
の出力で発生された信号ＳＴＯＰＣＫを受ける。また、
マルチプレクサ３６はＡＮＤゲート２０４を有し、該Ａ
ＮＤゲートは、入力として、インバータ２０２を介して
のＳＬＥＥＰ信号の変換バージョンと、制御レジスタ１
８のホストストップクロックレジスタから供給されるＨ
ＳＴＰＣＬＫ信号と、ＩＤＬＥ信号と、コントローラ１
０のリセット制御論理回路からインバータ２０６を介し
てのＲＳＴＯＵＴ信号とを受ける。マルチプレクサ１９
０は、セレクト信号として、ＡＮＤゲート２１０から受
けた信号ＳＴＰＣＫＢと、図７のフリップフロップＤ２
２により供給される信号ＫＣＫＳＥＬとを有する。これ
らの信号は、図３に関連して説明した処理に従って、リ
ングオッシレータクロックＣＫＲＩＮＧまたはマイクロ
プロセッサ２０に供給される主システムクロックのうち
の所定のクロックのいずれかを選択するのに使用され
る。
【００３０】本発明による電力管理回路には、上記機能
以外の電力管理機能を付与できる。本発明に関連して使
用するのに適した多数の例示電力管理機能が、「コンピ
ュータシステムにおける電力管理事象を発生させる方法
および装置（Process and Apparatus for Generating P
ower Management Events in a Computer System)」とい
う名称に係るJeffrey C. Dunnihoo の米国特許出願第０
８／５４１，６４２号、および「論理完全性保護ができ
る電源切換え方法および装置（Method and Apparatus f
or Power Supply Switching with Logic Integrity Pro
tection)」という名称に係るJay D. Popper およびRich
ard E. Wahler の米国特許出願第０８／６８５，３７８
号（これらの両米国特許出願は本件出願人に譲渡されて
おり、本願に援用する）に記載されている。
以外の電力管理機能を付与できる。本発明に関連して使
用するのに適した多数の例示電力管理機能が、「コンピ
ュータシステムにおける電力管理事象を発生させる方法
および装置（Process and Apparatus for Generating P
ower Management Events in a Computer System)」とい
う名称に係るJeffrey C. Dunnihoo の米国特許出願第０
８／５４１，６４２号、および「論理完全性保護ができ
る電源切換え方法および装置（Method and Apparatus f
or Power Supply Switching with Logic Integrity Pro
tection)」という名称に係るJay D. Popper およびRich
ard E. Wahler の米国特許出願第０８／６８５，３７８
号（これらの両米国特許出願は本件出願人に譲渡されて
おり、本願に援用する）に記載されている。
【００３１】以上の開示は本発明の単なる例示であると
理解すべきである。当業者には、特許請求の範囲内での
種々の変更は明らかであろう。
理解すべきである。当業者には、特許請求の範囲内での
種々の変更は明らかであろう。
【００３２】
【発明の効果】以上説明したように、多機能コントロー
ラ並びに他のマイクロプロセッサベース形集積回路での
使用に適した電力管理技術を提供することができる。
ラ並びに他のマイクロプロセッサベース形集積回路での
使用に適した電力管理技術を提供することができる。
【図１】本発明の多機能コントローラおよび外部中央処
理装置（ＣＰＵ）とのインターフェースを例示するブロ
ック図である。
理装置（ＣＰＵ）とのインターフェースを例示するブロ
ック図である。
【図２】本発明による図１の電力管理回路をより詳細に
示すブロック図である。
示すブロック図である。
【図３】本発明による電力管理作動を例示するフローチ
ャートである。
ャートである。
【図４】図２の電力管理回路での使用に適したリングオ
ッシレータを例示する概略図である。
ッシレータを例示する概略図である。
【図５】図２の電力制御論理回路の一例示実施形態を示
す概略図である。
す概略図である。
【図６】図２の電力制御論理回路の他の例示実施形態を
示す概略図である。
示す概略図である。
【図７】図２の電力制御論理回路の更に別の例示実施形
態を示す概略図である。
態を示す概略図である。
【図８】図２の電力管理回路での使用に適したクロック
マルチプレクサ回路を例示する概略図である。
マルチプレクサ回路を例示する概略図である。
【符号の説明】 １０ 多機能コントローラ １２ ホストインターフェース １４ ホストＣＰＵ １８ 制御レジスタ ２０ 埋込形マイクロプロセッサ ２２ 構成レジスタ ２４ メールボックスレジスタ ２６ リアルタイムクロック（ＲＴＣ）回路 ３０ 電力管理回路 ３２ 電力制御論理回路 ３４ リングオッシレータ ３６ クロックマルチプレクサ
Claims (21)
- 【請求項１】マイクロプロセッサを備えた多機能コント
ローラを有する電子システムの電源を制御する電力管理
方法において、 スリープモード進入表示を検出するステップと、 スリープモード進入表示に応答して、マイクロプロセッ
サのクロック入力を、第１クロックソースから第２クロ
ックソースに切り換えるステップと、 第１所定遅延の経過後に第１クロックソースをターンオ
フするステップと、 を有することを特徴とする電力管理方法。 - 【請求項２】第２所定遅延後に第２クロックソースをタ
ーンオフするステップを更に有することを特徴とする請
求項１に記載の電力管理方法。 - 【請求項３】前記第１クロックソースが、スリープモー
ド表示の検出前に通常の作動条件下で使用されるクロッ
ク信号を発生することを特徴とする請求項１に記載の電
力管理方法。 - 【請求項４】前記第２クロックソースがリングオッシレ
ータを備えていることを特徴とする請求項１に記載の電
力管理方法。 - 【請求項５】前記第２クロックソースが、第１クロック
信号により発生される出力クロック信号の周波数より低
い周波数の出力クロック信号を発生することを特徴とす
る請求項４に記載の電力管理方法。 - 【請求項６】前記スリープモード進入表示を検出するス
テップが、電子システムのホスト中央処理装置により発
生されるスリープモード進入コマンドを検出するステッ
プを有することを特徴とする請求項１に記載の電力管理
方法。 - 【請求項７】前記スリープモード進入表示を検出するス
テップは、マイクロプロセッサが、所定時間１つ以上の
システムアクティビティが存在しないことを検出するス
テップを更に有することを特徴とする請求項１に記載の
電力管理方法。 - 【請求項８】ウェークアップ事象表示を検出するステッ
プと、 第２クロックソースをターンオンするステップと、 第３所定遅延後に、第２クロックソースの出力をマイク
ロプロセッサのクロック入力に供給するステップと、 を更に有することを特徴とする請求項１に記載の電力管
理方法。 - 【請求項９】前記ウェークアップ事象表示の検出後に、
マイクロプロセッサへの割込みを発生させるステップを
更に有することを特徴とする請求項８に記載の電力管理
方法。 - 【請求項１０】システムの電源をターンオンするステッ
プと、 マイクロプロセッサのクロック入力を、第２クロックソ
ースから第１クロックソースに切り換えるステップとを
更に有することを特徴とする請求項８に記載の電力管理
方法。 - 【請求項１１】第１クロックソースから供給される第１
クロック信号で通常作動するマイクロプロセッサを備え
た多機能コントローラを有する電子システムの電源を制
御するための電力管理装置において、 第２クロック信号に対応する出力をもつ第２クロックソ
ースと、 マイクロプロセッサからのスリープモード進入表示を受
けるように接続された入力をもつ電力制御論理回路と、 第１クロックソースの出力に接続された第１信号出力
と、第２クロックソースの出力に接続された第２信号出
力と、電力制御論理回路の出力に接続されたセレクト信
号入力と、第１および第２クロック信号のうちの選択さ
れたクロック信号に対応する出力とを備えたクロックマ
ルチプレクサと、を有し、 該クロックマルチプレクサは、スリープモード進入表示
に応答して、マイクロプロセッサのクロック入力を、第
１クロック信号から第２クロック信号に切り換えるべく
応答することを特徴とする電力管理装置。 - 【請求項１２】前記電力制御論理回路は、第１所定遅延
の経過後に、第１クロックソースをターンオフすべく作
動することを特徴とする請求項１１に記載の電力管理装
置。 - 【請求項１３】前記電力制御論理回路は、第２所定遅延
の経過後に、第２クロックソースをターンオフすべく作
動することを特徴とする請求項１１に記載の電力管理装
置。 - 【請求項１４】前記第２クロックソースはリングオッシ
レータを備えていることを特徴とする請求項１１に記載
の電力管理装置。 - 【請求項１５】前記第２クロックソースが、第１クロッ
ク信号より低い周波数で第２クロック信号を発生するこ
とを特徴とする請求項１４に記載の電力管理装置。 - 【請求項１６】前記スリープモード進入表示が、電子シ
ステムのホスト中央処理装置により発生されるスリープ
モード進入コマンドからなることを特徴とする請求項１
４に記載の電力管理装置。 - 【請求項１７】前記スリープモード進入表示は、所定時
間１つ以上のシステムアクティビティが存在しないこと
を表示する信号からなることを特徴とする請求項１４に
記載の電力管理装置。 - 【請求項１８】前記マイクロプロセッサが、更に、ウェ
ークアップ事象表示を検出すべく作動することを特徴と
する請求項１４に記載の電力管理装置。 - 【請求項１９】前記マイクロプロセッサが、更に、ウェ
ークアップ事象に応答して第２クロックソースをターン
オンすべく作動し、 前記クロックマルチプレクサは、第３所定遅延の後に、
第２クロックソースの出力をマイクロプロセッサのクロ
ック入力に供給すべく作動することを特徴とする請求項
１８に記載の電力管理装置。 - 【請求項２０】前記ウェークアップ事象表示が、マイク
ロプロセッサへの割込みからなることを特徴とする請求
項１８に記載の装置。 - 【請求項２１】前記マイクロプロセッサがシステムの電
源をターンオンすべく作動し、前記クロックマルチプレ
クサは、更に、マイクロプロセッサのクロック入力を、
第２クロックソースから第１クロックソースに切り換え
るべく作動することを特徴とする請求項１８に記載の電
力管理装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/685,378 US5848281A (en) | 1996-07-23 | 1996-07-23 | Method and apparatus for powder management in a multifunction controller with an embedded microprocessor |
| US08/685,378 | 1996-07-23 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10149226A true JPH10149226A (ja) | 1998-06-02 |
Family
ID=24751953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9197614A Pending JPH10149226A (ja) | 1996-07-23 | 1997-07-23 | マイクロプロセッサを備えた多機能コントローラの電力管理方法および装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5848281A (ja) |
| JP (1) | JPH10149226A (ja) |
| CA (1) | CA2210424C (ja) |
| GB (1) | GB2315578B (ja) |
| IE (1) | IE970504A1 (ja) |
| TW (1) | TW413753B (ja) |
Families Citing this family (85)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6192469B1 (en) * | 1996-09-17 | 2001-02-20 | Standard Microsystems Corporation | Relocatable code storage in an integrated circuit with an embedded microprocessor |
| US5919264A (en) * | 1997-03-03 | 1999-07-06 | Microsoft Corporation | System and method for using data structures to share a plurality of power resources among a plurality of devices |
| JPH10301661A (ja) * | 1997-04-23 | 1998-11-13 | Matsushita Electric Ind Co Ltd | クロック供給装置 |
| US5931950A (en) | 1997-06-17 | 1999-08-03 | Pc-Tel, Inc. | Wake-up-on-ring power conservation for host signal processing communication system |
| JPH11112442A (ja) * | 1997-10-08 | 1999-04-23 | Nec Corp | 無線通信端末 |
| JPH11143571A (ja) * | 1997-11-05 | 1999-05-28 | Mitsubishi Electric Corp | データ処理装置 |
| US6279048B1 (en) * | 1997-11-14 | 2001-08-21 | Lucent Technologies, Inc. | System wake-up based on joystick movement |
| US6308278B1 (en) * | 1997-12-29 | 2001-10-23 | Intel Corporation | Supplying standby voltage to memory and wakeup circuitry to wake a computer from a low power mode |
| JP3676077B2 (ja) * | 1998-03-31 | 2005-07-27 | 株式会社リコー | インターフェイス装置 |
| US6202104B1 (en) * | 1998-07-28 | 2001-03-13 | Siemens Aktiengesellschaft | Processor having a clock driven CPU with static design |
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