JPH10126174A - 高周波雑音およびインピーダンスの整合がとれた集積回路並びにその回路設計方法 - Google Patents
高周波雑音およびインピーダンスの整合がとれた集積回路並びにその回路設計方法Info
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- JPH10126174A JPH10126174A JP9264640A JP26464097A JPH10126174A JP H10126174 A JPH10126174 A JP H10126174A JP 9264640 A JP9264640 A JP 9264640A JP 26464097 A JP26464097 A JP 26464097A JP H10126174 A JPH10126174 A JP H10126174A
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- Engineering & Computer Science (AREA)
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- Microwave Amplifiers (AREA)
Abstract
(57)【要約】
【課題】 モノリシック集積回路、特にＲＦおよび無線
通信技術において高周波で使用されるシリコン集積回路
に適用して好適な雑音およびインピーダンスの整合の改
善、および、従来における制限を克服または回避するこ
と。 【解決手段】 トランジスタ−インダクタンスコイル構
造は、エミッタ接地バイポーラトランジスタまたはソー
ス接地ＭＯＳＦＥＴトランジスタよりなる第１トランジ
スタＱ1 と、選択的に付加される第２トランジスタＱ2
と、トランジスタＱ1 のエミッタ（ソース）に接続され
た第１インダクタンスコイルＬE と、トランジスタＱ1
のベース（ゲート）に接続された第２インダクタンスコ
イルＬB とで構成されている。トランジスタＱ1 のエミ
ッタ長ｌE1またはそれに対応したゲート幅Ｗg は、その
最適雑音インピーダンスの実部が一般に５０Ωであるシ
ステムの特性インピーダンスＺ0 に等しくなるように設
計される。
通信技術において高周波で使用されるシリコン集積回路
に適用して好適な雑音およびインピーダンスの整合の改
善、および、従来における制限を克服または回避するこ
と。 【解決手段】 トランジスタ−インダクタンスコイル構
造は、エミッタ接地バイポーラトランジスタまたはソー
ス接地ＭＯＳＦＥＴトランジスタよりなる第１トランジ
スタＱ1 と、選択的に付加される第２トランジスタＱ2
と、トランジスタＱ1 のエミッタ（ソース）に接続され
た第１インダクタンスコイルＬE と、トランジスタＱ1
のベース（ゲート）に接続された第２インダクタンスコ
イルＬB とで構成されている。トランジスタＱ1 のエミ
ッタ長ｌE1またはそれに対応したゲート幅Ｗg は、その
最適雑音インピーダンスの実部が一般に５０Ωであるシ
ステムの特性インピーダンスＺ0 に等しくなるように設
計される。
Description
【０００１】
【発明の属する技術分野】本発明は、高周波雑音および
インピーダンスの整合がとれた集積回路並びにその回路
設計方法に関し、特にインダクタンスコイルを用いたＲ
Ｆ回路に適したシリコン集積回路に適用して好適な技術
に関する。
インピーダンスの整合がとれた集積回路並びにその回路
設計方法に関し、特にインダクタンスコイルを用いたＲ
Ｆ回路に適したシリコン集積回路に適用して好適な技術
に関する。
【０００２】
【従来の技術】無線通信用消費者製品の開発の成功は、
高集積かつ低コストの集積回路に負っている。トランジ
スタ特性が間断なく改善されてきていることと、より高
レベルの集積化が要求されていることにより、ＲＦ回路
および無線通信回路に対してシリコン技術がますます適
用されてきている。実際に、現在のところ〜１GHz 帯の
より低速のビットレートの無線個人通信システムに対し
て、低コストのシリコンベースの集積回路が使用できる
ようになっている。
高集積かつ低コストの集積回路に負っている。トランジ
スタ特性が間断なく改善されてきていることと、より高
レベルの集積化が要求されていることにより、ＲＦ回路
および無線通信回路に対してシリコン技術がますます適
用されてきている。実際に、現在のところ〜１GHz 帯の
より低速のビットレートの無線個人通信システムに対し
て、低コストのシリコンベースの集積回路が使用できる
ようになっている。
【０００３】最近の広帯域マルチメディア通信システム
における開発は、５GHz 帯の非同期転送モード（ＡＴ
Ｍ）の無線伝送技術に基づいている。ＧａＡｓ回路はシ
リコン回路よりも数倍高価なままであるが、この周波数
帯域におけるより低コストのシリコンに基づく技術は、
ＧａＡｓに対してシリコンでは極めてより高い基板と相
互接続損失のため、制限されてきている。歴史的には、
シリコン技術ではＱ値の高いインダクタンスコイルが得
られないという欠点があった。さらに近時では、マイク
ロストリップ伝送線でできたインダクタンスコイルを用
いることにより、特性が改善されたインダクタンスコイ
ルが得られてきている。
における開発は、５GHz 帯の非同期転送モード（ＡＴ
Ｍ）の無線伝送技術に基づいている。ＧａＡｓ回路はシ
リコン回路よりも数倍高価なままであるが、この周波数
帯域におけるより低コストのシリコンに基づく技術は、
ＧａＡｓに対してシリコンでは極めてより高い基板と相
互接続損失のため、制限されてきている。歴史的には、
シリコン技術ではＱ値の高いインダクタンスコイルが得
られないという欠点があった。さらに近時では、マイク
ロストリップ伝送線でできたインダクタンスコイルを用
いることにより、特性が改善されたインダクタンスコイ
ルが得られてきている。
【０００４】それにもかかわらず、高周波回路、例えば
無線通信システム用の同調低雑音増幅器（ＬＮＡ）およ
びミキサ回路をＧａＡｓベースで設計しようと、シリコ
ンベースで設計しようと、雑音およびインピーダンスの
両方の整合を満足することが特性の改善をもたらす。雑
音および入力インピーダンスの整合はトレードオフの関
係にあり、それについてはＫ．Ｋ．Ｋｏらによる「A co
mparative study on the various monolithic low nois
e amplifier circuit topologies for RF andmicrowave
Applications」（IEEE J. Solid State Circuits vol.
31、no. 8 、1996年８月、pp. 1220-1225 ）に詳述さ
れている。
無線通信システム用の同調低雑音増幅器（ＬＮＡ）およ
びミキサ回路をＧａＡｓベースで設計しようと、シリコ
ンベースで設計しようと、雑音およびインピーダンスの
両方の整合を満足することが特性の改善をもたらす。雑
音および入力インピーダンスの整合はトレードオフの関
係にあり、それについてはＫ．Ｋ．Ｋｏらによる「A co
mparative study on the various monolithic low nois
e amplifier circuit topologies for RF andmicrowave
Applications」（IEEE J. Solid State Circuits vol.
31、no. 8 、1996年８月、pp. 1220-1225 ）に詳述さ
れている。
【０００５】このトレードオフは、一般に従来、トラン
ジスタサイズが固定された設計パラメータとしてみなさ
れ、ある標準サイズのライブラリが利用されることによ
って生じる。従って、通常、雑音整合およびインピーダ
ンス整合の一方または両方を達成するために、与えられ
たトランジスタの周囲に受動回路網が設計される。受動
回路網自体は損失および雑音指数の低減に寄与する。そ
れについては、Ｆ．ＭｃＧｒａｔｈらによる「A 1.9GHz
GaAs Chip set for the personal handyphonesystem
」（IEEE Trans. MTT Vol. 43 、pp. 1733-1744 、199
5年）、およびＡ．Ｂｒｕｎｅｌらによる「A Downconve
rter for use in a dual mode AMPS/CDMAchip set 」
（Microwave J.、pp. 20-42 、1996年２月）に詳述され
ている。
ジスタサイズが固定された設計パラメータとしてみなさ
れ、ある標準サイズのライブラリが利用されることによ
って生じる。従って、通常、雑音整合およびインピーダ
ンス整合の一方または両方を達成するために、与えられ
たトランジスタの周囲に受動回路網が設計される。受動
回路網自体は損失および雑音指数の低減に寄与する。そ
れについては、Ｆ．ＭｃＧｒａｔｈらによる「A 1.9GHz
GaAs Chip set for the personal handyphonesystem
」（IEEE Trans. MTT Vol. 43 、pp. 1733-1744 、199
5年）、およびＡ．Ｂｒｕｎｅｌらによる「A Downconve
rter for use in a dual mode AMPS/CDMAchip set 」
（Microwave J.、pp. 20-42 、1996年２月）に詳述され
ている。
【０００６】
【発明が解決しようとする課題】受動回路網を設けると
回路網がさらに複雑になるので、受動回路網における損
失は増大し、また整合回路によって集積回路の広範な領
域が占有されてしまう。例えば、上述したＫｏやＭｃＧ
ｒａｔｈやＢｒｕｎｅｌらの文献の中で検討されている
典型的な低雑音増幅器やＧａＡｓミキサ回路では、雑音
指数または入力インピーダンスの整合はいずれも次善の
水準になっている、すなわち受動整合回路は極めて複雑
であり、半導体領域の占有面積が大きくなってしまう。
回路網がさらに複雑になるので、受動回路網における損
失は増大し、また整合回路によって集積回路の広範な領
域が占有されてしまう。例えば、上述したＫｏやＭｃＧ
ｒａｔｈやＢｒｕｎｅｌらの文献の中で検討されている
典型的な低雑音増幅器やＧａＡｓミキサ回路では、雑音
指数または入力インピーダンスの整合はいずれも次善の
水準になっている、すなわち受動整合回路は極めて複雑
であり、半導体領域の占有面積が大きくなってしまう。
【０００７】高周波損失は、半絶縁性ＧａＡｓ基板と比
べて半導体シリコン基板にとって特に厳しい。他方、受
動構成部分はシリコン基板のほうがＧａＡｓ基板を用い
た場合よりも損低失であるが、現在のＧａＡｓ回路のコ
ストはシリコン回路よりも少なくとも２倍高価である。
その結果、高特性の無線通信回路を設計し得る程度にシ
リコン基板の整合損失が低減されれば、高特性の無線通
信回路はシリコンで作製され、同様のＧａＡｓ回路と比
較して著しくコストが節約される。
べて半導体シリコン基板にとって特に厳しい。他方、受
動構成部分はシリコン基板のほうがＧａＡｓ基板を用い
た場合よりも損低失であるが、現在のＧａＡｓ回路のコ
ストはシリコン回路よりも少なくとも２倍高価である。
その結果、高特性の無線通信回路を設計し得る程度にシ
リコン基板の整合損失が低減されれば、高特性の無線通
信回路はシリコンで作製され、同様のＧａＡｓ回路と比
較して著しくコストが節約される。
【０００８】本発明は、モノリシック集積回路、特にＲ
Ｆおよび無線通信技術において高周波で使用されるシリ
コン集積回路に適用して好適な雑音およびインピーダン
スの整合の改善、および上述した制限を克服または回避
する集積回路の設計方法を提供することを目的とする。
Ｆおよび無線通信技術において高周波で使用されるシリ
コン集積回路に適用して好適な雑音およびインピーダン
スの整合の改善、および上述した制限を克服または回避
する集積回路の設計方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明の１つによれば、
集積化されたトランジスタ−インダクタンスコイル構造
を含む集積回路であって、トランジスタ形状の寸法が特
性寸法を有し、該特性寸法がバイポーラトランジスタの
場合エミッタ長ｌE であり、また電界効果トランジスタ
の場合ゲート幅Ｗg であり、前記特性寸法が集積回路の
特性インピーダンスＺ0 に等しい最適雑音インピーダン
スの実部をもたらすように選択され、それによって選択
された動作周波数およびバイアス電流密度での前記トラ
ンジスタの雑音の整合をもたらすようにしているトラン
ジスタと、入力インピーダンスの実部をＺ0 に整合させ
るための第１インダクタンスコイルと、前記入力インピ
ーダンスと雑音のリアクタンスの虚部をそれぞれ相殺す
るための第２インダクタンスコイルとを備え、それによ
って雑音および入力インピーダンスを同時に整合させる
受動回路網と、を具備する集積回路が得られる。
集積化されたトランジスタ−インダクタンスコイル構造
を含む集積回路であって、トランジスタ形状の寸法が特
性寸法を有し、該特性寸法がバイポーラトランジスタの
場合エミッタ長ｌE であり、また電界効果トランジスタ
の場合ゲート幅Ｗg であり、前記特性寸法が集積回路の
特性インピーダンスＺ0 に等しい最適雑音インピーダン
スの実部をもたらすように選択され、それによって選択
された動作周波数およびバイアス電流密度での前記トラ
ンジスタの雑音の整合をもたらすようにしているトラン
ジスタと、入力インピーダンスの実部をＺ0 に整合させ
るための第１インダクタンスコイルと、前記入力インピ
ーダンスと雑音のリアクタンスの虚部をそれぞれ相殺す
るための第２インダクタンスコイルとを備え、それによ
って雑音および入力インピーダンスを同時に整合させる
受動回路網と、を具備する集積回路が得られる。
【００１０】トランジスタ形状の最適化はトランジスタ
の雑音整合をなすとともに、回路のインピーダンスおよ
び雑音の仕様を満たすのに必要な整合回路の構成素子数
を低減し、それによって回路の占有面積を著しく低減す
る。最適化されたトランジスタ−インダクタンスコイル
集積構造を含む雑音およびインピーダンスの整合がとれ
た集積回路は、遠隔通信のようなＲＦ回路および無線通
信回路の適用に対して高周波で改善された特性を有す
る。
の雑音整合をなすとともに、回路のインピーダンスおよ
び雑音の仕様を満たすのに必要な整合回路の構成素子数
を低減し、それによって回路の占有面積を著しく低減す
る。最適化されたトランジスタ−インダクタンスコイル
集積構造を含む雑音およびインピーダンスの整合がとれ
た集積回路は、遠隔通信のようなＲＦ回路および無線通
信回路の適用に対して高周波で改善された特性を有す
る。
【００１１】第１インダクタンスコイルは入力インピー
ダンスの実部を整合させるために設けられていて、ＬE
＝Ｚ0 ／ωT に略等しくされる。第２インダクタンスコ
イルは、ＬB ＝１／ω2 Ｃin−ＬE に設定することによ
って入力インピーダンスおよび雑音インピーダンスの虚
部を０Ωに整合させる。
ダンスの実部を整合させるために設けられていて、ＬE
＝Ｚ0 ／ωT に略等しくされる。第２インダクタンスコ
イルは、ＬB ＝１／ω2 Ｃin−ＬE に設定することによ
って入力インピーダンスおよび雑音インピーダンスの虚
部を０Ωに整合させる。
【００１２】通常、このシステムの特性インピーダンス
Ｚ0 は５０Ωである。
Ｚ0 は５０Ωである。
【００１３】集積回路が、エミッタ、ベースおよびコレ
クタを有し、かつエミッタ接地構成で接続されたバイポ
ーラトランジスタを含む場合には、そのエミッタの長さ
ｌEはそのトランジスタの雑音整合をもたらすように最
適化されてなり、また第１インダクタンスコイルは入力
インピーダンスＺ0 の実部を整合させるためのエミッタ
接続インダクタンスコイルＬE であり、さらに第２イン
ダクタンスコイルは入力インピーダンスおよび雑音リア
クタンスの虚部を０Ωに整合させるためのベース接続イ
ンダクタンスコイルＬB である。
クタを有し、かつエミッタ接地構成で接続されたバイポ
ーラトランジスタを含む場合には、そのエミッタの長さ
ｌEはそのトランジスタの雑音整合をもたらすように最
適化されてなり、また第１インダクタンスコイルは入力
インピーダンスＺ0 の実部を整合させるためのエミッタ
接続インダクタンスコイルＬE であり、さらに第２イン
ダクタンスコイルは入力インピーダンスおよび雑音リア
クタンスの虚部を０Ωに整合させるためのベース接続イ
ンダクタンスコイルＬB である。
【００１４】あるいは、トランジスタがゲート、ソース
およびドレインを有し、かつソース接地構成で接続され
た電界効果トランジスタでできている場合には、そのゲ
ートの幅ＷG はそのトランジスタの雑音整合をもたらす
ように最適化されてなり、また第１インダクタンスコイ
ルは入力インピーダンスＺ0 の実部を整合させるための
ソース接続インダクタンスコイルＬE であり、さらに第
２インダクタンスコイルは入力インピーダンスおよび雑
音リアクタンスの虚部を０Ωに整合させるためのゲート
接続インダクタンスコイルＬB である。
およびドレインを有し、かつソース接地構成で接続され
た電界効果トランジスタでできている場合には、そのゲ
ートの幅ＷG はそのトランジスタの雑音整合をもたらす
ように最適化されてなり、また第１インダクタンスコイ
ルは入力インピーダンスＺ0 の実部を整合させるための
ソース接続インダクタンスコイルＬE であり、さらに第
２インダクタンスコイルは入力インピーダンスおよび雑
音リアクタンスの虚部を０Ωに整合させるためのゲート
接続インダクタンスコイルＬB である。
【００１５】実際には、第２トランジスタＱ2 が入出力
バッファ用に付加され、その第２トランジスタは第１ト
ランジスタにカスケード接続されており、第２トランジ
スタＱ2 に対する第１トランジスタＱ1 のサイズ比はピ
ークｆT 電流密度および最小雑音電流密度の比によって
決められる。
バッファ用に付加され、その第２トランジスタは第１ト
ランジスタにカスケード接続されており、第２トランジ
スタＱ2 に対する第１トランジスタＱ1 のサイズ比はピ
ークｆT 電流密度および最小雑音電流密度の比によって
決められる。
【００１６】従って、本発明の他の１つによれば、集積
化されたトランジスタ−インダクタンスコイル構造を含
む集積回路であって、それぞれエミッタ、コレクタおよ
びベースを有し、カスケード接続されてなる第１および
第２のバイポーラトランジスタを具備し、該第１トラン
ジスタはエミッタ接地モードで接続され、また前記第２
トランジスタはベース接地モードで接続されており、前
記第１トランジスタはエミッタ長ｌE を有し、該エミッ
タ長ｌE は前記集積回路の特性インピーダンスＺ0 に等
しい最適雑音インピーダンスの実部をもたらすように選
定されており、それによって選択された動作周波数での
雑音整合をもたらすようにしており、前記入力インピー
ダンスの実部をＺ0 に整合させるために前記第１トラン
ジスタのエミッタに接続された第１インダクタンスコイ
ルＬE と、入力インピーダンスおよび雑音リアクタンス
の虚部をそれぞれ相殺するために前記第１トランジスタ
のベースに接続された第２インダクタンスコイルＬB と
を具備し、それによって当該回路は雑音および入力イン
ピーダンスを同時に整合させるようにした集積回路が得
られる。
化されたトランジスタ−インダクタンスコイル構造を含
む集積回路であって、それぞれエミッタ、コレクタおよ
びベースを有し、カスケード接続されてなる第１および
第２のバイポーラトランジスタを具備し、該第１トラン
ジスタはエミッタ接地モードで接続され、また前記第２
トランジスタはベース接地モードで接続されており、前
記第１トランジスタはエミッタ長ｌE を有し、該エミッ
タ長ｌE は前記集積回路の特性インピーダンスＺ0 に等
しい最適雑音インピーダンスの実部をもたらすように選
定されており、それによって選択された動作周波数での
雑音整合をもたらすようにしており、前記入力インピー
ダンスの実部をＺ0 に整合させるために前記第１トラン
ジスタのエミッタに接続された第１インダクタンスコイ
ルＬE と、入力インピーダンスおよび雑音リアクタンス
の虚部をそれぞれ相殺するために前記第１トランジスタ
のベースに接続された第２インダクタンスコイルＬB と
を具備し、それによって当該回路は雑音および入力イン
ピーダンスを同時に整合させるようにした集積回路が得
られる。
【００１７】第２トランジスタのエミッタ長ＬE2は、利
得および動作周波数を最大化するためにその遮断周波数
が最大値となるような電流密度でバイアスされるように
選択される。そのサイズ比、すなわち第１および第２の
トランジスタのエミッタ長の比は最小雑音電流密度に対
するピークｆT 電流密度の比で決められる。
得および動作周波数を最大化するためにその遮断周波数
が最大値となるような電流密度でバイアスされるように
選択される。そのサイズ比、すなわち第１および第２の
トランジスタのエミッタ長の比は最小雑音電流密度に対
するピークｆT 電流密度の比で決められる。
【００１８】トランジスタ−インダクタンスコイル構造
の設計は、まずトランジスタの最適雑音インピーダンス
の実部が所望の周波数およびコレクタ電流密度で通常５
０Ωのシステムの特性インピーダンスＺ0 に雑音整合さ
れるようにトランジスタのサイズが設計されるという新
規な設計方法に基づいている。
の設計は、まずトランジスタの最適雑音インピーダンス
の実部が所望の周波数およびコレクタ電流密度で通常５
０Ωのシステムの特性インピーダンスＺ0 に雑音整合さ
れるようにトランジスタのサイズが設計されるという新
規な設計方法に基づいている。
【００１９】トランジスタは能動デバイスであるため、
雑音整合は損失なしでかつ雑音指数の低減なしで達成さ
れる。従って、トランジスタの雑音整合の役割が受動回
路網から除去される。トランジスタの周囲の受動回路網
における損失が低減され、それゆえ、その結果生じる整
合回路は簡素になり、現状の公知の回路設計よりも低損
失となる。
雑音整合は損失なしでかつ雑音指数の低減なしで達成さ
れる。従って、トランジスタの雑音整合の役割が受動回
路網から除去される。トランジスタの周囲の受動回路網
における損失が低減され、それゆえ、その結果生じる整
合回路は簡素になり、現状の公知の回路設計よりも低損
失となる。
【００２０】雑音およびインピーダンスが整合されたト
ランジスタ構造を完成するために、２つの損失のないイ
ンダクタンスコイルのみからなる最小の受動回路網が、
可能な限り全体の雑音指数を低減させずにインピーダン
ス整合をなすように設計される。その簡素化された整合
回路は、構成素子数を減らして占有面積を縮小し、著し
くコスト低減に寄与する。
ランジスタ構造を完成するために、２つの損失のないイ
ンダクタンスコイルのみからなる最小の受動回路網が、
可能な限り全体の雑音指数を低減させずにインピーダン
ス整合をなすように設計される。その簡素化された整合
回路は、構成素子数を減らして占有面積を縮小し、著し
くコスト低減に寄与する。
【００２１】雑音およびインピーダンスの整合がとれた
トランジスタ−インダクタンスコイル構造は、高周波で
の特性が著しく改善された低雑音増幅回路およびミキサ
回路のような集積回路を構築するのに使用され得る。雑
音およびインピーダンスの整合がとれたシリコンのトラ
ンジスタ−インダクタンスコイルデバイスの、１〜１２
GHz 範囲の周波数でのＧａＡｓの特性に匹敵する特性が
得られてきている。
トランジスタ−インダクタンスコイル構造は、高周波で
の特性が著しく改善された低雑音増幅回路およびミキサ
回路のような集積回路を構築するのに使用され得る。雑
音およびインピーダンスの整合がとれたシリコンのトラ
ンジスタ−インダクタンスコイルデバイスの、１〜１２
GHz 範囲の周波数でのＧａＡｓの特性に匹敵する特性が
得られてきている。
【００２２】例えば、雑音整合されたトランジスタ−イ
ンダクタンスコイル構造は、第２インダクタンスコイル
ＬB2を介して第１トランジスタのベースに接続されてな
る、第１の入力信号を供給するための手段を具備し、ト
ランジスタのエミッタが第１インダクタンスコイルＬE
を含むエミッタ負帰還手段に接続され、出力手段は出力
信号を発生させるための第１トランジスタのコレクタに
接続されており、低雑音増幅器として動作可能な回路を
提供する。
ンダクタンスコイル構造は、第２インダクタンスコイル
ＬB2を介して第１トランジスタのベースに接続されてな
る、第１の入力信号を供給するための手段を具備し、ト
ランジスタのエミッタが第１インダクタンスコイルＬE
を含むエミッタ負帰還手段に接続され、出力手段は出力
信号を発生させるための第１トランジスタのコレクタに
接続されており、低雑音増幅器として動作可能な回路を
提供する。
【００２３】それに対応して、トランジスタ−インダク
タンスコイル構造は、第２インダクタンスコイルＬB を
介して第１トランジスタのベースに接続されてなる、第
１の入力（ＲＦ）信号を供給するための手段と、第２ト
ランジスタのベースに接続された第２ベースインダクタ
ンスコイルと、第２ベースインダクタンスコイルを介し
て第２トランジスタに接続されてなる、第２の入力（Ｌ
Ｏ）信号を供給するための手段とを具備し、トランジス
タのエミッタが第１インダクタンスコイルＬEを含むエ
ミッタ負帰還手段に接続され、第１トランジスタのコレ
クタに接続された出力手段で出力（ＩＦ）信号を発生す
るミキサ回路として動作可能な回路を提供するために使
用され得る。
タンスコイル構造は、第２インダクタンスコイルＬB を
介して第１トランジスタのベースに接続されてなる、第
１の入力（ＲＦ）信号を供給するための手段と、第２ト
ランジスタのベースに接続された第２ベースインダクタ
ンスコイルと、第２ベースインダクタンスコイルを介し
て第２トランジスタに接続されてなる、第２の入力（Ｌ
Ｏ）信号を供給するための手段とを具備し、トランジス
タのエミッタが第１インダクタンスコイルＬEを含むエ
ミッタ負帰還手段に接続され、第１トランジスタのコレ
クタに接続された出力手段で出力（ＩＦ）信号を発生す
るミキサ回路として動作可能な回路を提供するために使
用され得る。
【００２４】例えば、各トランジスタはバイポーラ接合
トランジスタ（ＢＪＴ）またはヘテロ接合バイポーラト
ランジスタ（ＨＢＴ）からなるグループから選ばれたバ
イポーラトランジスタである。あるいは、そのトランジ
スタは電界効果トランジスタ、すなわちシリコンＭＯＳ
ＦＥＴもしくはＭＥＳＦＥＴ、ＪＦＥＴおよびＨＥＭＴ
トランジスタであってもよい。
トランジスタ（ＢＪＴ）またはヘテロ接合バイポーラト
ランジスタ（ＨＢＴ）からなるグループから選ばれたバ
イポーラトランジスタである。あるいは、そのトランジ
スタは電界効果トランジスタ、すなわちシリコンＭＯＳ
ＦＥＴもしくはＭＥＳＦＥＴ、ＪＦＥＴおよびＨＥＭＴ
トランジスタであってもよい。
【００２５】従って、雑音およびインピーダンスの整合
がとれた回路は、例えばシリコン、シリコン−ゲルマニ
ウムまたはIII −Ｖ族化合物半導体で実施されてもよ
い。同時に雑音およびインピーダンスの整合をとり、そ
れによって基板損失を低減することにより、その設計方
法はシリコンベースの回路の高周波特性における著しい
改善をもたらす。
がとれた回路は、例えばシリコン、シリコン−ゲルマニ
ウムまたはIII −Ｖ族化合物半導体で実施されてもよ
い。同時に雑音およびインピーダンスの整合をとり、そ
れによって基板損失を低減することにより、その設計方
法はシリコンベースの回路の高周波特性における著しい
改善をもたらす。
【００２６】シンプルでコンパクトな集積化されたトラ
ンジスタ−インダクタンスコイル構造は、雑音およびイ
ンピーダンスが同時に整合されてなる、コスト効果が高
く、高特性で、高速のシリコン集積回路を製造すること
が、実施可能であることを実証するために使用される。
ンジスタ−インダクタンスコイル構造は、雑音およびイ
ンピーダンスが同時に整合されてなる、コスト効果が高
く、高特性で、高速のシリコン集積回路を製造すること
が、実施可能であることを実証するために使用される。
【００２７】本発明のさらに他の１つによれば、二重平
衡ミキサとして動作するための集積化されたトランジス
タ−インダクタンスコイル構造を含むシリコン集積回路
構造であって、エミッタ接地トランジスタＱ1 ，Ｑ1'か
らなる入力対と、ベース接地トランジスタＱ2 ，Ｑ2'お
よびベース接地トランジスタＱ3 ，Ｑ3'からなる２つの
差動対を含むミキシングカッドとを具備し、入力対
Ｑ1 ，Ｑ1'の各トランジスタがそれぞれのミキシングカ
ッドの前記差動対のうちの一つのエミッタに接続されて
おり、前記入力対のトランジスタＱ1 ，Ｑ1'のエミッタ
に接続された一対のエミッタインダクタンスコイルＬE
と具備し、該エミッタインダクタンスコイルＬE はエミ
ッタ負帰還手段を提供し、第１対のトランジスタＱ1 ，
Ｑ1'の一方のベースに接続されたベースインダクタンス
コイルＬB を具備し、もう一方のベースは交流的に接地
されており、前記第２インダクタンスコイルＬB を介し
て前記入力トランジスタ対のベースに接続されてなる、
差動入力（ＲＦ）信号を供給するための入力手段と、前
記ミキシングカッドの各トランジスタ対のそれぞれのベ
ースに接続されてなる、差動第２入力（ＬＯ）信号を供
給するための入力手段と、前記ミキシングカッドのトラ
ンジスタ対のコレクタに接続されてなる、差動出力ＩＦ
信号を発生するための出力手段と、を具備し、前記入力
対の各トランジスタＱ1 ，Ｑ1'はエミッタ長ｌE を有
し、該エミッタ長ｌE は集積回路の特性インピーダンス
Ｚ0 に等しい最適雑音インピーダンスの実部を提供する
ように選択されており、それによって選択された動作周
波数で当該トランジスタの雑音整合をなし、前記エミッ
タインダクタンスコイルＬE は入力インピーダンスの実
部をＺ 0 に整合させるために前記入力トランジスタのエ
ミッタに接続されており、また前記第２インダクタンス
コイルＬB は前記入力トランジスタの一つのベースに接
続されていて前記入力インピーダンスおよび雑音リアク
タンスの虚部を相殺し、それによって当該回路は雑音お
よび入力インピーダンスを同時に整合させるようにした
集積回路が得られる。
衡ミキサとして動作するための集積化されたトランジス
タ−インダクタンスコイル構造を含むシリコン集積回路
構造であって、エミッタ接地トランジスタＱ1 ，Ｑ1'か
らなる入力対と、ベース接地トランジスタＱ2 ，Ｑ2'お
よびベース接地トランジスタＱ3 ，Ｑ3'からなる２つの
差動対を含むミキシングカッドとを具備し、入力対
Ｑ1 ，Ｑ1'の各トランジスタがそれぞれのミキシングカ
ッドの前記差動対のうちの一つのエミッタに接続されて
おり、前記入力対のトランジスタＱ1 ，Ｑ1'のエミッタ
に接続された一対のエミッタインダクタンスコイルＬE
と具備し、該エミッタインダクタンスコイルＬE はエミ
ッタ負帰還手段を提供し、第１対のトランジスタＱ1 ，
Ｑ1'の一方のベースに接続されたベースインダクタンス
コイルＬB を具備し、もう一方のベースは交流的に接地
されており、前記第２インダクタンスコイルＬB を介し
て前記入力トランジスタ対のベースに接続されてなる、
差動入力（ＲＦ）信号を供給するための入力手段と、前
記ミキシングカッドの各トランジスタ対のそれぞれのベ
ースに接続されてなる、差動第２入力（ＬＯ）信号を供
給するための入力手段と、前記ミキシングカッドのトラ
ンジスタ対のコレクタに接続されてなる、差動出力ＩＦ
信号を発生するための出力手段と、を具備し、前記入力
対の各トランジスタＱ1 ，Ｑ1'はエミッタ長ｌE を有
し、該エミッタ長ｌE は集積回路の特性インピーダンス
Ｚ0 に等しい最適雑音インピーダンスの実部を提供する
ように選択されており、それによって選択された動作周
波数で当該トランジスタの雑音整合をなし、前記エミッ
タインダクタンスコイルＬE は入力インピーダンスの実
部をＺ 0 に整合させるために前記入力トランジスタのエ
ミッタに接続されており、また前記第２インダクタンス
コイルＬB は前記入力トランジスタの一つのベースに接
続されていて前記入力インピーダンスおよび雑音リアク
タンスの虚部を相殺し、それによって当該回路は雑音お
よび入力インピーダンスを同時に整合させるようにした
集積回路が得られる。
【００２８】ミキシングカッドと入力対におけるトラン
ジスタのサイズ比はピークｆT 電流密度と最小雑音電流
密度の比に基づいている。
ジスタのサイズ比はピークｆT 電流密度と最小雑音電流
密度の比に基づいている。
【００２９】都合よく、その回路は、差動ＩＦ出力間に
接続された直列ＬＣフィルターからなるＬＯリジェクト
フィルターと、入力対のエミッタに接続された交流電流
源として、前記第２のＲＦ高調波に同調される並列ＬＣ
共振器を含む。
接続された直列ＬＣフィルターからなるＬＯリジェクト
フィルターと、入力対のエミッタに接続された交流電流
源として、前記第２のＲＦ高調波に同調される並列ＬＣ
共振器を含む。
【００３０】本発明の他の１つによれば、低雑音差動増
幅器として動作するためのトランジスタ−インダクタン
スコイル構造を含むシリコン集積回路構造であって、エ
ミッタ接地トランジスタＱ1 ，Ｑ1'からなる入力対と、
カスケード接続されたベース接地トランジスタＱ2 ，Ｑ
2'からなる出力対と、前記入力対のトランジスタＱ1，
Ｑ1'のそれぞれのエミッタに接続された一対のエミッタ
インダクタンスコイルＬE と、前記入力対のトランジス
タＱ1 ，Ｑ1'のそれぞれのベースに接続された一対のベ
ースインダクタンスコイルＬB と、前記第２トランジス
タＱ2 ，Ｑ2'のコレクタに一対の出力信号を発生させる
ために、前記第２インダクタンスコイルＬB を介して前
記第１トランジスタ対のベースにそれぞれ接続されてな
る、第１の入力信号対を供給する手段と、前記入力対の
各トランジスタＱ1 ，Ｑ1'はエミッタ長ｌE を有し、該
エミッタ長ｌE は集積回路の特性インピーダンスＺ0 に
等しい最適雑音インピーダンスの実部を提供するように
選択されており、それによって選択された動作周波数で
当該トランジスタの雑音整合をなし、前記エミッタイン
ダクタンスコイルＬE は入力インピーダンスの実部をＺ
0 に整合させるために前記入力トランジスタのエミッタ
に接続されており、また前記ベースインダクタンスコイ
ルＬB は前記入力トランジスタの一つのベースに接続さ
れていて前記入力インピーダンスおよび雑音リアクタン
スの虚部を相殺し、それによって当該回路は雑音および
入力インピーダンスを同時に整合させるようにした集積
回路が得られる。
幅器として動作するためのトランジスタ−インダクタン
スコイル構造を含むシリコン集積回路構造であって、エ
ミッタ接地トランジスタＱ1 ，Ｑ1'からなる入力対と、
カスケード接続されたベース接地トランジスタＱ2 ，Ｑ
2'からなる出力対と、前記入力対のトランジスタＱ1，
Ｑ1'のそれぞれのエミッタに接続された一対のエミッタ
インダクタンスコイルＬE と、前記入力対のトランジス
タＱ1 ，Ｑ1'のそれぞれのベースに接続された一対のベ
ースインダクタンスコイルＬB と、前記第２トランジス
タＱ2 ，Ｑ2'のコレクタに一対の出力信号を発生させる
ために、前記第２インダクタンスコイルＬB を介して前
記第１トランジスタ対のベースにそれぞれ接続されてな
る、第１の入力信号対を供給する手段と、前記入力対の
各トランジスタＱ1 ，Ｑ1'はエミッタ長ｌE を有し、該
エミッタ長ｌE は集積回路の特性インピーダンスＺ0 に
等しい最適雑音インピーダンスの実部を提供するように
選択されており、それによって選択された動作周波数で
当該トランジスタの雑音整合をなし、前記エミッタイン
ダクタンスコイルＬE は入力インピーダンスの実部をＺ
0 に整合させるために前記入力トランジスタのエミッタ
に接続されており、また前記ベースインダクタンスコイ
ルＬB は前記入力トランジスタの一つのベースに接続さ
れていて前記入力インピーダンスおよび雑音リアクタン
スの虚部を相殺し、それによって当該回路は雑音および
入力インピーダンスを同時に整合させるようにした集積
回路が得られる。
【００３１】第１および第２のトランジスタ対のエミッ
タ長は、対応するシングルエンド回路における対応する
エミッタ長の二倍の大きさに特徴づけられている。
タ長は、対応するシングルエンド回路における対応する
エミッタ長の二倍の大きさに特徴づけられている。
【００３２】従って、集積化されたトランジスタ−イン
ダクタンスコイル構造は、種々の入力インピーダンスお
よび雑音の整合がとれたシンプルでコンパクトな設計の
低雑音増幅回路およびミキサ回路を提供するのに、有利
に使用され得る。特に、その回路はシリコンで実施され
てもよく、その場合にはむしろ通常はＧａＡｓ回路にお
いてのみ得られる高周波特性が得られる。これらの構造
は公知のシリコンプロセス技術によって作製されてもよ
く、また高速シリコンバイポーラまたはシリコンＭＯＳ
ＦＥＴ技術の何れで実施されてもよい。代わりに、他の
高速シリコンベースのデバイス、例えばＳｉＧｅバイポ
ーラトランジスタが使用されてもよい。
ダクタンスコイル構造は、種々の入力インピーダンスお
よび雑音の整合がとれたシンプルでコンパクトな設計の
低雑音増幅回路およびミキサ回路を提供するのに、有利
に使用され得る。特に、その回路はシリコンで実施され
てもよく、その場合にはむしろ通常はＧａＡｓ回路にお
いてのみ得られる高周波特性が得られる。これらの構造
は公知のシリコンプロセス技術によって作製されてもよ
く、また高速シリコンバイポーラまたはシリコンＭＯＳ
ＦＥＴ技術の何れで実施されてもよい。代わりに、他の
高速シリコンベースのデバイス、例えばＳｉＧｅバイポ
ーラトランジスタが使用されてもよい。
【００３３】特に、５．８GHz で動作するシリコンでで
きたモノリシックの低雑音増幅回路およびミキサ回路
は、以前はＧａＡｓベースの回路に対してのみ報告され
ていた特性でもって実施可能であることを実証してい
る。シリコンベースの回路に対するこの記録的な高周波
での改善された特性は、幾つかの要因に依存している。
きたモノリシックの低雑音増幅回路およびミキサ回路
は、以前はＧａＡｓベースの回路に対してのみ報告され
ていた特性でもって実施可能であることを実証してい
る。シリコンベースの回路に対するこの記録的な高周波
での改善された特性は、幾つかの要因に依存している。
【００３４】第１に、トランジスタのエミッタ長が設計
変更可能な寸法として扱われるという新規な設計方法が
この発明の中で与えられた。初めに、雑音整合をとるた
めにトランジスタのエミッタ長が最適化され、それによ
って整合回路が著しく簡素化される。
変更可能な寸法として扱われるという新規な設計方法が
この発明の中で与えられた。初めに、雑音整合をとるた
めにトランジスタのエミッタ長が最適化され、それによ
って整合回路が著しく簡素化される。
【００３５】第２に、高特性シリコンバイポーラ技術の
採用によって、インダクタンスコイルおよびマイクロス
トリップ伝送線において複数の金属化層を設けるという
近時の進歩した技術を利用している。後者のマイクロス
トリップ伝送線は、接地用金属として第１層目の金属を
用いることによって、基板損失を低減するという利点を
得ている。
採用によって、インダクタンスコイルおよびマイクロス
トリップ伝送線において複数の金属化層を設けるという
近時の進歩した技術を利用している。後者のマイクロス
トリップ伝送線は、接地用金属として第１層目の金属を
用いることによって、基板損失を低減するという利点を
得ている。
【００３６】その結果、基板損失を低減でき、シリコン
ベースの集積回路の特性において、高周波ＲＦ回路の適
用に対して、従来の設計に比べて極めて著しい改善を達
成することができる。
ベースの集積回路の特性において、高周波ＲＦ回路の適
用に対して、従来の設計に比べて極めて著しい改善を達
成することができる。
【００３７】ＧａＡｓおよび他の化合物半導体を用いた
実施においては基板損失はシリコンの場合よりも小さい
ので、得られる特性改善の程度はシリコンの場合よりも
小さい。しかし、その場合でも、最適な特性を得るため
にＧａＡｓおよび他のIII −Ｖ族化合物半導体を用いて
設計する際に、本構造は雑音と入力インピーダンスの整
合におけるトレードオフの関係を回避するのに有功であ
る。
実施においては基板損失はシリコンの場合よりも小さい
ので、得られる特性改善の程度はシリコンの場合よりも
小さい。しかし、その場合でも、最適な特性を得るため
にＧａＡｓおよび他のIII −Ｖ族化合物半導体を用いて
設計する際に、本構造は雑音と入力インピーダンスの整
合におけるトレードオフの関係を回避するのに有功であ
る。
【００３８】本発明の他の１つによれば、集積化された
トランジスタ−インダクタンスコイル構造を含む雑音お
よびインピーダンスが整合された集積回路を提供する方
法において、先ず、前記トランジスタの雑音インピーダ
ンスの実部が所望の周波数およびコレクタ電流密度で特
性インピーダンスＺ0 と等しくなるように前記トランジ
スタ形状の寸法を決めるステップと、つぎに、入力イン
ピーダンスの実部を整合させるための第１インダクタン
スコイルと、前記構造の雑音リアクタンスおよび入力イ
ンピーダンスを相殺する第２インダクタンスコイルを含
む最小の受動整合回路を設計するステップと、を含む方
法が得られる。
トランジスタ−インダクタンスコイル構造を含む雑音お
よびインピーダンスが整合された集積回路を提供する方
法において、先ず、前記トランジスタの雑音インピーダ
ンスの実部が所望の周波数およびコレクタ電流密度で特
性インピーダンスＺ0 と等しくなるように前記トランジ
スタ形状の寸法を決めるステップと、つぎに、入力イン
ピーダンスの実部を整合させるための第１インダクタン
スコイルと、前記構造の雑音リアクタンスおよび入力イ
ンピーダンスを相殺する第２インダクタンスコイルを含
む最小の受動整合回路を設計するステップと、を含む方
法が得られる。
【００３９】上記設計方法は、Ｉ）所望の周波数での雑
音整合を最適化する雑音整合トランジスタの設計段階、
および、II）インピーダンスおよび雑音の両方の整合を
同時に満足させる回路設計段階の２ステージで達成され
る。
音整合を最適化する雑音整合トランジスタの設計段階、
および、II）インピーダンスおよび雑音の両方の整合を
同時に満足させる回路設計段階の２ステージで達成され
る。
【００４０】すなわち、トランジスタは特性寸法を有し
ており、その特性寸法はバイポーラトランジスタの場合
エミッタ長ｌE であり、電界効果トランジスタの場合は
ゲート幅Ｗg であり、その最適雑音インピーダンスの実
部がそのシステムの特性インピーダンスＺ0 に等しくな
るように設計される。
ており、その特性寸法はバイポーラトランジスタの場合
エミッタ長ｌE であり、電界効果トランジスタの場合は
ゲート幅Ｗg であり、その最適雑音インピーダンスの実
部がそのシステムの特性インピーダンスＺ0 に等しくな
るように設計される。
【００４１】第１ステージは、近時まで文献中において
は使用されていなかった寸法変更可能モデルの利用に依
存している。実際に、本設計手法は、バイポーラトラン
ジスタに対する物理的に基礎的な寸法変更可能モデル
と、回路設計に適した正確な閉じた同時多項式の雑音パ
ラメータの等式を必要とする。
は使用されていなかった寸法変更可能モデルの利用に依
存している。実際に、本設計手法は、バイポーラトラン
ジスタに対する物理的に基礎的な寸法変更可能モデル
と、回路設計に適した正確な閉じた同時多項式の雑音パ
ラメータの等式を必要とする。
【００４２】第１および第２のインダクタンスコイルを
含む最小の受動インピーダンス整合回路の設計には、入
力インピーダンスの実部をＺ0 に整合させるためにエミ
ッタインダクタンスコイルのインダクタンスＬE を決め
るステップと、それから入力インピーダンスおよび雑音
インピーダンスの虚部を同時に０Ωに整合させるために
ベースインダクタンスコイルのインダクタンスＬB を決
めるステップとが含まれる。
含む最小の受動インピーダンス整合回路の設計には、入
力インピーダンスの実部をＺ0 に整合させるためにエミ
ッタインダクタンスコイルのインダクタンスＬE を決め
るステップと、それから入力インピーダンスおよび雑音
インピーダンスの虚部を同時に０Ωに整合させるために
ベースインダクタンスコイルのインダクタンスＬB を決
めるステップとが含まれる。
【００４３】この設計手法は、トランジスタ形状を設計
変更可能なものとして扱う独特な手法である。特に、ト
ランジスタの特性寸法、すなわちバイポーラトランジス
タのエミッタ長、または電界効果トランジスタのゲート
幅が、トランジスタの雑音整合を達成するために最適化
される。この設計方法は、トランジスタのパラメータお
よび受動整合回路の構成要素のパラメータの両方を同時
に最適化することを可能とする。
変更可能なものとして扱う独特な手法である。特に、ト
ランジスタの特性寸法、すなわちバイポーラトランジス
タのエミッタ長、または電界効果トランジスタのゲート
幅が、トランジスタの雑音整合を達成するために最適化
される。この設計方法は、トランジスタのパラメータお
よび受動整合回路の構成要素のパラメータの両方を同時
に最適化することを可能とする。
【００４４】ステージＩ、すなわち雑音が整合されたト
ランジスタを設計するステップは、以下の式（１）、
（２）に従って最適雑音電流密度ＪQ1を決めるステップ
と、最適雑音密度で前記トランジスタをバイアスさせる
ために寸法変更可能モデルを用いるシミュレーションを
実行することによって、ＲSOP （ＩE ）＝Ｚ0 すなわち
回路の特性インピーダンスとなるまでｌE を調整するス
テップと、それによってトランジスタサイズおよびバイ
アス電流を決めるステップとを含む。従って、ｌｏｇ
（ＩC ）に対するＦMIN の関係を表す曲線を用いること
により最適雑音電流密度が決められる。
ランジスタを設計するステップは、以下の式（１）、
（２）に従って最適雑音電流密度ＪQ1を決めるステップ
と、最適雑音密度で前記トランジスタをバイアスさせる
ために寸法変更可能モデルを用いるシミュレーションを
実行することによって、ＲSOP （ＩE ）＝Ｚ0 すなわち
回路の特性インピーダンスとなるまでｌE を調整するス
テップと、それによってトランジスタサイズおよびバイ
アス電流を決めるステップとを含む。従って、ｌｏｇ
（ＩC ）に対するＦMIN の関係を表す曲線を用いること
により最適雑音電流密度が決められる。
【００４５】
【数３】
【００４６】
【数４】
【００４７】好ましくは、本設計は、ＨＳＰＩＣＥTMの
ような市販の入手可能な設計ツールを用いて行われる。
寸法変更可能モデルを用いることにより、標準的な設計
ツールを用いてトランジスタの雑音およびインピーダン
スパラメータ並びに受動構成要素を決めるための分析的
な式が得られる。
ような市販の入手可能な設計ツールを用いて行われる。
寸法変更可能モデルを用いることにより、標準的な設計
ツールを用いてトランジスタの雑音およびインピーダン
スパラメータ並びに受動構成要素を決めるための分析的
な式が得られる。
【００４８】これらの等式は必要な設計パラメータを導
出するためのＨＳＰＩＣＥに対する特別注文の入力デッ
キを開発するのに使用された。バイポーラトランジスタ
またはＭＯＳＦＥＴに対するＨＳＰＩＣＥ用に開発され
た入力デッキの見本は、それぞれ付属資料ＡおよびＢに
含まれている。その代わりに、前記等式を解くために適
切に特別注文されたデッキを他の設計ツールのために作
製してもよい。従って、市販の入手可能または特別注文
の設計ツールを用いて、最適化された特性を容易に得る
ことができる。
出するためのＨＳＰＩＣＥに対する特別注文の入力デッ
キを開発するのに使用された。バイポーラトランジスタ
またはＭＯＳＦＥＴに対するＨＳＰＩＣＥ用に開発され
た入力デッキの見本は、それぞれ付属資料ＡおよびＢに
含まれている。その代わりに、前記等式を解くために適
切に特別注文されたデッキを他の設計ツールのために作
製してもよい。従って、市販の入手可能または特別注文
の設計ツールを用いて、最適化された特性を容易に得る
ことができる。
【００４９】従って、集積回路の最適化された雑音およ
びインピーダンスの整合は、雑音が最適化されたトラン
ジスタとインピーダンス整合のために最小のインダクタ
ンスコイル網とをもたらす２ステージの設計手法により
なされた簡素な設計の集積回路で達成される。簡素なト
ランジスタ−インダクタンスコイル構造は、シリコンで
実施され、雑音とインピーダンスが同時に整合された。
都合よく、この構造は、以前はIII - Ｖ族化合物ベース
の技術で実施されていたＬＮＡや二重平衡ミキサ回路に
対してのみ報告されていたような高周波特性を具えた低
雑音増幅回路およびミキサ回路をシリコンで実施するた
めに使用される。
びインピーダンスの整合は、雑音が最適化されたトラン
ジスタとインピーダンス整合のために最小のインダクタ
ンスコイル網とをもたらす２ステージの設計手法により
なされた簡素な設計の集積回路で達成される。簡素なト
ランジスタ−インダクタンスコイル構造は、シリコンで
実施され、雑音とインピーダンスが同時に整合された。
都合よく、この構造は、以前はIII - Ｖ族化合物ベース
の技術で実施されていたＬＮＡや二重平衡ミキサ回路に
対してのみ報告されていたような高周波特性を具えた低
雑音増幅回路およびミキサ回路をシリコンで実施するた
めに使用される。
【００５０】
【発明の実施の形態】以下に、本発明に係る高周波雑音
およびインピーダンスの整合がとれた集積回路並びにそ
の回路設計方法の実施の形態について図１〜図２３を参
照しつつ詳細に説明する。
およびインピーダンスの整合がとれた集積回路並びにそ
の回路設計方法の実施の形態について図１〜図２３を参
照しつつ詳細に説明する。
【００５１】図１は、本発明の実施の形態１によるトラ
ンジスタ−インダクタンスコイル構造を含むモノリシッ
クシリコン集積回路の一部の回路図、図２は本発明の実
施の形態２によるトランジスタ−インダクタンスコイル
構造を含むモノリシックシリコン集積回路の一部の回路
図、図３は本発明の実施の形態３によるトランジスタ−
インダクタンスコイル構造を含むモノリシックシリコン
集積回路の一部の回路図、図４〜図８は実施の形態１の
トランジスタ−インダクタンスコイル構造に対する設計
の流れにおける一連の段階を表している。
ンジスタ−インダクタンスコイル構造を含むモノリシッ
クシリコン集積回路の一部の回路図、図２は本発明の実
施の形態２によるトランジスタ−インダクタンスコイル
構造を含むモノリシックシリコン集積回路の一部の回路
図、図３は本発明の実施の形態３によるトランジスタ−
インダクタンスコイル構造を含むモノリシックシリコン
集積回路の一部の回路図、図４〜図８は実施の形態１の
トランジスタ−インダクタンスコイル構造に対する設計
の流れにおける一連の段階を表している。
【００５２】すなわち、図４はトランジスタのコレクタ
電流ＩC に対する雑音パラメータＦ MIN およびトランジ
スタパラメータｆT ，ｆMAX の依存性を示すグラフであ
り、このグラフより、与えられたトランジスタの形状ｌ
E ＞＞ＷE およびバイアス電圧ＶCEに対して、所望の周
波数ωT での最適なノイズ電流密度ＪC が得られる。
電流ＩC に対する雑音パラメータＦ MIN およびトランジ
スタパラメータｆT ，ｆMAX の依存性を示すグラフであ
り、このグラフより、与えられたトランジスタの形状ｌ
E ＞＞ＷE およびバイアス電圧ＶCEに対して、所望の周
波数ωT での最適なノイズ電流密度ＪC が得られる。
【００５３】図５はエミッタ長ｌE を雑音パラメータＦ
MIN ，Ｆ50および最適ソースインピーダンスＲSOP の関
数として示すグラフであり、トランジスタの雑音整合を
実現するために、このグラフよりエミッタ長が調節され
てＲSOP （ｌE ）が通常５０Ωのシステムの特性インピ
ーダンスＺ0 に等しくなるようにされる。
MIN ，Ｆ50および最適ソースインピーダンスＲSOP の関
数として示すグラフであり、トランジスタの雑音整合を
実現するために、このグラフよりエミッタ長が調節され
てＲSOP （ｌE ）が通常５０Ωのシステムの特性インピ
ーダンスＺ0 に等しくなるようにされる。
【００５４】図６はトランジスタの最終設計段階におい
てスミスチャートにプロットされたトランジスタの最適
雑音インピーダンスを示すスミスインピーダンスチャー
トであり、図７は低雑音回路設計の流れの、入力インピ
ーダンスの実部をＺ0 に整合させるためにエミッタイン
ダクタンスコイルＬE を付加した段階を示しており、図
８は低雑音回路設計の流れの、入力インピーダンスおよ
び雑音インピーダンスの虚部を０に整合させるためにエ
ミッタインダクタンスコイルＬE を付加した段階を示し
ている。
てスミスチャートにプロットされたトランジスタの最適
雑音インピーダンスを示すスミスインピーダンスチャー
トであり、図７は低雑音回路設計の流れの、入力インピ
ーダンスの実部をＺ0 に整合させるためにエミッタイン
ダクタンスコイルＬE を付加した段階を示しており、図
８は低雑音回路設計の流れの、入力インピーダンスおよ
び雑音インピーダンスの虚部を０に整合させるためにエ
ミッタインダクタンスコイルＬE を付加した段階を示し
ている。
【００５５】図９は本発明の実施の形態４によるＬＮＡ
（コア）回路の回路図であり、図１０は本発明の実施の
形態５による二重平衡ミキサ（コア）回路の回路図であ
り、図１１は実施の形態４の低雑音増幅器に対する変換
利得並びに入力および出力の反射損失の測定値を示すグ
ラフであり、図１２は実施の形態５のミキサ回路に対す
る変換利得および入力反射損失の測定値を示すグラフで
あり、図１３は雑音およびインピーダンスが５．８GHz
に整合された低雑音増幅回路の周波数に対する雑音指数
ＦMIN の測定結果を示すグラフである。
（コア）回路の回路図であり、図１０は本発明の実施の
形態５による二重平衡ミキサ（コア）回路の回路図であ
り、図１１は実施の形態４の低雑音増幅器に対する変換
利得並びに入力および出力の反射損失の測定値を示すグ
ラフであり、図１２は実施の形態５のミキサ回路に対す
る変換利得および入力反射損失の測定値を示すグラフで
あり、図１３は雑音およびインピーダンスが５．８GHz
に整合された低雑音増幅回路の周波数に対する雑音指数
ＦMIN の測定結果を示すグラフである。
【００５６】図１４は実施の形態４の低雑音増幅回路の
概略を示すレイアウト図であり、図１５は図１４の回路
レイアウトの縮小した縮尺での顕微鏡写真であり、図１
６は実施の形態５のミキサ回路の概略を示すレイアウト
図であり、図１７は図１６の回路レイアウトの縮小した
縮尺での顕微鏡写真であり、図１８は寸法変更可能モデ
ルを用いて利得帯域幅および入力インピーダンスが最適
化されたダーリントン増幅器（８GHz での利得１６dB）
の概略を示すレイアウト図であり、図１９は図１８の回
路レイアウトの縮小した縮尺での顕微鏡写真である。
概略を示すレイアウト図であり、図１５は図１４の回路
レイアウトの縮小した縮尺での顕微鏡写真であり、図１
６は実施の形態５のミキサ回路の概略を示すレイアウト
図であり、図１７は図１６の回路レイアウトの縮小した
縮尺での顕微鏡写真であり、図１８は寸法変更可能モデ
ルを用いて利得帯域幅および入力インピーダンスが最適
化されたダーリントン増幅器（８GHz での利得１６dB）
の概略を示すレイアウト図であり、図１９は図１８の回
路レイアウトの縮小した縮尺での顕微鏡写真である。
【００５７】図２０は寸法変更可能モデルを用いてノイ
ズおよびインピーダンスが最適化されたダーリントン増
幅器（１４GHz での利得８dB）の概略を示すレイアウト
図であり、図２１は図２０の回路レイアウトの縮小した
縮尺での顕微鏡写真であり、図２２は帯域幅１２．６GH
z のシリコン製のダーリントン増幅器の利得および入力
反射損失の測定結果を示すグラフであり、図２３は帯域
幅１２．６GHz のダーリントン増幅器の利得および群遅
延リプルの測定結果を示すグラフである。
ズおよびインピーダンスが最適化されたダーリントン増
幅器（１４GHz での利得８dB）の概略を示すレイアウト
図であり、図２１は図２０の回路レイアウトの縮小した
縮尺での顕微鏡写真であり、図２２は帯域幅１２．６GH
z のシリコン製のダーリントン増幅器の利得および入力
反射損失の測定結果を示すグラフであり、図２３は帯域
幅１２．６GHz のダーリントン増幅器の利得および群遅
延リプルの測定結果を示すグラフである。
【００５８】図１には本発明の実施の形態１による集積
化されたトランジスタ−インダクタンスコイル構造１２
を含むモノリシックシリコン集積回路１０の一部が概略
的に示されている。
化されたトランジスタ−インダクタンスコイル構造１２
を含むモノリシックシリコン集積回路１０の一部が概略
的に示されている。
【００５９】シリコン集積回路１０は、低雑音増幅用の
エミッタ接地バイポーラトランジスタＱ1 よりなる第１
トランジスタ１４、および入出力バッファ用のベース接
地トランジスタＱ2 よりなる第２トランジスタ１６を備
えていて、この２つのトランジスタはカスケード接続さ
れており、第１トランジスタＱ1 のエミッタ２０に第１
インダクタンスコイル１８ＬE が接続され、また第１ト
ランジスタＱ1 のベース２４に第２インダクタンスコイ
ル２２ＬB が接続されている。
エミッタ接地バイポーラトランジスタＱ1 よりなる第１
トランジスタ１４、および入出力バッファ用のベース接
地トランジスタＱ2 よりなる第２トランジスタ１６を備
えていて、この２つのトランジスタはカスケード接続さ
れており、第１トランジスタＱ1 のエミッタ２０に第１
インダクタンスコイル１８ＬE が接続され、また第１ト
ランジスタＱ1 のベース２４に第２インダクタンスコイ
ル２２ＬB が接続されている。
【００６０】このトランジスタ−インダクタンスコイル
構造１２の雑音およびインピーダンス整合は、第１トラ
ンジスタ１４が特定の形状、特に所望の動作周波数およ
びコレクタ電流密度における最適な雑音インピーダンス
の実部がシステムすなわち集積回路の特性インピーダン
スＺ0 に等しくなるような特定のエミッタ長ｌE を有す
るように設計することによって実現される。一旦雑音整
合をなすようにトランジスタ形状が決定されると、整合
回路の設計は２つのインダクタンスコイルのみを用いた
極めて簡素な受動整合回路を付加するように縮小され
る。
構造１２の雑音およびインピーダンス整合は、第１トラ
ンジスタ１４が特定の形状、特に所望の動作周波数およ
びコレクタ電流密度における最適な雑音インピーダンス
の実部がシステムすなわち集積回路の特性インピーダン
スＺ0 に等しくなるような特定のエミッタ長ｌE を有す
るように設計することによって実現される。一旦雑音整
合をなすようにトランジスタ形状が決定されると、整合
回路の設計は２つのインダクタンスコイルのみを用いた
極めて簡素な受動整合回路を付加するように縮小され
る。
【００６１】第１インダクタンスコイル１８ＬE は入力
インピーダンスの実部を整合させ、また第２インダクタ
ンスコイル２２ＬB はこの構造の雑音のリアクタンスお
よび入力インピーダンスのリアクタンスを相殺する。特
にそのインダクタンス値は、ＬE ＝Ｚ0 ／ωT およびＬ
B ＝１／ω2 Ｃin−ＬE に決定される。
インピーダンスの実部を整合させ、また第２インダクタ
ンスコイル２２ＬB はこの構造の雑音のリアクタンスお
よび入力インピーダンスのリアクタンスを相殺する。特
にそのインダクタンス値は、ＬE ＝Ｚ0 ／ωT およびＬ
B ＝１／ω2 Ｃin−ＬE に決定される。
【００６２】第１および第２トランジスタのエミッタ長
のサイズ比は、最小雑音電流密度に対するｆT 電流密度
の比によって決定される。図１に示す回路ではその比は
１に対して８であり、その値は技術に依存する。
のサイズ比は、最小雑音電流密度に対するｆT 電流密度
の比によって決定される。図１に示す回路ではその比は
１に対して８であり、その値は技術に依存する。
【００６３】従って、集積化されたトランジスタ−イン
ダクタンスコイル構造は、所望の動作周波数にて雑音整
合をなすように設計されたエミッタ長ｌE のトランジス
タＱ 1 とその回路のインピーダンス整合をなすための適
切な値の２つのインダクタンスコイルＬE ，ＬB からな
る簡素化された整合回路とを含み、雑音とインピーダン
スとが同時に整合された回路を提供する。この構造は、
特に無線通信およびＲＦ回路の適用に好適なシリコンベ
ースの回路の特性を最適化するのに都合がよい。
ダクタンスコイル構造は、所望の動作周波数にて雑音整
合をなすように設計されたエミッタ長ｌE のトランジス
タＱ 1 とその回路のインピーダンス整合をなすための適
切な値の２つのインダクタンスコイルＬE ，ＬB からな
る簡素化された整合回路とを含み、雑音とインピーダン
スとが同時に整合された回路を提供する。この構造は、
特に無線通信およびＲＦ回路の適用に好適なシリコンベ
ースの回路の特性を最適化するのに都合がよい。
【００６４】トランジスタ−インダクタンスコイル構造
の設計は、ある設計方法、すなわち以下に詳細に説明す
る本発明の他の１つによる集積回路の設計方法に基づい
ている。その設計方法では、トランジスタの形状は設計
により決定される、すなわちトランジスタの形状は固定
設計パラメータではなくむしろ可変設計パラメータであ
るとみなされる。
の設計は、ある設計方法、すなわち以下に詳細に説明す
る本発明の他の１つによる集積回路の設計方法に基づい
ている。その設計方法では、トランジスタの形状は設計
により決定される、すなわちトランジスタの形状は固定
設計パラメータではなくむしろ可変設計パラメータであ
るとみなされる。
【００６５】すなわち、バイポーラトランジスタのエミ
ッタ長、またはそれに対応する電界効果トランジスタ
（ＦＥＴ）のゲート幅は、そのトランジスタが所望の動
作周波数において通常５０Ωであるシステムの特性イン
ピーダンスに雑音整合されるように調整され、その結果
トランジスタの周囲の受動回路網における損失が最小化
される。トランジスタは能動デバイスであるため、雑音
整合は損失なしでまた雑音指数の低減なしで達成され
る。従って、雑音整合の役割が受動回路網から除去され
る。それゆえ、その結果生じる整合回路は簡素になり、
現状の公知の回路設計よりも低損失となる。
ッタ長、またはそれに対応する電界効果トランジスタ
（ＦＥＴ）のゲート幅は、そのトランジスタが所望の動
作周波数において通常５０Ωであるシステムの特性イン
ピーダンスに雑音整合されるように調整され、その結果
トランジスタの周囲の受動回路網における損失が最小化
される。トランジスタは能動デバイスであるため、雑音
整合は損失なしでまた雑音指数の低減なしで達成され
る。従って、雑音整合の役割が受動回路網から除去され
る。それゆえ、その結果生じる整合回路は簡素になり、
現状の公知の回路設計よりも低損失となる。
【００６６】雑音およびインピーダンスが整合されたト
ランジスタ構造を完成するために、２つの損失のない集
積化されたインダクタンスコイルのみからなる最小の受
動回路網が、可能な限り全体の雑音指数を低減させずに
インピーダンス整合をなすように設計される。最小の整
合回路は、構成素子数を減らして占有面積を縮小し、そ
れゆえ著しくコスト低減に寄与する。
ランジスタ構造を完成するために、２つの損失のない集
積化されたインダクタンスコイルのみからなる最小の受
動回路網が、可能な限り全体の雑音指数を低減させずに
インピーダンス整合をなすように設計される。最小の整
合回路は、構成素子数を減らして占有面積を縮小し、そ
れゆえ著しくコスト低減に寄与する。
【００６７】その整合回路の集積化されたトランジスタ
−インダクタンスコイル構造の最適化および設計は、バ
イポーラ回路およびテクノロジー会議、１９９６年９月
３０日にて出版された文献「A scaleable high frequen
cy noise model for bipolartransistors with applica
tion to optimal transistor sizing for Low noiseamp
lifier design 」内に詳述されているように、トランジ
スタの寸法変更可能モデル（スケーラブルモデル）を利
用することによってのみ可能である。この文献は、本発
明者によって共同執筆されたものであり、この引用によ
って本明細書中に記載されたものとする。寸法変更可能
モデルからは雑音パラメータを最適雑音電流密度ＪQ1の
関数として表す分析的な式が得られる。
−インダクタンスコイル構造の最適化および設計は、バ
イポーラ回路およびテクノロジー会議、１９９６年９月
３０日にて出版された文献「A scaleable high frequen
cy noise model for bipolartransistors with applica
tion to optimal transistor sizing for Low noiseamp
lifier design 」内に詳述されているように、トランジ
スタの寸法変更可能モデル（スケーラブルモデル）を利
用することによってのみ可能である。この文献は、本発
明者によって共同執筆されたものであり、この引用によ
って本明細書中に記載されたものとする。寸法変更可能
モデルからは雑音パラメータを最適雑音電流密度ＪQ1の
関数として表す分析的な式が得られる。
【００６８】この文献の中で説明しているように、雑音
抵抗Ｒn 、最適ソースアドミタンスＹSOP および最適雑
音指数ＦMIN を散弾雑音電流源、トランジスタのＹパラ
メータ、直列エミッタ抵抗ｒE および全ベース抵抗ＲB
の関数として定義する一連の３つの等式が導出された。
雑音パラメータに依存するバイアス電流は、ＩB および
ＩC の項によって陽関数表示の同次多項式で表され、か
つまたｒB およびＹパラメータで陰関数的に表される。
これらの等式を導出するにあたっては、ベースとコレク
タの雑音電流には関連性がないと仮定している。これ
は、２つの雑音電流が異なる物理的起源により生じるた
め、妥当な簡素化である。
抵抗Ｒn 、最適ソースアドミタンスＹSOP および最適雑
音指数ＦMIN を散弾雑音電流源、トランジスタのＹパラ
メータ、直列エミッタ抵抗ｒE および全ベース抵抗ＲB
の関数として定義する一連の３つの等式が導出された。
雑音パラメータに依存するバイアス電流は、ＩB および
ＩC の項によって陽関数表示の同次多項式で表され、か
つまたｒB およびＹパラメータで陰関数的に表される。
これらの等式を導出するにあたっては、ベースとコレク
タの雑音電流には関連性がないと仮定している。これ
は、２つの雑音電流が異なる物理的起源により生じるた
め、妥当な簡素化である。
【００６９】無線通信用の設計において使用されるバイ
アス電流および周波数範囲に対して、そのモデルは以下
の既に簡素化された精密な等式に簡素化する。
アス電流および周波数範囲に対して、そのモデルは以下
の既に簡素化された精密な等式に簡素化する。
【００７０】
【数５】
【００７１】
【数６】
【００７２】
【数７】
【００７３】
【数８】
【００７４】
【数９】
【００７５】これらの等式はデバイスサイズを適合させ
るのに用いられる。通常、バイポーラトランジスタに対
しては、最適な低雑音特性および最小整合回路損失を実
現するためにエミッタ長ｌE を最適化することだけが要
求される。一旦雑音整合トランジスタが得られると、等
式（３），（５）によって決まるように２つのインダク
タンスコイルＬE ，ＬB に対して適切な値を選択するこ
とによって、インピーダンス整合は極めて簡単に達成さ
れる。
るのに用いられる。通常、バイポーラトランジスタに対
しては、最適な低雑音特性および最小整合回路損失を実
現するためにエミッタ長ｌE を最適化することだけが要
求される。一旦雑音整合トランジスタが得られると、等
式（３），（５）によって決まるように２つのインダク
タンスコイルＬE ，ＬB に対して適切な値を選択するこ
とによって、インピーダンス整合は極めて簡単に達成さ
れる。
【００７６】これらの２つのインダクタンスコイルはイ
ンピーダンス整合のために単に必要とされて用いられる
受動素子に過ぎない。この構造はコンパクトであり、ま
た最小限度のインピーダンス整合回路は、単一的に集積
化されたトランジスタ−インダクタンスコイル構造全体
の雑音指数の低減が起こり得るのを緩和するのに著しく
寄与している。
ンピーダンス整合のために単に必要とされて用いられる
受動素子に過ぎない。この構造はコンパクトであり、ま
た最小限度のインピーダンス整合回路は、単一的に集積
化されたトランジスタ−インダクタンスコイル構造全体
の雑音指数の低減が起こり得るのを緩和するのに著しく
寄与している。
【００７７】等式（１），（２）により示されるよう
に、雑音抵抗および最適雑音アドミタンスはそれぞれｌ
E およびｌE -1に比例する。βは直流の電流利得であ
り、ｎはコレクタ電流の理想的な因子であり通常ｎ＝１
である。トランジスタのＦMIN は、エミッタストライプ
の幅に対する長さの比ｌE ／ＷE が１０よりも大きくな
るようにされたエミッタ長における変化に対して不変で
ある。
に、雑音抵抗および最適雑音アドミタンスはそれぞれｌ
E およびｌE -1に比例する。βは直流の電流利得であ
り、ｎはコレクタ電流の理想的な因子であり通常ｎ＝１
である。トランジスタのＦMIN は、エミッタストライプ
の幅に対する長さの比ｌE ／ＷE が１０よりも大きくな
るようにされたエミッタ長における変化に対して不変で
ある。
【００７８】全雑音パラメータは、 ＩC （ｒE ＋ｒB ）
項を介するエミッタ幅ＷE の非線形的な関数である。物
理的に基礎的で測定可能なコンパクトなモデルを利用す
ることによって、雑音パラメータに及ぼすエミッタの幅
および長さの統計上の変化による強い影響を予測するこ
とができる。
項を介するエミッタ幅ＷE の非線形的な関数である。物
理的に基礎的で測定可能なコンパクトなモデルを利用す
ることによって、雑音パラメータに及ぼすエミッタの幅
および長さの統計上の変化による強い影響を予測するこ
とができる。
【００７９】雑音パラメータはＬＩＢＬＡのようなマイ
クロ波回路のシミュレーターのポストプロセッサから得
られるが、シミュレーターのようなＳＰＩＣＥを用いて
直接モデル化され得るのは等価雑音の電圧および電流の
みである。従って、等式（１）〜（３）に基づき１回の
シミュレーション操作においてＦMIN 、ｆT 、ｆMAX、
Ｒn およびＹSOP をＩC の関数としてコンピュータによ
り同時に計算するために、特注のＨＳＰＩＣＥの入力デ
ッキが開発された。そのＨＳＰＩＣＥで計算された雑音
パラメータは、ＬＩＢＲＡによって得られた雑音パラメ
ータに１０GHzまで０．２５dB以内で一致することがわ
かった。
クロ波回路のシミュレーターのポストプロセッサから得
られるが、シミュレーターのようなＳＰＩＣＥを用いて
直接モデル化され得るのは等価雑音の電圧および電流の
みである。従って、等式（１）〜（３）に基づき１回の
シミュレーション操作においてＦMIN 、ｆT 、ｆMAX、
Ｒn およびＹSOP をＩC の関数としてコンピュータによ
り同時に計算するために、特注のＨＳＰＩＣＥの入力デ
ッキが開発された。そのＨＳＰＩＣＥで計算された雑音
パラメータは、ＬＩＢＲＡによって得られた雑音パラメ
ータに１０GHzまで０．２５dB以内で一致することがわ
かった。
【００８０】第１トランジスタと２つのインダクタンス
コイルの組合わせに対して、最小雑音指数ＦMIN および
理想入力インピーダンス整合を有する構造に至るｌE1、
ＪQ1、ＬE およびＬB の唯一の組合わせが決まる。第２
トランジスタは任意であり省略可能であるが、実際の目
的に対しては、第２トランジスタは電力利得および動作
周波数を最大化するために含まれる。第２トランジスタ
Ｑ2 のサイズは、その遮断周波数が最大に達したときに
所定の電流密度でバイアスされるように選択される。第
２トランジスタＱ2 に対する第１トランジスタＱ1 のサ
イズ比は最小雑音電流密度に対するピークｆT 電流密度
の比に依存する。
コイルの組合わせに対して、最小雑音指数ＦMIN および
理想入力インピーダンス整合を有する構造に至るｌE1、
ＪQ1、ＬE およびＬB の唯一の組合わせが決まる。第２
トランジスタは任意であり省略可能であるが、実際の目
的に対しては、第２トランジスタは電力利得および動作
周波数を最大化するために含まれる。第２トランジスタ
Ｑ2 のサイズは、その遮断周波数が最大に達したときに
所定の電流密度でバイアスされるように選択される。第
２トランジスタＱ2 に対する第１トランジスタＱ1 のサ
イズ比は最小雑音電流密度に対するピークｆT 電流密度
の比に依存する。
【００８１】実際には、雑音およびインピーダンス整合
回路の設計は、Ｉ）雑音整合トランジスタの設計段階、
および、II）インピーダンスおよび雑音の両方の整合を
同時に満足させる回路設計段階の２ステージで達成され
る。
回路の設計は、Ｉ）雑音整合トランジスタの設計段階、
および、II）インピーダンスおよび雑音の両方の整合を
同時に満足させる回路設計段階の２ステージで達成され
る。
【００８２】上述した文献の中で詳述された寸法変更可
能モデルに基づいて、設計プロセスの第１段階には、市
販の設計ツール、すなわちＨＳＰＩＣＥを用いて、以下
に説明するように分析的な式から最適な雑音電流密度を
見い出すことが含まれる。
能モデルに基づいて、設計プロセスの第１段階には、市
販の設計ツール、すなわちＨＳＰＩＣＥを用いて、以下
に説明するように分析的な式から最適な雑音電流密度を
見い出すことが含まれる。
【００８３】上記文献の中で分析的な様式で説明されて
いる雑音パラメータの等式は、コンピュータにより同時
に最小雑音指数ＦMIN 、遮断電流ｆT 、最大発振周波数
ｆMA X 、雑音抵抗Ｒn および最適ソースアドミタンスＹ
SOP をバイポーラトランジスタのコレクタ電流ＩC の関
数として（あるいは、ＭＯＳＦＥＴトランジスタの場合
にはドレイン電流ＩD の関数として）求めるために、Ｈ
ＳＰＩＣＥシミュレータの入力デッキに入力された。バ
イポーラおよびＭＯＳＦＥＴトランジスタに対する見本
のＨＳＰＩＣＥはそれぞれ付属資料ＡおよびＢで与えら
れる。
いる雑音パラメータの等式は、コンピュータにより同時
に最小雑音指数ＦMIN 、遮断電流ｆT 、最大発振周波数
ｆMA X 、雑音抵抗Ｒn および最適ソースアドミタンスＹ
SOP をバイポーラトランジスタのコレクタ電流ＩC の関
数として（あるいは、ＭＯＳＦＥＴトランジスタの場合
にはドレイン電流ＩD の関数として）求めるために、Ｈ
ＳＰＩＣＥシミュレータの入力デッキに入力された。バ
イポーラおよびＭＯＳＦＥＴトランジスタに対する見本
のＨＳＰＩＣＥはそれぞれ付属資料ＡおよびＢで与えら
れる。
【００８４】以下に、図１に示す最適化された構造の設
計について、バイポーラトランジスタの場合を例に挙げ
て説明する。
計について、バイポーラトランジスタの場合を例に挙げ
て説明する。
【００８５】（ステージＩ）最適雑音電流密度ＪQ1は、
コレクタ電流に対するＦMIN 、ｆT 、およびｆMAXの依
存性を表すグラフである図４に示すように、ＨＳＰＩＣ
Ｅデッキを用いて等式（１）から得られる。このデータ
から、所望の動作周波数に対して最適雑音電流密度ＪQ1
が決まる。ＲSOP はエミッタ長ｌE の関数であるので、
このパラメータは、図５のグラフに示す等式（２）で表
されているように、最適ソース抵抗Ｒ SOP が最小雑音電
流密度および周波数ｆでシステムの特性インピーダンス
Ｚ0 （５０Ω）と等しくなるように調節される。
コレクタ電流に対するＦMIN 、ｆT 、およびｆMAXの依
存性を表すグラフである図４に示すように、ＨＳＰＩＣ
Ｅデッキを用いて等式（１）から得られる。このデータ
から、所望の動作周波数に対して最適雑音電流密度ＪQ1
が決まる。ＲSOP はエミッタ長ｌE の関数であるので、
このパラメータは、図５のグラフに示す等式（２）で表
されているように、最適ソース抵抗Ｒ SOP が最小雑音電
流密度および周波数ｆでシステムの特性インピーダンス
Ｚ0 （５０Ω）と等しくなるように調節される。
【００８６】これらの２つの段階によって、トランジス
タサイズ、特にｌE とバイアス電流が決まる。第１ステ
ージの最後ではトランジスタの最適雑音インピーダンス
は図６に示すスミスチャートにプロットされて示され
る。
タサイズ、特にｌE とバイアス電流が決まる。第１ステ
ージの最後ではトランジスタの最適雑音インピーダンス
は図６に示すスミスチャートにプロットされて示され
る。
【００８７】（ステージII）雑音整合したトランジスタ
の最適形状が一旦決まると、エミッタインダクタンスコ
イルＬE は図７に示すように入力インピーダンスの実部
がＺ0 に一致するように付加され、等式（３）により周
波数ｆT の関数として決められる。
の最適形状が一旦決まると、エミッタインダクタンスコ
イルＬE は図７に示すように入力インピーダンスの実部
がＺ0 に一致するように付加され、等式（３）により周
波数ｆT の関数として決められる。
【００８８】損失がない場合には、ＬE はＲSOP の値を
変化させないが、等式（４）により決められるソースリ
アクタンスＸSOP に影響を与える。最後に、図８に示す
ようにトランジスタＱ1 のベースにインダクタンスコイ
ルＬB を接続することにより、雑音と入力インピーダン
スの整合の両方が同時に満たされる。このインダクタン
スコイルはデバイスの入力キャパシタンスＣinによるリ
アクタンスを相殺するとともに、同時に増幅器の最適雑
音リアクタンスを０Ωに変化させる。ＬB は等式（５）
により決まる。
変化させないが、等式（４）により決められるソースリ
アクタンスＸSOP に影響を与える。最後に、図８に示す
ようにトランジスタＱ1 のベースにインダクタンスコイ
ルＬB を接続することにより、雑音と入力インピーダン
スの整合の両方が同時に満たされる。このインダクタン
スコイルはデバイスの入力キャパシタンスＣinによるリ
アクタンスを相殺するとともに、同時に増幅器の最適雑
音リアクタンスを０Ωに変化させる。ＬB は等式（５）
により決まる。
【００８９】本質的には、この設計方法は、トランジス
タの最適雑音インピーダンスの実部が所望の周波数およ
びコレクタ電流密度での特性インピーダンスＺ0 に等し
くなるということを保証するものである。
タの最適雑音インピーダンスの実部が所望の周波数およ
びコレクタ電流密度での特性インピーダンスＺ0 に等し
くなるということを保証するものである。
【００９０】最適な雑音および入力インピーダンスの整
合は最も簡素な整合回路で達成される。コレクタにおけ
る適切な整合回路を電力利得を最大化するために付加し
てもよい。寸法変更可能モデルによって、最適雑音整合
を達成するためにトランジスタサイズを独自に決めるこ
とが可能となる。最適なトランジスタサイズおよびバイ
アス電流は周波数が高くなるのに伴って減少する。
合は最も簡素な整合回路で達成される。コレクタにおけ
る適切な整合回路を電力利得を最大化するために付加し
てもよい。寸法変更可能モデルによって、最適雑音整合
を達成するためにトランジスタサイズを独自に決めるこ
とが可能となる。最適なトランジスタサイズおよびバイ
アス電流は周波数が高くなるのに伴って減少する。
【００９１】この設計手法は、トランジスタサイズが設
計変更可能ではあるが回路設計者によって最適化され得
ない固定パラメータであるという従来の設計とは著しく
異なる。以前は、上記文献において寸法変更可能な雑音
モデルは利用されていなかった。従来の低雑音に適した
回路設計は、時間を浪費する試行錯誤により行われてい
た。
計変更可能ではあるが回路設計者によって最適化され得
ない固定パラメータであるという従来の設計とは著しく
異なる。以前は、上記文献において寸法変更可能な雑音
モデルは利用されていなかった。従来の低雑音に適した
回路設計は、時間を浪費する試行錯誤により行われてい
た。
【００９２】エミッタインダクタンスコイルのみを有す
る単一のトランジスタテスト構造と、ベースおよびエミ
ッタインダクタンスコイルを有する単一のトランジスタ
テスト構造が、動作周波数１．９GHz 、２．４GHz およ
び５．８GHz でもって、本出願人であるＮｏｒｔｈｅｒ
ｎ Ｔｅｌｅｃｏｍのシリコンバイポーラプロセス（Ｎ
Ｔ２５）にて作製された。上述したＶｏｉｎｉｇｅｓｃ
ｕの文献の中で説明されているように、テスト構造とし
て、種々の幅や長さのエミッタを有するものやエミッタ
の形状が単一（シングル）であったり縞模様状（マルチ
ストライプ）であるものが作製された。パラメータの測
定値とＳｐｉｃｅ Ｇｕｍｍｅｌ Ｐｏｏｎモデルのパ
ラメータとは、ウェハ雑音測定エラーについて典型的な
範囲内でよく一致した。
る単一のトランジスタテスト構造と、ベースおよびエミ
ッタインダクタンスコイルを有する単一のトランジスタ
テスト構造が、動作周波数１．９GHz 、２．４GHz およ
び５．８GHz でもって、本出願人であるＮｏｒｔｈｅｒ
ｎ Ｔｅｌｅｃｏｍのシリコンバイポーラプロセス（Ｎ
Ｔ２５）にて作製された。上述したＶｏｉｎｉｇｅｓｃ
ｕの文献の中で説明されているように、テスト構造とし
て、種々の幅や長さのエミッタを有するものやエミッタ
の形状が単一（シングル）であったり縞模様状（マルチ
ストライプ）であるものが作製された。パラメータの測
定値とＳｐｉｃｅ Ｇｕｍｍｅｌ Ｐｏｏｎモデルのパ
ラメータとは、ウェハ雑音測定エラーについて典型的な
範囲内でよく一致した。
【００９３】測定データにより雑音およびインピーダン
スの整合が同時に満たされることが確認された。入力反
射損失は全試料において−１９dBよりも優れていた。シ
リコン基板上に作製されたインダクタンスコイルの有限
であるＱ値は、典型的に７〜１０の範囲内で１．４dBに
対して０．７dBまで雑音指数を低下させていた。ベース
インダクタンスコイルは、測定された全体の雑音指数に
関して０．７dBに対して０．４dBを寄与していることが
わかった。
スの整合が同時に満たされることが確認された。入力反
射損失は全試料において−１９dBよりも優れていた。シ
リコン基板上に作製されたインダクタンスコイルの有限
であるＱ値は、典型的に７〜１０の範囲内で１．４dBに
対して０．７dBまで雑音指数を低下させていた。ベース
インダクタンスコイルは、測定された全体の雑音指数に
関して０．７dBに対して０．４dBを寄与していることが
わかった。
【００９４】図２には、本発明の実施の形態２による差
動増幅器として実施可能なモノリシックシリコン集積回
路の要部４０が概略的に示されている。この回路は図１
に示すシングルエンド増幅器構造１０からなる差動平衡
回路である。従って、この回路４０は、低雑音増幅用の
エミッタ接地バイポーラトランジスタＱ1 ，Ｑ2 からな
る入力対４２，４４と、入出力バッファ用のベース接地
バイポーラトランジスタＱ3 ，Ｑ4 からなる出力対４
６，４８とを備えており、それら２対のトランジスタが
カスケード接続されている。
動増幅器として実施可能なモノリシックシリコン集積回
路の要部４０が概略的に示されている。この回路は図１
に示すシングルエンド増幅器構造１０からなる差動平衡
回路である。従って、この回路４０は、低雑音増幅用の
エミッタ接地バイポーラトランジスタＱ1 ，Ｑ2 からな
る入力対４２，４４と、入出力バッファ用のベース接地
バイポーラトランジスタＱ3 ，Ｑ4 からなる出力対４
６，４８とを備えており、それら２対のトランジスタが
カスケード接続されている。
【００９５】差動ＲＦ信号ＲＦN ，ＲＦP が供給される
入力端子は入力対のトランジスタＱ 1 ，Ｑ2 のエミッタ
に接続されており、また生成された差動出力信号ＯＵＴ
P ，ＯＵＴN は、出力対のトランジスタＱ3 ，Ｑ4 のコ
レクタに接続された出力端子から出力される。入力対の
トランジスタＱ1 ，Ｑ2 の雑音インピーダンスの実部の
整合は、適切なエミッタ長を有するトランジスタＱ1 ，
Ｑ2 を設計して所望の動作周波数およびコレクタ電流密
度での最適雑音インピーダンスの実部が特性インピーダ
ンスＺ0 に等しくなるようにすることによって、上記実
施の形態１のシングルエンド構造に対してなされた説明
内容と同じようにして達成される。
入力端子は入力対のトランジスタＱ 1 ，Ｑ2 のエミッタ
に接続されており、また生成された差動出力信号ＯＵＴ
P ，ＯＵＴN は、出力対のトランジスタＱ3 ，Ｑ4 のコ
レクタに接続された出力端子から出力される。入力対の
トランジスタＱ1 ，Ｑ2 の雑音インピーダンスの実部の
整合は、適切なエミッタ長を有するトランジスタＱ1 ，
Ｑ2 を設計して所望の動作周波数およびコレクタ電流密
度での最適雑音インピーダンスの実部が特性インピーダ
ンスＺ0 に等しくなるようにすることによって、上記実
施の形態１のシングルエンド構造に対してなされた説明
内容と同じようにして達成される。
【００９６】差動増幅段の最小雑音指数はシングルエン
ド増幅段の最小雑音指数に等しいようである。その結
果、各トランジスタのサイズ、すなわち差動増幅器の入
力対のトランジスタＱ1 ，Ｑ2 のエミッタ長ｌEDはシン
グルエンド段のエミッタ長のおおよそ２倍の大きさであ
る。それゆえ、そのエミッタ長は、図１に示す対応する
シングルエンド回路の入力トランジスタのエミッタ長を
ｌE とすると、ｌED＝２×ｌE として示される。
ド増幅段の最小雑音指数に等しいようである。その結
果、各トランジスタのサイズ、すなわち差動増幅器の入
力対のトランジスタＱ1 ，Ｑ2 のエミッタ長ｌEDはシン
グルエンド段のエミッタ長のおおよそ２倍の大きさであ
る。それゆえ、そのエミッタ長は、図１に示す対応する
シングルエンド回路の入力トランジスタのエミッタ長を
ｌE とすると、ｌED＝２×ｌE として示される。
【００９７】上記実施の形態１の構造について説明した
ように、雑音およびインピーダンス整合を完全に行うた
めに、エミッタインダクタンスコイル５０ＬE およびエ
ミッタインダクタンスコイル５２ＬE'は入力インピーダ
ンスの実部を整合させ、またベースインダクタンスコイ
ル５４ＬB およびベースインダクタンスコイル５６Ｌ B'
はこの構造の雑音リアクタンスと入力インピーダンスの
リアクタンスとを相殺する。特にそのインダクタンスの
値はＬE ＝Ｚ0 ／ωT およびＬB ＝１／ω2 Ｃ in−ＬE
となるように決められる。
ように、雑音およびインピーダンス整合を完全に行うた
めに、エミッタインダクタンスコイル５０ＬE およびエ
ミッタインダクタンスコイル５２ＬE'は入力インピーダ
ンスの実部を整合させ、またベースインダクタンスコイ
ル５４ＬB およびベースインダクタンスコイル５６Ｌ B'
はこの構造の雑音リアクタンスと入力インピーダンスの
リアクタンスとを相殺する。特にそのインダクタンスの
値はＬE ＝Ｚ0 ／ωT およびＬB ＝１／ω2 Ｃ in−ＬE
となるように決められる。
【００９８】同様に、第１および第２のトランジスタ対
のサイズ比、すなわちトランジスタＱ3 ，Ｑ4 のエミッ
タ長に対するトランジスタＱ1 ，Ｑ2 のエミッタ長は、
シングルエンド増幅器に対して決められたように、最小
雑音電流密度に対するピークｆT 電流密度の比によって
決まる。従って、トランジスタＱ3 ，Ｑ4 のエミッタ長
は、入力対のトランジスタＱ1 ，Ｑ2 のエミッタ長ｌED
の１／８、すなわち図１に示す対応するシングルエンド
回路の入力トランジスタのエミッタ長をｌE とすると、
図２に示すようにｌE ／４である。
のサイズ比、すなわちトランジスタＱ3 ，Ｑ4 のエミッ
タ長に対するトランジスタＱ1 ，Ｑ2 のエミッタ長は、
シングルエンド増幅器に対して決められたように、最小
雑音電流密度に対するピークｆT 電流密度の比によって
決まる。従って、トランジスタＱ3 ，Ｑ4 のエミッタ長
は、入力対のトランジスタＱ1 ，Ｑ2 のエミッタ長ｌED
の１／８、すなわち図１に示す対応するシングルエンド
回路の入力トランジスタのエミッタ長をｌE とすると、
図２に示すようにｌE ／４である。
【００９９】図３には、ミキサ回路として実施可能で本
発明の実施の形態３による集積化されたトランジスタ−
インダクタンスコイル構造１１０を含むモノリシックシ
リコン集積回路１００の要部が概略的に示されている。
シリコン集積回路１００は、低雑音増幅用のエミッタ接
地バイポーラトランジスタＱ1 よりなる第１トランジス
タ１１２、およびミキシング用のベース接地トランジス
タＱ2 よりなる第２トランジスタ１１４を備えていて、
この２つのトランジスタはカスケード接続されており、
第１トランジスタＱ1 のエミッタ１１８に第１インダク
タンスコイル１１６ＬE が接続され、また第１トランジ
スタＱ1 のベース１２２に第２インダクタンスコイル１
２０ＬB が接続されている。
発明の実施の形態３による集積化されたトランジスタ−
インダクタンスコイル構造１１０を含むモノリシックシ
リコン集積回路１００の要部が概略的に示されている。
シリコン集積回路１００は、低雑音増幅用のエミッタ接
地バイポーラトランジスタＱ1 よりなる第１トランジス
タ１１２、およびミキシング用のベース接地トランジス
タＱ2 よりなる第２トランジスタ１１４を備えていて、
この２つのトランジスタはカスケード接続されており、
第１トランジスタＱ1 のエミッタ１１８に第１インダク
タンスコイル１１６ＬE が接続され、また第１トランジ
スタＱ1 のベース１２２に第２インダクタンスコイル１
２０ＬB が接続されている。
【０１００】ＲＦ信号はＬB を介して第１トランジスタ
Ｑ1 のベースに連結された入力端子に供給され、またＬ
Ｏ入力信号がもう１つのベースインダクタンスコイル１
２６ＬB2を介して第２トランジスタＱ2 のベース１２４
に連結された入力端子に供給される。それゆえ、第２ト
ランジスタＱ2 のコレクタ１２８に連結された出力端子
にＩＦ出力信号が表れる。実施の形態１の低雑音増幅器
におけるように、このトランジスタ−インダクタンスコ
イル構造の雑音およびインピーダンスの整合は、第１ト
ランジスタ１１２が特定の形状、特に所望の動作周波数
およびコレクタ電流密度における最適な雑音インピーダ
ンスの実部がシステムすなわち集積回路の特性インピー
ダンスＺ0 に等しくなるような特定のエミッタ長ｌE を
有するように設計することによって実現される。
Ｑ1 のベースに連結された入力端子に供給され、またＬ
Ｏ入力信号がもう１つのベースインダクタンスコイル１
２６ＬB2を介して第２トランジスタＱ2 のベース１２４
に連結された入力端子に供給される。それゆえ、第２ト
ランジスタＱ2 のコレクタ１２８に連結された出力端子
にＩＦ出力信号が表れる。実施の形態１の低雑音増幅器
におけるように、このトランジスタ−インダクタンスコ
イル構造の雑音およびインピーダンスの整合は、第１ト
ランジスタ１１２が特定の形状、特に所望の動作周波数
およびコレクタ電流密度における最適な雑音インピーダ
ンスの実部がシステムすなわち集積回路の特性インピー
ダンスＺ0 に等しくなるような特定のエミッタ長ｌE を
有するように設計することによって実現される。
【０１０１】一旦雑音整合をなすようにトランジスタ形
状が決定されると、整合回路の設計は２つのインダクタ
ンスコイルのみを用いた極めて簡素な受動整合回路網を
付加するように縮小される。第１インダクタンスコイル
ＬE は入力インピーダンスの実部を整合させ、また第２
インダクタンスコイルＬB はこの構造の雑音のリアクタ
ンスおよび入力インピーダンスのリアクタンスを相殺す
る。特にそのインダクタンス値は、ＬE ＝Ｚ0 ／ωT お
よびＬB ＝１／ω2 Ｃin−ＬE に決定される。トランジ
スタＱ1 ，Ｑ2 のサイズ比、すなわち第１および第２ト
ランジスタのエミッタ長の比は、最小雑音電流に対する
ピークｆT 電流密度の比によって決定される。本例では
そのエミッタ長の比は８：１であり、その値は技術に依
存する。
状が決定されると、整合回路の設計は２つのインダクタ
ンスコイルのみを用いた極めて簡素な受動整合回路網を
付加するように縮小される。第１インダクタンスコイル
ＬE は入力インピーダンスの実部を整合させ、また第２
インダクタンスコイルＬB はこの構造の雑音のリアクタ
ンスおよび入力インピーダンスのリアクタンスを相殺す
る。特にそのインダクタンス値は、ＬE ＝Ｚ0 ／ωT お
よびＬB ＝１／ω2 Ｃin−ＬE に決定される。トランジ
スタＱ1 ，Ｑ2 のサイズ比、すなわち第１および第２ト
ランジスタのエミッタ長の比は、最小雑音電流に対する
ピークｆT 電流密度の比によって決定される。本例では
そのエミッタ長の比は８：１であり、その値は技術に依
存する。
【０１０２】この整合したトランジスタ−インダクタン
スコイル構造の適用により達成される特性改善を実証す
るために、５．８GHz で動作する降圧コンバータに適用
するための、二重平衡ミキサと低雑音増幅器の２つのシ
リコン集積回路が設計された。その２つの回路は、雑音
およびインピーダンスがＲＦ入力に同時に整合するよう
に設計され、本出願人であるＮｏｒｔｈｅｒｎ Ｔｅｌ
ｅｃｏｍの２５GHz シリコンバイポーラプロセス技術
（ＮＴ２５）にて、ベースのイオン打込み、ダブルポリ
シリコントランジスタ、インダクタンスコイルおよびマ
イクロストリップ伝送線を用いて作製された。
スコイル構造の適用により達成される特性改善を実証す
るために、５．８GHz で動作する降圧コンバータに適用
するための、二重平衡ミキサと低雑音増幅器の２つのシ
リコン集積回路が設計された。その２つの回路は、雑音
およびインピーダンスがＲＦ入力に同時に整合するよう
に設計され、本出願人であるＮｏｒｔｈｅｒｎ Ｔｅｌ
ｅｃｏｍの２５GHz シリコンバイポーラプロセス技術
（ＮＴ２５）にて、ベースのイオン打込み、ダブルポリ
シリコントランジスタ、インダクタンスコイルおよびマ
イクロストリップ伝送線を用いて作製された。
【０１０３】厚さ２μｍのアルミニウム製の最上部金属
層を備えた３層金属化層を設けることで、２６GHz にお
いて、６〜１０の範囲のＱ値を有するインダクタンスコ
イルとＱ値６を有する接地された金属１のマイクロスト
リップ線の作製が可能となる。トランジスタは、ＶCE＝
１Ｖでそれぞれ２４GHz および３８GHz のｆT およびｆ
MAX を有している。ＮＦMIN は通常、５．８GHz で２dB
であり、ＢＶCE0 およびＢＶCB0 はそれぞれ４．２Ｖお
よび１５Ｖである。
層を備えた３層金属化層を設けることで、２６GHz にお
いて、６〜１０の範囲のＱ値を有するインダクタンスコ
イルとＱ値６を有する接地された金属１のマイクロスト
リップ線の作製が可能となる。トランジスタは、ＶCE＝
１Ｖでそれぞれ２４GHz および３８GHz のｆT およびｆ
MAX を有している。ＮＦMIN は通常、５．８GHz で２dB
であり、ＢＶCE0 およびＢＶCB0 はそれぞれ４．２Ｖお
よび１５Ｖである。
【０１０４】図９には、本発明の実施の形態４によるシ
リコン二重平衡ミキサのコアが概略的に示されている。
この回路はＢｒｕｎｅｌの文献の中で説明されているＣ
ＤＭＡ（符号分割多重アクセス）ＧａＡｓＭＥＳＦＥＴ
ミキサアーキテクチャに基づいて開発されたものであ
り、インダクタンスコイル／コンデンサ／抵抗からなる
整合回路を結合したギルバートセルミキサを改良したも
のである。
リコン二重平衡ミキサのコアが概略的に示されている。
この回路はＢｒｕｎｅｌの文献の中で説明されているＣ
ＤＭＡ（符号分割多重アクセス）ＧａＡｓＭＥＳＦＥＴ
ミキサアーキテクチャに基づいて開発されたものであ
り、インダクタンスコイル／コンデンサ／抵抗からなる
整合回路を結合したギルバートセルミキサを改良したも
のである。
【０１０５】図９に示す回路は、雑音およびインピーダ
ンス整合のとれた、整合回路を簡素化してなるトランジ
スタ−インダクタンスコイル構造を結合している点で異
なり、上述したように、５．８GHz でのＧａＡｓに匹敵
する特性を具えたシリコンで実施することを可能として
いる。
ンス整合のとれた、整合回路を簡素化してなるトランジ
スタ−インダクタンスコイル構造を結合している点で異
なり、上述したように、５．８GHz でのＧａＡｓに匹敵
する特性を具えたシリコンで実施することを可能として
いる。
【０１０６】このミキサは、エミッタ接地トランジスタ
Ｑ1 ，Ｑ2 からなる入力対を備えており、各入力対は、
４個１組のミキシングカッドを構成するソース接地差動
対Ｑ 3 ，Ｑ4 およびソース接地差動対Ｑ5 ，Ｑ6 にそれ
ぞれ接続されている。差動ＲＦの入力端子は入力対のベ
ースに連結されており、また差動ＬＯの入力端子はミキ
シングカッドの差動対のベースに連結されていて、対を
なすミキシングカッドのコレクタに連結された出力端子
に差動ＩＦ出力信号を出力するようになっている。
Ｑ1 ，Ｑ2 からなる入力対を備えており、各入力対は、
４個１組のミキシングカッドを構成するソース接地差動
対Ｑ 3 ，Ｑ4 およびソース接地差動対Ｑ5 ，Ｑ6 にそれ
ぞれ接続されている。差動ＲＦの入力端子は入力対のベ
ースに連結されており、また差動ＬＯの入力端子はミキ
シングカッドの差動対のベースに連結されていて、対を
なすミキシングカッドのコレクタに連結された出力端子
に差動ＩＦ出力信号を出力するようになっている。
【０１０７】Ｑ1 およびＱ2 のエミッタ長は、上述した
ように、雑音インピーダンスの実部が整合し、かつ第１
および第２のインダクタンスコイルが受動整合回路をな
すように設計されている。従って、エミッタインダクタ
ンスコイルＬE ，ＬE'は入力インピーダンスの実部をＺ
0 に整合させる。ベースインダクタンスコイルＬB は入
力インピーダンスの虚部と雑音リアクタンスの虚部を相
殺する。ＲＦ入力端子の一方が交流的に接地されている
ので、単一のベースインダクタンスコイルＬBのみが必
要とされる。
ように、雑音インピーダンスの実部が整合し、かつ第１
および第２のインダクタンスコイルが受動整合回路をな
すように設計されている。従って、エミッタインダクタ
ンスコイルＬE ，ＬE'は入力インピーダンスの実部をＺ
0 に整合させる。ベースインダクタンスコイルＬB は入
力インピーダンスの虚部と雑音リアクタンスの虚部を相
殺する。ＲＦ入力端子の一方が交流的に接地されている
ので、単一のベースインダクタンスコイルＬBのみが必
要とされる。
【０１０８】また、このミキサはＬＯリジェクト、差動
ＩＦ出力端子間の直列ＬＣフィルター、および入力対の
エミッタにおける交流電流源として第２のＲＦ高調波に
同調された並列なＬＣ共振器を特徴としている。
ＩＦ出力端子間の直列ＬＣフィルター、および入力対の
エミッタにおける交流電流源として第２のＲＦ高調波に
同調された並列なＬＣ共振器を特徴としている。
【０１０９】インダクタンスコイルＬE はエミッタの負
帰還に対して従来の抵抗を置き換える。そのインダクタ
ンスコイルはＩＩＰ３と雑音指数の間のトレードオフを
大幅に緩和する。しかしながら、入力第３オーダーのイ
ンターセプト点であるＩＩＰ３はωｇm ＬE に比例し、
また理想的な入力整合に対してはＬE ＝Ｚ0 ／２πｆ T
であるので、ＩＩＰ３および入力整合は相互に関連して
ＩＩＰ３〜ωｇm Ｚ0／２πｆT となる。
帰還に対して従来の抵抗を置き換える。そのインダクタ
ンスコイルはＩＩＰ３と雑音指数の間のトレードオフを
大幅に緩和する。しかしながら、入力第３オーダーのイ
ンターセプト点であるＩＩＰ３はωｇm ＬE に比例し、
また理想的な入力整合に対してはＬE ＝Ｚ0 ／２πｆ T
であるので、ＩＩＰ３および入力整合は相互に関連して
ＩＩＰ３〜ωｇm Ｚ0／２πｆT となる。
【０１１０】必要に応じてＩＩＰ３をより一層改善する
ために、集積回路の実施においてＺ 0 が通常５０Ωから
増大され得る。
ために、集積回路の実施においてＺ 0 が通常５０Ωから
増大され得る。
【０１１１】図１０には、実施の形態５によるシリコン
低雑音増幅（ＬＮＡ）回路が示されており、この回路は
通常ＧａＡｓ回路で実施される低雑音回路と同様のアー
キテクチャを有している。この回路は、バイポーラトラ
ンジスタＱ1 およびインダクタンスコイルＬE ，ＬB か
らなる、雑音およびインピーダンスの整合が同時にとれ
たトランジスタ−インダクタンスコイル構造を結合して
いることと、実施の形態１で説明したように、動作周波
数が５．８GHz であるのに対してシリコンで実施してい
る点で異なる。
低雑音増幅（ＬＮＡ）回路が示されており、この回路は
通常ＧａＡｓ回路で実施される低雑音回路と同様のアー
キテクチャを有している。この回路は、バイポーラトラ
ンジスタＱ1 およびインダクタンスコイルＬE ，ＬB か
らなる、雑音およびインピーダンスの整合が同時にとれ
たトランジスタ−インダクタンスコイル構造を結合して
いることと、実施の形態１で説明したように、動作周波
数が５．８GHz であるのに対してシリコンで実施してい
る点で異なる。
【０１１２】図１０に示すように、第１トランジスタＱ
1 は２×０．５* ２０μｍ2 のバイポーラデバイスであ
り、最小雑音電流２．２mAでバイアスされる。これは、
完全に差動型である実施の形態４のミキサ回路とは異な
る。差動段の最小雑音指数が半分の回路の最小雑音指数
と同じであり、また最適雑音インピーダンスが２倍大き
いということが実証され得る。
1 は２×０．５* ２０μｍ2 のバイポーラデバイスであ
り、最小雑音電流２．２mAでバイアスされる。これは、
完全に差動型である実施の形態４のミキサ回路とは異な
る。差動段の最小雑音指数が半分の回路の最小雑音指数
と同じであり、また最適雑音インピーダンスが２倍大き
いということが実証され得る。
【０１１３】結果として、図９に示す二重平衡ミキサの
入力対におけるそれぞれのトランジスタのサイズは４×
０．５* ２０μｍ2 であり、バイアス電流は４mAであ
り、ＬＮＡ（図１０に示す）のトランジスタのサイズお
よびバイアス電流のおおよそ２倍である。両回路は、雑
音および入力インピーダンスが５０Ωに整合されてい
る。
入力対におけるそれぞれのトランジスタのサイズは４×
０．５* ２０μｍ2 であり、バイアス電流は４mAであ
り、ＬＮＡ（図１０に示す）のトランジスタのサイズお
よびバイアス電流のおおよそ２倍である。両回路は、雑
音および入力インピーダンスが５０Ωに整合されてい
る。
【０１１４】利得および帯域幅を最大化するために、ミ
キシングカッドにおけるトランジスタのサイズは、図１
に示す基本的なトランジスタ−インダクタンスコイル構
造において示された入力対のトランジスタサイズよりも
８倍小さく選択された。そのサイズ比はピークｆT 電流
密度と最小雑音電流密度の比に対応している。ＬＮＡ内
のベース接地トランジスタＱ2 についても、２dBに対し
て１dBまで利得を増大するために同様な手法が用いられ
る。
キシングカッドにおけるトランジスタのサイズは、図１
に示す基本的なトランジスタ−インダクタンスコイル構
造において示された入力対のトランジスタサイズよりも
８倍小さく選択された。そのサイズ比はピークｆT 電流
密度と最小雑音電流密度の比に対応している。ＬＮＡ内
のベース接地トランジスタＱ2 についても、２dBに対し
て１dBまで利得を増大するために同様な手法が用いられ
る。
【０１１５】図１４および図１６には、ＬＮＡおよび二
重平衡ミキサ回路に対する集積回路の概略レイアウトが
示されている。図１５および図１７には、図１４および
図１６に対応する実際の集積回路レイアウトの顕微鏡写
真が縮小した縮尺で示されている。基板損失を最小化す
るとともに制御された分散のない伝送媒体を提供するた
めに、局部発振器の入力において接地用の金属１ででき
た５０Ωのマイクロストリップ伝送線が使用された。
重平衡ミキサ回路に対する集積回路の概略レイアウトが
示されている。図１５および図１７には、図１４および
図１６に対応する実際の集積回路レイアウトの顕微鏡写
真が縮小した縮尺で示されている。基板損失を最小化す
るとともに制御された分散のない伝送媒体を提供するた
めに、局部発振器の入力において接地用の金属１ででき
た５０Ωのマイクロストリップ伝送線が使用された。
【０１１６】ＬＮＡおよび二重平衡ミキサを５．８GHz
で動作させた場合の特性の測定結果を表１に示す。図１
１および図１２には、それぞれＬＮＡミキサの利得およ
び入力反射損失が示されている。図１３には、５．８GH
z で動作するＬＮＡに対する雑音指数が周波数に対して
プロットされている。このミキサの変換利得は雑音指数
メータを用いて測定され、直流ＬＯ入力のみを有する増
幅器としてバイアスされたミキサを用いてＳパラメータ
の測定値でもって確認された。
で動作させた場合の特性の測定結果を表１に示す。図１
１および図１２には、それぞれＬＮＡミキサの利得およ
び入力反射損失が示されている。図１３には、５．８GH
z で動作するＬＮＡに対する雑音指数が周波数に対して
プロットされている。このミキサの変換利得は雑音指数
メータを用いて測定され、直流ＬＯ入力のみを有する増
幅器としてバイアスされたミキサを用いてＳパラメータ
の測定値でもって確認された。
【０１１７】
【表１】
【０１１８】実施の形態４および５のミキサ回路および
ＬＮＡ回路は、シリコンバイポーラトランジスタに基づ
いて構成されていた。
ＬＮＡ回路は、シリコンバイポーラトランジスタに基づ
いて構成されていた。
【０１１９】その代わりに、これらの回路はシリコンＭ
ＯＳＦＥＴトランジスタを用いて実施されてもよい。上
述したバイポーラトランジスタ用の寸法変更可能モデル
はシリコンＭＯＳＦＥＴにも適用可能である。シリコン
ＭＯＳＦＥＴに対しては、Ｎｏｒｔｈｅｒｎ Ｔｅｌｅ
ｃｏｍ Ｌｉｍｉｔｅｄにより開発されたスケーラブル
ＭＩＳＮＡＮモデルが用いられる。
ＯＳＦＥＴトランジスタを用いて実施されてもよい。上
述したバイポーラトランジスタ用の寸法変更可能モデル
はシリコンＭＯＳＦＥＴにも適用可能である。シリコン
ＭＯＳＦＥＴに対しては、Ｎｏｒｔｈｅｒｎ Ｔｅｌｅ
ｃｏｍ Ｌｉｍｉｔｅｄにより開発されたスケーラブル
ＭＩＳＮＡＮモデルが用いられる。
【０１２０】従って、ＭＯＳＦＥＴベースの回路も、適
切に設計された雑音整合してなるシリコンＭＯＳＦＥＴ
でバイポーラトランジスタが置き換えられることを除い
て、上述した回路と同様である。ＭＯＳＦＥＴベースの
回路の特性のテスト測定は未だ利用できない。シリコン
ＭＯＳＦＥＴ用のＨＳＰＩＣＥ入力デッキの見本は付属
資料Ｂで与えられる。
切に設計された雑音整合してなるシリコンＭＯＳＦＥＴ
でバイポーラトランジスタが置き換えられることを除い
て、上述した回路と同様である。ＭＯＳＦＥＴベースの
回路の特性のテスト測定は未だ利用できない。シリコン
ＭＯＳＦＥＴ用のＨＳＰＩＣＥ入力デッキの見本は付属
資料Ｂで与えられる。
【０１２１】バイポーラおよびＭＯＳＦＥＴの両デバイ
スの雑音パラメータに対する分析結果に基づいて、トラ
ンジスタ形状の設計により、与えられた周波数ｆおよび
システムインピーダンスＺ0 での雑音整合デバイスを達
成することが可能となる。本発明者らが知る限りでは、
本明細書で説明されたＬＮＡおよびミキサ回路は、従来
ＧａＡｓベースの回路を用いることによってのみ達成さ
れていた特性を具え、５．８GHz で使用できることが実
証された初めての十分に集積化されたシリコンベースの
ミキサ回路および低雑音増幅回路である、ということを
本発明者らは信じている。
スの雑音パラメータに対する分析結果に基づいて、トラ
ンジスタ形状の設計により、与えられた周波数ｆおよび
システムインピーダンスＺ0 での雑音整合デバイスを達
成することが可能となる。本発明者らが知る限りでは、
本明細書で説明されたＬＮＡおよびミキサ回路は、従来
ＧａＡｓベースの回路を用いることによってのみ達成さ
れていた特性を具え、５．８GHz で使用できることが実
証された初めての十分に集積化されたシリコンベースの
ミキサ回路および低雑音増幅回路である、ということを
本発明者らは信じている。
【０１２２】さらには、それらの回路は、ＬＮＡおよび
ミキサ回路の占有面積が記録的に小さく、また同様の特
性を有する比較可能なＧａＡｓの実施例と比較して少な
くとも２つのコスト低減の要因を提供する。
ミキサ回路の占有面積が記録的に小さく、また同様の特
性を有する比較可能なＧａＡｓの実施例と比較して少な
くとも２つのコスト低減の要因を提供する。
【０１２３】雑音およびインピーダンス整合のとれたイ
ンダクタンスコイル−トランジスタ構造は他のＲＦ回路
および無線通信回路に対しても使用され得る。
ンダクタンスコイル−トランジスタ構造は他のＲＦ回路
および無線通信回路に対しても使用され得る。
【０１２４】寸法変更可能モデルの利用および雑音パラ
メータの分析的な式によって、無線周波数（ＲＦ）集積
回路およびマイクロ波モノリシック集積回路（ＭＭＩ
Ｃ）に対する新しい設計理論が明らかになってきてい
る。
メータの分析的な式によって、無線周波数（ＲＦ）集積
回路およびマイクロ波モノリシック集積回路（ＭＭＩ
Ｃ）に対する新しい設計理論が明らかになってきてい
る。
【０１２５】例えば、図１８および図２０にそれぞれ概
略的に示すレイアウトで、７．１GHz の帯域幅で１６dB
の利得を有するシリコンベースダーリントン増幅器およ
び１２．６GHz の帯域幅で８dBの利得を有するシリコン
ベースダーリントン増幅器の設計に対して寸法変更可能
モデルが適用された場合に、テスト結果から特性が改善
されていることが確認された。
略的に示すレイアウトで、７．１GHz の帯域幅で１６dB
の利得を有するシリコンベースダーリントン増幅器およ
び１２．６GHz の帯域幅で８dBの利得を有するシリコン
ベースダーリントン増幅器の設計に対して寸法変更可能
モデルが適用された場合に、テスト結果から特性が改善
されていることが確認された。
【０１２６】図１９および図２１には、図１８および図
２０に対応するチップレイアウトの縮小した顕微鏡写真
が示されている。これらの回路は、それぞれ伝送速度が
１０Gb／ｓおよび１７．５Gb／ｓでの広帯域光ファイバ
ー通信分野において利用される可能性がある。出力トラ
ンジスタのサイズは、出力圧縮点の仕様を満たすように
選択され、一方、入力トランジスタ長は、エミッタフォ
ロワの負性抵抗に関連した共振回路のＱ値を調節するこ
とによって群遅延リプルを３dBの帯域幅内に低減させる
ように最適化された。直列および並列のフィードバック
抵抗値は、利得および低周波の入力整合仕様を満たすよ
うに設計された。高周波での入力反射損失を改善するた
め、チップ上に入力インダクタンスコイルが設けられ
た。その特性の測定結果を図２に示す。
２０に対応するチップレイアウトの縮小した顕微鏡写真
が示されている。これらの回路は、それぞれ伝送速度が
１０Gb／ｓおよび１７．５Gb／ｓでの広帯域光ファイバ
ー通信分野において利用される可能性がある。出力トラ
ンジスタのサイズは、出力圧縮点の仕様を満たすように
選択され、一方、入力トランジスタ長は、エミッタフォ
ロワの負性抵抗に関連した共振回路のＱ値を調節するこ
とによって群遅延リプルを３dBの帯域幅内に低減させる
ように最適化された。直列および並列のフィードバック
抵抗値は、利得および低周波の入力整合仕様を満たすよ
うに設計された。高周波での入力反射損失を改善するた
め、チップ上に入力インダクタンスコイルが設けられ
た。その特性の測定結果を図２に示す。
【０１２７】
【表２】
【０１２８】図２２および図２３には、１２．６GHz の
帯域幅のダーリントン増幅器に対する利得の入力反射損
失および群遅延が周波数の関数としてプロットされてい
る。７．１GHz のダーリントン増幅器の雑音指数は２GH
z の５．７dBから増大して７GHz で８．１７dBである。
帯域幅が１２．６GHz のダーリントン増幅器の雑音指数
は２GHz および１２GHz でそれぞれ７．１dBおよび１
２．５dBである。
帯域幅のダーリントン増幅器に対する利得の入力反射損
失および群遅延が周波数の関数としてプロットされてい
る。７．１GHz のダーリントン増幅器の雑音指数は２GH
z の５．７dBから増大して７GHz で８．１７dBである。
帯域幅が１２．６GHz のダーリントン増幅器の雑音指数
は２GHz および１２GHz でそれぞれ７．１dBおよび１
２．５dBである。
【０１２９】利得８dBの増幅器に対する入力から出力ま
での利得および帯域幅の変化はそれぞれ０．８dBおよび
１GHz よりも良かった。
での利得および帯域幅の変化はそれぞれ０．８dBおよび
１GHz よりも良かった。
【０１３０】要するに、雑音および入力インピーダンス
の整合がとれたトランジスタ−インダクタンスコイル構
造の設計方法は、２つの主要な特徴に基づいている。第
１に、トランジスタ形状を、トランジスタの雑音インピ
ーダンスの実部を所望の周波数での特性インピーダンス
に整合させるために設計上変更し得るものとして扱って
いることである。すなわち、エミッタ長またはゲート幅
を調節することによって、トランジスタの雑音インピー
ダンスの実部を所望の周波数での特性インピーダンスに
整合させるようにしている。
の整合がとれたトランジスタ−インダクタンスコイル構
造の設計方法は、２つの主要な特徴に基づいている。第
１に、トランジスタ形状を、トランジスタの雑音インピ
ーダンスの実部を所望の周波数での特性インピーダンス
に整合させるために設計上変更し得るものとして扱って
いることである。すなわち、エミッタ長またはゲート幅
を調節することによって、トランジスタの雑音インピー
ダンスの実部を所望の周波数での特性インピーダンスに
整合させるようにしている。
【０１３１】この手法は、トランジスタの寸法（サイ
ズ）が固定パラメータとして扱われている従来の設計手
法と対照的である。従って、トランジスタサイズは用途
に合うように最初に選択される。第２に、雑音整合した
トランジスタの周囲には最小の受動回路網が設計される
ことである。このことは、雑音およびインピーダンスの
整合をなすために比較的複雑な受動回路網が必要となる
従来の設計手法と明らかに異なる。それゆえ従来の整合
回路は、本発明に係る方法により設計される比較的簡素
な構造の整合回路よりも、その損失がかなり大きく、ま
た占有面積も極めて大きい。
ズ）が固定パラメータとして扱われている従来の設計手
法と対照的である。従って、トランジスタサイズは用途
に合うように最初に選択される。第２に、雑音整合した
トランジスタの周囲には最小の受動回路網が設計される
ことである。このことは、雑音およびインピーダンスの
整合をなすために比較的複雑な受動回路網が必要となる
従来の設計手法と明らかに異なる。それゆえ従来の整合
回路は、本発明に係る方法により設計される比較的簡素
な構造の整合回路よりも、その損失がかなり大きく、ま
た占有面積も極めて大きい。
【０１３２】回路特性はより少ない数の素子を用いて最
適化され、かつ集積回路のチップ面積が小さくなり、両
方の要因によって集積回路の製造において重大なコスト
低減が達成される。
適化され、かつ集積回路のチップ面積が小さくなり、両
方の要因によって集積回路の製造において重大なコスト
低減が達成される。
【０１３３】従って、コスト効果が高く、高特性の、５
〜６GHz 帯のＲＦおよび無線通信用シリコン集積回路の
製造は、実施可能であることが実証される。本発明はシ
リコンでできた集積化されたミキサおよびＬＮＡの回路
に対して記録的に周波数が高い、ということを本発明者
らは信じている。
〜６GHz 帯のＲＦおよび無線通信用シリコン集積回路の
製造は、実施可能であることが実証される。本発明はシ
リコンでできた集積化されたミキサおよびＬＮＡの回路
に対して記録的に周波数が高い、ということを本発明者
らは信じている。
【０１３４】これの実現にあたっては、集積化されたイ
ンダクタンスコイルを備えた高速シリコンバイポーラプ
ロセスとともに、本明細書中で詳述された設計理論を採
用することによってのみ可能となった。また、低損失金
属３からなるマイクロストリップ伝送線構造を形成する
ための３層金属プロセスを採用し、二酸化シリコンの絶
縁体および接地用の金属１を用いることによって、回路
特性の改善が達成された。
ンダクタンスコイルを備えた高速シリコンバイポーラプ
ロセスとともに、本明細書中で詳述された設計理論を採
用することによってのみ可能となった。また、低損失金
属３からなるマイクロストリップ伝送線構造を形成する
ための３層金属プロセスを採用し、二酸化シリコンの絶
縁体および接地用の金属１を用いることによって、回路
特性の改善が達成された。
【０１３５】回路がシリコンバイポーラ技術すなわちバ
イポーラ接合トランジスタ（ＢＪＴ）やヘテロ接合バイ
ポーラトランジスタ（ＨＢＴ）で実施されようと、電界
効果トランジスタすなわちＭＯＳＦＥＴやＭＥＳＦＥＴ
やＪＦＥＴやＨＥＭＴで実施されようと、最適な雑音整
合に対するトランジスタサイズは動作周波数およびバイ
アス電流密度に依存している。バイポーラおよびＭＯＳ
ＦＥＴトランジスタの両方に対するＨＳＰＩＣＥの入力
デッキの見本はこれらのトランジスタに適用され得る。
イポーラ接合トランジスタ（ＢＪＴ）やヘテロ接合バイ
ポーラトランジスタ（ＨＢＴ）で実施されようと、電界
効果トランジスタすなわちＭＯＳＦＥＴやＭＥＳＦＥＴ
やＪＦＥＴやＨＥＭＴで実施されようと、最適な雑音整
合に対するトランジスタサイズは動作周波数およびバイ
アス電流密度に依存している。バイポーラおよびＭＯＳ
ＦＥＴトランジスタの両方に対するＨＳＰＩＣＥの入力
デッキの見本はこれらのトランジスタに適用され得る。
【０１３６】本発明に係る設計方法は、特に、著しく損
失を低減してシリコンまたはシリコン−ゲルマニウムの
ようなヘテロ構造を用いて設計された集積回路において
最適な特性を得るために、雑音および入力インピーダン
スを最適化するのに適用される。また、本発明方法は雑
音および入力インピーダンスの整合におけるトレードオ
フの関係を克服して、ＨＢＴ、ＧａＡｓ、ＩｎＰおよび
他の化合物半導体集積回路において特性を改善するのに
有効である。
失を低減してシリコンまたはシリコン−ゲルマニウムの
ようなヘテロ構造を用いて設計された集積回路において
最適な特性を得るために、雑音および入力インピーダン
スを最適化するのに適用される。また、本発明方法は雑
音および入力インピーダンスの整合におけるトレードオ
フの関係を克服して、ＨＢＴ、ＧａＡｓ、ＩｎＰおよび
他の化合物半導体集積回路において特性を改善するのに
有効である。
【０１３７】さらには、上記実施の形態ではＨＳＰＩＣ
Ｅに基づくシミュレーションについて詳細に説明した
が、他の市販の利用可能なツールや注文設計により作製
されたツールを用いてもよい。
Ｅに基づくシミュレーションについて詳細に説明した
が、他の市販の利用可能なツールや注文設計により作製
されたツールを用いてもよい。
【０１３８】上記実施の形態では特定の具体例について
説明したが、これらの具体例に対して特許請求の範囲に
記載した発明の範囲内で種々設計変更や変形が可能であ
るのはいうまでもない。
説明したが、これらの具体例に対して特許請求の範囲に
記載した発明の範囲内で種々設計変更や変形が可能であ
るのはいうまでもない。
【０１３９】
【発明の効果】以上説明したとおり、本発明に係る高周
波雑音およびインピーダンスの整合がとれた集積回路並
びにその回路設計方法にあっては、モノリシック集積回
路、特にＲＦおよび無線通信技術において高周波で使用
されるシリコン集積回路に適用して好適な雑音およびイ
ンピーダンスの整合の改善、および、従来の技術におけ
る制限を克服または回避することができる。
波雑音およびインピーダンスの整合がとれた集積回路並
びにその回路設計方法にあっては、モノリシック集積回
路、特にＲＦおよび無線通信技術において高周波で使用
されるシリコン集積回路に適用して好適な雑音およびイ
ンピーダンスの整合の改善、および、従来の技術におけ
る制限を克服または回避することができる。
【図１】本発明の実施の形態１によるトランジスタ−イ
ンダクタンスコイル構造を含むモノリシックシリコン集
積回路の一部の回路図である。
ンダクタンスコイル構造を含むモノリシックシリコン集
積回路の一部の回路図である。
【図２】本発明の実施の形態２によるトランジスタ−イ
ンダクタンスコイル構造を含むモノリシックシリコン集
積回路の一部の回路図である。
ンダクタンスコイル構造を含むモノリシックシリコン集
積回路の一部の回路図である。
【図３】本発明の実施の形態３によるトランジスタ−イ
ンダクタンスコイル構造を含むモノリシックシリコン集
積回路の一部の回路図である。
ンダクタンスコイル構造を含むモノリシックシリコン集
積回路の一部の回路図である。
【図４】トランジスタのコレクタ電流ＩC に対する雑音
パラメータＦMIN およびトランジスタパラメータｆT ，
ｆMAX の依存性を示すグラフである。
パラメータＦMIN およびトランジスタパラメータｆT ，
ｆMAX の依存性を示すグラフである。
【図５】エミッタ長ｌE を雑音パラメータＦMIN ，Ｆ50
および最適ソースインピーダンスＲSOP の関数として示
すグラフである。
および最適ソースインピーダンスＲSOP の関数として示
すグラフである。
【図６】トランジスタの最終設計段階においてスミスチ
ャートにプロットされたトランジスタの最適雑音インピ
ーダンスを示すスミスインピーダンスチャートである。
ャートにプロットされたトランジスタの最適雑音インピ
ーダンスを示すスミスインピーダンスチャートである。
【図７】低雑音回路設計の流れの、入力インピーダンス
の実部をＺ0 に整合させるためにエミッタインダクタン
スコイルＬE を付加した段階を示す回路図である。
の実部をＺ0 に整合させるためにエミッタインダクタン
スコイルＬE を付加した段階を示す回路図である。
【図８】低雑音回路設計の流れの、入力インピーダンス
および雑音インピーダンスの虚部を０に整合させるため
にエミッタインダクタンスコイルＬE を付加した段階を
示す回路図である。
および雑音インピーダンスの虚部を０に整合させるため
にエミッタインダクタンスコイルＬE を付加した段階を
示す回路図である。
【図９】本発明の実施の形態４によるＬＮＡ（コア）回
路の回路図である。
路の回路図である。
【図１０】本発明の実施の形態５による二重平衡ミキサ
（コア）回路の回路図である。
（コア）回路の回路図である。
【図１１】実施の形態４の低雑音増幅器に対する変換利
得並びに入力および出力の反射損失の測定値を示すグラ
フである。
得並びに入力および出力の反射損失の測定値を示すグラ
フである。
【図１２】実施の形態５のミキサ回路に対する変換利得
および入力反射損失の測定値を示すグラフである。
および入力反射損失の測定値を示すグラフである。
【図１３】雑音およびインピーダンスが５．８GHz に整
合された低雑音増幅回路の周波数に対する雑音指数Ｆ
MIN の測定結果を示すグラフである。
合された低雑音増幅回路の周波数に対する雑音指数Ｆ
MIN の測定結果を示すグラフである。
【図１４】実施の形態４の低雑音増幅回路の概略を示す
レイアウト図である。
レイアウト図である。
【図１５】図１４の回路レイアウトの縮小した縮尺での
顕微鏡写真である。
顕微鏡写真である。
【図１６】実施の形態５のミキサ回路の概略を示すレイ
アウト図である。
アウト図である。
【図１７】図１６の回路レイアウトの縮小した縮尺での
顕微鏡写真である。
顕微鏡写真である。
【図１８】利得帯域幅および入力インピーダンスが最適
化されたダーリントン増幅器（８GHz での利得１６dB）
の概略を示すレイアウト図である。
化されたダーリントン増幅器（８GHz での利得１６dB）
の概略を示すレイアウト図である。
【図１９】図１８の回路レイアウトの縮小した縮尺での
顕微鏡写真である。
顕微鏡写真である。
【図２０】ノイズおよびインピーダンスが最適化された
ダーリントン増幅器（１４GHz での利得８dB）の概略を
示すレイアウト図である。
ダーリントン増幅器（１４GHz での利得８dB）の概略を
示すレイアウト図である。
【図２１】図２０の回路レイアウトの縮小した縮尺での
顕微鏡写真である。
顕微鏡写真である。
【図２２】帯域幅１２．６GHz のシリコン製のダーリン
トン増幅器の利得および入力反射損失の測定結果を示す
グラフである。
トン増幅器の利得および入力反射損失の測定結果を示す
グラフである。
【図２３】帯域幅１２．６GHz のダーリントン増幅器の
利得および群遅延リプルの測定結果を示すグラフであ
る。
利得および群遅延リプルの測定結果を示すグラフであ
る。
ＬB ，ＬB'，ＬB2，ＬE ，ＬE' インダクタンスコイル Ｑ1 ，Ｑ2 ，Ｑ3 ，Ｑ4 ，Ｑ5 ，Ｑ6 トランジスタ
フロントページの続き (72)発明者 ソリン ピー．ボイニジェスキュ カナダ国，ケイ２エム ２エル３，オンタ リオ，カナタ，エメラルド メドウズ ド ライブ 24 (72)発明者 マイケル シー．マリイパールド カナダ国，ケイ２エス １エル９，オンタ リオ，スティッツビル，ランダル ジェー ムス ドライブ 51
Claims (38)
- 【請求項１】 集積化されたトランジスタ−インダクタ
ンスコイル構造を含む集積回路であって、 トランジスタ形状の寸法が特性寸法を有し、該特性寸法
がバイポーラトランジスタの場合エミッタ長ｌE であ
り、また電界効果トランジスタの場合ゲート幅Ｗ g であ
り、前記特性寸法が集積回路の特性インピーダンスＺ0
に等しい最適雑音インピーダンスの実部をもたらすよう
に選択され、それによって選択された動作周波数および
バイアス電流密度での前記トランジスタの雑音の整合を
もたらすようにしているトランジスタと、 入力インピーダンスの実部をＺ0 に整合させるための第
１インダクタンスコイルと、前記入力インピーダンスと
雑音のリアクタンスの虚部をそれぞれ相殺するための第
２インダクタンスコイルとを備え、それによって雑音お
よび入力インピーダンスを同時に整合させる受動回路網
と、 を具備することを特徴とする集積回路。 - 【請求項２】 動作周波数がωT のときに前記第１イン
ダクタンスコイルはＬE ＝Ｚ0 ／ωT であり、さらに前
記トランジスタの全入力キャパシタンスがＣ inのときに
前記第２インダクタンスコイルはＬB ＝１／ω2 Ｃin−
ＬE であり、シリコンよりなることを特徴とする請求項
１に記載の集積回路。 - 【請求項３】 前記トランジスタはエミッタ、ベースお
よびコレクタを有し、エミッタ接地構成で接続され、前
記エミッタの長さｌE が該トランジスタの雑音整合をも
たらすように最適化されてなるバイボーラトランジスタ
でできており、 前記第１インダクタンスコイルは入力インピーダンスＺ
0 の実部を整合させるためのエミッタ接続インダクタン
スコイルＬE であり、また前記第２インダクタンスコイ
ルは入力インピーダンスおよび雑音リアクタンスの虚部
を０Ωに整合させるためのベース接続インダクタンスコ
イルＬB であることを特徴とする請求項１に記載の集積
回路。 - 【請求項４】 前記トランジスタはゲート、ソースおよ
びドレインを有し、ソース接地構成で接続され、前記ゲ
ートの幅ＷG が前記トランジスタの雑音整合をもたらす
ように最適化されてなるシリコン電界効果トランジスタ
でできており、 前記第１インダクタンスコイルは入力インピーダンスＺ
0 の実部を整合させるためのソース接続インダクタンス
コイルＬE であり、また前記第２インダクタンスコイル
は入力インピーダンスおよび雑音リアクタンスの虚部を
０Ωに整合させるためのゲート接続インダクタンスコイ
ルＬB であることを特徴とする請求項１に記載の集積回
路。 - 【請求項５】 入出力バッファ用の第２トランジスタを
含み、該第２トランジスタは前記第１トランジスタにカ
スケード接続されており、 前記第２トランジスタＱ2 に対する前記第１トランジス
タＱ1 のサイズ比がピークｆT 電流密度および最小雑音
電流密度の比によって決められることを特徴とする請求
項１に記載の集積回路。 - 【請求項６】 前記特性インピーダンスＺ0 は５０Ωで
あることを特徴とする請求項１に記載の集積回路。 - 【請求項７】 前記バイポーラトランジスタはバイポー
ラ接合トランジスタ（ＢＪＴ）またはヘテロ接合バイポ
ーラトランジスタ（ＨＢＴ）からなるグループから選ば
れることを特徴とする請求項３に記載の集積回路。 - 【請求項８】 シリコンで実施されたことを特徴とする
請求項７に記載の集積回路。 - 【請求項９】 シリコン−ゲルマニウムで実施されたこ
とを特徴とする請求項７に記載の集積回路。 - 【請求項１０】 III −Ｖ族化合物半導体で実施された
ことを特徴とする請求項７に記載の集積回路。 - 【請求項１１】 ＧａＡｓで実施されたことを特徴とす
る請求項７に記載の集積回路。 - 【請求項１２】 前記電界効果トランジスタはＭＯＳＦ
ＥＴ、ＭＥＳＦＥＴ、ＪＦＥＴ、およびＨＥＭＴトラン
ジスタからなるグループから選ばれることを特徴とする
請求項４に記載の集積回路。 - 【請求項１３】 前記電界効果トランジスタがシリコン
ＭＯＳＦＥＴであることを特徴とする請求項６に記載の
集積回路。 - 【請求項１４】 入出力バッファのためのカスケード形
態で、ベース接地モードで接続された第２バイポーラト
ランジスタを具備することを特徴とする請求項３に記載
の集積回路。 - 【請求項１５】 前記第１および第２トランジスタのエ
ミッタ長のサイズ比は最小雑音電流密度に対するピーク
ｆT 電流密度の比で決められることを特徴とする請求項
１４に記載の集積回路。 - 【請求項１６】 入出力バッファのためのカスケード形
態で、ゲート接地モードで接続された第２電界効果トラ
ンジスタを具備することを特徴とする請求項４に記載の
集積回路。 - 【請求項１７】 前記第１および第２トランジスタのゲ
ート幅のサイズ比は最小雑音電流密度に対するピークｆ
T 電流密度の比で決められることを特徴とする請求項１
６に記載の集積回路。 - 【請求項１８】 集積化されたトランジスタ−インダク
タンスコイル構造を含む集積回路であって、 それぞれエミッタ、コレクタおよびベースを有し、カス
ケード接続されてなる第１および第２のバイポーラトラ
ンジスタを具備し、該第１トランジスタはエミッタ接地
モードで接続され、また前記第２トランジスタはベース
接地モードで接続されており、前記第１トランジスタは
エミッタ長ｌE を有し、該エミッタ長ｌ E は前記集積回
路の特性インピーダンスＺ0 に等しい最適雑音インピー
ダンスの実部をもたらすように選定されており、それに
よって選択された動作周波数での雑音整合をもたらすよ
うにしており、 前記入力インピーダンスの実部をＺ0 に整合させるため
に前記第１トランジスタのエミッタに接続された第１イ
ンダクタンスコイルＬE と、入力インピーダンスおよび
雑音リアクタンスの虚部をそれぞれ相殺するために前記
第１トランジスタのベースに接続された第２インダクタ
ンスコイルＬB とを具備し、それによって当該回路は雑
音および入力インピーダンスを同時に整合させるように
したことを特徴とする集積回路。 - 【請求項１９】 前記第２トランジスタのエミッタ長Ｌ
E2は、利得および動作周波数を最大化するためにその遮
断周波数が最大値となるような電流密度でバイアスされ
るように選択されることを特徴とする請求項１８に記載
の集積回路。 - 【請求項２０】 前記第１および第２のトランジスタの
エミッタ長の比は最小雑音電流密度に対するピークｆT
電流密度の比で決められることを特徴とする請求項１８
に記載の集積回路。 - 【請求項２１】 前記第２インダクタンスコイルＬB を
介して前記第１トランジスタのベースに接続されてな
る、第１の入力信号を供給するための手段を具備し、 前記トランジスタのエミッタが前記第１インダクタンス
コイルＬE を含むエミッタ負帰還手段に接続され、出力
手段は出力信号を発生させるための前記第１トランジス
タのコレクタに接続されており、低雑音増幅器として動
作可能であることを特徴とする請求項１８に記載の集積
回路。 - 【請求項２２】 前記第２インダクタンスコイルＬB を
介して前記第１トランジスタのベースに接続されてな
る、第１の入力（ＲＦ）信号を供給するための手段と、 前記第２トランジスタのベースに接続された第２ベース
インダクタンスコイルと、該第２ベースインダクタンス
コイルを介して前記第２トランジスタに接続されてな
る、第２の入力（ＬＯ）信号を供給するための手段とを
具備し、 前記トランジスタのエミッタが前記第１インダクタンス
コイルＬE を含むエミッタ負帰還手段に接続され、 さらに、出力（ＩＦ）信号を発生するための前記第１ト
ランジスタのコレクタに接続された出力手段とを具備
し、ミキサ回路として動作可能であることを特徴とする
請求項１８に記載の集積回路。 - 【請求項２３】 前記出力手段はＬＣフィルターを備え
ていることを特徴とする請求項２１に記載の集積回路。 - 【請求項２４】 二重平衡ミキサとして動作するための
集積化されたトランジスタ−インダクタンスコイル構造
を含むシリコン集積回路構造であって、 エミッタ接地トランジスタＱ1 ，Ｑ1'からなる入力対
と、ベース接地トランジスタＱ2 ，Ｑ2'およびベース接
地トランジスタＱ3 ，Ｑ3'からなる２つの差動対を含む
ミキシングカッドとを具備し、入力対Ｑ1 ，Ｑ1'の各ト
ランジスタがそれぞれのミキシングカッドの前記差動対
のうちの一つのエミッタに接続されており、 前記入力対のトランジスタＱ1 ，Ｑ1'のエミッタに接続
された一対のエミッタインダクタンスコイルＬE と具備
し、該エミッタインダクタンスコイルＬE はエミッタ負
帰還手段を提供し、第１対のトランジスタＱ1 ，Ｑ1'の
一方のベースに接続されたベースインダクタンスコイル
ＬB を具備し、もう一方のベースは交流的に接地されて
おり、 前記第２インダクタンスコイルＬB を介して前記入力ト
ランジスタ対のベースに接続されてなる、差動入力（Ｒ
Ｆ）信号を供給するための入力手段と、 前記ミキシングカッドの各トランジスタ対のそれぞれの
ベースに接続されてなる、差動第２入力（ＬＯ）信号を
供給するための入力手段と、 前記ミキシングカッドのトランジスタ対のコレクタに接
続されてなる、差動出力ＩＦ信号を発生するための出力
手段と、 を具備し、 前記入力対の各トランジスタＱ1 ，Ｑ1'はエミッタ長ｌ
E を有し、該エミッタ長ｌE は集積回路の特性インピー
ダンスＺ0 に等しい最適雑音インピーダンスの実部を提
供するように選択されており、それによって選択された
動作周波数で当該トランジスタの雑音整合をなし、 前記エミッタインダクタンスコイルＬE は入力インピー
ダンスの実部をＺ0 に整合させるために前記入力トラン
ジスタのエミッタに接続されており、また前記第２イン
ダクタンスコイルＬB は前記入力トランジスタの一つの
ベースに接続されていて前記入力インピーダンスおよび
雑音リアクタンスの虚部を相殺し、それによって当該回
路は雑音および入力インピーダンスを同時に整合させる
ようにしたことを特徴とする集積回路。 - 【請求項２５】 前記ミキシングカッドと入力対におけ
るトランジスタのサイズ比はピークｆT 電流密度と最小
雑音電流密度の比に基づいていることを特徴とする請求
項２４に記載の集積回路。 - 【請求項２６】 差動ＩＦ出力ポート間に接続された直
列ＬＣフィルターからなるＬＯリジェクトフィルターを
含むことを特徴とする請求項２４に記載の集積回路。 - 【請求項２７】 前記入力対のエミッタに接続された交
流電流源として、前記第２のＲＦ高調波に同調される並
列ＬＣ共振器を含むことを特徴とする請求項２５に記載
の集積回路。 - 【請求項２８】 低雑音差動増幅器として動作するため
のトランジスタ−インダクタンスコイル構造を含むシリ
コン集積回路構造であって、 エミッタ接地トランジスタＱ1 ，Ｑ1'からなる入力対
と、カスケード接続されたベース接地トランジスタ
Ｑ2 ，Ｑ2'からなる出力対と、前記入力対のトランジス
タＱ1 ，Ｑ1'のそれぞれのエミッタに接続された一対の
エミッタインダクタンスコイルＬE と、前記入力対のト
ランジスタＱ1 ，Ｑ1'のそれぞれのベースに接続された
一対のベースインダクタンスコイルＬB と、 前記第２トランジスタＱ2 ，Ｑ2'のコレクタに一対の出
力信号を発生させるために、前記第２インダクタンスコ
イルＬB を介して前記第１トランジスタ対のベースにそ
れぞれ接続されてなる、第１の入力信号対を受信する手
段と、 前記入力対の各トランジスタＱ1 ，Ｑ1'はエミッタ長ｌ
E を有し、該エミッタ長ｌE は集積回路の特性インピー
ダンスＺ0 に等しい最適雑音インピーダンスの実部を提
供するように選択されており、それによって選択された
動作周波数で当該トランジスタの雑音整合をなし、 前記エミッタインダクタンスコイルＬE は入力インピー
ダンスの実部をＺ0 に整合させるために前記入力トラン
ジスタのエミッタに接続されており、また前記ベースイ
ンダクタンスコイルＬB は前記入力トランジスタの一つ
のベースに接続されていて前記入力インピーダンスおよ
び雑音リアクタンスの虚部を相殺し、それによって当該
回路は雑音および入力インピーダンスを同時に整合させ
るようにしたことを特徴とする集積回路。 - 【請求項２９】 前記差動増幅器の第１および第２のト
ランジスタ対のエミッタ長は対応するシングルエンド増
幅回路における対応するエミッタ長の二倍の大きさであ
ることを特徴とする請求項２８に記載の集積回路。 - 【請求項３０】 集積化されたトランジスタ−インダク
タンスコイル構造を含む雑音およびインピーダンスが整
合された集積回路を提供する方法において、 先ず、前記トランジスタの雑音インピーダンスの実部が
所望の周波数およびコレクタ電流密度で特性インピーダ
ンスＺ0 と等しくなるように前記トランジスタ形状の寸
法を決めるステップと、 つぎに、入力インピーダンスの実部を整合させるための
第１インダクタンスコイルと、前記構造の雑音リアクタ
ンスおよび入力インピーダンスを相殺する第２インダク
タンスコイルを含む最小の受動整合回路を設計するステ
ップと、 を含むことを特徴とする方法。 - 【請求項３１】 前記トランジスタは特性寸法を有して
おり、該特性寸法はバイポーラトランジスタの場合エミ
ッタ長ｌE であり、電界効果トランジスタの場合はゲー
ト幅Ｗg であり、その最適雑音インピーダンスの実部が
そのシステムの特性インピーダンスＺ0 に等しくなるよ
うに前記トランジスタの特性寸法を選択することを特徴
とする請求項３０に記載の方法。 - 【請求項３２】 雑音が整合されたトランジスタを設計
する前記ステップは、以下の式（１）、 【数１】 に従って最適雑音電流密度ＪQ1を決め、つぎに、最適雑
音密度で前記トランジスタをバイアスさせるために寸法
変更可能モデルを用いるシミュレーションを実行し、Ｒ
SOP （ＩE ）＝Ｚ0 すなわち回路の特性インピーダンス
となるまでｌE を調整し、ＲSOP を式（２）の通りとし
て、最適エミッタ長ｌE を決め、 【数２】 それによってトランジスタサイズおよびバイアス電流を
決めることを特徴とする請求項３１に記載の方法。 - 【請求項３３】 ｌｏｇ（ＩC ）に対するＦMIN の関係
を表す曲線を用いて最適雑音電流密度を決めるステップ
を含むことを特徴とする請求項３２に記載の方法。 - 【請求項３４】 請求項３２による前記方法のステップ
はＨＳＰＩＣＥシミュレーションを用いて行われること
を特徴とする請求項３２に記載の方法。 - 【請求項３５】 前記トランジスタはバイポーラトラン
ジスタであり、ＨＳＰＩＣＥ入力デッキは付属資料Ａに
定義されている通りであることを特徴とする請求項３４
に記載の方法。 - 【請求項３６】 前記トランジスタはＭＯＦＳＥＴトラ
ンジスタであり、前記ＨＳＰＩＣＥ入力デッキは付属資
料Ｂに定義されている通りであることを特徴とする請求
項３４に記載の方法。 - 【請求項３７】 前記トランジスタはバイポーラトラン
ジスタであり、第１および第２のインダクタンスコイル
を含む最小受動インピーダンス整合回路を設計するステ
ージIIのステップは、 前記入力インピーダンスの実部
をＺ0 に整合させるようにエミッタインダクタンスコイ
ルＬE のインダクタンスを決めるステップと、 前記入力インピーダンスおよび雑音インピーダンスの虚
部を同時に０Ωに整合させるようにベースインダクタン
スコイルＬB のインダクタンスを決めるステップと、 を含むんでいることを特徴とする請求項３０に記載の方
法。 - 【請求項３８】 動作周波数がωT のときにインダクタ
ンス値ＬE ＝Ｚ0 ／ωT を有する第１インダクタンスコ
イルと、前記トランジスタの全入力キャパシタンスがＣ
inのときにインダクタンス値ＬB ＝１／ω2 Ｃin−ＬE
を有する第２インダクタンスコイルを提供するステップ
を含むことを特徴とする請求項３７に記載の方法。
Applications Claiming Priority (2)
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| US08/727367 | 1996-09-27 | ||
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Country Status (4)
| Country | Link |
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| US (2) | US5789799A (ja) |
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