JP2007174442A - 差動増幅器 - Google Patents

Abstract

【課題】高周波増幅回路の小形化と回路設計の容易化を図ること。
【解決手段】トランジスタＱ１のエミッタ端子に接続されたコンデンサＣ１の他端はアースされている。同様に、トランジスタＱ２のエミッタ端子に接続されたコンデンサＣ２の他端はアースされている。コンデンサＣ１とＣ２の容量は勿論同じである。また、トランジスタＱ１のコレクタ端子は、インダクタＬ１を介して直流電源に接続される。同様に、トランジスタＱ２のコレクタ端子は、インダクタＬ２を介して直流電源に接続される。図示する符号Ｖ_ccは、その直流電源の給電電位（＞０）を示している。トランジスタＱ１，Ｑ２のエミッタ端子は、何れもインダクタＬ０の同一端に接続されており、このインダクタＬ０の他端は、定電流路ｙ１を介してアースされている。コンデンサＣ１、Ｃ２とインダクタＬ０によって、本差動増幅器１００の共振周波数帯域が制限される。
【選択図】図１

Description

本発明は、左右対称に差動対トランジスタを有する差動増幅器に関し、特に、ＲＦ（高周波）を増幅するための、単相入力／差動出力回路に関する。
この発明は、回路の小形化と回路設計の容易化に大いに有用なものである。

給電部または接地部にＬＣ共振器を有する差動増幅器の構成例としては、例えば下記の特許文献１に開示されている回路等が公知である。このＬＣ共振器は、この特許文献１においては、タンク回路などと呼ばれているものであり、増幅したい信号の周波数帯域を特定の帯域に設定する上で有効に作用する。

接地部にＬＣ共振器を有する従来のその他の差動増幅器の構成例を図５に示す。この差動増幅器９００では、コンデンサＣ８とインダクタＬ４とのＣＬ並列接続によって、接地部のＬＣ共振器が構成されており、インダクタ（Ｌ７，Ｌ８）を介して差動対トランジスタ（ＢＪＴ１，ＢＪＴ２）に接続される側とは反対側に位置するこのＬＣ共振器（Ｃ８，Ｌ４）のもう一端は、トランジスタＢＪＴ３によって具現される定電流路を介してアースされている。

この様なＬＣ共振器（Ｃ８，Ｌ４）の共振周波数を適当に設定することによって、増幅したい信号の周波数帯域を特定の帯域に設定することができる。
特許第３５２２６３０号

しかしながら、上記の様なＬＣ共振器が有するインダクタンスの値が大きい場合、特に、そのインダクタを基板上に平面的に形成しようとする際などには、基板上のそのインダクタ周辺における配線の取り回しが必要以上に長くなってしまうことが多い。
図６に、図５の差動増幅器９００の基板上における平面展開図（写真）を例示する。例えばこの様に、コンデンサＣ８とインダクタＬ４とを接続する線路Ｓは、図６の平面展開図上においては非常に長くなってしまっている。この様に、コンデンサＣ８とインダクタＬ４とを接続する線路Ｓ（図５、図６）が長くなってしまう原因の１つとしては、差動対トランジスタ（トランジスタＢＪＴ１，ＢＪＴ２）と定電流路（トランジスタＢＪＴ３）とを接続する線路上に上記のＬＣ共振器（Ｃ８，Ｌ４）を直列に挿入しなければならないと言う回路構成上の制約があるためである。

そして、この様な冗長な配線の取り回しが、基板上に存在する場合には、以下の様な問題が発生し易い。
（問題１）この様に長い配線Ｓは、不要なものであるので、この様に長い配線Ｓを基板上に備えることは、回路の小形化を促進する上で不利になる。
（問題２）この様に長い配線Ｓは、無視し難い抵抗成分やインダクタ成分を含むので、コンピュータを使ったシミュレーションによって増幅回路を設計したり最適化したりする場合に、そのシミュレーションによる誤差が無視し難くなり、その精度が低下する。

本発明は、上記の課題を解決するために成されたものであり、その目的は、増幅回路の小形化と回路設計の容易化を図ることである。

上記の課題を解決するためには、以下の手段が有効である。
即ち、本発明の第１の手段は、左右対称にｎｐｎ型／ｎ型の差動対トランジスタ／ＦＥＴを有する差動増幅器において、その差動対トランジスタ／ＦＥＴの各エミッタ／ソース端子を左右それぞれ同容量のコンデンサを介して並行にアースし、かつ、その各エミッタ／ソース端子を同一のインダクタの同一端にそれぞれ接続して、そのインダクタの他端を定電流路を介してアースすることである。

また、本発明の第２の手段は、左右対称にｐｎｐ型／ｐ型の差動対トランジスタ／ＦＥＴを有する差動増幅器において、その差動対トランジスタ／ＦＥＴの各エミッタ／ソース端子を左右それぞれ同容量のコンデンサを介して並行に直流電源接続し、かつ、その各エミッタ／ソース端子を同一のインダクタの同一端にそれぞれ接続して、そのインダクタの他端を定電流路を介して直流電源接続することである。

ただし、上記の第１または第２の各手段における上記のトランジスタ／ＦＥＴとしては、例えばバイポーラ型のトランジスタの他にも、電界効果トランジスタ（ＦＥＴ）などを用いることができる。また、上記のエミッタ／ソースは、バイポーラトランジスタについてはエミッタを、ＦＥＴについてはソースを意味している。同様に、コレクタ／ドレインは、バイポーラトランジスタについてはコレクタを、ＦＥＴについてはドレインを意味する。同様に、ベース／ゲートは、バイポーラトランジスタについてはベースを、ＦＥＴについてはゲートを意味する。いずれにしても、両者は半導体デバイスの増幅作用において同等の機能を有する部分であるので、任意に選択、組み合わせして使用することができる。

また、本発明の第３の手段は、上記の第１又は第２の手段において、上記の定電流路に、この定電流路上に流れる電流の量を制御する電流可変制御手段を備えることである。

また、本発明の第４の手段は、上記の第１乃至第３の何れか１つの手段において、各差動対トランジスタ／ＦＥＴに左右それぞれ、差動対トランジスタ／ＦＥＴのコレクタ／ドレイン端子の電位変動を更に増幅する縦続トランジスタ／ＦＥＴを設け、その差動対トランジスタ／ＦＥＴのコレクタ／ドレイン端子と上記の縦続トランジスタ／ＦＥＴのベース／ゲート端子とを連結する各段間線路上にそれぞれ２つの段間コンデンサを直列に挿入し、これらの２つの段間コンデンサの接続点を、他のコンデンサと抵抗とを並列に接続したＣＲ並列接続を介してアースすることである。

また、本発明の第５の手段は、上記の第１乃至第４の何れか１つの手段において、各差動対トランジスタ／ＦＥＴまたは各縦続トランジスタ／ＦＥＴの負荷を左右それぞれ、コレクタ／ドレイン端子に近い側より順にインダクタと抵抗とを直列に接続したＬＲ直列接続によって構成することである。
なお、この抵抗の値は、数Ω〜数十Ω程度に留めておくことが望ましい。

また、本発明の第６の手段は、上記の第１乃至第５の何れか１つの手段において、各差動対トランジスタ／ＦＥＴまたは各縦続トランジスタ／ＦＥＴの負荷に左右それぞれ、複数段に直列接続された多段抵抗を設け、少なくともこの多段抵抗の段間の接続点には、一端がアースされたコンデンサの他端を接続することである。

また、本発明の第７の手段は、上記の第１乃至第６の何れか１つの手段において、各差動対トランジスタ／ＦＥＴまたは各縦続トランジスタ／ＦＥＴの負荷に左右それぞれ、負荷抵抗に並列に接続された並列線路を設け、この並列線路の両端をそれぞれ、コンデンサを介してアースすることである。
なお、この負荷抵抗の値は、数Ω〜数十Ω程度に留めておくことが望ましい。
以上の本発明の手段により、前記の課題を効果的、或いは合理的に解決することができる。

以上の本発明の手段によって得られる効果は以下の通りである。
即ち、本発明の第１または第２の手段によれば、上記の定電流路と差動対トランジスタ／ＦＥＴとを繋ぐ線路上に、容量を挿入する必要がなくなる。即ち、上記の同容量の２つのコンデンサの各一端は、直接グランドまたは直流電源に接続することができる。このため、従来必要であった例えば前述の配線Ｓ（図５、図６）などの様な冗長な配線を所望の差動増幅器から排除することができる。

したがって、本発明の第１または第２の手段によれば、従来必要とされていたそれらの冗長な配線に伴う寄生抵抗や寄生インダクタが排除されて、所望の差動増幅器の動作に関するシミュレーションにおける演算誤差が小さくなり、また、基板上に展開される回路の小形化を図る上でも有利になる。

また、本発明の第３の手段によれば、上記の定電流路に流れる電流量が可変制御できるので、これによって、当該差動増幅器の利得を自在に制御することができる。

また、本発明の第４の手段によれば、上記の差動対トランジスタ／ＦＥＴのコレクタ／ドレイン端子と上記の縦続トランジスタ／ＦＥＴのベース／ゲート端子とを連結する各段間線路上に挿入すべき整合回路を、インダクタを用いることなく構成することができる。このため、本発明の第４の手段によれば、所望の差動増幅器を更に小形に形成することができる。

また、本発明の第５の手段によれば、トランジスタ／ＦＥＴの負荷にインダクタと共に抵抗が用いられるため、その抵抗によって、電源などの外部回路から当該差動増幅器への高周波ノイズの侵入を効果的に低減することができる。

また、本発明の第６の手段によれば、上記の多段抵抗とその段間に接続された上記のコンデンサによって、ローパスフィルタが構成されるため、これによって、電源などの外部回路へ当該差動増幅器から高周波（ノイズ）が漏れ出ることが効果的に防止される。

また、本発明の第７の手段によれば、上記の負荷抵抗の両端は上記の並列線路によって接続され、かつ、この並列線路に並行に接続された負荷抵抗がその両端のコンデンサと共にローパスフィルタの作用を奏するので、この負荷抵抗による電圧降下は解消され、かつ、電源などの外部回路からの高周波ノイズの侵入を効果的に低減することができる。

以下、本発明を具体的な実施例に基づいて説明する。
ただし、本発明の実施形態は、以下に示す個々の実施例に限定されるものではない。

図１に本実施例１の差動増幅器１００の回路図を示す。この差動増幅器１００の差動対トランジスタは、ｎｐｎ型のバイポーラトランジスタＱ１，Ｑ２から成り、被増幅信号の入力部（Ｐin）を除けば、この回路は少なくとも論理的には左右対称に構成されている。トランジスタＱ１のエミッタ端子に接続されたコンデンサＣ１の他端はアースされている。同様に、トランジスタＱ２のエミッタ端子に接続されたコンデンサＣ２の他端はアースされている。コンデンサＣ１とＣ２の容量は勿論同じである。

また、トランジスタＱ１のコレクタ端子は、インダクタＬ１を介して直流電源に接続される。同様に、トランジスタＱ２のコレクタ端子は、インダクタＬ２を介して直流電源に接続される。図示する符号Ｖ_ccは、その直流電源の給電電位（＞０）を示している。トランジスタＱ１，Ｑ２のエミッタ端子は、何れもインダクタＬ０の同一端に接続されており、このインダクタＬ０の他端は、定電流路ｙ１を介してアースされている。コンデンサＣ１、Ｃ２とインダクタＬ０によって、本差動増幅器１００の共振周波数帯域が制限される。即ち、当該回路の共振周波数帯域は、これらのキャパシタンスやインダクタンスによって決定することができる。
なお、定電流路ｙ１の具体的な構成は任意で良い。この様な定電流路は、例えばカレントミラー回路などを使って具現することができる。

入力側のトランジスタＱ１のベース端子は、上記の入力部（Ｐin）に接続されているが、反対側（図面右側）のトランジスタＱ２のベース端子は、アースされている。これらのベース端子には、適当なバイアス回路を接続しても良い。この差動増幅器１００の出力は、トランジスタＱ１のコレクタ端子の電位（Ｐ_out1）とトランジスタＱ２のコレクタ端子の電位（Ｐ_out2）とからなり、この２つの電位（Ｐ_out1，Ｐ_out2）が差動形式の出力信号を構成する。

図２は、この差動増幅器１００の主要部１１０の平面展開図である。図中の記号ＧＮＤは、アースされて電位が０ｖになっている導体部分を示している。インダクタＬ０は、基板上に渦巻き状に形成し、その内側端点Ｌ０ａと外部の接続点ｐ０とは基板中に形成した非常に短い線路σを介して接続する。接続点ｐ０はトランジスタＱ１，Ｑ２の各エミッタ端子に接続されている。一方、インダクタＬ０の外側端点Ｌ０ｂは、図１の定電流路ｙ１に接続する。

上記の線路σは非常に短いため、この線路σが有する抵抗成分やインダクタ成分は殆ど無視することができる。或いは、上記の様に渦巻き状に形成されたインダクタの平面パターンが規格標準化されて提供される場合には、その標準パターンが有するインダクタンスなどの公称値の中には、通常、上記の線路σが有する抵抗成分やインダクタ成分なども含まれている。
したがって、以上の回路構成に従えば、差動増幅器１００の設計時には、その動作や特性を、コンピュータを用いたシミュレーションによって殆ど誤差なく推定することができる。また、以上の回路構成に従えば、この差動増幅器１００の主要部１１０が占める基板上の面積を、例えば図２に例示する様に効果的に最小化することも容易となる。

図３に本実施例２の差動増幅器２００の回路図を示す。この差動増幅器２００は、利得やＳ／Ｎ比や利得制御手段（即ち、本発明の電流可変制御手段）などについても検討して、上記の実施例１の差動増幅器１００を改良したものである。
例えば、電流可変制御手段２０５は、図１の定電流路ｙ１を具現するものであるが、この電流可変制御手段２０５に対する入力である制御電位Ｖcontの高低を任意に制御することにより、図１の定電流路ｙ１を流れる電流の量を自在に可変制御することができる。言い換えれば、図３に示す様にこの電流可変制御手段２０５は、２段のカレントミラー回路などから構成されており、これによって、ｎｐｎ型のトランジスタＱ５に流れる電流を自在に可変制御することができる。したがって、この差動増幅器２００の利得は、制御電位Ｖcontによって可変制御することができる。

差動対トランジスタの入力側のトランジスタＱ１のベース端子には、バイアス回路２０３が接続されており、このベース端子に入力すべき被増幅信号は、入力端子ＰinからハイパスフィルタＨＰＦ３を介して入力される。もう一方のトランジスタＱ２のベース端子には、バイアス回路２０４が接続されている。バイアス回路２０４が有するアースされたコンデンサＣａ′は、バイアス電位Ｖｂに含まれるノイズを低減する作用がある。

トランジスタＱ１のコレクタ電位は、ハイパスフィルタＨＰＦ１を介して出力端子Ｐout1に出力される。同様に、トランジスタＱ２のコレクタ電位は、ハイパスフィルタＨＰＦ２を介して出力端子Ｐout2に出力される。負荷回路２０１はトランジスタＱ１のコレクタの負荷を構成すると共に、ローパスフィルタを構成している。即ち、インダクタＬ１と直流電源（Ｖ_cc）との間には、負荷抵抗が直列に挿入されており、この負荷抵抗の両端は何れも、コンデンサを介してアースされている。このため、トランジスタＱ１と直流電源との間における高周波（ノイズ）の伝達が制限される。

また同様に、負荷回路２０２はトランジスタＱ２のコレクタの負荷を構成すると共に、ローパスフィルタを構成している。
これらの回路構成により、入力端子（Ｐin）から入力された高周波信号は、アースや電源に吸収されることなく増幅されて各出力端子（Ｐout1，Ｐout2）に出力される。

図４に本実施例３の差動増幅器３００の回路図を示す。利得やＳ／Ｎ比などについて更に検討を重ねて、上記の実施例２の差動増幅器２００を更に改良したものである。各差動対トランジスタＱ１，Ｑ２にはそれぞれ、差動対トランジスタのコレクタ端子の電位変動を更に増幅する縦続トランジスタＱ３，Ｑ４が設けられている。ここでは、その差動対トランジスタＱ１，Ｑ２のコレクタ端子と上記の縦続トランジスタＱ３，Ｑ４のベース端子とを連結する各段間の線路上には、それぞれ整合回路３０１、３０２が挿入されている。例えば、整合回路３０１中の主線路上の接続点ｘ１においては、２つの段間コンデンサが直列に接続されており、整合回路３０１を構成するこれらの２つの段間コンデンサの接続点ｘ１は、他のコンデンサと抵抗とを並列に接続したＣＲ並列接続を介してアースされている。整合回路３０２についても同様に構成されている。

この様に整合回路３０１を用いて差動対トランジスタＱ１の各コレクタ端子と縦続トランジスタＱ３の各ベース端子とを縦続接続すれば、従来から多用されてきた長いインダクタを用いることなく、それらのトランジスタのコレクタ端子とベース端子とを整合させて、差動対トランジスタＱ１と縦続トランジスタＱ３とを縦続接続させることができる。差動対トランジスタＱ２と縦続トランジスタＱ４との間に挿入されている整合回路３０２についても全く同様である。したがって、この様な整合回路３０１、３０２の導入によって、利得の高い差動増幅器をよりコンパクトに形成することができる。

この様に２段階にて増幅された増幅信号は差動形式の出力信号として、縦続トランジスタＱ３，Ｑ４の各コレクタ端子（出力端子Ｐout1，Ｐout2）から出力される。
バイアス回路３０５，３０６，３０７，３０８は、各ベース端子に対して適当な直流バイアス電位を印加するための回路である。ただし、バイアス回路３０６は、コンデンサＣａを更に有しており、一端がアースされたこのコンデンサＣａの他端は、抵抗を介して差動対トランジスタＱ２のベース端子に接続されている。各バイアス回路３０５，３０６，３０７，３０８が有するその他の各コンデンサは、与えられた各バイアス電位Ｖｂ１Ｌ，Ｖｂ１Ｒ，Ｖｂ２Ｌ，Ｖｂ２Ｒに含まれ得るノイズを除去するためのものである。

負荷回路３０３は、実施例２の負荷回路２０１を更に改良したものである。この負荷抵抗は２段直列に構成されており、インダクタＬ１側から数えて２段目の負荷抵抗の両端は、それぞれコンデンサを介してアースされている。また、この２段目の負荷抵抗には、線路σ′が並列に接続されている。この線路σ′により直流電源の給電電位は、２段目の負荷抵抗によって降下することがなくなる。しかしながら、２段目の負荷抵抗はその両端のコンデンサと組合わさって、高周波に対しては、ローパスフィルタの作用を維持する。このため、この様にして負荷回路３０３を用いれば、電源電圧に対する低い電圧降下と、ノイズカット効果（デカップリング効果）の両方を同時に簡単に効果的に得ることができる。この作用・効果は、その他の負荷回路３０３′，３０４，３０４′についても同様に得られるものである。

〔その他の変形例〕
本発明の実施形態は、上記の形態に限定されるものではなく、その他にも以下に例示される様な変形を行っても良い。この様な変形や応用によっても、本発明の作用に基づいて本発明の効果を得ることができる。
（変形例１）
例えば、以上の各実施例では、バイポーラ型のトランジスタを用いたが、差動対トランジスタＱ１，Ｑ２や縦続トランジスタＱ３，Ｑ４や、その他の例えば定電流路ｙ１を具現するためのトランジスタなどについては、勿論ＦＥＴなどを用いても良い。
（変形例２）
また、以上の各実施例では、ｎｐｎ型の差動対トランジスタを用いた回路構成について具体的に例示したが、本発明の第２の手段に基づいて構成することができる、左右対称にｐｎｐ型の差動対トランジスタを有する差動増幅器においても、論理の対称性に基づいて、上記と同様の作用により、上記と同様の効果を得ることができる。

実施例１の差動増幅器１００の回路図。 差動増幅器１００の主要部１１０の平面展開図。 実施例２の差動増幅器２００の回路図。 実施例３の差動増幅器３００の回路図。 従来の差動増幅器９００の回路図。 従来の差動増幅器９００の平面展開図。

符号の説明

１００，２００，３００ ： 差動増幅器
Ｑ１，Ｑ２ ： 差動対トランジスタ
Ｃ１，Ｃ２ ： コンデンサ
Ｌ０ ： インダクタ
ｙ１ ： 定電流路

Claims (7)

1. 左右対称にｎｐｎ型／ｎ型の差動対トランジスタ／ＦＥＴを有する差動増幅器において、
   前記差動対トランジスタ／ＦＥＴの各エミッタ／ソース端子は、
   左右それぞれ同容量のコンデンサを介して並行にアースされ、かつ、
   同一のインダクタの同一端にそれぞれ接続されており、
   前記インダクタの他端は、
   定電流路を介してアースされている
   ことを特徴とする差動増幅器。
2. 左右対称にｐｎｐ型／ｐ型の差動対トランジスタ／ＦＥＴを有する差動増幅器において、
   前記差動対トランジスタ／ＦＥＴの各エミッタ／ソース端子は、
   左右それぞれ同容量のコンデンサを介して並行に直流電源接続され、かつ、
   同一のインダクタの同一端にそれぞれ接続されており、
   前記インダクタの他端は、
   定電流路を介して直流電源接続されている
   ことを特徴とする差動増幅器。
3. 前記定電流路は、
   該定電流路上に流れる電流の量を制御する電流可変制御手段を有する
   ことを特徴とする請求項１または請求項２に記載の差動増幅器。
4. 各前記差動対トランジスタ／ＦＥＴは左右それぞれ、
   前記差動対トランジスタ／ＦＥＴのコレクタ／ドレイン端子の電位変動を更に増幅する縦続トランジスタ／ＦＥＴを有し、
   前記差動対トランジスタ／ＦＥＴの前記コレクタ／ドレイン端子と前記縦続トランジスタ／ＦＥＴのベース／ゲート端子とを連結する各段間線路上にはそれぞれ、２つの段間コンデンサが直列に挿入されており、
   ２つの前記段間コンデンサの接続点は、
   他のコンデンサと抵抗とを並列に接続したＣＲ並列接続を介してアースされている
   ことを特徴とする請求項１乃至請求項３の何れか１項に記載の差動増幅器。
5. 各前記差動対トランジスタ／ＦＥＴまたは各前記縦続トランジスタ／ＦＥＴの負荷は左右それぞれ、
   前記コレクタ／ドレイン端子に近い側より順に、インダクタと抵抗とを直列に接続したＬＲ直列接続によって構成されている
   ことを特徴とする請求項１乃至請求項４の何れか１項に記載の差動増幅器。
6. 各前記差動対トランジスタ／ＦＥＴまたは各前記縦続トランジスタ／ＦＥＴの負荷は左右それぞれ、
   複数段に直列接続された多段抵抗を有し、
   少なくとも前記多段抵抗の段間の接続点には、
   一端がアースされたコンデンサの他端が接続されている
   ことを特徴とする請求項１乃至請求項５の何れか１項に記載の差動増幅器。
7. 各前記差動対トランジスタ／ＦＥＴまたは各前記縦続トランジスタ／ＦＥＴの負荷は左右それぞれ、
   負荷抵抗に並列に接続された並列線路を有し、
   前記並列線路の両端はそれぞれ、
   コンデンサを介してアースされている
   ことを特徴とする請求項１乃至請求項６の何れか１項に記載の差動増幅器。

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