JPH10125741A - 集積回路及び集積回路の製造方法及び集積回路の評価方法 - Google Patents
集積回路及び集積回路の製造方法及び集積回路の評価方法Info
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- JPH10125741A JPH10125741A JP8273512A JP27351296A JPH10125741A JP H10125741 A JPH10125741 A JP H10125741A JP 8273512 A JP8273512 A JP 8273512A JP 27351296 A JP27351296 A JP 27351296A JP H10125741 A JPH10125741 A JP H10125741A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
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Abstract
(57)【要約】
【課題】 接合状態の評価を簡単に行える集積回路を製
造するための製造方法を提供する。 【解決手段】 チップ１１の表面に２つの外部接続用電
極１２を設け、その下部にバイアホール１３を形成し、
バイアホール１３内に導電体部１４を形成する（Ａ〜
Ｃ）。そして、チップ１１の裏面に第１金属膜１５を形
成するとともに、セラミック基板１８の表面に第２金属
膜１９を形成し、両者を接触加熱することによって、チ
ップ１１とセラミック基板１８とを接合する。また、第
１金属膜１５を形成する際には、第１金属膜１５が存在
していないスリット部１６を設けておく。接合状態の評
価時には、２つの外部接続用電極１２間の抵抗を測定す
る。
造するための製造方法を提供する。 【解決手段】 チップ１１の表面に２つの外部接続用電
極１２を設け、その下部にバイアホール１３を形成し、
バイアホール１３内に導電体部１４を形成する（Ａ〜
Ｃ）。そして、チップ１１の裏面に第１金属膜１５を形
成するとともに、セラミック基板１８の表面に第２金属
膜１９を形成し、両者を接触加熱することによって、チ
ップ１１とセラミック基板１８とを接合する。また、第
１金属膜１５を形成する際には、第１金属膜１５が存在
していないスリット部１６を設けておく。接合状態の評
価時には、２つの外部接続用電極１２間の抵抗を測定す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路及び集積
回路の製造方法及び集積回路の評価方法に関し、特に、
半絶縁性基板を用いたＩＣチップと、そのＩＣチップが
搭載されるセラミック基板とからなる集積回路であっ
て、ＩＣチップと基板との間の接合状態を評価すること
ができる集積回路とその製造方法及びその評価方法に関
する。
回路の製造方法及び集積回路の評価方法に関し、特に、
半絶縁性基板を用いたＩＣチップと、そのＩＣチップが
搭載されるセラミック基板とからなる集積回路であっ
て、ＩＣチップと基板との間の接合状態を評価すること
ができる集積回路とその製造方法及びその評価方法に関
する。
【０００２】
【従来の技術】周知のように、集積回路を製造する際に
は、ダイボンディングと呼ばれる工程（作業）が行われ
ている。ダイボンディングは、ダイシング工程により分
割されたチップ（ダイとも呼ばれる）を、基板に固定す
る工程であり、ダイボンディング法としては、樹脂接合
法、ハンダ接合法、共晶接合法といった３種の方法が知
られている。
は、ダイボンディングと呼ばれる工程（作業）が行われ
ている。ダイボンディングは、ダイシング工程により分
割されたチップ（ダイとも呼ばれる）を、基板に固定す
る工程であり、ダイボンディング法としては、樹脂接合
法、ハンダ接合法、共晶接合法といった３種の方法が知
られている。
【０００３】ＧａＡｓやＩｎＰ等の半絶縁体を用いたＩ
Ｃチップをセラミック基板に搭載して構成される集積回
路において、このＩＣチップとセラミック基板との接合
には、ハンダ接合法と共晶接合法が用いられることが多
い。ハンダ接合法を行う際には、チップと基板との間
に、低融点合金（いわゆる、ハンダ）の箔が挟まれる。
そして、加熱により、当該箔がリフローされ、チップと
セラミック基板が接合される。なお、ハンダ接合法で
は、チップ材料あるいはセラミック基板に対するハンダ
のぬれ性が悪い場合などには、チップ、セラミック基板
の一方あるいは両方の接合面に、ぬれ性の良い材料から
なる膜が予め真空蒸着法等により形成される。
Ｃチップをセラミック基板に搭載して構成される集積回
路において、このＩＣチップとセラミック基板との接合
には、ハンダ接合法と共晶接合法が用いられることが多
い。ハンダ接合法を行う際には、チップと基板との間
に、低融点合金（いわゆる、ハンダ）の箔が挟まれる。
そして、加熱により、当該箔がリフローされ、チップと
セラミック基板が接合される。なお、ハンダ接合法で
は、チップ材料あるいはセラミック基板に対するハンダ
のぬれ性が悪い場合などには、チップ、セラミック基板
の一方あるいは両方の接合面に、ぬれ性の良い材料から
なる膜が予め真空蒸着法等により形成される。
【０００４】共晶接合法は、共晶合金をつくる２元素間
の、拡散反応を利用してチップとセラミック基板の接合
が行われる。すなわち、共晶接合法では、図９に模式的
に示したように、共晶合金をつくる２元素のうち、一方
の元素からなる膜３２が接合面に形成されたチップ３１
と、他方の元素からなる膜３３が接合面に形成されたセ
ラミック基板３４とを、接触させた状態（Ａ）で、一時
的に加熱することによって、（Ｂ）に示したように、チ
ップ３１とセラミック基板３４とが共晶合金３５（並び
に膜３３）で接合された構造を得る。なお、図では、膜
３２が全て共晶合金に変化したものとしてあるが、膜３
２が残る場合もある。
の、拡散反応を利用してチップとセラミック基板の接合
が行われる。すなわち、共晶接合法では、図９に模式的
に示したように、共晶合金をつくる２元素のうち、一方
の元素からなる膜３２が接合面に形成されたチップ３１
と、他方の元素からなる膜３３が接合面に形成されたセ
ラミック基板３４とを、接触させた状態（Ａ）で、一時
的に加熱することによって、（Ｂ）に示したように、チ
ップ３１とセラミック基板３４とが共晶合金３５（並び
に膜３３）で接合された構造を得る。なお、図では、膜
３２が全て共晶合金に変化したものとしてあるが、膜３
２が残る場合もある。
【０００５】
【発明が解決しようとする課題】ハンダ接合法あるいは
共晶接合法は、形成される接合部分の熱抵抗が極めて小
さい接合法となっている。しかしながら、共晶合金法に
よる接合では、図１０に模式的に示したように、共晶合
金層３５が一様に形成されずに、チップ３１とセラミッ
ク基板３４の間に、空洞５０などの欠陥が形成されてし
まうことがあった。また、ハンダ接合法による接合で
も、同様に、接合部分に空洞が形成されてしまうことが
あった。
共晶接合法は、形成される接合部分の熱抵抗が極めて小
さい接合法となっている。しかしながら、共晶合金法に
よる接合では、図１０に模式的に示したように、共晶合
金層３５が一様に形成されずに、チップ３１とセラミッ
ク基板３４の間に、空洞５０などの欠陥が形成されてし
まうことがあった。また、ハンダ接合法による接合で
も、同様に、接合部分に空洞が形成されてしまうことが
あった。
【０００６】図１０に示したような形態の集積回路で
は、チップ３１とセラミック基板３４との間（特に、空
洞５０付近）の熱抵抗が大きくなっているため、当然、
当該集積回路が動作したときのチップ３１の温度は、図
９（Ｂ）に示した、正常に接合部分が形成された集積回
路に比して、チップ３１の温度上昇が大きくなってしま
う。
は、チップ３１とセラミック基板３４との間（特に、空
洞５０付近）の熱抵抗が大きくなっているため、当然、
当該集積回路が動作したときのチップ３１の温度は、図
９（Ｂ）に示した、正常に接合部分が形成された集積回
路に比して、チップ３１の温度上昇が大きくなってしま
う。
【０００７】特に、ＧａＡｓ（ガリウム砒素）やＩｎＰ
（インジウムリン）やサファイアなど、半絶縁性あるい
は絶縁性の基板を用いたＩＣチップでは、基板の熱伝導
度が小さいこともあり、セラミック基板への接合が正常
に行われていない場合、温度上昇のために、チップ上に
形成された回路が正常に動作しなくなってしまう。
（インジウムリン）やサファイアなど、半絶縁性あるい
は絶縁性の基板を用いたＩＣチップでは、基板の熱伝導
度が小さいこともあり、セラミック基板への接合が正常
に行われていない場合、温度上昇のために、チップ上に
形成された回路が正常に動作しなくなってしまう。
【０００８】このため、正常な接合が行われていない集
積回路を選別できることが望ましいのであるが、従来の
集積回路は、チップをセラミック基板から剥がすのに要
する力を測定するか、熱抵抗を実際に測定するといった
方法でしか、接合状態を評価できなかった。前者の方法
は、破壊検査であるため、当然、個々の集積回路の接合
状態の評価を、前者の方法により行うことはできない。
また、後者の方法は、非破壊検査であり、個々の集積回
路に対して適用可能ではあるが、熱抵抗の測定は、長時
間を要する。このため、後者の方法においても、複数の
集積回路のうちのいくつかをサンプル的に評価すること
で代替せざるを得ない。
積回路を選別できることが望ましいのであるが、従来の
集積回路は、チップをセラミック基板から剥がすのに要
する力を測定するか、熱抵抗を実際に測定するといった
方法でしか、接合状態を評価できなかった。前者の方法
は、破壊検査であるため、当然、個々の集積回路の接合
状態の評価を、前者の方法により行うことはできない。
また、後者の方法は、非破壊検査であり、個々の集積回
路に対して適用可能ではあるが、熱抵抗の測定は、長時
間を要する。このため、後者の方法においても、複数の
集積回路のうちのいくつかをサンプル的に評価すること
で代替せざるを得ない。
【０００９】そこで、本発明の課題は、接合状態の評価
を簡単に行える集積回路を提供することにある。また、
本発明の他の課題は、接合状態の評価を簡単に行える集
積回路を製造するための製造方法を提供することにあ
る。
を簡単に行える集積回路を提供することにある。また、
本発明の他の課題は、接合状態の評価を簡単に行える集
積回路を製造するための製造方法を提供することにあ
る。
【００１０】
【課題を解決するための手段】上記課題を解決するため
に、本発明では、主表面に能動素子が形成された、例え
ば、化合物半導体からなる半導体チップと、主表面に電
極を有する基板とを、該半導体チップの主表面と対向す
る裏面と該基板の主表面との間に介在する導電性部材を
加熱して該導電性部材と該電極とを合金化することによ
り、該基板上に該半導体チップを接合してなる集積回路
を、主表面上に形成された、少なくとも２つの表面電極
と、主表面から裏面に貫通するように、各表面電極の下
方に形成された少なくとも２つの孔内に導電材料を充填
してなる接続配線部とを有する半導体チップを用いて構
成する。
に、本発明では、主表面に能動素子が形成された、例え
ば、化合物半導体からなる半導体チップと、主表面に電
極を有する基板とを、該半導体チップの主表面と対向す
る裏面と該基板の主表面との間に介在する導電性部材を
加熱して該導電性部材と該電極とを合金化することによ
り、該基板上に該半導体チップを接合してなる集積回路
を、主表面上に形成された、少なくとも２つの表面電極
と、主表面から裏面に貫通するように、各表面電極の下
方に形成された少なくとも２つの孔内に導電材料を充填
してなる接続配線部とを有する半導体チップを用いて構
成する。
【００１１】この構成を有する集積回路では、半導体チ
ップに設けられた表面電極間の抵抗を測定することによ
って、半導体チップと基板の接合状態が評価できること
になるので、製造する全ての集積回路をこの構成として
おけば、不良品であるか否かの選別が簡単に行えること
になる。
ップに設けられた表面電極間の抵抗を測定することによ
って、半導体チップと基板の接合状態が評価できること
になるので、製造する全ての集積回路をこの構成として
おけば、不良品であるか否かの選別が簡単に行えること
になる。
【００１２】なお、本発明の集積回路を構成するに際し
て、半導体チップとして、その裏面に、裏面を２分割す
るスリットが形成されているチップを用いても良く、少
なくとも２つの外部からの端子と接触可能な面積を有す
る表面電極を用いても良い。
て、半導体チップとして、その裏面に、裏面を２分割す
るスリットが形成されているチップを用いても良く、少
なくとも２つの外部からの端子と接触可能な面積を有す
る表面電極を用いても良い。
【００１３】本発明の第１の集積回路の製造方法は、主
表面に能動素子が形成された半導体チップと、主表面に
電極を有する基板とからなる集積回路の製造方法であっ
て、（イ）半導体チップの主表面上に、少なくとも２つ
の表面電極を形成する工程と、（ロ）主表面と対向する
半導体チップの裏面から表面電極まで貫通する孔を形成
し、該孔内に導電材料を充填してなる接続配線部を形成
する工程と、（ハ）半導体チップの裏面に、該裏面を２
分割するように離間した、２つの領域からなる導電性部
材を形成する工程と、（ニ）半導体チップの裏面と基板
の主表面が対向するように、該基板上に半導体チップを
載置して加熱することにより、該基板上に該半導体チッ
プを接合する工程とを有する。
表面に能動素子が形成された半導体チップと、主表面に
電極を有する基板とからなる集積回路の製造方法であっ
て、（イ）半導体チップの主表面上に、少なくとも２つ
の表面電極を形成する工程と、（ロ）主表面と対向する
半導体チップの裏面から表面電極まで貫通する孔を形成
し、該孔内に導電材料を充填してなる接続配線部を形成
する工程と、（ハ）半導体チップの裏面に、該裏面を２
分割するように離間した、２つの領域からなる導電性部
材を形成する工程と、（ニ）半導体チップの裏面と基板
の主表面が対向するように、該基板上に半導体チップを
載置して加熱することにより、該基板上に該半導体チッ
プを接合する工程とを有する。
【００１４】この製造方法によれば、半導体チップに設
けられた表面電極間の抵抗を測定することによって、半
導体チップと基板の接合状態が評価できる集積回路が得
られるので、全ての集積回路を本製造方法で製造すれ
ば、製造された集積回路が不良品であるか否かの選別が
簡単に行えることになる。また、導電性部材を、離間し
た２つの領域からなるように形成しているので、接合
が、何らかの原因によって正常に行われなかった場合、
表面電極間の抵抗が、半導体チップ裏面に一様な導電性
部材を設けた場合に比して大きくなる。このため、この
製造方法を用いれば、不良品の判定がさらに容易に行え
ることになる。なお、本製造方法を用いる場合には、電
極及び導電性部材として、共晶をなす２種の材料（元
素）を用いることが望ましいが、全く同一の材料（低融
点金属あるいは合金）を用いることも出来る。また、各
表面電極を、少なくとも２つの外部からの端子と接触可
能な面積を有するように形成しておけば、いわゆる、４
端子法による抵抗測定が可能となるため、接触抵抗の影
響を受けずに、接合状態の評価が行えることになる。す
なわち、接合部分の状態の違いがわずかなものであって
も、その識別ができる集積回路を製造できることにな
る。
けられた表面電極間の抵抗を測定することによって、半
導体チップと基板の接合状態が評価できる集積回路が得
られるので、全ての集積回路を本製造方法で製造すれ
ば、製造された集積回路が不良品であるか否かの選別が
簡単に行えることになる。また、導電性部材を、離間し
た２つの領域からなるように形成しているので、接合
が、何らかの原因によって正常に行われなかった場合、
表面電極間の抵抗が、半導体チップ裏面に一様な導電性
部材を設けた場合に比して大きくなる。このため、この
製造方法を用いれば、不良品の判定がさらに容易に行え
ることになる。なお、本製造方法を用いる場合には、電
極及び導電性部材として、共晶をなす２種の材料（元
素）を用いることが望ましいが、全く同一の材料（低融
点金属あるいは合金）を用いることも出来る。また、各
表面電極を、少なくとも２つの外部からの端子と接触可
能な面積を有するように形成しておけば、いわゆる、４
端子法による抵抗測定が可能となるため、接触抵抗の影
響を受けずに、接合状態の評価が行えることになる。す
なわち、接合部分の状態の違いがわずかなものであって
も、その識別ができる集積回路を製造できることにな
る。
【００１５】本発明の第２の集積回路の製造方法は、主
表面に能動素子が形成された半導体チップと、主表面に
電極を有する基板とからなる集積回路の製造方法であっ
て、（イ）半導体チップの主表面上に、４つの表面電極
を形成する工程と、（ロ）主表面と対向する半導体チッ
プの裏面から表面電極まで貫通する孔を形成し、該孔内
に導電材料を充填してなる接続配線部を形成する工程
と、（ハ）半導体チップの裏面に、該裏面を２つの領域
に分割する溝部を形成する工程と、（ニ）半導体チップ
の裏面の溝部以外に導電性部材を設ける工程と、（ホ）
基板の主表面上に電極を形成する工程であって、離間し
た２つの領域からなり、該離間部分が溝部と直交する方
向に延在するように、電極を形成する工程と、（へ）半
導体チップの裏面と基板の主表面が対向するように、基
板上に半導体チップを載置して加熱することにより、該
基板上に該半導体チップを接合する工程とを有する。
表面に能動素子が形成された半導体チップと、主表面に
電極を有する基板とからなる集積回路の製造方法であっ
て、（イ）半導体チップの主表面上に、４つの表面電極
を形成する工程と、（ロ）主表面と対向する半導体チッ
プの裏面から表面電極まで貫通する孔を形成し、該孔内
に導電材料を充填してなる接続配線部を形成する工程
と、（ハ）半導体チップの裏面に、該裏面を２つの領域
に分割する溝部を形成する工程と、（ニ）半導体チップ
の裏面の溝部以外に導電性部材を設ける工程と、（ホ）
基板の主表面上に電極を形成する工程であって、離間し
た２つの領域からなり、該離間部分が溝部と直交する方
向に延在するように、電極を形成する工程と、（へ）半
導体チップの裏面と基板の主表面が対向するように、基
板上に半導体チップを載置して加熱することにより、該
基板上に該半導体チップを接合する工程とを有する。
【００１６】この製造方法によれば、半導体チップに設
けられた４つの表面電極の組み合わせにより、チップと
セラミック基板の接合部のさまざまな領域における状態
が評価できる集積回路が得られることになる。また、そ
の集積回路は、４端子法あるいはブリッジ回路による抵
抗測定が可能なものとなるので、接触抵抗の影響を受け
ることなく、接合状態（抵抗）の変化を検出できること
になる。
けられた４つの表面電極の組み合わせにより、チップと
セラミック基板の接合部のさまざまな領域における状態
が評価できる集積回路が得られることになる。また、そ
の集積回路は、４端子法あるいはブリッジ回路による抵
抗測定が可能なものとなるので、接触抵抗の影響を受け
ることなく、接合状態（抵抗）の変化を検出できること
になる。
【００１７】本発明の第１の集積回路の評価方法は、主
表面に能動素子が形成された半導体チップと、主表面に
電極を有する基板とからなる集積回路であって、半導体
チップの主表面上に、少なくとも２つの表面電極を形成
する工程と、主表面と対向する半導体チップの裏面から
表面電極まで貫通する孔を形成し、該孔内に導電材料を
充填してなる接続配線部を形成する工程と、半導体チッ
プの裏面に、該裏面を２分割するように離間した、２つ
の領域からなる導電性部材を設ける工程と、半導体チッ
プの裏面と基板の主表面が対向するように、該基板上に
半導体チップを載置して加熱することにより、導電性部
材と電極とを合金化して該基板上に該半導体チップを接
合する工程とから構成された集積回路を対象とするもの
であり、当該集積回路の表面電極間または該表面電極の
一つと合金層との間の抵抗等を測定することによって、
合金化により生成された合金層の状態、すなわち、半導
体チップと基板との接続状態が評価される。
表面に能動素子が形成された半導体チップと、主表面に
電極を有する基板とからなる集積回路であって、半導体
チップの主表面上に、少なくとも２つの表面電極を形成
する工程と、主表面と対向する半導体チップの裏面から
表面電極まで貫通する孔を形成し、該孔内に導電材料を
充填してなる接続配線部を形成する工程と、半導体チッ
プの裏面に、該裏面を２分割するように離間した、２つ
の領域からなる導電性部材を設ける工程と、半導体チッ
プの裏面と基板の主表面が対向するように、該基板上に
半導体チップを載置して加熱することにより、導電性部
材と電極とを合金化して該基板上に該半導体チップを接
合する工程とから構成された集積回路を対象とするもの
であり、当該集積回路の表面電極間または該表面電極の
一つと合金層との間の抵抗等を測定することによって、
合金化により生成された合金層の状態、すなわち、半導
体チップと基板との接続状態が評価される。
【００１８】なお、この評価方法を実践する際には、表
面電極を、それぞれ、少なくとも２つの外部端子と接触
可能な面積を有するように形成しておき、一対の外部端
子を用いてそれらの表面電極間に所定の電圧を印加し、
他の一対の外部端子を用いて表面電極間または該表面電
極の一つと合金層との間の電圧降下を測定することによ
って、半導体チップと基板との接続状態を評価すること
が望ましい。
面電極を、それぞれ、少なくとも２つの外部端子と接触
可能な面積を有するように形成しておき、一対の外部端
子を用いてそれらの表面電極間に所定の電圧を印加し、
他の一対の外部端子を用いて表面電極間または該表面電
極の一つと合金層との間の電圧降下を測定することによ
って、半導体チップと基板との接続状態を評価すること
が望ましい。
【００１９】本発明の第２の集積回路の評価方法は、主
表面に能動素子が形成された半導体チップと、主表面に
電極を有する基板とからなる集積回路であって、半導体
チップの主表面上に、４つの表面電極を形成する工程
と、主表面と対向する半導体チップの裏面から表面電極
まで貫通する孔を形成し、該孔内に導電材料を充填して
なる接続配線部を形成する工程と、半導体チップの裏面
に、該裏面を２つの領域に分割する溝部を形成する工程
と、半導体チップの裏面の溝部以外に導電性部材を設け
る工程と、基板の主表面上に電極を形成する工程であっ
て、離間した２つの領域からなり、該離間部分が溝部と
直交する方向に延在するように、電極を形成する工程
と、半導体チップの裏面と基板の主表面が対向するよう
に、基板上に半導体チップを載置して加熱することによ
り、導電性部材と電極とを合金化して該基板上に該半導
体チップを接合する工程とから構成された集積回路を対
象とし、合金化により生成された合金層の抵抗値を、４
つの表面電極間にてブリッジ回路が構成されるように各
表面電極に外部端子を接触させて測定することによっ
て、半導体チップと基板との接続状態の評価を行う。
表面に能動素子が形成された半導体チップと、主表面に
電極を有する基板とからなる集積回路であって、半導体
チップの主表面上に、４つの表面電極を形成する工程
と、主表面と対向する半導体チップの裏面から表面電極
まで貫通する孔を形成し、該孔内に導電材料を充填して
なる接続配線部を形成する工程と、半導体チップの裏面
に、該裏面を２つの領域に分割する溝部を形成する工程
と、半導体チップの裏面の溝部以外に導電性部材を設け
る工程と、基板の主表面上に電極を形成する工程であっ
て、離間した２つの領域からなり、該離間部分が溝部と
直交する方向に延在するように、電極を形成する工程
と、半導体チップの裏面と基板の主表面が対向するよう
に、基板上に半導体チップを載置して加熱することによ
り、導電性部材と電極とを合金化して該基板上に該半導
体チップを接合する工程とから構成された集積回路を対
象とし、合金化により生成された合金層の抵抗値を、４
つの表面電極間にてブリッジ回路が構成されるように各
表面電極に外部端子を接触させて測定することによっ
て、半導体チップと基板との接続状態の評価を行う。
【００２０】
【発明の実施の形態】以下、本発明の実施形態を図面を
参照して具体的に説明する。 ＜第１実施形態＞第１実施形態の集積回路の製造方法
は、接合状態を電気的に評価できるように、チップを加
工する工程と、チップとセラミック基板とを実際に接合
する工程からなる。
参照して具体的に説明する。 ＜第１実施形態＞第１実施形態の集積回路の製造方法
は、接合状態を電気的に評価できるように、チップを加
工する工程と、チップとセラミック基板とを実際に接合
する工程からなる。
【００２１】以下、図１を用いて、本発明の第１実施形
態による集積回路の製造方法を具体的に説明する。図１
（Ａ）に示したように、本製造方法では、チップ１１の
表面に、２個の外部接続用電極１２が形成される。な
お、本実施形態では、チップ１１として、ＧａＡｓ基板
上に電子回路が形成されたチップ（ＧａＡｓＩＣ）を用
いており、外部接続用電極１２の形成は、ホトリソグラ
フィ法によって、チップ１１上に、外部接続用電極１２
の形成予定領域にレジストが存在しないレジストパター
ンを形成した後、そのレジストパターン上に真空蒸着法
によってＡｕ（金）膜を堆積し、次いで、レジストパタ
ーンを除去すること（いわゆる、リフトオフ法）によっ
て行っている。
態による集積回路の製造方法を具体的に説明する。図１
（Ａ）に示したように、本製造方法では、チップ１１の
表面に、２個の外部接続用電極１２が形成される。な
お、本実施形態では、チップ１１として、ＧａＡｓ基板
上に電子回路が形成されたチップ（ＧａＡｓＩＣ）を用
いており、外部接続用電極１２の形成は、ホトリソグラ
フィ法によって、チップ１１上に、外部接続用電極１２
の形成予定領域にレジストが存在しないレジストパター
ンを形成した後、そのレジストパターン上に真空蒸着法
によってＡｕ（金）膜を堆積し、次いで、レジストパタ
ーンを除去すること（いわゆる、リフトオフ法）によっ
て行っている。
【００２２】次いで、チップ１１の裏面に、所定形状の
レジストパターンを形成し、ドライエッチングを行うこ
とにより、図１(Ｂ)に示したように、それぞれの外部接
続用電極１２の下方に、バイアホール１３を有する構造
を得る。その後、各バイアホール１３内に、導電性材料
を充填することによって、外部接続用電極１２と電気的
に接続された導電体部１４を形成する（図１(Ｃ)）。な
お、実施形態では、メッキ法を用いて、Ａｌ（アルミニ
ウム）をバイアホール１３内に充填することによって、
導電体部１４を形成している。
レジストパターンを形成し、ドライエッチングを行うこ
とにより、図１(Ｂ)に示したように、それぞれの外部接
続用電極１２の下方に、バイアホール１３を有する構造
を得る。その後、各バイアホール１３内に、導電性材料
を充填することによって、外部接続用電極１２と電気的
に接続された導電体部１４を形成する（図１(Ｃ)）。な
お、実施形態では、メッキ法を用いて、Ａｌ（アルミニ
ウム）をバイアホール１３内に充填することによって、
導電体部１４を形成している。
【００２３】次に、図１(Ｄ)に示したように、このよう
に加工したチップ１１の裏面と、セラミック基板１８の
表面に、それぞれ、共晶接続法を行うための第１金属膜
１５と第２金属膜１９を形成する。ただし、チップ１１
の裏面に、第１金属膜１５を形成する際には、リフトオ
フ法を用いることによって、図示したように、チップ１
１の中央部に第１金属膜膜１５が存在しない部分（以
下、スリット部１６と表記する）を設けておく。また、
スリット部１６の幅は、第１金属膜１５と第２金属膜１
９との間で共晶合金をつくるための処理が適当な条件下
で行われた場合、連続的な共晶合金層が形成される幅に
しておく。なお、本実施形態では、第１金属膜１５、第
２金属膜１９として、それぞれ、Ｓｎ（すず）、Ａｕ
（金）からなる真空蒸着膜を用いており、スリット部１
６の幅は、０．０１ｍｍとしている。
に加工したチップ１１の裏面と、セラミック基板１８の
表面に、それぞれ、共晶接続法を行うための第１金属膜
１５と第２金属膜１９を形成する。ただし、チップ１１
の裏面に、第１金属膜１５を形成する際には、リフトオ
フ法を用いることによって、図示したように、チップ１
１の中央部に第１金属膜膜１５が存在しない部分（以
下、スリット部１６と表記する）を設けておく。また、
スリット部１６の幅は、第１金属膜１５と第２金属膜１
９との間で共晶合金をつくるための処理が適当な条件下
で行われた場合、連続的な共晶合金層が形成される幅に
しておく。なお、本実施形態では、第１金属膜１５、第
２金属膜１９として、それぞれ、Ｓｎ（すず）、Ａｕ
（金）からなる真空蒸着膜を用いており、スリット部１
６の幅は、０．０１ｍｍとしている。
【００２４】その後、第１金属膜１５と第２金属膜１９
とを接触させた状態で、チップ１１並びにセラミック基
板１８を一時的に加熱することによって、チップ１１と
セラミック基板１８との間が、共晶合金層２０によって
接合された構造（図１(Ｅ))を得る。
とを接触させた状態で、チップ１１並びにセラミック基
板１８を一時的に加熱することによって、チップ１１と
セラミック基板１８との間が、共晶合金層２０によって
接合された構造（図１(Ｅ))を得る。
【００２５】ここで、スリット部１６は、上記したよう
に、幅０．０１ｍｍ程度としている。チップの長さ（ス
リット部１６の延在する方向とは垂直な方向における長
さ）は通常４ｍｍ程度であるので、第１金属膜１５が形
成されないスリット部１６の、チップ裏面に対する面積
の割合は１／４００程度となり、極めて小さい。これ
は、合金層の形成に対して、スリット部１６が何ら影響
しない程度である。
に、幅０．０１ｍｍ程度としている。チップの長さ（ス
リット部１６の延在する方向とは垂直な方向における長
さ）は通常４ｍｍ程度であるので、第１金属膜１５が形
成されないスリット部１６の、チップ裏面に対する面積
の割合は１／４００程度となり、極めて小さい。これ
は、合金層の形成に対して、スリット部１６が何ら影響
しない程度である。
【００２６】以下、図２を用いて、本製造方法によって
製造される集積回路の接合状態の評価方法を説明する。
本製造方法では、チップ裏面に、スリット部を有する金
属膜を形成しているため、共晶合金化が正常に行われた
場合は、図２（Ｉ）に示したように、スリット部が形成
されていた領域においても共晶合金層が存在することに
なるが、共晶合金化が通常とは異なる条件下でなされた
場合、図２（II）に示したように、スリット部が存在し
ていた領域に、共晶合金層が存在しない、あるいは、ス
リット部の一部を残すような、空洞２２等の欠陥が発生
する。また、図２(III)に模式的に示したように、第１
金属膜１５と第２金属膜１９との界面４０に、共晶合金
層が形成されないような場合もある。すなわち、共晶合
金化が通常とは異なる条件下でなされた場合、２つの外
部接続用電極１２（以下、Ｚ１、Ｚ２と表記する）間、
あるいは、外部接続用電極１２と第２金属膜１９（以
下、Ｚ３と表記する）との間の導通を妨げる欠陥が発生
する。
製造される集積回路の接合状態の評価方法を説明する。
本製造方法では、チップ裏面に、スリット部を有する金
属膜を形成しているため、共晶合金化が正常に行われた
場合は、図２（Ｉ）に示したように、スリット部が形成
されていた領域においても共晶合金層が存在することに
なるが、共晶合金化が通常とは異なる条件下でなされた
場合、図２（II）に示したように、スリット部が存在し
ていた領域に、共晶合金層が存在しない、あるいは、ス
リット部の一部を残すような、空洞２２等の欠陥が発生
する。また、図２(III)に模式的に示したように、第１
金属膜１５と第２金属膜１９との界面４０に、共晶合金
層が形成されないような場合もある。すなわち、共晶合
金化が通常とは異なる条件下でなされた場合、２つの外
部接続用電極１２（以下、Ｚ１、Ｚ２と表記する）間、
あるいは、外部接続用電極１２と第２金属膜１９（以
下、Ｚ３と表記する）との間の導通を妨げる欠陥が発生
する。
【００２７】このため、正常に接合部が形成された場合
の外部接続用電極Ｚ１とＺ２との間の抵抗は、図２
（Ｉ）に模式的に示したように、共晶合金層２０の横方
向の抵抗Ｒ1と、第２金属膜１９の横方向の抵抗Ｒ2とを
並列に接続したもの（Ｒ1×Ｒ2／（Ｒ1＋Ｒ2））となる
のに対し、図２(II)に示した状態における外部接続用電
極Ｚ１とＺ２との間の抵抗は、抵抗Ｒ1より大きな抵抗
Ｒ1′と抵抗Ｒ2とを並列に接続したものとなる。また、
図２(III)に示した状態における外部接続用電極Ｚ１と
Ｚ２の間の抵抗は、抵抗Ｒ1よりも大きな抵抗Ｒ1′と、
抵抗Ｒ2よりも大きな抵抗Ｒ2′とを並列に接続したもの
となる。
の外部接続用電極Ｚ１とＺ２との間の抵抗は、図２
（Ｉ）に模式的に示したように、共晶合金層２０の横方
向の抵抗Ｒ1と、第２金属膜１９の横方向の抵抗Ｒ2とを
並列に接続したもの（Ｒ1×Ｒ2／（Ｒ1＋Ｒ2））となる
のに対し、図２(II)に示した状態における外部接続用電
極Ｚ１とＺ２との間の抵抗は、抵抗Ｒ1より大きな抵抗
Ｒ1′と抵抗Ｒ2とを並列に接続したものとなる。また、
図２(III)に示した状態における外部接続用電極Ｚ１と
Ｚ２の間の抵抗は、抵抗Ｒ1よりも大きな抵抗Ｒ1′と、
抵抗Ｒ2よりも大きな抵抗Ｒ2′とを並列に接続したもの
となる。
【００２８】このように、接合部の形成（共晶合金層２
０の形成）が正常に行われなかった場合における外部接
続用電極Ｚ１とＺ２間の抵抗値は、正常に行われた場合
の抵抗値に比して大きなものとなる。このため、当該抵
抗値を測定することによって、接合が正常に行われたか
否かが判断できることになる。
０の形成）が正常に行われなかった場合における外部接
続用電極Ｚ１とＺ２間の抵抗値は、正常に行われた場合
の抵抗値に比して大きなものとなる。このため、当該抵
抗値を測定することによって、接合が正常に行われたか
否かが判断できることになる。
【００２９】同様に、正常に接合部が形成された場合の
外部接続用電極Ｚ１又はＺ２と第２金属膜Ｚ３との間の
抵抗は、図２（Ｉ）に模式的に示してあるように、共晶
合金層２０の縦方向の抵抗ＲX1と、第２金属膜１９の縦
方向の抵抗ＲX2とを直列に接続したもの（ＲX1＋ＲX2）
となるのに対し、図２(II)に示した状態における外部接
続用電極Ｚ１又はＺ２と第２金属膜Ｚ３との間の抵抗
は、抵抗ＲX1よりも大きなＲX1′と抵抗ＲX2とを直列に
接続したものとなる。また、図２(III)に示した状態に
おける外部接続用電極Ｚ１又はＺ２と第２金属膜Ｚ３と
の間の抵抗は、抵抗ＲX1よりも大きな抵抗ＲX1′と、抵
抗ＲX2より大きな抵抗ＲX2′とを直列に接続したものと
なる。
外部接続用電極Ｚ１又はＺ２と第２金属膜Ｚ３との間の
抵抗は、図２（Ｉ）に模式的に示してあるように、共晶
合金層２０の縦方向の抵抗ＲX1と、第２金属膜１９の縦
方向の抵抗ＲX2とを直列に接続したもの（ＲX1＋ＲX2）
となるのに対し、図２(II)に示した状態における外部接
続用電極Ｚ１又はＺ２と第２金属膜Ｚ３との間の抵抗
は、抵抗ＲX1よりも大きなＲX1′と抵抗ＲX2とを直列に
接続したものとなる。また、図２(III)に示した状態に
おける外部接続用電極Ｚ１又はＺ２と第２金属膜Ｚ３と
の間の抵抗は、抵抗ＲX1よりも大きな抵抗ＲX1′と、抵
抗ＲX2より大きな抵抗ＲX2′とを直列に接続したものと
なる。
【００３０】すなわち、接合部の形成（共晶合金層の形
成）が正常に行われなかった場合における外部接続用電
極Ｚ１又はＺ２と第２金属膜Ｚ３との間の抵抗値は、正
常に行われた場合の抵抗値に比して大きなものとなる。
このため、当該抵抗値を測定することによって接合が正
常に行われたか否かが判断できることになる。
成）が正常に行われなかった場合における外部接続用電
極Ｚ１又はＺ２と第２金属膜Ｚ３との間の抵抗値は、正
常に行われた場合の抵抗値に比して大きなものとなる。
このため、当該抵抗値を測定することによって接合が正
常に行われたか否かが判断できることになる。
【００３１】＜第２実施形態＞第１実施形態で説明した
製造方法は、第１及び第２金属膜としてどのような材料
からなるものでも用いることができるが、結果として形
成される共晶合金層の抵抗が極めて低いものであった場
合、抵抗測定のためのプローブと外部接続用電極との間
の接触抵抗の影響が大きくなるため、接合部が正常に形
成されたか否かの判定が困難になる。
製造方法は、第１及び第２金属膜としてどのような材料
からなるものでも用いることができるが、結果として形
成される共晶合金層の抵抗が極めて低いものであった場
合、抵抗測定のためのプローブと外部接続用電極との間
の接触抵抗の影響が大きくなるため、接合部が正常に形
成されたか否かの判定が困難になる。
【００３２】第２実施形態の製造方法では、このような
問題を解消するために、図３（Ａ）に、模式的に示した
ように、チップ１１上に形成する外部接続用電極１２の
サイズを、抵抗測定用のプローブが２本接触させること
ができるサイズとする。この後の製造手順は、第１実施
形態のそれと全く同じものであるので説明は省略する。
問題を解消するために、図３（Ａ）に、模式的に示した
ように、チップ１１上に形成する外部接続用電極１２の
サイズを、抵抗測定用のプローブが２本接触させること
ができるサイズとする。この後の製造手順は、第１実施
形態のそれと全く同じものであるので説明は省略する。
【００３３】そして、集積回路の評価を行う際には、図
４ないし図６に模式的に示したように、各外部接続用電
極１２に２本づつプローブを接触させる、すなわち、各
外部接続用電極１２を、それぞれ、２つの電極（Ｚ１と
Ｚ３、Ｚ２とＺ４）として用いることにより、４端子法
で、接合部分の抵抗（Ｚ３とＺ４間の電圧降下）を測定
する。そして、その測定結果に基づき、接合状態の判定
を行う。
４ないし図６に模式的に示したように、各外部接続用電
極１２に２本づつプローブを接触させる、すなわち、各
外部接続用電極１２を、それぞれ、２つの電極（Ｚ１と
Ｚ３、Ｚ２とＺ４）として用いることにより、４端子法
で、接合部分の抵抗（Ｚ３とＺ４間の電圧降下）を測定
する。そして、その測定結果に基づき、接合状態の判定
を行う。
【００３４】つまり、正常に接合部が形成された場合の
外部接続用電極Ｚ４とＺ３との間の電圧低下は、図４に
模式的に示してあるように、共晶合金層２０の横方向の
抵抗Ｒ1と、第２金属膜１９の横方向の抵抗Ｒ2とを並列
に接続したもの（Ｒ1×Ｒ2／（Ｒ1＋Ｒ2））に基づくも
のとなるのに対し、接合部分が正常に形成されていない
状態における外部接続用電極Ｚ４とＺ３との間の電圧降
下は、例えば、図５に示したように、抵抗Ｒ1より大き
な抵抗Ｒ1′と抵抗Ｒ2とを並列に接続したものに基づく
ものとなる。また、図６に模式的に示したように、共晶
合金層が形成されていない場合における外部接続用電極
Ｚ４とＺ３の間の電圧降下は、抵抗Ｒ1より大きな抵抗
Ｒ1′と、抵抗Ｒ2よりも大きな抵抗Ｒ2′とを並列に接
続したものに基づくものとなる。
外部接続用電極Ｚ４とＺ３との間の電圧低下は、図４に
模式的に示してあるように、共晶合金層２０の横方向の
抵抗Ｒ1と、第２金属膜１９の横方向の抵抗Ｒ2とを並列
に接続したもの（Ｒ1×Ｒ2／（Ｒ1＋Ｒ2））に基づくも
のとなるのに対し、接合部分が正常に形成されていない
状態における外部接続用電極Ｚ４とＺ３との間の電圧降
下は、例えば、図５に示したように、抵抗Ｒ1より大き
な抵抗Ｒ1′と抵抗Ｒ2とを並列に接続したものに基づく
ものとなる。また、図６に模式的に示したように、共晶
合金層が形成されていない場合における外部接続用電極
Ｚ４とＺ３の間の電圧降下は、抵抗Ｒ1より大きな抵抗
Ｒ1′と、抵抗Ｒ2よりも大きな抵抗Ｒ2′とを並列に接
続したものに基づくものとなる。
【００３５】このように、接合部の形成（共晶合金層の
形成）が正常に行われなかった場合における外部接続用
電極Ｚ４とＺ３との間の電圧降下は、正常に行われた場
合とは異なるものとなる。このため、当該電圧降下を測
定することによって、接合が正常に行われたか否かが判
断できることになる。
形成）が正常に行われなかった場合における外部接続用
電極Ｚ４とＺ３との間の電圧降下は、正常に行われた場
合とは異なるものとなる。このため、当該電圧降下を測
定することによって、接合が正常に行われたか否かが判
断できることになる。
【００３６】同様に、正常に接合部が形成された場合の
外部接続用電極Ｚ４又はＺ３と第２金属膜Ｚ６との間の
電圧降下は、図４に模式的に示したように、共晶合金層
２０の縦方向の抵抗ＲX1と第２金属膜１９の縦方向の抵
抗ＲX2とを直列に接続したもの（ＲX1＋ＲX2）に基づく
ものとなるのに対し、図５に示した状態における外部接
続用電極Ｚ４又はＺ３と第２金属膜Ｚ６との間の電圧降
下は、抵抗ＲX1よりも大きなＲX1′と抵抗ＲX2とを直列
に接続したものに基づくものとなる。また、図６に示し
た状態における外部接続用電極Ｚ４又はＺ３と第２金属
膜Ｚ６との間の電圧降下は、抵抗ＲX1よりも大きな抵抗
ＲX1′と、抵抗ＲX2より大きな抵抗ＲX2′とを直列に接
続したものに基づくものとなる。
外部接続用電極Ｚ４又はＺ３と第２金属膜Ｚ６との間の
電圧降下は、図４に模式的に示したように、共晶合金層
２０の縦方向の抵抗ＲX1と第２金属膜１９の縦方向の抵
抗ＲX2とを直列に接続したもの（ＲX1＋ＲX2）に基づく
ものとなるのに対し、図５に示した状態における外部接
続用電極Ｚ４又はＺ３と第２金属膜Ｚ６との間の電圧降
下は、抵抗ＲX1よりも大きなＲX1′と抵抗ＲX2とを直列
に接続したものに基づくものとなる。また、図６に示し
た状態における外部接続用電極Ｚ４又はＺ３と第２金属
膜Ｚ６との間の電圧降下は、抵抗ＲX1よりも大きな抵抗
ＲX1′と、抵抗ＲX2より大きな抵抗ＲX2′とを直列に接
続したものに基づくものとなる。
【００３７】すなわち、接合部の形成（共晶合金層の形
成）が正常に行われなかった場合における外部接続用電
極Ｚ４又はＺ３と第２金属膜Ｚ６との間の電圧降下は、
正常に行われた場合の抵抗値に比して大きなものとな
る。このため、当該電圧降下を測定することによって接
合が正常に行われたか否かが判断できることになる。
成）が正常に行われなかった場合における外部接続用電
極Ｚ４又はＺ３と第２金属膜Ｚ６との間の電圧降下は、
正常に行われた場合の抵抗値に比して大きなものとな
る。このため、当該電圧降下を測定することによって接
合が正常に行われたか否かが判断できることになる。
【００３８】＜第３実施形態＞以下、図７を用いて、本
発明の第３実施形態による集積回路の製造方法を具体的
に説明する。
発明の第３実施形態による集積回路の製造方法を具体的
に説明する。
【００３９】本製造方法では、まず、第１実施形態と同
様の手順で、４個の外部接続用電極１２及び導電体部１
４を有するようにチップ１１を加工する（図７(Ａ)参
照）。次いで、チップ１１の裏面に、所定形状のレジス
トパターンを形成し、ドライエッチングを行うことによ
り、図７（Ｂ）に示したように、チップ１１の裏面中央
部に第１溝２０を形成する。なお、実施形態では、幅
０．０１ｍｍ、深さ０．０５ｍｍの第１溝２０を形成し
ている。
様の手順で、４個の外部接続用電極１２及び導電体部１
４を有するようにチップ１１を加工する（図７(Ａ)参
照）。次いで、チップ１１の裏面に、所定形状のレジス
トパターンを形成し、ドライエッチングを行うことによ
り、図７（Ｂ）に示したように、チップ１１の裏面中央
部に第１溝２０を形成する。なお、実施形態では、幅
０．０１ｍｍ、深さ０．０５ｍｍの第１溝２０を形成し
ている。
【００４０】次に、図７（Ｃ）に示したように、このよ
うに加工したチップ１１の裏面に、共晶接続法を行うた
めの第１金属膜１５を形成する。ただし、溝２０内に第
１金属膜膜１５が存在しないようにしておく。
うに加工したチップ１１の裏面に、共晶接続法を行うた
めの第１金属膜１５を形成する。ただし、溝２０内に第
１金属膜膜１５が存在しないようにしておく。
【００４１】また、セラミック基板１８の表面に、所定
形状のレジストパターンを形成し、ドライエッチングを
行うことにより、図７（Ｃ）に示してあるように、セラ
ミック基板１８の中央部に、第１溝２０と直交する第２
溝２１を形成する。そして、第２溝２１が形成されたセ
ラミック基板１８上に、第２膜２１を埋めない形で、第
２金属膜１９を形成する。なお、第２溝２１の形状は、
共晶合金化を阻害しない形状とすることが望ましく、本
実施形態では、第２溝２１として、幅０．０１ｍｍ、深
さ１．０ｍｍの溝を形成している。この溝２１の幅は、
第１実施形態におけるスリット部と同様に、チップ裏面
に対する面積の割合を、１／４００程度にするものとな
っている。
形状のレジストパターンを形成し、ドライエッチングを
行うことにより、図７（Ｃ）に示してあるように、セラ
ミック基板１８の中央部に、第１溝２０と直交する第２
溝２１を形成する。そして、第２溝２１が形成されたセ
ラミック基板１８上に、第２膜２１を埋めない形で、第
２金属膜１９を形成する。なお、第２溝２１の形状は、
共晶合金化を阻害しない形状とすることが望ましく、本
実施形態では、第２溝２１として、幅０．０１ｍｍ、深
さ１．０ｍｍの溝を形成している。この溝２１の幅は、
第１実施形態におけるスリット部と同様に、チップ裏面
に対する面積の割合を、１／４００程度にするものとな
っている。
【００４２】そして、第１金属膜１５と第２金属膜１９
とを接触させた状態で、チップ１１並びにセラミック基
板１８を一時的に加熱することによって、チップ１１と
セラミック基板１８との間が、共晶合金層２０によって
接合された構造（図７(Ｄ))を得る。
とを接触させた状態で、チップ１１並びにセラミック基
板１８を一時的に加熱することによって、チップ１１と
セラミック基板１８との間が、共晶合金層２０によって
接合された構造（図７(Ｄ))を得る。
【００４３】以下、本製造方法によって製造される集積
回路の接合状態の評価方法を説明する。上述した製造工
程から明らかなように、共晶合金の形成が正常に行われ
た場合、集積回路に設けられた各外部接続用電極１２
（導電体部１４）の下には、第１溝２０、第２溝２１を
境界とした、形状が等しく特性も等しい層が存在するこ
とになる。このため、本製造方法によって製造された集
積回路の４つの外部接続用電極１２を用いて、図８に示
したように、ブリッジ回路を構成して、外部接続用電極
Ｚ１とＺ４に電圧を印加した場合、外部接続用電極Ｚ２
とＺ３との間には、電流が流れないことになる。つま
り、共晶合金の形成が正常に行われた場合、各外部接続
用電極間の抵抗Ｒ１〜Ｒ４の抵抗値が均一となるため、
外部接続用電極Ｚ２とＺ３との間には、電流が流れな
い。一方、共晶合金の形成が正常に行えなかった場合、
抵抗Ｒ１〜Ｒ４の抵抗値が均一とならないため、外部接
続用電極Ｚ２とＺ３との間に電位差が生じ、外部接続用
電極Ｚ２とＺ３の間に、接合部の状態に応じた大きさの
電流が流れる。このため、このような測定を行うことに
よって、接合状態を評価できることになる。
回路の接合状態の評価方法を説明する。上述した製造工
程から明らかなように、共晶合金の形成が正常に行われ
た場合、集積回路に設けられた各外部接続用電極１２
（導電体部１４）の下には、第１溝２０、第２溝２１を
境界とした、形状が等しく特性も等しい層が存在するこ
とになる。このため、本製造方法によって製造された集
積回路の４つの外部接続用電極１２を用いて、図８に示
したように、ブリッジ回路を構成して、外部接続用電極
Ｚ１とＺ４に電圧を印加した場合、外部接続用電極Ｚ２
とＺ３との間には、電流が流れないことになる。つま
り、共晶合金の形成が正常に行われた場合、各外部接続
用電極間の抵抗Ｒ１〜Ｒ４の抵抗値が均一となるため、
外部接続用電極Ｚ２とＺ３との間には、電流が流れな
い。一方、共晶合金の形成が正常に行えなかった場合、
抵抗Ｒ１〜Ｒ４の抵抗値が均一とならないため、外部接
続用電極Ｚ２とＺ３との間に電位差が生じ、外部接続用
電極Ｚ２とＺ３の間に、接合部の状態に応じた大きさの
電流が流れる。このため、このような測定を行うことに
よって、接合状態を評価できることになる。
【００４４】なお、上述した各実施形態では、ＧａＡｓ
ＩＣを用いているが、本発明による製造方法は、ＩｎＰ
基板上のＩＣや、ＳｉｏｎサファイアＩＣなどにも適用
可能である。また、第１及び第２実施形態では、第１金
属膜１５形成時にスリット部１６を設けているが、スリ
ット部１６を設けた場合に比して、正常時と異常時にお
ける抵抗値の差異は小さくなるが、スリット部１６を設
けなかった場合にも、接合部の状態によって、外部接続
用電極１２間の抵抗値は変化する。このため、スリット
部１６を設けることなく、各実施形態で説明した製造方
法を実施しても、接合状態を簡単に評価できる集積回路
を得ることができる。また、各実施形態では、共晶合金
法によるものを示したが、ハンダ接合法に、各実施形態
を適用しても良いことは当然である。
ＩＣを用いているが、本発明による製造方法は、ＩｎＰ
基板上のＩＣや、ＳｉｏｎサファイアＩＣなどにも適用
可能である。また、第１及び第２実施形態では、第１金
属膜１５形成時にスリット部１６を設けているが、スリ
ット部１６を設けた場合に比して、正常時と異常時にお
ける抵抗値の差異は小さくなるが、スリット部１６を設
けなかった場合にも、接合部の状態によって、外部接続
用電極１２間の抵抗値は変化する。このため、スリット
部１６を設けることなく、各実施形態で説明した製造方
法を実施しても、接合状態を簡単に評価できる集積回路
を得ることができる。また、各実施形態では、共晶合金
法によるものを示したが、ハンダ接合法に、各実施形態
を適用しても良いことは当然である。
【００４５】
【発明の効果】以上、詳細に説明したように、本発明の
集積回路は、チップとセラミック基板との接合状態が電
気的に判定できるものとなっているので、製造する全て
の集積回路を、本発明の構成としておけば、不良品であ
るか否かの選別が簡単に行えることになる。
集積回路は、チップとセラミック基板との接合状態が電
気的に判定できるものとなっているので、製造する全て
の集積回路を、本発明の構成としておけば、不良品であ
るか否かの選別が簡単に行えることになる。
【００４６】そして、本発明の集積回路の製造方法によ
れば、チップとセラミック基板の接合状態（導電性部材
の状態）が評価できる集積回路が得られるので、製造さ
れた集積回路が不良品であるか否かの選別が簡単に行え
ることになる。特に、第１導電性層形成時に、スリット
状の部分が形成されるようにした場合には、接合が、何
らかの原因によって正常に行われなかった場合に製造さ
れる集積回路の接合部分の抵抗と、正常に行われた場合
の接合部分の抵抗の差異を大きなものとすることができ
るので、不良品の判定がさらに容易に行えることにな
る。
れば、チップとセラミック基板の接合状態（導電性部材
の状態）が評価できる集積回路が得られるので、製造さ
れた集積回路が不良品であるか否かの選別が簡単に行え
ることになる。特に、第１導電性層形成時に、スリット
状の部分が形成されるようにした場合には、接合が、何
らかの原因によって正常に行われなかった場合に製造さ
れる集積回路の接合部分の抵抗と、正常に行われた場合
の接合部分の抵抗の差異を大きなものとすることができ
るので、不良品の判定がさらに容易に行えることにな
る。
【図１】本発明の第１実施形態による集積回路の製造方
法を模式的に示した工程図である。
法を模式的に示した工程図である。
【図２】第１実施形態の集積回路の製造方法によって製
造される集積回路の評価方法を示す説明図である。
造される集積回路の評価方法を示す説明図である。
【図３】本発明の第２実施形態による集積回路の製造方
法を模式的に示した工程図である。
法を模式的に示した工程図である。
【図４】第２実施形態の集積回路の製造方法によって製
造される集積回路の評価方法を説明するための第１の説
明図である。
造される集積回路の評価方法を説明するための第１の説
明図である。
【図５】第２実施形態の集積回路の製造方法によって製
造される集積回路の評価方法を説明するための第２の説
明図である。
造される集積回路の評価方法を説明するための第２の説
明図である。
【図６】第２実施形態の集積回路の製造方法によって製
造される集積回路の評価方法を説明するための第３の説
明図である。
造される集積回路の評価方法を説明するための第３の説
明図である。
【図７】本発明の第３実施形態による集積回路の製造方
法を模式的に示した工程図である。
法を模式的に示した工程図である。
【図８】第３実施形態の集積回路の製造方法によって製
造される集積回路の評価方法を示す説明図である。
造される集積回路の評価方法を示す説明図である。
【図９】従来のダイボンディング方法（共晶接合法）の
説明図である。
説明図である。
【図１０】従来のダイボンディング方法の問題点を説明
するための断面図である。
するための断面図である。
１１ チップ（ＧａＡｓＩＣ） １２ 外部接続用電極 １３ バイアホール １４ 導電体部 １５ 第１金属膜 １６ スリット部 １８ セラミック基板 １９ 第２金属膜 ２０ 第１溝 ２１ 第２溝 ２２ 空洞（欠陥）
Claims (9)
- 【請求項１】 主表面に能動素子が形成された半導体チ
ップと、主表面に電極を有する基板とを、該半導体チッ
プの主表面と対向する裏面と該基板の主表面との間に介
在する導電性部材を加熱して該導電性部材と該電極とを
合金化することにより、該基板上に該半導体チップを接
合してなる集積回路において、 前記半導体チップは、 前記半導体チップの主表面上に形成された、少なくとも
２つの表面電極と、 前記主表面から前記裏面に貫通するように、前記表面電
極おのおのの下方に形成された少なくとも２つの孔内に
導電材料を充填してなる接続配線部とを有することを特
徴とする集積回路。 - 【請求項２】 前記半導体チップの裏面に、該裏面の表
面を２分割するスリットが形成されていることを特徴と
する請求項１記載の集積回路。 - 【請求項３】 前記２つの表面電極は、それぞれ、少な
くとも２つの外部からの端子と接触可能な面積を有する
ことを特徴とする請求項１記載の集積回路。 - 【請求項４】 主表面に能動素子が形成された半導体チ
ップと、主表面に電極を有する基板とからなる集積回路
の製造方法において、 前記半導体チップの主表面上に、少なくとも２つの表面
電極を形成する工程と、 前記主表面と対向する前記半導体チップの裏面から前記
表面電極まで貫通する孔を形成し、該孔内に導電材料を
充填してなる接続配線部を形成する工程と、 前記半導体チップの裏面に、該裏面を２分割するように
離間した、２つの領域からなる導電性部材を形成する工
程と、 前記半導体チップの裏面と前記基板の主表面が対向する
ように、該基板上に前記半導体チップを載置して加熱す
ることにより、該基板上に該半導体チップを接合する工
程とを有することを特徴とする集積回路の製造方法。 - 【請求項５】 少なくとも２つの前記表面電極は、それ
ぞれ、少なくとも２つの外部からの端子と接触可能な面
積を有することを特徴とする請求項４記載の集積回路の
製造方法。 - 【請求項６】 主表面に能動素子が形成された半導体チ
ップと、主表面に電極を有する基板とからなる集積回路
の製造方法において、 前記半導体チップの主表面上に、４つの表面電極を形成
する工程と、 前記主表面と対向する前記半導体チップの裏面から前記
表面電極まで貫通する孔を形成し、該孔内に導電材料を
充填してなる接続配線部を形成する工程と、 前記半導体チップの裏面に、該裏面を２つの領域に分割
する溝部を形成する工程と、 前記半導体チップの裏面の前記溝部以外に導電性部材を
設ける工程と、 前記基板の主表面上に前記電極を形成する工程であっ
て、離間した２つの領域からなり、該離間部分が前記溝
部と直交する方向に延在するように、電極を形成する工
程と、 前記半導体チップの裏面と前記基板の主表面が対向する
ように、前記基板上に前記半導体チップを載置して加熱
することにより、該基板上に該半導体チップを接合する
工程とを有することを特徴とする集積回路の製造方法。 - 【請求項７】 主表面に能動素子が形成された半導体チ
ップと、主表面に電極を有する基板とからなる集積回路
の評価方法において、 前記集積回路は、 前記半導体チップの主表面上に、少なくとも２つの表面
電極を形成する工程と、 前記主表面と対向する前記半導体チップの裏面から前記
表面電極まで貫通する孔を形成し、該孔内に導電材料を
充填してなる接続配線部を形成する工程と、 前記半導体チップの裏面に、該裏面を２分割するように
離間した、２つの領域からなる導電性部材を設ける工程
と、 前記半導体チップの裏面と前記基板の主表面が対向する
ように、該基板上に前記半導体チップを載置して加熱す
ることにより、前記導電性部材と前記電極とを合金化し
て該基板上に該半導体チップを接合する工程とから構成
され、 前記合金化により生成された合金層の抵抗値を前記表面
電極間または該表面電極の一つと前記合金層との間にて
測定し、該測定結果により、前記半導体チップと前記基
板との接続状態を評価することを特徴とする集積回路の
評価方法。 - 【請求項８】 少なくとも２つの前記表面電極は、それ
ぞれ、少なくとも２つの外部端子と接触可能な面積を有
するように形成され、 一対の外部端子により前記表面電極間に所定の電圧を印
加し、他の一対の外部端子により前記表面電極間または
該表面電極の一つと前記合金層との間にて電圧降下を測
定することにより、前記半導体チップと前記基板との接
続状態を評価することを特徴とする請求項７記載の集積
回路の評価方法。 - 【請求項９】 主表面に能動素子が形成された半導体チ
ップと、主表面に電極を有する基板とからなる集積回路
の評価方法において、 前記集積回路は、 前記半導体チップの主表面上に、４つの表面電極を形成
する工程と、 前記主表面と対向する前記半導体チップの裏面から前記
表面電極まで貫通する孔を形成し、該孔内に導電材料を
充填してなる接続配線部を形成する工程と、 前記半導体チップの裏面に、該裏面を２つの領域に分割
する溝部を形成する工程と、 前記半導体チップの裏面の前記溝部以外に導電性部材を
設ける工程と、 前記基板の主表面上に前記電極を形成する工程であっ
て、離間した２つの領域からなり、該離間部分が前記溝
部と直交する方向に延在するように、電極を形成する工
程と、 前記半導体チップの裏面と前記基板の主表面が対向する
ように、前記基板上に前記半導体チップを載置して加熱
することにより、前記導電性部材と前記電極とを合金化
して該基板上に該半導体チップを接合する工程とから構
成され、 前記合金化により生成された合金層の抵抗値を、前記４
つの表面電極間にてブリッジ回路が構成されるように各
表面電極に外部端子を接触させて測定し、該測定結果に
より、前記半導体チップと前記基板との接続状態を評価
することを特徴とする集積回路の評価方法。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8273512A JPH10125741A (ja) | 1996-10-16 | 1996-10-16 | 集積回路及び集積回路の製造方法及び集積回路の評価方法 |
| AU23634/97A AU740693B2 (en) | 1996-10-16 | 1997-05-27 | Integrated circuit and fabricating method and evaluating method of integrated circuit |
| US08/864,860 US5994716A (en) | 1996-10-16 | 1997-05-29 | Integrated circuit and fabricating method and evaluating method of integrated circuit |
| EP97305329A EP0844658A3 (en) | 1996-10-16 | 1997-07-17 | Integrated circuit, method of fabrication and evaluation of the same |
| KR1019970034202A KR100352672B1 (ko) | 1996-10-16 | 1997-07-22 | 집적회로와집적회로의제조방법및평가방법 |
| CN97121503A CN1180933A (zh) | 1996-10-16 | 1997-10-16 | 集成电路与集成电路的制造方法和评价方法 |
| US09/426,184 US6251696B1 (en) | 1996-10-16 | 1999-10-25 | Method of forming integrated circuit with evaluation contacts electrically connected by forming via holes through the chip, and bonding the chip with a substrate |
| US09/734,742 US6423559B2 (en) | 1996-10-16 | 2000-12-13 | Integrated circuit and fabricating method and evaluating method of integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8273512A JPH10125741A (ja) | 1996-10-16 | 1996-10-16 | 集積回路及び集積回路の製造方法及び集積回路の評価方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10125741A true JPH10125741A (ja) | 1998-05-15 |
Family
ID=17528908
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8273512A Pending JPH10125741A (ja) | 1996-10-16 | 1996-10-16 | 集積回路及び集積回路の製造方法及び集積回路の評価方法 |
Country Status (6)
| Country | Link |
|---|---|
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| EP (1) | EP0844658A3 (ja) |
| JP (1) | JPH10125741A (ja) |
| KR (1) | KR100352672B1 (ja) |
| CN (1) | CN1180933A (ja) |
| AU (1) | AU740693B2 (ja) |
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| US6635939B2 (en) * | 1999-08-24 | 2003-10-21 | Micron Technology, Inc. | Boron incorporated diffusion barrier material |
| JP2002094082A (ja) * | 2000-07-11 | 2002-03-29 | Seiko Epson Corp | 光素子及びその製造方法並びに電子機器 |
| JP3705736B2 (ja) * | 2000-08-29 | 2005-10-12 | 株式会社リガク | 熱電気測定装置の試料組立体 |
| JP4422323B2 (ja) * | 2000-12-15 | 2010-02-24 | 株式会社ルネサステクノロジ | 半導体装置 |
| US7114403B2 (en) * | 2003-05-30 | 2006-10-03 | Oakville Hong Kong Co., Ltd | Fluid collection and application device and methods of use of same |
| US20050106753A1 (en) * | 2003-07-11 | 2005-05-19 | Oakville Trading Hong Kong Limited | Sanitary fluid collection, application and storage device and methods of use of same |
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| NZ567812A (en) * | 2005-11-30 | 2011-04-29 | Alere Switzerland Gmbh | Detecting analytes using a device with a compressible absorbent member and a test element with reagents |
| KR100755658B1 (ko) * | 2006-03-09 | 2007-09-04 | 삼성전기주식회사 | 발광다이오드 패키지 |
| CN101884102A (zh) | 2007-12-06 | 2010-11-10 | Nxp股份有限公司 | 具有测试结构的半导体器件和晶片以及评估凸块下金属化的附着力的方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2501414A1 (fr) * | 1981-03-06 | 1982-09-10 | Thomson Csf | Microboitier d'encapsulation de pastilles de semi-conducteur, testable apres soudure sur un substrat |
| DE3123023A1 (de) * | 1981-06-10 | 1982-12-30 | Siemens AG, 1000 Berlin und 8000 München | Verfahren und halbleiterscheibe zur bestimmung der oertlichen verteilung des substratuebergangswiderstandes einer halbleiterscheibe und verwendung der halbleiterscheibe zu messzwecken |
| JPS6441264A (en) * | 1987-08-07 | 1989-02-13 | Fuji Electric Co Ltd | Contact type image sensor |
| US4894605A (en) * | 1988-02-24 | 1990-01-16 | Digital Equipment Corporation | Method and on-chip apparatus for continuity testing |
| FR2665574B1 (fr) * | 1990-08-03 | 1997-05-30 | Thomson Composants Microondes | Procede d'interconnexion entre un circuit integre et un circuit support, et circuit integre adapte a ce procede. |
| US5512710A (en) * | 1992-08-21 | 1996-04-30 | Cts Corporation | Multilayer package with second layer via test connections |
| US6002177A (en) * | 1995-12-27 | 1999-12-14 | International Business Machines Corporation | High density integrated circuit packaging with chip stacking and via interconnections |
-
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- 1996-10-16 JP JP8273512A patent/JPH10125741A/ja active Pending
-
1997
- 1997-05-27 AU AU23634/97A patent/AU740693B2/en not_active Ceased
- 1997-05-29 US US08/864,860 patent/US5994716A/en not_active Expired - Lifetime
- 1997-07-17 EP EP97305329A patent/EP0844658A3/en not_active Withdrawn
- 1997-07-22 KR KR1019970034202A patent/KR100352672B1/ko not_active IP Right Cessation
- 1997-10-16 CN CN97121503A patent/CN1180933A/zh active Pending
-
1999
- 1999-10-25 US US09/426,184 patent/US6251696B1/en not_active Expired - Lifetime
-
2000
- 2000-12-13 US US09/734,742 patent/US6423559B2/en not_active Expired - Lifetime
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| EP0844658A3 (en) | 1999-01-07 |
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