KR19980032234A - 집적회로와 집적회로의 제조방법 및 평가방법 - Google Patents
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Abstract
본 발명은 접합상태를 간단히 평가할 수 있는 집적회로의 제조방법을 제공하는 것이다. 2 개의 외부 접속용 전극들이 표면에 만들어지고, 관통구멍이 전극들 아래로 형성되고, 그리고 도전부가 관통구멍내에 형성된다. 그 다음에, 제 1 금속막이 칩의 저면에 형성되고 제 2 금속막은 세라믹 기판의 표면에 형성되며, 그 다음에, 제 1 금속막과 제 2 금속막 양쪽이 접촉되어 가열되어 칩과 기판을 접합한다. 게다가, 제 1 금속막이 형성될 때, 제 1 금속막이 존재하지 않는 슬릿부가 만들어진다. 2 개의 외부 접속용 전극 사이의 저항을 측정하여 접합상태를 평가한다.
Description
본 발명은 집적회로, 집적회로를 제조하는 방법 및 집적회로를 평가하는 방법에 관한 것이고, 보다 상세하게는, 반도체 절연기판을 사용하는 IC (integrated circuit) 칩 및 상기 IC 칩이 탑재되는 세라믹 기판을 포함하는 집적회로에 있어서, IC 칩과 상기 기판 사이의 접합상태에 대해 평가될 수 있는 집적회로, 및 그의 제조방법 및 평가방법에 관한 것이다.
주지된 바와 같이, 집적회로가 제조될 때는 다이접합법(die bonding) 이라고 불리우는 공정이 수행된다. 이 다이접합법은 다이싱 공정 (dicing step) 에서 분할된 칩 (다이라고도 불림) 이 기판에 고정되는 공정이다. 페이스트 (paste) 접합법, 솔더 (solder) 접합법 및 공정 (eutectic; 共晶) 접합법과 같은 3 가지 접합법이 알려져 있다.
세라믹 기판상의 GaAs 및 InP 와 같은 반도체 절연물을 사용하여 IC 칩을 장착함으로써 제조되는 집적회로에서는, IC 칩과 세라믹 기판을 접합하기 위해 솔더접합법 및 공정접합법을 많이 사용한다. 솔더접합법에서는, 저융점합금 (즉, 솔더) 의 박막이 칩과 기판 사이에 놓인다. 그 다음에, 가열에 의해 박막이 리플로우 (reflow) 되고, 그럼으로써 칩과 세라믹 기판이 접합된다. 부가적으로, 예를 들어, 솔더 접합법에서는, 솔더의 습윤성이 칩 재료 또는 세라믹 기판에 대해 좋지 않은 경우, 진공증착법 등에 의해 습윤성이 좋은 재료를 포함하는 막이 칩과 세라믹 기판의 한쪽 또는 양쪽에 미리 형성된다.
공정접합법에서는, 칩과 세라믹 기판은 공정합금을 형성하는 2 종류의 원소 사이의 확산 반응을 이용하여 접합된다. 즉, 공정접합법에서는, 도 9 의 (A) 및 (B) 에 도시된 바와 같이, 공정합금될 2 종류의 원소 중 한 쪽을 포함하는 막 (32) 이 접합 표면에 형성되는 칩 (31) 과 다른쪽 원소를 포함하는 막 (33) 이 접합 표면에 형성되는 세라믹 기판 (34) 이 접촉되고 (도 9 의 (A) 참조) 일시적으로 가열되어서, 칩 (31) 과 세라믹 기판 (34) 은 공정합금 (35) ( 및 막(33)) 에 의해 접합된다 (도 9 의 (B) 참조). 도 9 의 (A) 및 (B) 에서, 모든 막 (32) 이 공정합금으로 변하지만, 그러나, 막 (32) 이 남는 경우도 있다.
솔더 또는 공정접합법에서는, 매우 작은 열저항을 갖는 접합부가 형성될 수도 있다. 그러나, 공정접합법에서는, 도 10 에 도시된 바와 같이, 공정합금층 (35) 이 균일하게 형성되지 않아서, 캐비티 (50) 와 같은 결함이 칩 (31) 과 세라믹 기판 (34) 사이에 형성되는 경우도 있다. 솔더접합법에서도, 캐비티 (50) 가 접합부에 형성되는 경우가 있다.
도 10 에 도시된 것과 같은 집적회로에서는, 칩 (31) 과 세라믹 기판 (34) 사이의 (특히, 캐비티 (50) 주변) 열저항이 높고, 따라서, 이러한 집적회로가 작동할 때, 칩 (31) 의 온도는 도 9 의 (B) 에 도시된 정상적으로 형성된 접합부를 갖는 집적회로와 비교하여 상승한다.
특히, 갈륨비소 (GaAs), 인듐 포스포러스 (InP) 및 사파이어와 같은 반절연 또는 절연기판을 사용하는 IC 칩에서는, 기판의 열도전성이 낮고, 그러므로, 칩이 기판에 정상적으로 접합되지 않은 경우, 칩상에 제조된 회로는 상승된 온도 때문에 정상적으로 동작하지 못하게 된다.
따라서, 정상적으로 접합되지 않은 집적회로를 골라내는 것이 요구된다. 종래의 집적회로에서 접합상태는 세라믹 기판으로부터 칩을 떼어내는데 요구되는 힘을 측정하거나 또는 실제로는 열저항을 측정하는 것으로만 평가되었다. 전자의 방법은 파괴검사이고, 그러므로, 집적회로의 접합상태는 전자의 방법에 의해서는 개별적으로 평가될 수 없었다. 후자의 방법은 비파괴검사이고, 개별적으로 집적회로에 대해 이용될 수 있지만, 열저항을 측정하는데는 오랜 시간이 걸린다. 따라서, 후자의 방법에서는, 다수의 집적회로 중 몇몇을 샘플로써 평가하는 것을 제외하고는 선택의 여지가 없다.
따라서, 본 발명은 접합상태를 간단하게 평가할 수 있는 집적회로를 제조하는 것을 그 목적으로 한다. 본 발명의 또다른 목적으로는 접합상태를 간단하게 평가할 수 있는 집적회로를 제조하는 방법을 제공하는 것이다.
상술된 문제점을 해결하기 위해, 본 발명에서의 집적회로는, 주면상에 능동소자들을 갖는 반도체칩, 주면상에 전극을 갖는 기판 및 상기 전극과 상기 반도체칩의 주면에 반대되는 저면과 상기 기판의 주면 사이에 놓이는 도전성 부재를 합금하여 형성되는 접합층을 구비하며, 상기 집적회로는, 주면에 형성되는 2 개 이상의 표면전극 및 주면에서 저면까지 반도체칩을 관통하도록 상기 표면전극 아래로 형성되는 2 개 이상의 구멍을 각각 도전성 재료로 충전하여 형성되는 접속배선부를 포함하는 반도체 칩을 사용하여 제조된다.
이와 같이 제조된 집적회로에서는, 반도체 칩상에 형성된 표면전극들 사이의 저항이 측정되고, 그럼으로써, 반도체칩과 기판 사이의 접합상태가 평가될 수 있고, 그러므로, 모든 집적회로들이 이러한 구조물이 되도록 제조되면, 불량품인지 여부가 간단히 판정될 수 있다.
게다가, 본 발명에 따른 집적회로가 제조되는 경우, 저면의 표면을 2 개로 분할하는 슬릿을 갖는 반도체칩이 사용될 수도 있고, 2 개 이상의 외부단자와 접촉될 수 있는 영역이 제공되는 표면전극도 사용될 수 있다.
집적회로의 제 1 제조방법은 주면상에 능동소자들을 갖는 반도체칩 및 주면상에 전극을 갖는 기판을 포함하는 제조방법이다. 상기 방법은 (a) 반도체칩의 주면상에 2 개 이상의 표면전극을 형성하는 단계; (b) 주면상에 반도체칩을 상기 주면에 반대되는 저면에서 표면전극까지 관통하는 구멍을 만들고 도전성 재료로 상기 구멍을 충전하는 단계; (c) 반도체칩의 저면에 2 개의 이간(離間)된 도전성 부재를 형성하는 단계; 및 (d) 반도체칩의 저면이 기판의 주면에 대향하도록 기판상에 반도체칩을 올려놓고 가열함으로써 반도체칩을 기판에 접합하는 단계를 구비한다.
이러한 제조 방법에서는, 반도체칩상에 형성되는 표면전극 사이의 저항이 측정되고, 그럼으로써 반도체칩과 기판 사이의 접합상태가 평가될 수 있는 집적회로가 제조될 수 있고, 그러므로, 이런 방법으로 모든 집적회로들이 제조되면, 제조된 집적회로는 불량품인지 여부가 판정될 수 있다. 게다가, 2 개의 이간된 도전성 부재가 형성되고, 그러므로, 어떤 원인에 의해 접합이 정상적으로 수행되지 않는 경우, 표면전극들 사이의 저항은 균일한 도전성 부재가 반도체칩의 저면에 형성된 경우보다 크게 된다. 따라서, 불량품인지 여부를 판정하기가 보다 용이해진다. 부가적으로, 이러한 제조 방법이 이용되는 경우에는, 전극 및 도전성 부재로써 공정될 2 종류의 재료 (원소) 를 사용하는 것이 바람직하지만, 동일한 재료 (저융점금속 또는 합금) 를 사용할 수도 있다. 게다가, 표면전극 각각은 2 개 이상의 외부단자와 접촉할 수 있는 영역이 만들어지도록 형성되고, 그럼으로써 소위 4 단자법에 의해 저항을 측정할수 있게 된다. 따라서, 접촉 저항의 영향없이 접합상태를 평가할 수 있게 된다. 즉, 접합부에서 상태의 차이가 근소할지라도, 그 차이가 판정될 수 있는 집적회로가 제조될 수 있다.
집적회로의 제 2 제조 방법은 주면상에 능동소자들을 갖는 반도체칩 및 주면상에 전극들을 갖는 기판을 포함하는 직접회로의 제조 방법이다. 상기 집적회로는 (a) 반도체칩의 주면상에 4 개의 표면전극을 형성하는 단계; (b) 주면에 대향하는 저면에서 표면전극까지 반도체칩을 관통하는 구멍을 만들고 도전성 재료로 상기 구멍을 충전하여 접속 배선부를 형성하는 단계; (c) 반도체칩의 저면의 표면을 2 개로 분할하는 홈부를 형성하는 단계; (d) 상기 홈부를 제외한 반도체칩의 저면에 도전성 부재를 형성하는 단계; (e) 기판의 주표면이 홈부에 수직한 방향으로 연장하는 2 개의 부분으로 분리되도록 기판의 주면상에 전극을 형성하는 단계; (f) 반도체칩의 저면이 기판의 주면에 대향하도록 기판상에 반도체칩을 올려 놓고 가열함으로써 반도체칩과 기판을 접합하는 단계를 구비한다.
본 제조 방법에 따르면, 칩과 기판의 접합부의 다양한 영역에서의 상태를 반도체칩상에 설치된 4 개의 표면전극의 조합으로 평가할 수 있는 집적회로를 구할 수 있게 된다. 또한, 4 단자법 또는 브리지 회로에 의해 집적회로의 저항을 측정할 수 있게 되고, 그러므로, 접촉 저항의 영향없이 접합상태 (저항) 가 탐지될 수 있게 된다.
본 발명의 집적회로의 제 1 평가 방법은 주면상에 능동소자들을 갖는 반도체칩 및 주면상에 전극들을 갖는 기판을 포함하는 집적회로에 사용된다. 상기 집적회로는 (a) 반도체칩의 주면상에 2 개 이상의 표면전극을 형성하는 단계; (b) 상기 주면에 대향하는 저면에서 표면전극까지 반도체칩을 관통하는 구멍을 만들고 도전성 재료로 상기 구멍을 충전함으로써 접속 배선부를 형성하는 단계; (c) 반도체칩의 저면에 2 개의 이간된 도전성 부재를 형성하는 단계; 및 (d) 반도체칩의 저면이 기판의 주면에 대향되도록 기판상에 반도체칩을 올려놓고 도전성 재료와 전극을 합금하여 접합층을 형성함으로써 반도체칩과 기판을 접합하는 단계로 제조된다. 반도체칩과 기판 사이의 접합상태의 평가는 표면전극들 사이 또는 표면전극들 중 하나와 접합층 사이의 저항값을 측정함으로써 수행된다.
표면전극들 사이 또는 표면전극들 중 하나와 접합층 사이의 저항값을 측정함으로써, 합금에 의해 생성된 합금층의 상태, 즉, 반도체칩과 기판 사이의 접합상태가 평가된다.
부가적으로, 이러한 평가방법이 수행되는 경우, 각각의 표면전극은 2 개 이상의 외부단자와 접촉될 수 있는 영역이 만들어지도록 형성되는 것이 바람직하고, 반도체칩과 기판 사이의 접합상태는 소정의 전압을 한 쌍의 외부단자를 갖는 표면전극들 사이에 인가하고 표면전극들 사이 또는 표면전극들 중 하나와 다른 쌍의 외부단자를 갖는 접합층 사이의 전압강하를 측정함으로써 평가된다.
본 발명의 집적회로의 제 2 평가 방법은 주면상에 능동소자들을 갖는 반도체칩 및 주면상에 전극들을 갖는 기판을 포함하는 집적회로에 사용된다. 상기 집적회로는 (a) 반도체칩의 주면상에 4 개의 표면전극을 형성하는 단계; (b) 주면에 대향하는 저면에서 표면전극까지 반도체칩을 관통하는 구멍을 만들고 도전성 재료로 상기 구멍을 충전하여 접속 배선부를 형성하는 단계; (c) 반도체칩의 저면의 표면을 2 개로 분할하는 홈부를 형성하는 단계; (d) 상기 홈부를 제외한 반도체칩의 저면상에 도전성 부재를 형성하는 단계; (e) 기판의 주면의 표면이 홈부에 수직한 방향으로 연장하는 2 개의 부분으로 분리되도록 기판의 주면상에 전극을 형성하는 단계; 및 (f) 반도체칩의 저면이 기판의 주면에 대향하도록 기판상에 반도체칩을 올려 놓고 전도성 재료와 전극을 합금하여 접합층을 형성함으로써 반도체칩과 기판을 접합하는 단계로 제조된다. 반도체칩과 기판 사이의 접합상태의 평가는 브리지 회로가 구성되도록 4 개의 표면전극들에 접촉하는 외부단자들을 갖는 표면전극들 사이의 저항값들을 측정함으로써 수행된다.
도 1 의 A 내지 E 는 본 발명의 제 1 실시예에 따른 집적회로의 제조 방법을 통상적으로 예시하는 공정도;
도 2 의 (I) 내지 (III) 은 제 1 실시예에 따른 제조방법에 의해 제조되는 집적회로의 평가방법을 예시하는 설명도;
도 3 의 A 내지 E 는 본 발명의 제 2 실시예에 따른 집적회로의 제조 방법을 통상적으로 예시하는 공정도;
도 4 는 제 2 실시예에 따른 제조방법에 의해 제조되는 집적회로의 평가 방법을 예시하는 제 1 설명도;
도 5 는 제 2 실시예에 따른 제조방법에 의해 제조되는 집적회로의 평가 방법을 예시하는 제 2 설명도;
도 6 은 제 2 실시예에 따른 제조방법에 의해 제조되는 집적회로의 평가 방법을 예시하는 제 3 설명도;
도 7 의 A 내지 D 는 본 발명의 제 3 실시예에 따른 집적회로의 제조 방법을 통상적으로 예시하는 공정도;
도 8 은 제 3 실시예에 따른 제조방법에 의해 제조되는 집적회로의 평가 방법을 예시하는 설명도;
도 9 의 (A) 및 (B) 는 종래의 다이접합법 (공정접합법) 을 예시하는 설명도; 및
도 10 은 종래의 다이접합법에서의 문제점을 설명하는 단면도.
*도면의 주요부분에 대한 부호의 설명*
11 : 칩 12 : 외부 접속용 전극
13 : 관통구멍 14 : 도전체부
15 : 제 1 금속막 16 : 슬릿부
18 : 세라믹 기판 19 : 제 2 금속막
20 : 공정합금층 22 : 캐비티
이하, 본 발명의 바람직한 실시예들을 첨부된 도면을 참조하여 설명한다.
제 1 실시예
본 발명에 따른 집적회로의 제조방법은, 칩을 제조하는 단계 및 칩과 세라믹 기판을 실제로 접합하여 전기적으로 접합상태를 평가하는 단계를 포함한다.
도 1 의 A 내지 E 를 참조하여 본 발명의 제 1 실시예에 따른 집적회로의 제조방법을 구체적으로 설명한다. 도 1 의 A 에 도시된 바와 같이, 본 제조방법에서는, 2 개의 외부 접속용 전극 (12) 이 칩 (11) 의 표면상에 형성된다. 부가적으로, 본 실시예에서는, 칩 (11) 으로써, GaAs 기판상에 제조되는 전자회로인 칩 (GaAsIC) 을 사용한다. 외부 접속용 전극 (12) 은, 포토리소그라피 방법으로 칩 (11) 상에 외부 접속용 전극 (12) 을 형성하기 위한 미리 설정된 영역에 레지스트 (resist) 가 존재하지 않는 레지스트 패턴을 형성한 후에, 진공증착법으로 상기 레지스트 패턴상에 금(Au) 막을 퇴적하고, 그 다음으로, 상기 레지스트 패턴을 제거함으로써 형성된다 (즉, 리프트 오프 (lift -off)법).
다음으로, 칩 (11) 의 저면에 소정 형상의 레지스트 패턴을 형성하고, 건식에칭을 행함으로써, 각각의 외부 접속용 전극 (12) 의 아래로 관통구멍 (13) 이 형성되는, 도 1 의 B 에 도시된 바와 같은, 구조물을 얻는다. 그 후에, 도전성 재료로 각각의 관통구멍 (13) 을 충전하여 외부 접속용 전극 (12) 과 전기적으로 접속되는 도전체부 (14) 를 형성한다 (도 1c 참조). 본 실시예에서는, 도전체부 (14) 를 형성하기 위하여 플레이팅법으로 관통구멍 (13) 을 알루미늄(Al) 으로 충전한다.
도 1 의 D 에 도시된 바와 같이, 상기와 같이 가공된 칩 (11) 의 저면 및 세라믹 기판 (18) 의 표면상에 공정접합을 하기 위한 제 1 금속막 (15) 및 제 2 금속막 (19) 을 각각 형성한다. 이러한 경우에, 도 1 의 D 에 도시된 바와 같이, 제 1 금속막이 칩 (11) 의 저면에 형성되는 경우에, 제 1 금속막 (15) 이 없는 부분 (이하, 슬릿부 (16) 로 지칭) 이 리프트 오프법에 의해 칩 (11) 의 중앙에 형성된다. 슬릿부 (16) 의 폭은, 제 1 금속막 (15) 및 제 2 금속막 (19) 사이에 공정합금을 형성하는 프로세스가 적당한 조건하에서 수행될 때 연속적인 공정합금층들이 형성되도록 설정된다. 부가적으로, 본 실시예에서는, 제 1 금속막 (15) 및 제 2 금속막 (19) 으로써 주석 (Sn) 및 금(Au) 의 진공증착막이 각각 사용되고, 슬릿부 (16) 의 폭은 0.01 ㎜ 이다.
그 다음에, 제 1 금속막 (15) 및 제 2 금속막 (19) 을 접촉시킨 상태로 칩 (11) 및 세라믹 기판 (18) 을 일시적으로 가열하여 칩 (11) 및 세라믹 기판 (18) 사이의 공간이 공정합금층 (20) 으로 채워지고 접합되는 구조물을 얻는다 (도 1 의 E 참조).
이제, 슬릿부 (16) 의 폭은 약 0.01 ㎜ 로 설정되어 있다. 칩의 길이 (슬릿부 (16) 의 연장방향에 수직한 방향으로의 길이) 는 보통 대략 4 ㎜ 이며, 따라서, 칩의 저면에 대한 제 1 금속막 (15) 이 형성되지 않은 슬릿부 (16) 의 비율은 대략 1/400 으로, 즉, 매우 작다. 이것은 슬릿부 (16) 가 합금층에 어떠한 영향도 주지 않는 정도이다.
다음으로, 본 발명의 제조방법으로 제조된 집적회로의 접합상태를 평가하는 방법에 대해 설명한다.
본 제조방법에서는, 슬릿부를 갖는 금속막이 칩의 저면에 형성되고, 따라서, 공정합금이 정상적으로 수행되면, 도 2 의 (I) 에 도시된 바와 같이, 공정합금층은 슬릿부가 형성되었던 영역내에 존재하게 된다. 공정합금이 통상적인 상태와는 다른 상태하에서 수행되면, 도 2 의 (II) 에 도시된 바와 같이, 슬릿부가 존재했거나 또는 슬릿부의 일부가 잔존하는 영역에는 어떠한 공정합금층도 존재하지 않으며, 그럼으로써, 캐비티 (22) 와 같은 결함이 생긴다. 게다가, 도 2 의 (III) 에 모식적으로 도시된 바와 같이, 제 1 금속막 (15) 과 제 2 금속막 (19) 사이의 경계면 (40) 에 어떠한 공정합금층도 형성되지 않는 경우도 있다. 즉, 공정합금이 통상적인 상태와 다른 상태하에서 수행되면, 2 개의 외부 접속용 전극들 (12)(이하, Z1, Z2 로 지칭) 사이 또는 외부 접속용 전극 (12) 과 제 2 금속막 (19)(이하, Z3 이라 지칭) 사이의 도통을 막는 결함이 생긴다.
따라서, 접합부가, 도 2 의 (I) 에 모식적으로 도시된 바와 같이, 정상적으로 형성되면, 외부 접속용 전극 (Z1, Z2) 사이의 저항은 공정합금층 (20) 의 가로방향으로의 저항 (R1) 및 제 2 금속막 (19) 의 가로방향으로의 저항 (R2) 이 병렬로 접속되는 저항 (R1 × R2 / (R1 + R2)) 으로 되고, 반면에 도 2 의 (II) 에 도시된 상태에서, 외부 접속용 전극 (Z1, Z2) 사이의 저항은 저항 (R1) 보다 큰 저항 (R'1) 및 저항 (R2) 가 병렬로 접속되는 저항으로 된다. 게다가, 도 2 의 (III) 에 도시된 상태에서 외부 접속용 전극 (Z1, Z2) 사이의 저항은 저항 (R1) 보다 큰 저항 (R'1) 및 저항 (R2) 보다 큰 저항 (R'2) 이 병렬로 접속되는 저항으로 된다.
상술된 바와 같이, 접합부 (공정합금층 (20)) 가 정상적으로 형성되지 않은 경우에서의 외부 접속용 전극 (Z1, Z2) 사이의 저항값은 접합부가 정상적으로 형성된 경우의 저항값보다 크다. 따라서, 저항값을 측정함으로써 접합이 정상적으로 수행되었는지 여부를 결정할 수 있게 된다.
유사하게, 도 2 의 (I) 에 모식적으로 도시된 바와 같이, 접합부가 정상적으로 형성된다면, 외부 접속용 전극 (Z1 또는 Z2) 과 제 2 금속막 (Z3) 사이의 저항은 공정합금층 (20) 의 세로방향의 저항 (RX1) 과 제 2 금속막 (19) 의 세로방향의 저항 (RX2) 가 직렬로 접속되는 저항 (RX1+ RX2) 으로 되고, 반면에 도 2 의 (II) 에 도시된 상태에서 외부 접속용 전극 (Z1 또는 Z2) 과 제 2 금속막 (Z3) 사이의 저항은 저항 (RX1) 보다 큰 저항 (R'X1) 과 저항 (RX2) 이 직렬로 접속되는 저항으로 된다. 게다가, 도 2 의 (III) 에 도시된 상태에서 외부 접속용 전극 (Z1 또는 Z2) 과 제 2 금속막 (Z3) 사이의 저항은 저항 (RX1) 보다 큰 저항 (R'X1) 및 저항 (RX2) 보다 큰 저항 (R'X2) 이 직렬로 접속되는 저항으로 된다.
즉, 접합부 (공정 합금층 (20)) 가 정상적으로 형성되지 않은 경우의 외부 접속용 전극 (Z1 또는 Z2) 과 제 2 금속막 (Z3) 사이의 저항값은 접합부가 정상적으로 형성된 경우의 저항값보다 크다. 따라서, 저항값을 측정함으로써 접합이 정상적으로 수행되었는지 여부를 결정할 수 있다.
제 2 실시예
제 1 실시예에서 설명된 제조방법에서는, 어떠한 재료도 제 1 및 제 2 금속막용으로 사용될 수 있지만, 그러나, 결과적으로 형성된 공정합금층의 저항이 매우 작은 경우, 저항 측정을 위한 탐침과 외부 접속용 전극 사이의 접촉 저항의 영향이 보다 커지고, 따라서, 접합부가 정상적으로 형성되었는지 여부를 결정하기 어렵게 된다.
제 2 실시예의 제조방법에서는, 이들 문제점을 해결하기 위하여, 도 3 의 A 에 모식적으로 도시된 바와 같이, 칩 (11) 상에 형성되는 외부 접속용 전극 (12) 의 크기가 저항 측정용 2 개의 탐침이 접촉될 수 있도록 설정된다. 이 후의 제조 수순은 제 1 실시예와 유사하므로, 설명을 생략한다.
다음으로, 도 4 내지 도 6 에 도시된 바와 같이 집적회로가 평가되는 경우, 2 개의 탐침이 각각의 외부 접속용 전극 (12) 에 접촉된다. 즉, 외부 접속용 전극 (12) 이 각각 2 개의 전극 (Z1 및 Z3, Z2 및 Z4) 으로 사용되고, 그럼으로써, 접합부에서의 저항 ((Z3) 과 (Z4) 사이의 전압강하) 은 4 단자 방법으로 측정된다. 접합상태는 측정된 결과에 기초하여 판정된다.
즉, 접합부가, 도 4 에 모식적으로 도시된 바와 같이, 정상적으로 형성되는 경우, 외부 접속용 전극 (Z3 및 Z4) 사이의 전압강하는 공정합금층 (20) 의 가로방향으로의 저항 R1및 제 2 금속막 (19) 의 가로방향으로의 저항 R2가 병렬로 접속된 저항 (R1× R2/ (R1+ R2)) 에 기초하고, 반면에 도 5 에 도시된 바와 같이, 접합부가 정상적으로 형성되지 않는 경우, 외부 접속용 전극 (Z3, Z4) 사이의 전압강하는 저항 R1보다 큰 저항 R'1및 저항 R2가 병렬로 접속되는 저항에 기초한다. 게다가, 도 6 에 도시된 바와 같이, 어떠한 공정합금층도 형성되지 않는 경우, 외부 접속용 전극 (Z3 및 Z4) 사이의 전압강하는 저항 R1보다 큰 저항 R'1및 저항 R2보다 큰 저항 R'2가 병렬로 접속되는 저항에 기초한다.
상술된 바와 같이, 접합부 (공정합금층 (20)) 가 정상적으로 형성되지 않는 경우의 외부 접속용 전극 (Z3 및 Z4) 사이의 전압강하는 접합부가 정상적으로 형성되는 경우의 전압강하와 다르다. 따라서, 전압강하를 측정함으로써 접합이 정상적으로 수행되었는지 여부를 판정할 수 있다.
유사하게, 도 4 에 모식적으로 도시된 바와 같이, 접합부가 정상적으로 형성되면, 외부 접속용 전극 (Z3 또는 Z4) 과 제 2 금속막 (Z6) 사이의 전압강하는 공정합금층 (20) 의 세로방향의 저항 (RX1) 과 제 2 금속막 (19) 의 세로방향의 저항 (RX2) 가 직렬로 접속되는 저항 (RX1+ RX2) 으로 되고, 반면에 도 5 에 도시된 상태에서 외부 접속용 전극 (Z3 또는 Z4) 과 제 2 금속막 (Z6) 사이의 전압강하는 저항 (RX1) 보다 큰 저항 (R'X1) 과 저항 (RX2) 이 직렬로 접속되는 저항에 기초한다. 게다가, 도 6 에 도시된 상태에서 외부 접속용 전극 (Z3 또는 Z4) 과 제 2 금속막 (Z6) 사이의 저항은 저항 (RX1) 보다 큰 저항 (R'X1) 및 저항 (RX2) 보다 큰 저항 (R'X2) 이 직렬로 접속되는 저항에 기초한다.
즉, 접합부 (공정합금층 (20)) 가 정상적으로 형성되지 않은 경우의 외부 접속용 전극 (Z3 또는 Z4) 과 제 2 금속막 (Z6) 사이의 전압강하는 접합부가 정상적으로 형성된 경우의 전압강하보다 크다. 따라서, 전압강하를 측정함으로써 접합이 정상적으로 수행되었는지 여부를 판정할 수 있다.
제 3 실시예
다음으로, 도 7 을 참조하여 본 발명의 제 3 실시예에 따른 집적회로를 제조하는 방법을 구체적으로 설명한다.
본 제조방법에서는, 먼저, 제 1 실시예와 동일한 수순으로, 칩 (11) 은, 4 개의 외부 접속용 전극 (12) 및 도전체부 (14) 가 제공되도록 제조된다 (도 7 의 A 참조). 그 다음에, 칩 (11) 의 저면에 소정형상의 레지스트 패턴이 형성되고, 건식에칭이 수행되며, 그럼으로써, 도 7 의 B 에 도시된 바와 같이, 제 1 홈 (20) 이 칩 (11) 의 저면의 중심부에 형성된다. 본 실시예에서는, 제 1 홈 (20) 은 폭 0.01 ㎜, 깊이 0.05 ㎜ 가 되도록 형성된다.
그 다음으로, 도 7 의 C 에 도시된 바와 같이, 공정접합을 위한 제 1 금속막 (15) 이 이와 같이 제조된 칩 (11) 의 저면에 형성된다. 다만, 홈 (20) 에는 어떠한 제 1 금속막 (15) 도 존재하지 않는다.
게다가, 소정형상의 레지스트 패턴이 세라믹 기판 (18) 의 표면상에 형성되고, 건식에칭이 수행되고, 그럼으로써, 도 7 의 C 에 도시된 바와 같이, 제 1 홈 (20) 에 수직한 제 2 홈 (21) 이 세라믹 기판 (18) 의 중심부에 형성된다. 그 다음으로, 제 2 홈 (21) 이 형성된 세라믹 기판 (18) 상에 제 2 금속막 (19) 이 제 2 홈을 충전하지 않도록 형성된다. 부가적으로, 제 2 홈 (21) 은 공정합금화를 저해하지 않도록 형성되는 것이 바람직하고, 본 실시예에서, 제 2 홈 (21) 은 폭 0.01 ㎜, 깊이 0.05 ㎜ 가 되도록 형성된다. 칩의 저면에 대한 홈 (21) 의 폭의 면적 비율은 제 1 실시예에서의 슬릿부에서와 유사하게 대략 1/400 이다.
그 다음으로, 칩 (11) 과 세라믹 기판 (18) 은 제 1 금속막 (15) 과 제 2 금속막 (19) 이 접촉한 상태에서 일시적으로 가열되며, 그럼으로써 칩 (11) 과 세라믹 기판 (18) 사이의 공간이 충전되고 공정합금층 (20) 과 접합된 구조물이 얻어진다 (도 7 의 D 참조).
다음으로, 본 제조 방법으로 제조된 집적회로의 접합상태에 대한 평가방법을 설명한다.
상술된 제조 단계로부터 명백하듯이, 공정합금이 정상적으로 형성되면, 집적회로에 설치되는 각각의 외부 접속용 전극 (12)(도전체부 (14)) 아래에 제 1 홈 (20) 과 제 2 홈 (21) 을 경계로 하고, 각각 동일한 형상과 동일한 특성을 갖는 층이 형성된다. 따라서, 도 8 에 도시된 바와 같이, 본 제조방법으로 제조된 집적회로의 4 개의 외부 접속용 전극 (12) 을 사용하여 브리지 회로가 구성되고, 전압이 외부 접속용 전극 (Z1 및 Z4) 에 인가되는 경우, 어떠한 전류도 외부 접속용 전극 (Z2 및 Z3) 사이에는 흐르지 않는다. 즉, 공정합금이 정상적으로 형성되면, 각각의 외부 접속용 전극들 사이의 저항들 (R1-R4) 의 저항값이 균일하게 되고, 그러므로, 어떠한 전류도 외부 접속용 전극 (Z2 및 Z3) 사이에 흐르지 않는다. 반면에, 공정합금이 정상적으로 형성되지 않으면, 각각의 외부 접속용 전극들 사이의 저항들 (R1-R4) 의 저항값이 균일하지 않고, 그러므로, 전위차가 외부 접속용 전극 (Z2 및 Z3) 사이에 발생하고, 따라서 접합부의 상태에 대응하는 전류가 외부 접속용 전극 (Z2 및 Z3) 사이에 흐른다. 따라서, 이와 같은 측정에 의해 접합상태를 평가할 수 있게 된다.
부가적으로, 상술된 각각의 실시예에서는, GaAsIC 가 사용되었지만, 본 발명의 제조 방법은 또한 InP 기판상의 IC, Sion 사파이어 IC 등에도 적용할 수 있다. 제 1 및 제 2 실시예에서는, 제 1 금속막 (15) 이 형성되는 동안 슬릿부 (16) 가 설치된다. 정상적인 경우와 비정상적인 경우 사이의 저항값들의 차이가 슬릿부 (16) 가 설치되는 것과 비교하여 작지만, 외부 접속용 전극들 (12) 사이의 저항값은 슬릿부 (16) 가 설치되지 않아도 접합부의 상태에 따라 변화한다. 따라서, 각각의 실시예에서 설명된 제조방법이 슬릿부 (16) 를 설치하지 않고 수행될지라도, 접합상태를 간단하게 평가할 수 있는 집적회로를 얻을 수 있다. 게다가, 각각의 실시예에서는, 공정합금법에 대해 설명했지만, 각각의 실시예는 솔더접합법에도 적용할 수 있다.
상세하게 상술된 바와 같이, 칩과 세라믹 기판 사이의 접합상태에 대해서 집적회로를 전기적으로 판정할 수 있고, 따라서, 본 발명에 따라 제조된 모든 집적회로는 불량품인지 여부를 간단히 판정할 수 있다.
본 발명의 제조 방법에 따르면, 칩과 세라믹 기판 사이의 접합상태 (도전성부재의 상태) 가 평가될 수 있는 집적회로를 제조할 수 있으며, 그러므로, 불량품인지 여부를 간단히 판정할 수 있다. 특히, 슬릿형상부가 형성되면, 접합이 어떤 원인에 의해 비정상적으로 수행된 경우와 접합이 정상적으로 수행된 경우에 제조된 집적회로의 접합부의 저항의 차이를 보다 크게 만들 수 있고, 그러므로, 보다 쉽게 불량품인지 여부가 간단히 판정될 수 있다.
본 발명은 여러 가지로 다양하게 변화될 수 있고, 그러한 변형은 본 발명의 정신과 범위를 벗어나지 않으며, 그리고 모든 그러한 변형은 다음의 청구항들의 범위에 포함된다는 것이 당분야의 당업자들에게는 명백할 것이다.
Claims (9)
- 주면상에 능동소자들을 갖는 반도체칩, 주면상에 전극을 갖는 기판, 상기 전극 및 상기 반도체칩의 주면에 대향하는 저면과 상기 기판의 주면 사이에 놓이는 도전성 부재를 합금하여 형성되는 접합층을 구비하는 집적회로로서, 상기 반도체칩은주면상에 형성되는 2 이상의 표면전극; 및주면에서 저면까지 상기 반도체칩을 관통하도록 표면전극 아래로 각각 형성되는 2 이상의 구멍을 도전성 재료로 충전함으로써 만들어지는 접속배선부를 구비하는 것을 특징으로 하는 집적회로.
- 제 1 항에 있어서, 상기 반도체칩이 저면의 표면을 2 개로 분할하는 슬릿을 갖는 것을 특징으로 하는 집적회로.
- 제 1 항에 있어서, 상기 표면전극 각각에 2 이상의 외부단자와 접촉가능한 영역이 형성되는 것을 특징으로 하는 집적회로.
- 주면상에 능동소자들을 갖는 반도체칩 및 주면상에 전극을 갖는 기판을 구비하는 집적회로의 제조방법에 있어서, 상기 방법이반도체칩의 주면상에 2 이상의 표면전극을 형성하는 단계;상기 주면에 대향하는 저면에서 상기 주면상의 표면전극들까지 반도체칩을 관통하는 구멍을 형성하고 도전성 재료로 상기 구멍을 충전하여 접속배선부를 형성하는 단계;반도체칩의 저면에 2 개의 이간된 도전성 부재를 형성하는 단계; 및반도체칩의 저면이 기판의 주면에 대향하도록 기판상에 반도체칩을 올려 놓고 가열하여 반도체칩과 기판을 접합하는 단계를 구비하는 것을 특징으로 하는 집적회로의 제조방법.
- 제 4 항에 있어서, 상기 표면전극 각각에 2 이상의 외부단자와 접촉가능한 영역이 형성되는 것을 특징으로 하는 집적회로의 제조방법.
- 주면상에 능동소자들을 갖는 반도체칩 및 주면상에 전극을 갖는 기판을 구비하는 집적회로의 제조방법에 있어서, 상기 방법이반도체칩의 주면상에 4 개의 표면전극을 형성하는 단계;상기 주면에 대향하는 저면에서 표면전극들까지 반도체칩을 관통하는 구멍들을 형성하고 도전성 재료로 상기 구멍들을 충전하여 접속배선부들을 형성하는 단계;반도체칩의 저면의 표면을 2 개로 분할하는 홈부를 형성하는 단계;상기 홈부를 제외한 반도체칩의 저면상에 도전성 부재를 설치하는 단계;기판의 주면의 표면이 홈부에 수직한 방향으로 연장하는 2 개의 부분으로 분리되도록 기판의 주면상에 전극들을 형성하는 단계; 및반도체칩의 저면이 기판의 주면에 대향하도록 기판상에 반도체칩을 올려 놓고 가열하여 반도체칩과 기판을 접합하는 단계를 구비하는 것을 특징으로 하는 집적회로의 제조방법.
- 주면상에 능동소자들을 갖는 반도체칩 및 주면상에 전극을 갖는 기판을 구비하는 집적회로의 평가방법에 있어서, 상기 집적회로가,반도체칩의 주면상에 2 이상의 표면전극을 형성하는 단계;상기 주면에 대향하는 저면에서 표면전극들까지 반도체칩을 관통하는 구멍들을 형성하고 도전성 재료로 상기 구멍들을 충전하여 접속 배선부들을 형성하는 단계;반도체칩의 저면상에 2 개의 이간된 도전성 부재를 형성하는 단계; 및반도체칩의 저면이 기판의 주면에 대향하도록 기판상에 반도체칩을 올려 놓고 도전성 재료들과 전극들을 합금하여 접합층을 형성함으로써 반도체칩과 기판을 접합하는 단계로 제조되고,표면전극들 사이 또는 표면전극들 중 하나와 접합층 사이의 저항값을 측정하여 반도체칩과 기판 사이의 접합상태를 평가하는 것을 특징으로 하는 집적회로의 평가방법.
- 제 7 항에 있어서, 상기 표면전극 각각에 2 이상의 외부단자와 접촉가능한 영역이 제공되고, 그리고 한 쌍의 외부단자를 갖는 표면전극들 사이에 소정의 전압을 인가하고 표면전극들 사이 또는 표면전극들 중 하나와 다른 쌍의 외부단자를 갖는 접합층 사이에서의 전압강하를 측정함으로써 반도체칩과 기판 사이의 접합상태를 평가하는 것을 특징으로 하는 집적회로의 평가방법.
- 주면상에 능동소자들을 갖는 반도체칩 및 주면상에 전극들을 갖는 기판을 구비하는 집적회로의 평가방법에 있어서, 상기 집적회로가,반도체칩의 주면상에 4 개의 표면전극을 형성하는 단계;상기 주면에 대향하는 저면에서 표면전극들까지 반도체칩을 관통하는 구멍들을 형성하고 도전성 재료로 상기 구멍들을 충전하여 접속배선부들을 형성하는 단계;반도체칩의 저면의 표면을 2 개로 분할하는 홈부를 형성하는 단계;상기 홈부를 제외한 반도체칩의 저면상에 도전성 부재를 설치하는 단계;기판의 주면의 표면이 홈부에 수직한 방향으로 연장하는 2 개의 부분으로 분리되도록 기판의 주면상에 전극들을 형성하는 단계; 및반도체칩의 저면이 기판의 주면에 대향하도록 기판상에 반도체칩을 올려 놓고 도전성 재료들과 전극들을 합금하여 접합층을 형성함으로써 반도체칩과 기판을 접합하는 단계로 제조되고,브리지 회로가 구성되도록 4 개의 표면전극들에 외부단자들을 접촉시켜 표면전극들 사이의 저항값을 측정하여 반도체칩과 기판 사이의 접합상태를 평가하는 것을 특징으로 하는 집적회로의 평가방법.
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