JPH1011558A - 半導体集積回路及び接触式ｉｃカード - Google Patents
半導体集積回路及び接触式ｉｃカードInfo
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- JPH1011558A JPH1011558A JP8161985A JP16198596A JPH1011558A JP H1011558 A JPH1011558 A JP H1011558A JP 8161985 A JP8161985 A JP 8161985A JP 16198596 A JP16198596 A JP 16198596A JP H1011558 A JPH1011558 A JP H1011558A
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- G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
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- G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
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Abstract
(57)【要約】
【課題】 簡単な構成で且つ確実に端子の接触不良を検
出でき、しかも端子の接触不良に対する適切かつ迅速な
対応をとることができるＩＣカードを提供することであ
る。 【解決手段】 外部回路端子に接触される内部回路端子
と、前記内部回路端子から供給される電気信号を入力す
る内部回路と、前記外部回路端子と前記内部回路端子と
の接触状態の良否を検出する端子接触状態検出手段と、
前記端子接触状態検出手段により前記接触状態が不良と
検出されたときは、所定の処理を経て前記内部回路の動
作を停止する回路動作制御手段とを備えたものである。
出でき、しかも端子の接触不良に対する適切かつ迅速な
対応をとることができるＩＣカードを提供することであ
る。 【解決手段】 外部回路端子に接触される内部回路端子
と、前記内部回路端子から供給される電気信号を入力す
る内部回路と、前記外部回路端子と前記内部回路端子と
の接触状態の良否を検出する端子接触状態検出手段と、
前記端子接触状態検出手段により前記接触状態が不良と
検出されたときは、所定の処理を経て前記内部回路の動
作を停止する回路動作制御手段とを備えたものである。
Description
【０００１】
【発明の属する技術分野】本発明は、外部装置に端子を
接触させて機能する接触式ＩＣカード等に内蔵される半
導体集積回路、及び端子の接触不良を検出する機能を備
えた接触式ＩＣカードに関する。
接触させて機能する接触式ＩＣカード等に内蔵される半
導体集積回路、及び端子の接触不良を検出する機能を備
えた接触式ＩＣカードに関する。
【０００２】
【従来の技術】近年、プラスチック等のカードにマイク
ロコンピュータやメモリなどのＩＣチップを内蔵し、リ
ーダ・ライタの端子に金属製端子を接触させてリーダ・
ライタとの間でデータの双方向伝送を行う接触式ＩＣカ
ードが注目されている。
ロコンピュータやメモリなどのＩＣチップを内蔵し、リ
ーダ・ライタの端子に金属製端子を接触させてリーダ・
ライタとの間でデータの双方向伝送を行う接触式ＩＣカ
ードが注目されている。
【０００３】図１０は、従来の接触式ＩＣカードを使用
したＩＣカードシステムの基本構成を示すブロック図で
ある。
したＩＣカードシステムの基本構成を示すブロック図で
ある。
【０００４】このＩＣカードシステムは、ＩＣカード１
００と、このＩＣカード１００を着脱自在に装着するリ
ーダ・ライタ１１０とを備えている。なお、通常、リー
ダ・ライタ１１０には、ホストコンピュータ（図示省
略）が接続されている。即ち、ＩＣカード１００とホス
トコンピュータとの中間にリーダ・ライタ１１０が位置
している。
００と、このＩＣカード１００を着脱自在に装着するリ
ーダ・ライタ１１０とを備えている。なお、通常、リー
ダ・ライタ１１０には、ホストコンピュータ（図示省
略）が接続されている。即ち、ＩＣカード１００とホス
トコンピュータとの中間にリーダ・ライタ１１０が位置
している。
【０００５】ＩＣカード１００は、リーダ・ライタ１１
０の端子１１１〜１１５とそれぞれ接触する金属製端子
１０１〜１０５を持ち、ＣＰＵ１０６と、ＥＥＰＲＯＭ
１０７とがＩＣチップの形で内蔵されている。ＣＰＵ１
０６は、端子１０１〜１０５を介して、リーダ・ライタ
１１０とのインタフェース制御や、ＥＥＰＲＯＭ１０７
に対するアクセス制御などを行う。
０の端子１１１〜１１５とそれぞれ接触する金属製端子
１０１〜１０５を持ち、ＣＰＵ１０６と、ＥＥＰＲＯＭ
１０７とがＩＣチップの形で内蔵されている。ＣＰＵ１
０６は、端子１０１〜１０５を介して、リーダ・ライタ
１１０とのインタフェース制御や、ＥＥＰＲＯＭ１０７
に対するアクセス制御などを行う。
【０００６】一方、リーダ・ライタ１１０の制御回路１
１６は、ＩＣカード１００の挿入／排出制御や、ＩＣカ
ード１００とのデータ送受信制御、ホストコンピュータ
とのデータ送受信制御などを行う。そして、リーダ・ラ
イタ１１０は、ＶＤＤ端子１１１、ＧＮＤ端子１１２、
ＣＬＫ端子１１３、及びＲＳＴ端子１１５を介して、電
源ＶＤＤ、クロックＣＬＫ及びリセット信号ＲＳＴをＩ
Ｃカード１００へ供給するほか、Ｉ／Ｏ端子１１４を介
してＩＣカード１００との間でデータの双方向伝送を行
う。
１６は、ＩＣカード１００の挿入／排出制御や、ＩＣカ
ード１００とのデータ送受信制御、ホストコンピュータ
とのデータ送受信制御などを行う。そして、リーダ・ラ
イタ１１０は、ＶＤＤ端子１１１、ＧＮＤ端子１１２、
ＣＬＫ端子１１３、及びＲＳＴ端子１１５を介して、電
源ＶＤＤ、クロックＣＬＫ及びリセット信号ＲＳＴをＩ
Ｃカード１００へ供給するほか、Ｉ／Ｏ端子１１４を介
してＩＣカード１００との間でデータの双方向伝送を行
う。
【０００７】上述したような接触式ＩＣカードは、非接
触式のＩＣカードに比べて構造が簡単になるといった利
点を有するものの、使用する度に端子同士の接触が繰り
返されため、端子の汚れなどによって端子間の接触不良
が発生する恐れがあった。このような端子間の接触不良
が生じた場合は、リーダ・ライタ側からの制御が不可能
となったり、誤データの読み／書きが行われたりするこ
とになり、ＩＣカードの信頼性を損なうという問題があ
った。
触式のＩＣカードに比べて構造が簡単になるといった利
点を有するものの、使用する度に端子同士の接触が繰り
返されため、端子の汚れなどによって端子間の接触不良
が発生する恐れがあった。このような端子間の接触不良
が生じた場合は、リーダ・ライタ側からの制御が不可能
となったり、誤データの読み／書きが行われたりするこ
とになり、ＩＣカードの信頼性を損なうという問題があ
った。
【０００８】このようなことから、接触式ＩＣカードで
は、従来より端子間の接触不良（オープン）を検出して
上記問題に対処する技術が望まれているが、現状では何
も対策が施されていない。
は、従来より端子間の接触不良（オープン）を検出して
上記問題に対処する技術が望まれているが、現状では何
も対策が施されていない。
【０００９】端子のオープン状態を検出する従来技術の
一例としては、例えば特開昭６０−６５６２１号公報に
開示されるものがある。
一例としては、例えば特開昭６０−６５６２１号公報に
開示されるものがある。
【００１０】図１１は、上記公報に開示された従来の半
導体集積回路のブロック図である。集積回路２１０は、
入力端子群２２０、出力端子群２３０、及び順序回路２
４０を有するほか、入力端子２２１のオープン状態を検
出する検出ゲート回路２５０を備えている。順序回路２
４０は、入力端子２２１，２２２からの入力のみで通常
動作するようになっている。端子２２１がオープン状態
になると、検出ゲート回路２５０がこの状態を検出し、
強制的に順序回路２４０の状態を所望の値に設定するこ
とができる。
導体集積回路のブロック図である。集積回路２１０は、
入力端子群２２０、出力端子群２３０、及び順序回路２
４０を有するほか、入力端子２２１のオープン状態を検
出する検出ゲート回路２５０を備えている。順序回路２
４０は、入力端子２２１，２２２からの入力のみで通常
動作するようになっている。端子２２１がオープン状態
になると、検出ゲート回路２５０がこの状態を検出し、
強制的に順序回路２４０の状態を所望の値に設定するこ
とができる。
【００１１】
【発明が解決しようとする課題】しかしながら、上記公
報に開示された半導体集積回路では、検出ゲート回路２
５０が端子２２１のオープン状態を検出すると、直ちに
強制的に順序回路２４０の状態を所望の値に設定してい
る。
報に開示された半導体集積回路では、検出ゲート回路２
５０が端子２２１のオープン状態を検出すると、直ちに
強制的に順序回路２４０の状態を所望の値に設定してい
る。
【００１２】従って、この公報の技術を例えば接触式Ｉ
Ｃカードに適用した場合は、端子間の接触不良を検出し
て、直ちにＩＣカード内のＣＰＵの動作を停止すること
となる。そのため、例えばリセット端子の接触不良を検
出したときは、これをリーダ・ライタ側へ通知すること
ができず、リセット端子の接触不良に対する適切かつ迅
速な対応を行うことができない。
Ｃカードに適用した場合は、端子間の接触不良を検出し
て、直ちにＩＣカード内のＣＰＵの動作を停止すること
となる。そのため、例えばリセット端子の接触不良を検
出したときは、これをリーダ・ライタ側へ通知すること
ができず、リセット端子の接触不良に対する適切かつ迅
速な対応を行うことができない。
【００１３】また、例えばＥＥＰＲＯＭ内の所定領域に
書き込み中にクロック端子の接触不良を検出したとき
は、前記所定領域には所望の書き込みデータを全て書き
込むことができず、この書き込みデータの一部のみしか
書き込むことができない。この場合、該書き込みデータ
が全体で１つの意味を成すデータであったときには、書
き込まれたデータは意味不明になってしまう。読み出し
中にクロック端子の接触不良を検出したときも、読み出
しデータの一部のみしか読み出すことができず、読み出
されたデータは意味不明になってしまう。
書き込み中にクロック端子の接触不良を検出したとき
は、前記所定領域には所望の書き込みデータを全て書き
込むことができず、この書き込みデータの一部のみしか
書き込むことができない。この場合、該書き込みデータ
が全体で１つの意味を成すデータであったときには、書
き込まれたデータは意味不明になってしまう。読み出し
中にクロック端子の接触不良を検出したときも、読み出
しデータの一部のみしか読み出すことができず、読み出
されたデータは意味不明になってしまう。
【００１４】このように、上記公報の技術をＩＣカード
に適用しても、依然として上述のＩＣカードの信頼性を
損なうという問題は解決されない。
に適用しても、依然として上述のＩＣカードの信頼性を
損なうという問題は解決されない。
【００１５】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、端子の接触不
良に対する適切且つ迅速な対応をとることができる半導
体集積回路を提供することである。またその他の目的
は、外部回路端子に接触する内部回路端子を持つ場合
に、その端子接触状態の良否検出を簡単な構成で且つ確
実に行うこどができる半導体集積回路を提供することで
ある。また、簡単な構成で且つ確実にリセット端子の接
触不良を検出でき、しかもリセット端子の接触不良に対
する適切かつ迅速な対応をとることができるＩＣカード
を提供することである。さらに、簡単な構成で且つ確実
にクロック端子の接触不良を検出でき、しかもクロック
端子の接触不良に対する適切かつ迅速な対応をとること
ができるＩＣカードを提供することである。
するためになされたもので、その目的は、端子の接触不
良に対する適切且つ迅速な対応をとることができる半導
体集積回路を提供することである。またその他の目的
は、外部回路端子に接触する内部回路端子を持つ場合
に、その端子接触状態の良否検出を簡単な構成で且つ確
実に行うこどができる半導体集積回路を提供することで
ある。また、簡単な構成で且つ確実にリセット端子の接
触不良を検出でき、しかもリセット端子の接触不良に対
する適切かつ迅速な対応をとることができるＩＣカード
を提供することである。さらに、簡単な構成で且つ確実
にクロック端子の接触不良を検出でき、しかもクロック
端子の接触不良に対する適切かつ迅速な対応をとること
ができるＩＣカードを提供することである。
【００１６】
【課題を解決するための手段】上記目的を達成するため
に、第１の発明である半導体集積回路の特徴は、外部回
路端子に接触される内部回路端子と、前記内部回路端子
から供給される電気信号を入力する内部回路と、前記外
部回路端子と前記内部回路端子との接触状態の良否を検
出する端子接触状態検出手段と、前記端子接触状態検出
手段により前記接触状態が不良と検出されたときは、所
定の処理を経て前記内部回路の動作を停止する回路動作
制御手段とを備えたことにある。
に、第１の発明である半導体集積回路の特徴は、外部回
路端子に接触される内部回路端子と、前記内部回路端子
から供給される電気信号を入力する内部回路と、前記外
部回路端子と前記内部回路端子との接触状態の良否を検
出する端子接触状態検出手段と、前記端子接触状態検出
手段により前記接触状態が不良と検出されたときは、所
定の処理を経て前記内部回路の動作を停止する回路動作
制御手段とを備えたことにある。
【００１７】この第１の発明によれば、外部回路端子と
内部回路端子との接触状態が不良と検出されたときは、
直ちに内部回路の動作を停止することなく、回路動作制
御手段が所定の処理を経て内部回路の動作を停止するの
で、当該接触不良に対する適切且つ迅速な対応をとるこ
とができる。
内部回路端子との接触状態が不良と検出されたときは、
直ちに内部回路の動作を停止することなく、回路動作制
御手段が所定の処理を経て内部回路の動作を停止するの
で、当該接触不良に対する適切且つ迅速な対応をとるこ
とができる。
【００１８】第２の発明である半導体集積回路の特徴
は、上記第１の発明において、前記外部回路端子にはプ
ルアップ抵抗が接続され、前記端子接触状態検出手段
は、高レベル電源と前記内部回路端子との間に接続され
た第１のトランジスタと、前記内部回路端子と低レベル
電源との間に接続され且つオン時に前記プルアップ抵抗
よりも抵抗値が大きくなるようにサイズが設定された第
２のトランジスタと、前記第１及び第２のトランジスタ
を所定のタイミングでオンし、このオン時の前記内部回
路端子の電位に基づいて、前記外部回路端子と前記内部
回路端子との接触状態の良否を判定する端子接触状態判
定手段とを備えたことにある。
は、上記第１の発明において、前記外部回路端子にはプ
ルアップ抵抗が接続され、前記端子接触状態検出手段
は、高レベル電源と前記内部回路端子との間に接続され
た第１のトランジスタと、前記内部回路端子と低レベル
電源との間に接続され且つオン時に前記プルアップ抵抗
よりも抵抗値が大きくなるようにサイズが設定された第
２のトランジスタと、前記第１及び第２のトランジスタ
を所定のタイミングでオンし、このオン時の前記内部回
路端子の電位に基づいて、前記外部回路端子と前記内部
回路端子との接触状態の良否を判定する端子接触状態判
定手段とを備えたことにある。
【００１９】この第２の発明によれば、プルアップ抵抗
が接続されている外部回路端子（例えばリセット端子）
に接触する内部回路端子を持つ半導体集積回路におい
て、その端子接触状態の良否検出を簡単な構成で且つ的
確に行える。
が接続されている外部回路端子（例えばリセット端子）
に接触する内部回路端子を持つ半導体集積回路におい
て、その端子接触状態の良否検出を簡単な構成で且つ的
確に行える。
【００２０】第３の発明である半導体集積回路の特徴
は、上記第１の発明において、前記外部回路端子からは
外部クロックが供給され、前記端子接触状態検出手段
は、前記内部回路端子の電位に基づいて高電位またはハ
イインピーダンス状態の信号を生成し、この信号を低域
通過フィルタを通して出力する第１の入力回路と、前記
内部回路端子の電位を反転するインバータ回路と、前記
インバータ回路の出力電位に基づいて高電位またはハイ
インピーダンス状態の信号を生成し、この信号を低域通
過フィルタを通して出力する第２の入力回路と、前記第
１と第２の入力回路の出力により前記外部クロックの入
力／非入力状態を確認し、前記外部クロックの非入力時
に自励発振スタート信号を活性化するクロック入力確認
回路と、前記自励発振スタート信号が活性化されたとき
に内部クロックを発生させる自励発振器と、前記自励発
振スタート信号の活性化時に前記内部クロックを、前記
自励発振スタート信号の非活性化時に前記外部クロック
を選択して、前記内部回路のシステムクロックとして出
力するセレクタと、前記第１と第２の入力回路の出力に
基づいて、前記外部回路端子と前記内部回路端子との接
触状態の良否を判定する端子接触状態判定手段とを備え
たことにある。
は、上記第１の発明において、前記外部回路端子からは
外部クロックが供給され、前記端子接触状態検出手段
は、前記内部回路端子の電位に基づいて高電位またはハ
イインピーダンス状態の信号を生成し、この信号を低域
通過フィルタを通して出力する第１の入力回路と、前記
内部回路端子の電位を反転するインバータ回路と、前記
インバータ回路の出力電位に基づいて高電位またはハイ
インピーダンス状態の信号を生成し、この信号を低域通
過フィルタを通して出力する第２の入力回路と、前記第
１と第２の入力回路の出力により前記外部クロックの入
力／非入力状態を確認し、前記外部クロックの非入力時
に自励発振スタート信号を活性化するクロック入力確認
回路と、前記自励発振スタート信号が活性化されたとき
に内部クロックを発生させる自励発振器と、前記自励発
振スタート信号の活性化時に前記内部クロックを、前記
自励発振スタート信号の非活性化時に前記外部クロック
を選択して、前記内部回路のシステムクロックとして出
力するセレクタと、前記第１と第２の入力回路の出力に
基づいて、前記外部回路端子と前記内部回路端子との接
触状態の良否を判定する端子接触状態判定手段とを備え
たことにある。
【００２１】この第３の発明によれば、外部回路のクロ
ック端子に接触する内部回路端子を持つ半導体集積回路
において、その端子接触状態の良否検出を簡単な構成で
且つ的確に行える。
ック端子に接触する内部回路端子を持つ半導体集積回路
において、その端子接触状態の良否検出を簡単な構成で
且つ的確に行える。
【００２２】第４の発明である接触式ＩＣカードの特徴
は、プルアップ抵抗に接続された外部リセット端子を有
する外部装置の前記外部リセット端子に接触される回路
リセット端子と、データを格納するメモリと、前記メモ
リへのアクセス制御を含む各種制御を行うと共に、前記
回路リセット端子から供給されるリセット信号によりリ
セットされる中央処理装置とを備えた接触式ＩＣカード
において、高レベル電源と前記回路リセット端子との間
に接続された第１のトランジスタと、前記回路リセット
端子と低レベル電源との間に接続され且つオン時に前記
プルアップ抵抗よりも抵抗値が大きくなるようにサイズ
が設定された第２のトランジスタと、前記第１及び第２
のトランジスタを所定のタイミングでオンし、このオン
時の前記回路リセット端子の電位に基づいて、前記外部
リセット端子と前記回路リセット端子との接触状態の良
否を判定する端子接触状態判定手段と、前記端子接触状
態判定手段により前記接触状態が不良と判定されたとき
は、前記回路リセット端子の接触状態が不良である旨を
示す異常判定情報を前記外部装置に通知する異常判定情
報通知手段と、前記端子接触状態判定手段及び前記異常
判定情報通知手段の動作時に前記中央処理装置がリセッ
ト状態に設定されるのを阻止するリセット阻止手段とを
設けたことにある。
は、プルアップ抵抗に接続された外部リセット端子を有
する外部装置の前記外部リセット端子に接触される回路
リセット端子と、データを格納するメモリと、前記メモ
リへのアクセス制御を含む各種制御を行うと共に、前記
回路リセット端子から供給されるリセット信号によりリ
セットされる中央処理装置とを備えた接触式ＩＣカード
において、高レベル電源と前記回路リセット端子との間
に接続された第１のトランジスタと、前記回路リセット
端子と低レベル電源との間に接続され且つオン時に前記
プルアップ抵抗よりも抵抗値が大きくなるようにサイズ
が設定された第２のトランジスタと、前記第１及び第２
のトランジスタを所定のタイミングでオンし、このオン
時の前記回路リセット端子の電位に基づいて、前記外部
リセット端子と前記回路リセット端子との接触状態の良
否を判定する端子接触状態判定手段と、前記端子接触状
態判定手段により前記接触状態が不良と判定されたとき
は、前記回路リセット端子の接触状態が不良である旨を
示す異常判定情報を前記外部装置に通知する異常判定情
報通知手段と、前記端子接触状態判定手段及び前記異常
判定情報通知手段の動作時に前記中央処理装置がリセッ
ト状態に設定されるのを阻止するリセット阻止手段とを
設けたことにある。
【００２３】この第４の発明によれば、リセット信号が
低レベルで活性化される場合において、簡単な構成で且
つ的確に回路リセット端子の接触不良を検出することが
でき、回路リセット端子の接触不良を検出したときは、
これを直ちに外部装置側へ通知して、回路リセット端子
の接触不良に対する適切かつ迅速な対応をとることがで
きる。
低レベルで活性化される場合において、簡単な構成で且
つ的確に回路リセット端子の接触不良を検出することが
でき、回路リセット端子の接触不良を検出したときは、
これを直ちに外部装置側へ通知して、回路リセット端子
の接触不良に対する適切かつ迅速な対応をとることがで
きる。
【００２４】第５の発明である接触式ＩＣカードの特徴
は、外部装置の外部クロック端子に接触される回路クロ
ック端子と、データを格納するメモリと、前記回路クロ
ック端子から入力される外部クロックに同期して前記メ
モリへのアクセス制御を含む各種制御を行う中央処理装
置とを備えたを備えた接触式ＩＣカードにおいて、前記
回路クロック端子の電位に基づいて高電位またはハイイ
ンピーダンス状態の信号を生成し、この信号を低域通過
フィルタを通して出力する第１の入力回路と、前記回路
クロック端子の電位を反転するインバータ回路と、前記
インバータ回路の出力電位に基づいて高電位またはハイ
インピーダンス状態の信号を生成し、この信号を低域通
過フィルタを通して出力する第２の入力回路と、前記第
１と第２の入力回路の出力により前記外部クロックの入
力／非入力状態を確認し、前記外部クロックの非入力時
に自励発振スタート信号を活性化するクロック入力確認
回路と、前記自励発振スタート信号が活性化されたとき
に内部クロックを発生させる自励発振器と、前記自励発
振スタート信号の活性化時に前記内部クロックを、前記
自励発振スタート信号の非活性化時に前記外部クロック
を選択して、前記中央処理装置へシステムクロックとし
て出力するセレクタとを設け、前記中央処理装置は、前
記第１と第２の入力回路の出力に基づいて、前記外部ク
ロック端子と前記回路クロック端子との接触状態の良否
を判定する端子接触状態判定手段と、前記メモリの所定
領域へのアクセス動作中に前記端子接触状態判定手段に
より前記接触状態が不良と判定されたとき、前記内部ク
ロックに従って前記所定領域へのアクセス動作を終了さ
せた後、該中央処理装置の動作を停止する回路動作制御
手段とを備えたことにある。
は、外部装置の外部クロック端子に接触される回路クロ
ック端子と、データを格納するメモリと、前記回路クロ
ック端子から入力される外部クロックに同期して前記メ
モリへのアクセス制御を含む各種制御を行う中央処理装
置とを備えたを備えた接触式ＩＣカードにおいて、前記
回路クロック端子の電位に基づいて高電位またはハイイ
ンピーダンス状態の信号を生成し、この信号を低域通過
フィルタを通して出力する第１の入力回路と、前記回路
クロック端子の電位を反転するインバータ回路と、前記
インバータ回路の出力電位に基づいて高電位またはハイ
インピーダンス状態の信号を生成し、この信号を低域通
過フィルタを通して出力する第２の入力回路と、前記第
１と第２の入力回路の出力により前記外部クロックの入
力／非入力状態を確認し、前記外部クロックの非入力時
に自励発振スタート信号を活性化するクロック入力確認
回路と、前記自励発振スタート信号が活性化されたとき
に内部クロックを発生させる自励発振器と、前記自励発
振スタート信号の活性化時に前記内部クロックを、前記
自励発振スタート信号の非活性化時に前記外部クロック
を選択して、前記中央処理装置へシステムクロックとし
て出力するセレクタとを設け、前記中央処理装置は、前
記第１と第２の入力回路の出力に基づいて、前記外部ク
ロック端子と前記回路クロック端子との接触状態の良否
を判定する端子接触状態判定手段と、前記メモリの所定
領域へのアクセス動作中に前記端子接触状態判定手段に
より前記接触状態が不良と判定されたとき、前記内部ク
ロックに従って前記所定領域へのアクセス動作を終了さ
せた後、該中央処理装置の動作を停止する回路動作制御
手段とを備えたことにある。
【００２５】この第５の発明によれば、簡単な構成で且
つ的確に回路クロック端子の接触不良を検出することが
でき、例えばメモリ内の所定領域に書き込み中に回路ク
ロック端子の接触不良を検出した場合であっても、該所
定領域に書き込む予定の書き込みデータの内でまだ書き
込まれていない残りのデータを完全に書き込むことで
き、誤ったデータの書き込みを防ぐことができる。ま
た、読み出し中に回路クロック端子の接触不良を検出し
た場合でも、所定領域からまだ読み出されていない残り
のデータを完全に読み出すことができ、誤ったデータの
読み出すことを防ぐことができる。
つ的確に回路クロック端子の接触不良を検出することが
でき、例えばメモリ内の所定領域に書き込み中に回路ク
ロック端子の接触不良を検出した場合であっても、該所
定領域に書き込む予定の書き込みデータの内でまだ書き
込まれていない残りのデータを完全に書き込むことで
き、誤ったデータの書き込みを防ぐことができる。ま
た、読み出し中に回路クロック端子の接触不良を検出し
た場合でも、所定領域からまだ読み出されていない残り
のデータを完全に読み出すことができ、誤ったデータの
読み出すことを防ぐことができる。
【００２６】第６の発明である接触式ＩＣカードの特徴
は、上記第５の発明において、前記回路動作制御手段に
つき、前記所定領域へのアクセス動作を終了させると共
に、前記回路クロック端子の接触状態が不良である旨を
示す異常判定情報を前記外部装置に通知した後、該中央
処理装置の動作を停止するように構成したことにある。
この第６の発明によれば、回路クロック端子の接触不良
を示す異常判定情報を外部装置に通知するので、回路ク
ロック端子の接触不良に対する適切かつ迅速な対応をと
ることができる。
は、上記第５の発明において、前記回路動作制御手段に
つき、前記所定領域へのアクセス動作を終了させると共
に、前記回路クロック端子の接触状態が不良である旨を
示す異常判定情報を前記外部装置に通知した後、該中央
処理装置の動作を停止するように構成したことにある。
この第６の発明によれば、回路クロック端子の接触不良
を示す異常判定情報を外部装置に通知するので、回路ク
ロック端子の接触不良に対する適切かつ迅速な対応をと
ることができる。
【００２７】第７の発明である接触式ＩＣカードの特徴
は、外部装置の外部クロック端子に接触される回路クロ
ック端子と、データを格納するメモリと、前記回路クロ
ック端子から入力される外部クロックに同期して、前記
メモリへのアクセス制御を含む各種制御を行う中央処理
装置とを備えたを備えた接触式ＩＣカードにおいて、前
記回路クロック端子の電位に基づいて高電位またはハイ
インピーダンス状態の信号を生成し、この信号を低域通
過フィルタを通して出力する第１の入力回路と、前記回
路クロック端子の電位を反転するインバータ回路と、前
記インバータ回路の出力電位に基づいて高電位またはハ
イインピーダンス状態の信号を生成し、この信号を低域
通過フィルタを通して出力する第２の入力回路と、前記
第１と第２の入力回路の出力により前記外部クロックの
入力／非入力状態を確認し、前記外部クロックの非入力
時に自励発振スタート信号を活性化するクロック入力確
認回路と、前記自励発振スタート信号が活性化されたと
きに内部クロックを発生させる自励発振器と、前記自励
発振スタート信号の活性化時に前記内部クロックを、前
記自励発振スタート信号の非活性化時に前記外部クロッ
クを選択して、前記中央処理装置へシステムクロックと
して出力するセレクタとを設け、前記中央処理装置は、
前記第１と第２の入力回路の出力に基づいて、前記外部
クロック端子と前記回路クロック端子との接触状態の良
否を判定する端子接触状態判定手段と、前記メモリの所
定領域への書き込み動作中に前記端子接触状態判定手段
により前記接触状態が不良と判定されたとき、前記内部
クロックに従って前記所定領域に異常識別情報を書き込
んだ後、該中央処理装置の動作を停止する回路動作制御
手段とを備えたことにある。
は、外部装置の外部クロック端子に接触される回路クロ
ック端子と、データを格納するメモリと、前記回路クロ
ック端子から入力される外部クロックに同期して、前記
メモリへのアクセス制御を含む各種制御を行う中央処理
装置とを備えたを備えた接触式ＩＣカードにおいて、前
記回路クロック端子の電位に基づいて高電位またはハイ
インピーダンス状態の信号を生成し、この信号を低域通
過フィルタを通して出力する第１の入力回路と、前記回
路クロック端子の電位を反転するインバータ回路と、前
記インバータ回路の出力電位に基づいて高電位またはハ
イインピーダンス状態の信号を生成し、この信号を低域
通過フィルタを通して出力する第２の入力回路と、前記
第１と第２の入力回路の出力により前記外部クロックの
入力／非入力状態を確認し、前記外部クロックの非入力
時に自励発振スタート信号を活性化するクロック入力確
認回路と、前記自励発振スタート信号が活性化されたと
きに内部クロックを発生させる自励発振器と、前記自励
発振スタート信号の活性化時に前記内部クロックを、前
記自励発振スタート信号の非活性化時に前記外部クロッ
クを選択して、前記中央処理装置へシステムクロックと
して出力するセレクタとを設け、前記中央処理装置は、
前記第１と第２の入力回路の出力に基づいて、前記外部
クロック端子と前記回路クロック端子との接触状態の良
否を判定する端子接触状態判定手段と、前記メモリの所
定領域への書き込み動作中に前記端子接触状態判定手段
により前記接触状態が不良と判定されたとき、前記内部
クロックに従って前記所定領域に異常識別情報を書き込
んだ後、該中央処理装置の動作を停止する回路動作制御
手段とを備えたことにある。
【００２８】この第７の発明によれば、メモリ内の所定
領域への書き込み中に回路クロック端子の接触不良を検
出した場合には、その所定領域に異常識別情報を書き込
むので、後にその所定領域のデータが読み出されたとき
は、それが誤データであることを容易に知ることができ
る。
領域への書き込み中に回路クロック端子の接触不良を検
出した場合には、その所定領域に異常識別情報を書き込
むので、後にその所定領域のデータが読み出されたとき
は、それが誤データであることを容易に知ることができ
る。
【００２９】第８の発明である接触式ＩＣカードの特徴
は、上記第７の発明において、前記回路動作制御手段に
つき、前記所定領域に異常識別情報を書き込むと共に、
前記回路クロック端子の接触状態が不良である旨を示す
異常判定情報を前記外部装置に通知した後、該中央処理
装置の動作を停止するように構成したことにある。
は、上記第７の発明において、前記回路動作制御手段に
つき、前記所定領域に異常識別情報を書き込むと共に、
前記回路クロック端子の接触状態が不良である旨を示す
異常判定情報を前記外部装置に通知した後、該中央処理
装置の動作を停止するように構成したことにある。
【００３０】この第８の発明によれば、回路クロック端
子の接触不良を示す異常判定情報を外部装置に通知する
ので、回路クロック端子の接触不良に対する適切かつ迅
速な対応をとることができる。
子の接触不良を示す異常判定情報を外部装置に通知する
ので、回路クロック端子の接触不良に対する適切かつ迅
速な対応をとることができる。
【００３１】
【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。図１は、本発明の第１実施形態に係
る接触式ＩＣカードを使用したＩＣカードシステムの要
部ブロック図である。
基づいて説明する。図１は、本発明の第１実施形態に係
る接触式ＩＣカードを使用したＩＣカードシステムの要
部ブロック図である。
【００３２】本実施形態のＩＣカードシステムの構成
は、従来と同様に、ＩＣカードとホストコンピュータ
（図示省略）との中間にリーダ・ライタが位置して構成
されている。
は、従来と同様に、ＩＣカードとホストコンピュータ
（図示省略）との中間にリーダ・ライタが位置して構成
されている。
【００３３】ＩＣカード１０には、電源電圧ＶＤＤ用の
ＶＤＤ端子１１、グランドＧＮＤ用のＧＮＤ端子１２、
クロックＣＬＫ用のＣＬＫ端子１３、データ入出力用の
Ｉ／Ｏ端子１４、及びリセット信号ＲＳＴ用のＲＳＴ端
子１５が外部に露出する形で設けられ、さらにその内部
は、ワークエリアとしてのＲＡＭ１６ａとプログラム用
メモリとしてのＲＯＭ１６ｂを有する１チップＣＰＵ１
６と、該ＣＰＵ１６に対しアドレスバス１８ａ、コント
ロール１８ｂ及びデータバス１８ｃで接続されたＥＥＰ
ＲＯＭ１７とを備えている。ＣＰＵ１６は、端子１１〜
１５を介してリーダ・ライタ３０とのインタフェース制
御や、ＥＥＰＲＯＭ１７に対するアクセス制御を行うほ
か、本発明の特徴を成す端子接触状態判定機能及び異常
判定情報通知機能を有している。
ＶＤＤ端子１１、グランドＧＮＤ用のＧＮＤ端子１２、
クロックＣＬＫ用のＣＬＫ端子１３、データ入出力用の
Ｉ／Ｏ端子１４、及びリセット信号ＲＳＴ用のＲＳＴ端
子１５が外部に露出する形で設けられ、さらにその内部
は、ワークエリアとしてのＲＡＭ１６ａとプログラム用
メモリとしてのＲＯＭ１６ｂを有する１チップＣＰＵ１
６と、該ＣＰＵ１６に対しアドレスバス１８ａ、コント
ロール１８ｂ及びデータバス１８ｃで接続されたＥＥＰ
ＲＯＭ１７とを備えている。ＣＰＵ１６は、端子１１〜
１５を介してリーダ・ライタ３０とのインタフェース制
御や、ＥＥＰＲＯＭ１７に対するアクセス制御を行うほ
か、本発明の特徴を成す端子接触状態判定機能及び異常
判定情報通知機能を有している。
【００３４】そして、ＩＣカード１０内には、ＲＳＴ端
子１５の接触不良を検出する端子接触状態検知回路２０
が設けられ、この端子接触状態検知回路２０と前記ＣＰ
Ｕ１６の端子接触状態判定機能とが共働することによ
り、ＲＳＴ端子１５の接触状態の良否が検出されるよう
になっている。
子１５の接触不良を検出する端子接触状態検知回路２０
が設けられ、この端子接触状態検知回路２０と前記ＣＰ
Ｕ１６の端子接触状態判定機能とが共働することによ
り、ＲＳＴ端子１５の接触状態の良否が検出されるよう
になっている。
【００３５】一方、リーダ・ライタ３０には、コンタク
トピン３１〜３５が設けられ、例えば自動吸排制御法
（モータによりカードをベルトなどで自動的に搬送す
る）によりＩＣカード１０を挿入したとき、コンタクト
ピン３１〜３５が、ＩＣカード１０のＶＤＤ端子１１、
ＧＮＤ端子１２、ＣＬＫ端子１３、Ｉ／Ｏ端子１４、及
びＲＳＴ端子１５にそれぞれ接触するようになってい
る。
トピン３１〜３５が設けられ、例えば自動吸排制御法
（モータによりカードをベルトなどで自動的に搬送す
る）によりＩＣカード１０を挿入したとき、コンタクト
ピン３１〜３５が、ＩＣカード１０のＶＤＤ端子１１、
ＧＮＤ端子１２、ＣＬＫ端子１３、Ｉ／Ｏ端子１４、及
びＲＳＴ端子１５にそれぞれ接触するようになってい
る。
【００３６】リーダ・ライタ３０は、このようにＩＣカ
ード１０を装着し、コンタクトピン３１〜３５介して、
電源ＶＤＤ、クロックＣＬＫ及びリセット信号ＲＳＴを
ＩＣカード１０へ供給するほか、制御回路４０により、
コンタクトピン３４を介してデータの双方向伝送を行う
ためのデータ送受信制御や、ホストコンピュータとのデ
ータ送受信制御、ＩＣカード１０の挿入／排出制御など
を行う。
ード１０を装着し、コンタクトピン３１〜３５介して、
電源ＶＤＤ、クロックＣＬＫ及びリセット信号ＲＳＴを
ＩＣカード１０へ供給するほか、制御回路４０により、
コンタクトピン３４を介してデータの双方向伝送を行う
ためのデータ送受信制御や、ホストコンピュータとのデ
ータ送受信制御、ＩＣカード１０の挿入／排出制御など
を行う。
【００３７】本実施形態のＩＣカードシステムのリセッ
ト信号ＲＳＴは、“Ｌ”レベルで活性化状態になるよう
に構成されており、これに伴って、リーダ・ライタ３０
のリセットピン３５にはプルアップ抵抗４１が接続され
ている。すなわち、リセット信号ＲＳＴの非活性化時に
はプルアップ抵抗４１によりコンタクトピン３５は、
“Ｈ”レベルに固定される。
ト信号ＲＳＴは、“Ｌ”レベルで活性化状態になるよう
に構成されており、これに伴って、リーダ・ライタ３０
のリセットピン３５にはプルアップ抵抗４１が接続され
ている。すなわち、リセット信号ＲＳＴの非活性化時に
はプルアップ抵抗４１によりコンタクトピン３５は、
“Ｈ”レベルに固定される。
【００３８】ここで、本発明の特徴を成す前記端子接触
状態検知回路２０の構成について説明する。
状態検知回路２０の構成について説明する。
【００３９】端子接触状態検知回路２０は、電源電圧Ｖ
ＤＤとグランドＧＮＤとの間に前記ＲＳＴ端子１５を介
して直列接続されたＰチャネルＭＯＳ型トランジスタ
（以下、単にＰ−ＭＯＳと記す）２１とＮチャネルＭＯ
Ｓ型トランジスタ（以下、単にＮ−ＭＯＳと記す）２２
とを有している。そのうちＮ−ＭＯＳ２２はオン抵抗が
前記リーダ・ライタ３０のプルアップ抵抗４１よりも大
きくなるようにサイズが設定されている。
ＤＤとグランドＧＮＤとの間に前記ＲＳＴ端子１５を介
して直列接続されたＰチャネルＭＯＳ型トランジスタ
（以下、単にＰ−ＭＯＳと記す）２１とＮチャネルＭＯ
Ｓ型トランジスタ（以下、単にＮ−ＭＯＳと記す）２２
とを有している。そのうちＮ−ＭＯＳ２２はオン抵抗が
前記リーダ・ライタ３０のプルアップ抵抗４１よりも大
きくなるようにサイズが設定されている。
【００４０】さらに、ＲＳＴ端子１５にはバッファ２３
が接続され、その出力端がＣＰＵ１６の検知結果入力用
端子Ｋ１に接続されると共に、ＯＲゲート２４の一方入
力端に接続されている。また、ＯＲゲート２４の他方入
力端には、ＣＰＵ１６の端子Ｐ１からの信号が入力さ
れ、には、このＯＲゲート２４の出力が“Ｈ”レベルに
固定され、ＣＰＵ１６がリセット状態にならないように
なっている。
が接続され、その出力端がＣＰＵ１６の検知結果入力用
端子Ｋ１に接続されると共に、ＯＲゲート２４の一方入
力端に接続されている。また、ＯＲゲート２４の他方入
力端には、ＣＰＵ１６の端子Ｐ１からの信号が入力さ
れ、には、このＯＲゲート２４の出力が“Ｈ”レベルに
固定され、ＣＰＵ１６がリセット状態にならないように
なっている。
【００４１】そして、ＣＰＵ１６の端子接触状態判定機
能は、ＲＳＴ端子３５の接触状態検出時に端子Ｐ２及び
端子Ｐ３より順次信号を出力して前記Ｐ−ＭＯＳ２１及
びＮ−ＭＯＳ２２を所定のタイミングでオンし、このオ
ン時のＲＳＴ端子１５の電位に基づいて、ＲＳＴ端子の
接触状態の良否を判定する。
能は、ＲＳＴ端子３５の接触状態検出時に端子Ｐ２及び
端子Ｐ３より順次信号を出力して前記Ｐ−ＭＯＳ２１及
びＮ−ＭＯＳ２２を所定のタイミングでオンし、このオ
ン時のＲＳＴ端子１５の電位に基づいて、ＲＳＴ端子の
接触状態の良否を判定する。
【００４２】次に、第１実施形態の動作を図２及び図３
を参照しつつ説明する。図２は、ＩＣカード側の所要動
作を示すフローチャートであり、図３は、ＲＳＴ端子の
接触状態検知を示すタイミングチャートである。
を参照しつつ説明する。図２は、ＩＣカード側の所要動
作を示すフローチャートであり、図３は、ＲＳＴ端子の
接触状態検知を示すタイミングチャートである。
【００４３】ＩＣカード１０がリーダ・ライタ３０に挿
入されると、ＩＣカード１０の各端子１１〜１５の活性
化を行うべくリーダ・ライタ３０のコンタクトピン３１
〜３５は、所要のレベルに設定される（ステップＳ１
１）。すなわち、まず、ＲＳＴピン３５が“Ｌ”レベル
に設定され、続いてＶＤＤピン３１がＶＤＤレベルに、
Ｉ／Ｏピン３４が“Ｈ”レベルにそれぞれ設定され、Ｃ
ＬＫピン３３には初期クロックの供給が行われる。そし
て、最後にＲＳＴピン３５が“Ｈ”レベルに設定され
る。
入されると、ＩＣカード１０の各端子１１〜１５の活性
化を行うべくリーダ・ライタ３０のコンタクトピン３１
〜３５は、所要のレベルに設定される（ステップＳ１
１）。すなわち、まず、ＲＳＴピン３５が“Ｌ”レベル
に設定され、続いてＶＤＤピン３１がＶＤＤレベルに、
Ｉ／Ｏピン３４が“Ｈ”レベルにそれぞれ設定され、Ｃ
ＬＫピン３３には初期クロックの供給が行われる。そし
て、最後にＲＳＴピン３５が“Ｈ”レベルに設定され
る。
【００４４】ＩＣカード１０の各端子１１〜１５がリー
ダ・ライタ３０の各コンタクトピン３１〜３５にそれぞ
れ確実に接触していれば、ＩＣカード１０の各端子１１
〜１５は、上記の所要のレベルに活性化されることにな
る。
ダ・ライタ３０の各コンタクトピン３１〜３５にそれぞ
れ確実に接触していれば、ＩＣカード１０の各端子１１
〜１５は、上記の所要のレベルに活性化されることにな
る。
【００４５】ここで、本実施形態では、ＲＳＴ端子１５
の接触状態の良否を判定するため、ＣＰＵ１６は、端子
接触状態検出処理を実行する（ステップＳ１２）。
の接触状態の良否を判定するため、ＣＰＵ１６は、端子
接触状態検出処理を実行する（ステップＳ１２）。
【００４６】具体的には、図３に示すように、端子接触
状態検出処理の開始時刻ｔ１に、ＣＰＵ１６の端子Ｐ１
を“Ｈ”レベルに設定しておき、ＣＰＵ１６の端子Ｐ２
を“Ｌ”レベルにしてＰ−ＭＯＳ２１をオンする（時刻
ｔ２）。このとき、ＲＳＴ端子１５の接触状態の良否に
関わらず、ＲＳＴ端子１５は“Ｈ”レベルとなるので、
ＣＰＵ１６の端子Ｋ１も同様に“Ｈ”レベルとなる。
状態検出処理の開始時刻ｔ１に、ＣＰＵ１６の端子Ｐ１
を“Ｈ”レベルに設定しておき、ＣＰＵ１６の端子Ｐ２
を“Ｌ”レベルにしてＰ−ＭＯＳ２１をオンする（時刻
ｔ２）。このとき、ＲＳＴ端子１５の接触状態の良否に
関わらず、ＲＳＴ端子１５は“Ｈ”レベルとなるので、
ＣＰＵ１６の端子Ｋ１も同様に“Ｈ”レベルとなる。
【００４７】さらに、端子Ｐ２を“Ｈ”レベルに復帰し
た後の時刻ｔ３に、ＣＰＵ１６の端子Ｐ３を“Ｈ”レベ
ルにしてＮ−ＭＯＳ２２をオンする。このとき、ＲＳＴ
端子１５の接触状態が良好であれば、Ｎ−ＭＯＳ２２の
オンにも拘らず、該Ｎ−ＭＯＳ２２のオン抵抗よりも抵
抗値が小さいプルアップ抵抗４１（リーダ・ライタ３０
側）を介してＲＳＴ端子１５にＶＤＤレベルが供給され
ているので、ＣＰＵ１６の端子Ｋ１は“Ｈ”レベルの状
態にある。しかし、ＲＳＴ端子１５の接触状態が不良で
あれば、Ｎ−ＭＯＳ２２のオンによりＲＳＴ端子１５が
“Ｌ”レベルになるで、端子Ｋ１も“Ｌ”レベルにな
る。
た後の時刻ｔ３に、ＣＰＵ１６の端子Ｐ３を“Ｈ”レベ
ルにしてＮ−ＭＯＳ２２をオンする。このとき、ＲＳＴ
端子１５の接触状態が良好であれば、Ｎ−ＭＯＳ２２の
オンにも拘らず、該Ｎ−ＭＯＳ２２のオン抵抗よりも抵
抗値が小さいプルアップ抵抗４１（リーダ・ライタ３０
側）を介してＲＳＴ端子１５にＶＤＤレベルが供給され
ているので、ＣＰＵ１６の端子Ｋ１は“Ｈ”レベルの状
態にある。しかし、ＲＳＴ端子１５の接触状態が不良で
あれば、Ｎ−ＭＯＳ２２のオンによりＲＳＴ端子１５が
“Ｌ”レベルになるで、端子Ｋ１も“Ｌ”レベルにな
る。
【００４８】このように、ＲＳＴ端子１５の接触状態が
良好であるときは、Ｐ−ＭＯＳ２１並びにＮ−ＭＯＳ２
２をオンしてもＣＰＵ１６の端子Ｋ１には“Ｈ”レベル
が印加される一方で、接触状態が不良であるときには、
Ｐ−ＭＯＳ２１のオン時に“Ｈ”レベル、Ｎ−ＭＯＳの
オン時には“Ｌ”レベルが印加されるので、ＣＰＵ１６
の端子接触状態判定機能は、ＲＳＴ端子１５の接触状態
の良否を確実に判定することができる。
良好であるときは、Ｐ−ＭＯＳ２１並びにＮ−ＭＯＳ２
２をオンしてもＣＰＵ１６の端子Ｋ１には“Ｈ”レベル
が印加される一方で、接触状態が不良であるときには、
Ｐ−ＭＯＳ２１のオン時に“Ｈ”レベル、Ｎ−ＭＯＳの
オン時には“Ｌ”レベルが印加されるので、ＣＰＵ１６
の端子接触状態判定機能は、ＲＳＴ端子１５の接触状態
の良否を確実に判定することができる。
【００４９】そして、ＲＳＴ端子１５の接触状態が不良
であると判定されたときは、ＣＰＵ１６は、その旨を示
す異常判定情報をリーダ・ライタ３０側へ通知し（異常
判定情報通知処理：ステップＳ１４）、その後、図３の
時刻ｔ４で端子Ｐ１を“Ｌ”レベルに戻す。
であると判定されたときは、ＣＰＵ１６は、その旨を示
す異常判定情報をリーダ・ライタ３０側へ通知し（異常
判定情報通知処理：ステップＳ１４）、その後、図３の
時刻ｔ４で端子Ｐ１を“Ｌ”レベルに戻す。
【００５０】これにより、ＲＳＴ端子１５の接触不良を
検出したときは、これを直ちにリーダ・ライタ３０側へ
通知して、ＲＳＴ端子１５の接触不良に対する適切かつ
迅速な対応をとることができる。また、上記の端子接触
状態検出処理及び異常判定情報通知処理の間は端子Ｐ１
が“Ｈ”レベルに維持されるので、これらの処理の間に
ＣＰＵ１６が自身にリセットをかけるのを阻止すること
ができる。
検出したときは、これを直ちにリーダ・ライタ３０側へ
通知して、ＲＳＴ端子１５の接触不良に対する適切かつ
迅速な対応をとることができる。また、上記の端子接触
状態検出処理及び異常判定情報通知処理の間は端子Ｐ１
が“Ｈ”レベルに維持されるので、これらの処理の間に
ＣＰＵ１６が自身にリセットをかけるのを阻止すること
ができる。
【００５１】その後、リーダ・ライタ３０は、ＩＣカー
ド１０の各端子１１〜１５の非活性化を行うべく（ステ
ップＳ１５）、まず、ＲＳＴピン３５を“Ｌ”レベルに
設定し、続いてＣＬＫピンを“Ｌ”レベルに、Ｉ／Ｏピ
ン３４を“Ｌ”レベルにそれぞれ設定し、最後にＶＤＤ
ピン３１を０ｖにセットし、動作を終了する。
ド１０の各端子１１〜１５の非活性化を行うべく（ステ
ップＳ１５）、まず、ＲＳＴピン３５を“Ｌ”レベルに
設定し、続いてＣＬＫピンを“Ｌ”レベルに、Ｉ／Ｏピ
ン３４を“Ｌ”レベルにそれぞれ設定し、最後にＶＤＤ
ピン３１を０ｖにセットし、動作を終了する。
【００５２】一方、ＲＳＴ端子１５の接触状態が良好で
あった場合には（ステップＳ１３）、ステップＳ１６を
介してステップＳ１７へ進んでリセット応答処理を実行
する。すなわち、前記端子活性化処理（ステップＳ１
１）の始めにＲＳＴ端子１５は“Ｌ”レベルに設定され
て、ＣＰＵ１６はリセット状態になり、同処理の最後に
ＲＳＴ端子１５が“Ｈ”レベルに復帰してリセット状態
は解除されている。そこで、ＣＰＵ１６からＩ／Ｏ端子
１４を介してリーダ・ライタ３０側へリセットの応答情
報を送信する。このときの応答情報としては、情報交換
プロトコルタイプや伝送制御用パラメータなどがある。
あった場合には（ステップＳ１３）、ステップＳ１６を
介してステップＳ１７へ進んでリセット応答処理を実行
する。すなわち、前記端子活性化処理（ステップＳ１
１）の始めにＲＳＴ端子１５は“Ｌ”レベルに設定され
て、ＣＰＵ１６はリセット状態になり、同処理の最後に
ＲＳＴ端子１５が“Ｈ”レベルに復帰してリセット状態
は解除されている。そこで、ＣＰＵ１６からＩ／Ｏ端子
１４を介してリーダ・ライタ３０側へリセットの応答情
報を送信する。このときの応答情報としては、情報交換
プロトコルタイプや伝送制御用パラメータなどがある。
【００５３】リーダ・ライタ３０側では、ＩＣカード１
０からリセット応答情報を受け取り、ＥＥＰＲＯＭ１７
の特定領域にアクセスするためのコマンドをＩＣカード
１０のＣＰＵ１６へ送信する（ステップＳ１８）。その
際、リーダ・ライタ３０側は、アクセスの種類（書き込
み、読み出し、消去など）と共に、対象ファイルやエリ
アのアドレスを通知する。アクセス用のコマンドを受け
取ったＣＰＵ１６はリーダ・ライタ３０側へステータス
情報を送り、その後、Ｉ／Ｏ端子１４を介して例えば書
き込みデータの伝送が行われ、ＥＥＰＲＯＭ１７の特定
領域へデータが書き込まれる。
０からリセット応答情報を受け取り、ＥＥＰＲＯＭ１７
の特定領域にアクセスするためのコマンドをＩＣカード
１０のＣＰＵ１６へ送信する（ステップＳ１８）。その
際、リーダ・ライタ３０側は、アクセスの種類（書き込
み、読み出し、消去など）と共に、対象ファイルやエリ
アのアドレスを通知する。アクセス用のコマンドを受け
取ったＣＰＵ１６はリーダ・ライタ３０側へステータス
情報を送り、その後、Ｉ／Ｏ端子１４を介して例えば書
き込みデータの伝送が行われ、ＥＥＰＲＯＭ１７の特定
領域へデータが書き込まれる。
【００５４】そして、ＥＥＰＲＯＭ１７に対するアクセ
スが全て終了したか否かの判定が行われ（ステップＳ１
９）、全て終了していないときには、前記ステップＳ１
２以降の処理を繰り返す。但し、ＲＳＴ端子１５の接触
状態良好時では、リセット応答処理は既に実行されてい
るので、ステップＳ１６の処理の肯定（ＹＥＳ）側を進
み、前記ステップＳ１７のリセット応答処理はスキップ
して、ステップＳ１８以降へ進む。
スが全て終了したか否かの判定が行われ（ステップＳ１
９）、全て終了していないときには、前記ステップＳ１
２以降の処理を繰り返す。但し、ＲＳＴ端子１５の接触
状態良好時では、リセット応答処理は既に実行されてい
るので、ステップＳ１６の処理の肯定（ＹＥＳ）側を進
み、前記ステップＳ１７のリセット応答処理はスキップ
して、ステップＳ１８以降へ進む。
【００５５】ＥＥＰＲＯＭ１７に対するアクセスが終了
すれば、リーダ・ライタ３０により端子の非活性化が行
われ（前記ステップＳ１５）、動作を終了する。
すれば、リーダ・ライタ３０により端子の非活性化が行
われ（前記ステップＳ１５）、動作を終了する。
【００５６】図４は、本発明の第２実施形態に係る接触
式ＩＣカードを使用したＩＣカードシステムの要部ブロ
ック図であり、図１と共通する要素についての説明は簡
略化する。
式ＩＣカードを使用したＩＣカードシステムの要部ブロ
ック図であり、図１と共通する要素についての説明は簡
略化する。
【００５７】本実施形態は、クロック端子の接触不良の
検出に関するものである。ＩＣカード５０には、上述の
第１実施形態のＩＣカード１０の各端子１１〜１５に相
当するＶＤＤ端子５１、ＧＮＤ端子５２、ＣＬＫ端子５
３、Ｉ／Ｏ端子５４及びＲＳＴ端子５５が設けられてい
る。さらにその内部は、ＲＡＭ５６ａとＲＯＭ５６ｂを
有する１チップＣＰＵ５６と、該ＣＰＵ５６にバス５８
ａ，５８ｂ，５８ｃを介して接続されたＥＥＰＲＯＭ５
７とを備えている。
検出に関するものである。ＩＣカード５０には、上述の
第１実施形態のＩＣカード１０の各端子１１〜１５に相
当するＶＤＤ端子５１、ＧＮＤ端子５２、ＣＬＫ端子５
３、Ｉ／Ｏ端子５４及びＲＳＴ端子５５が設けられてい
る。さらにその内部は、ＲＡＭ５６ａとＲＯＭ５６ｂを
有する１チップＣＰＵ５６と、該ＣＰＵ５６にバス５８
ａ，５８ｂ，５８ｃを介して接続されたＥＥＰＲＯＭ５
７とを備えている。
【００５８】ＣＰＵ５６は、本発明の特徴を成す端子接
触状態判定機能及び回路動作制御機能を有している。Ｉ
Ｃカード５０内には、外部クロックＣＬＫが供給される
ＣＬＫ端子５３の接触不良を検出する端子接触状態検知
回路６０が設けられ、この端子接触状態検知回路６０と
前記ＣＰＵ５６の端子接触状態判定機能とが共働するこ
とにより、ＣＬＫ端子５３の接触状態の良否が検出され
るようになっている。すなわち、端子接触状態判定機能
は、端子接触状態検知回路６０の出力によりＣＬＫ端子
５３の接触状態の良否を判定する。回路動作制御機能
は、ＥＥＰＲＯＭ５７の所定領域へのアクセス動作中に
接触状態判定機能によりＣＬＫ端子５３の接触状態が不
良と判定されたときに、後述する内部クロックＣＬＫ’
に従って前記所定領域へのアクセス動作を終了させ、Ｃ
ＬＫ端子５３の接触状態が不良である旨を示す異常判定
情報をリーダ・ライタ３０へ通知した後、該ＣＰＵ５６
の動作を停止する。
触状態判定機能及び回路動作制御機能を有している。Ｉ
Ｃカード５０内には、外部クロックＣＬＫが供給される
ＣＬＫ端子５３の接触不良を検出する端子接触状態検知
回路６０が設けられ、この端子接触状態検知回路６０と
前記ＣＰＵ５６の端子接触状態判定機能とが共働するこ
とにより、ＣＬＫ端子５３の接触状態の良否が検出され
るようになっている。すなわち、端子接触状態判定機能
は、端子接触状態検知回路６０の出力によりＣＬＫ端子
５３の接触状態の良否を判定する。回路動作制御機能
は、ＥＥＰＲＯＭ５７の所定領域へのアクセス動作中に
接触状態判定機能によりＣＬＫ端子５３の接触状態が不
良と判定されたときに、後述する内部クロックＣＬＫ’
に従って前記所定領域へのアクセス動作を終了させ、Ｃ
ＬＫ端子５３の接触状態が不良である旨を示す異常判定
情報をリーダ・ライタ３０へ通知した後、該ＣＰＵ５６
の動作を停止する。
【００５９】ＥＥＰＲＯＭ５７のデータ記憶階層構造の
一例を図５に示す。全体はファイルに分割され、関係あ
る情報は１つのファイルに格納されている。ファイルは
さらにエリアに分割され、１つのエリアには１つの名称
を与え、それに属する情報を格納する。さらに、エリア
はレコードに分割され、レコードは単にエリア情報をよ
り整理するために存在する。
一例を図５に示す。全体はファイルに分割され、関係あ
る情報は１つのファイルに格納されている。ファイルは
さらにエリアに分割され、１つのエリアには１つの名称
を与え、それに属する情報を格納する。さらに、エリア
はレコードに分割され、レコードは単にエリア情報をよ
り整理するために存在する。
【００６０】端子接触状態検知回路６０は、ＣＬＫ端子
５３の電位により出力状態がＶＤＤレベルまたはハイイ
ンピーダンス状態に制御されるトライステートバッファ
６１を有し、その出力端には、コンデンサ６２ａ及び抵
抗６２ｂで構成された低域通過フィルタ（ＬＰＦ）６２
が接続されている。さらに、インバータ６３によるＣＬ
Ｋ端子５３の反転電位により出力状態がＶＤＤレベルま
たはハイインピーダンス状態に制御されるトライステー
トバッファ６４を有し、その出力端には、コンデンサ６
５ａ及び抵抗６５ｂで構成されたＬＰＦ６５が接続され
ている。ここで、トライステートバッファ６１及びＬＰ
Ｆ６２で第１の入力回路が構成され、トライステートバ
ッファ６４及びＬＰＦ６５で第２の入力回路が構成され
ている。ＬＰＦ６２，６５の出力側には、クロック入力
確認用ゲート回路６６が接続されている。このゲート回
路６６は、前記ＬＰＦ６２，６５の各出力Ｓ１，Ｓ３を
それぞれ反転するインバータ６６ａ，６６ｂを有し、イ
ンバータ６６ａの出力は、ＮＯＲゲート６６ｃとＯＲゲ
ート６６ｄの各一方入力端にそれぞれ供給され、インバ
ータ６６ｂの出力は、ＮＯＲゲート６６ｃとＯＲゲート
６６ｄの各他方入力端にそれぞれ供給される。さらに、
インバータ６６ａ，６６ｂの各出力は、ＣＰＵ５６の端
子接触状態判定機能に接続される端子Ｓ２，Ｓ４へそれ
ぞれ供給される。
５３の電位により出力状態がＶＤＤレベルまたはハイイ
ンピーダンス状態に制御されるトライステートバッファ
６１を有し、その出力端には、コンデンサ６２ａ及び抵
抗６２ｂで構成された低域通過フィルタ（ＬＰＦ）６２
が接続されている。さらに、インバータ６３によるＣＬ
Ｋ端子５３の反転電位により出力状態がＶＤＤレベルま
たはハイインピーダンス状態に制御されるトライステー
トバッファ６４を有し、その出力端には、コンデンサ６
５ａ及び抵抗６５ｂで構成されたＬＰＦ６５が接続され
ている。ここで、トライステートバッファ６１及びＬＰ
Ｆ６２で第１の入力回路が構成され、トライステートバ
ッファ６４及びＬＰＦ６５で第２の入力回路が構成され
ている。ＬＰＦ６２，６５の出力側には、クロック入力
確認用ゲート回路６６が接続されている。このゲート回
路６６は、前記ＬＰＦ６２，６５の各出力Ｓ１，Ｓ３を
それぞれ反転するインバータ６６ａ，６６ｂを有し、イ
ンバータ６６ａの出力は、ＮＯＲゲート６６ｃとＯＲゲ
ート６６ｄの各一方入力端にそれぞれ供給され、インバ
ータ６６ｂの出力は、ＮＯＲゲート６６ｃとＯＲゲート
６６ｄの各他方入力端にそれぞれ供給される。さらに、
インバータ６６ａ，６６ｂの各出力は、ＣＰＵ５６の端
子接触状態判定機能に接続される端子Ｓ２，Ｓ４へそれ
ぞれ供給される。
【００６１】また、ＮＯＲゲート６６ｃの出力及びＯＲ
ゲート６６ｄの出力（自励発振スタート信号Ｓ５）は、
自励発振器６７のストップ端子ＳＰ及びスタート端子Ｓ
Ｔにそれぞれ供給されるようになっている。自励発振器
６７は、周知のＣＲ発振器等で構成され、ストップ端子
ＳＰが“Ｈ”レベルでスタート端子ＳＴが“Ｌ”レベル
のときは停止状態にあり、ストップ端子ＳＰが“Ｌ”レ
ベルでスタート端子ＳＴが“Ｈ”レベルのときは動作状
態となり出力端子ＯＴから内部クロックＣＬＫ’を出力
するほか、ＣＰＵ５６の端子ＥＴからの制御信号により
強制的に停止状態となる。
ゲート６６ｄの出力（自励発振スタート信号Ｓ５）は、
自励発振器６７のストップ端子ＳＰ及びスタート端子Ｓ
Ｔにそれぞれ供給されるようになっている。自励発振器
６７は、周知のＣＲ発振器等で構成され、ストップ端子
ＳＰが“Ｈ”レベルでスタート端子ＳＴが“Ｌ”レベル
のときは停止状態にあり、ストップ端子ＳＰが“Ｌ”レ
ベルでスタート端子ＳＴが“Ｈ”レベルのときは動作状
態となり出力端子ＯＴから内部クロックＣＬＫ’を出力
するほか、ＣＰＵ５６の端子ＥＴからの制御信号により
強制的に停止状態となる。
【００６２】すなわち、クロック入力確認用ゲート回路
６６は、第１と第２の入力回路の出力によりリーダ・ラ
イタ３０からの外部クロックＣＬＫの入力／非入力状態
を確認し、その非入力時に自励発振スタート信号Ｓ５を
“Ｈ”レベルにして自励発振器６７をスタートさせる。
６６は、第１と第２の入力回路の出力によりリーダ・ラ
イタ３０からの外部クロックＣＬＫの入力／非入力状態
を確認し、その非入力時に自励発振スタート信号Ｓ５を
“Ｈ”レベルにして自励発振器６７をスタートさせる。
【００６３】また、ＣＬＫ端子５３には、外部クロック
ＣＬＫと内部クロックＣＬＫ’を切り替えるセレクタ６
８が接続されている。このセレクタ６８は、インバータ
６８ａと、ＡＮＤゲート６８ｂ，６８ｃとＯＲゲート６
８ｄとで構成され、自励発振スタート信号Ｓ５の“Ｈ”
レベル時に内部クロックＣＬＫ’を、自励発振スタート
信号Ｓ５の“Ｌ”レベル時には外部クロックＣＬＫを選
択して、ＣＰＵ１６のクロック端子ＣＫへシステムクロ
ックとして出力する。
ＣＬＫと内部クロックＣＬＫ’を切り替えるセレクタ６
８が接続されている。このセレクタ６８は、インバータ
６８ａと、ＡＮＤゲート６８ｂ，６８ｃとＯＲゲート６
８ｄとで構成され、自励発振スタート信号Ｓ５の“Ｈ”
レベル時に内部クロックＣＬＫ’を、自励発振スタート
信号Ｓ５の“Ｌ”レベル時には外部クロックＣＬＫを選
択して、ＣＰＵ１６のクロック端子ＣＫへシステムクロ
ックとして出力する。
【００６４】次に、第２実施形態の動作を図６及び図７
を参照しつつ説明する。なお、図６は本実施形態のＩＣ
カード側の所要動作を示すフローチャートであり、図７
は、ＣＬＫ端子の接触状態検知を示すタイミングチャー
トである。
を参照しつつ説明する。なお、図６は本実施形態のＩＣ
カード側の所要動作を示すフローチャートであり、図７
は、ＣＬＫ端子の接触状態検知を示すタイミングチャー
トである。
【００６５】ＩＣカード５０がリーダ・ライタ３０に挿
入されると、上述の第１実施形態のステップＳ１１と同
様に、ＩＣカード５０の各端子の活性化が行われる（ス
テップＳ２１）。この端子活性化による電源ＶＤＤの供
給によりＣＬＫ端子５３用の端子接触状態検知回路６０
が作動する（ステップＳ２２）。
入されると、上述の第１実施形態のステップＳ１１と同
様に、ＩＣカード５０の各端子の活性化が行われる（ス
テップＳ２１）。この端子活性化による電源ＶＤＤの供
給によりＣＬＫ端子５３用の端子接触状態検知回路６０
が作動する（ステップＳ２２）。
【００６６】このとき、ＣＬＫ端子５３の接触状態が実
際に良好であれば（ステップＳ２３）、検知回路６０の
主要部分の信号は図７の時刻Ｔ１以前に示す波形とな
る。すなわち、ＣＬＫ端子５３を介して外部クロックＣ
ＬＫ（数ＭＨｚ）がＩＣカード５０内に供給され、ＬＰ
Ｆ６２の出力Ｓ１は、外部クロックＣＬＫの立上がりに
同期してＶＤＤレベルになり、外部クロックＣＬＫの
“Ｌ”レベル時は放電波形となる。その結果、ＣＰＵ５
６の端子Ｓ２は“Ｌ”レベル一定となる。
際に良好であれば（ステップＳ２３）、検知回路６０の
主要部分の信号は図７の時刻Ｔ１以前に示す波形とな
る。すなわち、ＣＬＫ端子５３を介して外部クロックＣ
ＬＫ（数ＭＨｚ）がＩＣカード５０内に供給され、ＬＰ
Ｆ６２の出力Ｓ１は、外部クロックＣＬＫの立上がりに
同期してＶＤＤレベルになり、外部クロックＣＬＫの
“Ｌ”レベル時は放電波形となる。その結果、ＣＰＵ５
６の端子Ｓ２は“Ｌ”レベル一定となる。
【００６７】一方、ＬＰＦ６５の出力Ｓ３は、外部クロ
ックＣＬＫの立下がりに同期してＶＤＤレベルになり、
外部クロックＣＬＫの“Ｈ”レベル時は放電波形とな
る。その結果、ＣＰＵ５６の端子Ｓ４も“Ｌ”レベル一
定となる。さらに、自励発振器６７の端子ＳＰには
“Ｈ”レベルが、また端子ＳＴには“Ｌ”レベルの信号
Ｓ５がそれぞれ供給されているため、自励発振器６７は
停止状態にある。自励発振スタート信号Ｓ５が非活性状
態である結果、セレクタ６８は外部クロックＣＬＫを選
択してＣＰＵ５６のクロック端子ＣＫへ供給する（ステ
ップＳ２４）。
ックＣＬＫの立下がりに同期してＶＤＤレベルになり、
外部クロックＣＬＫの“Ｈ”レベル時は放電波形とな
る。その結果、ＣＰＵ５６の端子Ｓ４も“Ｌ”レベル一
定となる。さらに、自励発振器６７の端子ＳＰには
“Ｈ”レベルが、また端子ＳＴには“Ｌ”レベルの信号
Ｓ５がそれぞれ供給されているため、自励発振器６７は
停止状態にある。自励発振スタート信号Ｓ５が非活性状
態である結果、セレクタ６８は外部クロックＣＬＫを選
択してＣＰＵ５６のクロック端子ＣＫへ供給する（ステ
ップＳ２４）。
【００６８】そして、初めはステップＳ２５を否定（Ｎ
Ｏ）側へ進んで、第１実施形態と同様に、リセット応答
処理を行い（ステップＳ２６）、ＥＥＰＲＯＭ５７に対
するアクセスを行い（ステップＳ２７）、アクセスが全
て終了すれば（ステップＳ２８）、ＩＣカード１０の端
子５１〜５５の非活性化を行う（ステップＳ２９）。
Ｏ）側へ進んで、第１実施形態と同様に、リセット応答
処理を行い（ステップＳ２６）、ＥＥＰＲＯＭ５７に対
するアクセスを行い（ステップＳ２７）、アクセスが全
て終了すれば（ステップＳ２８）、ＩＣカード１０の端
子５１〜５５の非活性化を行う（ステップＳ２９）。
【００６９】また、アクセスが全て終了していなければ
（ステップＳ２８）、ステップＳ２３へ戻る。このと
き、ＣＬＫ端子５３の接触状態が不良（オープン）とな
っていた場合は（ステップＳ２３）、ステップＳ３０以
降の処理を実行することになる。
（ステップＳ２８）、ステップＳ２３へ戻る。このと
き、ＣＬＫ端子５３の接触状態が不良（オープン）とな
っていた場合は（ステップＳ２３）、ステップＳ３０以
降の処理を実行することになる。
【００７０】仮に時刻Ｔ１にＣＬＫ端子５３が“Ｈ”レ
ベルの状態で接触不良となったとすると、ＬＰＦ６２，
６５の効果がなくなり、図７に示すようにＬＰＦ６２の
出力Ｓ１はＶＤＤレベル一定となるが、ＬＰＦ６５の出
力Ｓ３は放電を続けて０ｖになる。ＬＰＦ６５の出力Ｓ
３がインバータ６６ｂの閾値電圧よりも低下すると（時
刻Ｔ２）、該インバータ６６ｂの出力は“Ｈ”レベルに
なって、ＣＰＵ５６の端子Ｓ４に供給される。
ベルの状態で接触不良となったとすると、ＬＰＦ６２，
６５の効果がなくなり、図７に示すようにＬＰＦ６２の
出力Ｓ１はＶＤＤレベル一定となるが、ＬＰＦ６５の出
力Ｓ３は放電を続けて０ｖになる。ＬＰＦ６５の出力Ｓ
３がインバータ６６ｂの閾値電圧よりも低下すると（時
刻Ｔ２）、該インバータ６６ｂの出力は“Ｈ”レベルに
なって、ＣＰＵ５６の端子Ｓ４に供給される。
【００７１】このとき、自励発振スタート信号Ｓ５は
“Ｈ”レベルの活性化状態になり、自励発振器６７の端
子ＳＴが“Ｈ”レベルになる。また、端子ＳＰは“Ｌ”
レベルになる結果、自励発振器６７は動作状態となり、
内部クロックＣＬＫ’を出力する。一方、セレクタ６８
は、活性化された信号Ｓ５により前記内部クロックＣＬ
Ｋ’に出力を切り替えて、ＣＰＵ５６のクロック端子Ｃ
Ｋへ供給する（ステップＳ３０）。
“Ｈ”レベルの活性化状態になり、自励発振器６７の端
子ＳＴが“Ｈ”レベルになる。また、端子ＳＰは“Ｌ”
レベルになる結果、自励発振器６７は動作状態となり、
内部クロックＣＬＫ’を出力する。一方、セレクタ６８
は、活性化された信号Ｓ５により前記内部クロックＣＬ
Ｋ’に出力を切り替えて、ＣＰＵ５６のクロック端子Ｃ
Ｋへ供給する（ステップＳ３０）。
【００７２】そして、ＣＰＵ５６は、端子Ｓ２が“Ｌ”
レベル、且つ端子Ｓ４が“Ｈ”レベルになったことか
ら、ＣＬＫ端子５３が接触不良状態にあると判定する
（ステップＳ３１）。このとき、ＥＥＰＲＯＭ５７の所
定領域（例えば所定の１レコード）に対するアクセス
（書き込み／読み出し）中であったときは（ステップＳ
３２）、そのアクセスを継続し、当該レコードの残りの
データをアクセスし終えて当該アクセス動作を終了する
（ステップＳ３３）。
レベル、且つ端子Ｓ４が“Ｈ”レベルになったことか
ら、ＣＬＫ端子５３が接触不良状態にあると判定する
（ステップＳ３１）。このとき、ＥＥＰＲＯＭ５７の所
定領域（例えば所定の１レコード）に対するアクセス
（書き込み／読み出し）中であったときは（ステップＳ
３２）、そのアクセスを継続し、当該レコードの残りの
データをアクセスし終えて当該アクセス動作を終了する
（ステップＳ３３）。
【００７３】もし、ＥＥＰＲＯＭ５７のあるエリアの１
レコードに個人の住所を書き込んでいる最中にＣＬＫ端
子５３は接触不良が発生した場合、書き込まれたデータ
は例えば住所の番地が途中で削除された形になることも
あり、このままのデータを読み出して使用すると間違っ
た住所を正しいものと誤認識する恐れがある。本実施形
態では、このような場合でも、まだ当該レコード内に書
き込まれていない残りのデータを完全に書き込むことが
でき、誤ったデータの書き込みを防ぐことができる。同
様に、読み出し中にであっても、所定領域からまだ読み
出されていない残りのデータを完全に読み出すことがで
き、誤ったデータの読み出しを防ぐことができる。
レコードに個人の住所を書き込んでいる最中にＣＬＫ端
子５３は接触不良が発生した場合、書き込まれたデータ
は例えば住所の番地が途中で削除された形になることも
あり、このままのデータを読み出して使用すると間違っ
た住所を正しいものと誤認識する恐れがある。本実施形
態では、このような場合でも、まだ当該レコード内に書
き込まれていない残りのデータを完全に書き込むことが
でき、誤ったデータの書き込みを防ぐことができる。同
様に、読み出し中にであっても、所定領域からまだ読み
出されていない残りのデータを完全に読み出すことがで
き、誤ったデータの読み出しを防ぐことができる。
【００７４】その後、ＣＬＫ端子５３の接触状態が不良
である旨を示す異常判定情報をリーダ・ライタ３０側へ
通知する（ステップＳ３４）。これにより、ＣＬＫ端子
５３の接触不良に対する適切かつ迅速な対応をとること
ができる。
である旨を示す異常判定情報をリーダ・ライタ３０側へ
通知する（ステップＳ３４）。これにより、ＣＬＫ端子
５３の接触不良に対する適切かつ迅速な対応をとること
ができる。
【００７５】また、アクセス中ではないときにＣＬＫ端
子５３の接触不良を検出した場合は（ステップＳ３２：
例えばＩＣカード５０の挿入当初から接触不良である場
合）、は前記ステップＳ３４へ進む。
子５３の接触不良を検出した場合は（ステップＳ３２：
例えばＩＣカード５０の挿入当初から接触不良である場
合）、は前記ステップＳ３４へ進む。
【００７６】異常判定情報をリーダ・ライタ３０側へ通
知した後、ＣＰＵ５６は、ＥＴ端子を例えば“Ｈ”レベ
ルに活性化して自励発振器６７を停止状態にし（図７の
時刻Ｔ３）、内部クロックＣＬＫ’の供給を停止する。
これにより、自励発振器６７の作動を必要最小限に抑え
ることができ、消費電力を削減することができる。
知した後、ＣＰＵ５６は、ＥＴ端子を例えば“Ｈ”レベ
ルに活性化して自励発振器６７を停止状態にし（図７の
時刻Ｔ３）、内部クロックＣＬＫ’の供給を停止する。
これにより、自励発振器６７の作動を必要最小限に抑え
ることができ、消費電力を削減することができる。
【００７７】図８は、本発明の第３実施形態に係る接触
式ＩＣカードを使用したＩＣカードシステムの所要動作
を示すフローチャートであり、図６と共通する要素につ
いての説明は省略する。なお、構成は図４に示すものと
同様である。
式ＩＣカードを使用したＩＣカードシステムの所要動作
を示すフローチャートであり、図６と共通する要素につ
いての説明は省略する。なお、構成は図４に示すものと
同様である。
【００７８】本実施形態は、上記第２実施形態におい
て、ＥＥＰＲＯＭ５７の所定領域への書き込み中にＣＬ
Ｋ端子５３の接触不良を検出した場合に、その所定領域
に異常識別情報を書き込み、後にその所定領域のデータ
が読み出されたときにはそれが誤データであることを容
易に認識できるようにしたものである。
て、ＥＥＰＲＯＭ５７の所定領域への書き込み中にＣＬ
Ｋ端子５３の接触不良を検出した場合に、その所定領域
に異常識別情報を書き込み、後にその所定領域のデータ
が読み出されたときにはそれが誤データであることを容
易に認識できるようにしたものである。
【００７９】具体的には、図８に示すように、前記ステ
ップＳ３１の処理の後、ＥＥＰＲＯＭ５７に対する書き
込み中であるか否かの判断を行い（ステップＳ４１）、
書き込み中であるときにはステップＳ４２へ進み、例え
ば図９に示すようにレコードＲ１の一部に異常識別情報
ＥＤを書き込む。その後、前記ステップＳ３４以降へ進
むことになる。
ップＳ３１の処理の後、ＥＥＰＲＯＭ５７に対する書き
込み中であるか否かの判断を行い（ステップＳ４１）、
書き込み中であるときにはステップＳ４２へ進み、例え
ば図９に示すようにレコードＲ１の一部に異常識別情報
ＥＤを書き込む。その後、前記ステップＳ３４以降へ進
むことになる。
【００８０】
【発明の効果】以上詳細に説明したように、第１の発明
である半導体集積回路によれば、外部回路端子と内部回
路端子との接触状態が不良と検出されたときは、直ちに
内部回路の動作を停止することなく、所定の処理を経て
内部回路の動作を停止するので、当該接触不良に対する
適切且つ迅速な対応をとることが可能となる。
である半導体集積回路によれば、外部回路端子と内部回
路端子との接触状態が不良と検出されたときは、直ちに
内部回路の動作を停止することなく、所定の処理を経て
内部回路の動作を停止するので、当該接触不良に対する
適切且つ迅速な対応をとることが可能となる。
【００８１】第２の発明である半導体集積回路によれ
ば、プルアップ抵抗が接続されている外部回路端子（例
えばリセット端子）に接触する内部回路端子を持つ場合
に、その端子接触状態の良否検出を簡単な構成で且つ確
実に行うことが可能になる。
ば、プルアップ抵抗が接続されている外部回路端子（例
えばリセット端子）に接触する内部回路端子を持つ場合
に、その端子接触状態の良否検出を簡単な構成で且つ確
実に行うことが可能になる。
【００８２】第３の発明である半導体集積回路によれ
ば、外部回路のクロック端子に接触する内部回路端子の
端子接触状態の良否検出を簡単な構成で且つ確実に行う
ことが可能になる。
ば、外部回路のクロック端子に接触する内部回路端子の
端子接触状態の良否検出を簡単な構成で且つ確実に行う
ことが可能になる。
【００８３】第４の発明である接触式ＩＣカードによれ
ば、リセット信号が低レベルで活性化される場合におい
て、簡単な構成で且つ確実に回路リセット端子の接触不
良を検出することができる。さらに、回路リセット端子
の接触不良を外部装置側へ通知することができるので、
回路リセット端子の接触不良に対する適切かつ迅速な対
応をとることが可能になり、ＩＣカードシステムの信頼
性を高めることができる。
ば、リセット信号が低レベルで活性化される場合におい
て、簡単な構成で且つ確実に回路リセット端子の接触不
良を検出することができる。さらに、回路リセット端子
の接触不良を外部装置側へ通知することができるので、
回路リセット端子の接触不良に対する適切かつ迅速な対
応をとることが可能になり、ＩＣカードシステムの信頼
性を高めることができる。
【００８４】第５の発明である接触式ＩＣカードによれ
ば、簡単な構成で且つ的確に回路クロック端子の接触不
良を検出することができ、誤ったデータの書き込み／読
み出しを防ぐことができる。
ば、簡単な構成で且つ的確に回路クロック端子の接触不
良を検出することができ、誤ったデータの書き込み／読
み出しを防ぐことができる。
【００８５】第６の発明である接触式ＩＣカードによれ
ば、回路クロック端子の接触不良を示す異常判定情報を
外部装置に通知することができ、回路クロック端子の接
触不良に対する適切かつ迅速な対応をとることが可能に
なる。
ば、回路クロック端子の接触不良を示す異常判定情報を
外部装置に通知することができ、回路クロック端子の接
触不良に対する適切かつ迅速な対応をとることが可能に
なる。
【００８６】第７の発明である接触式ＩＣカードによれ
ば、メモリ内の所定領域への書き込み中に回路クロック
端子の接触不良を検出した場合には、その所定領域に異
常識別情報を書き込むので、後にその所定領域のデータ
が読み出されたときは、それが誤データであることを容
易に知ることが可能になる。
ば、メモリ内の所定領域への書き込み中に回路クロック
端子の接触不良を検出した場合には、その所定領域に異
常識別情報を書き込むので、後にその所定領域のデータ
が読み出されたときは、それが誤データであることを容
易に知ることが可能になる。
【００８７】第８の発明である接触式ＩＣカードによれ
ば、回路クロック端子の接触不良を示す異常判定情報を
外部装置に通知するので、回路クロック端子の接触不良
に対する適切かつ迅速な対応をとることが可能になる。
ば、回路クロック端子の接触不良を示す異常判定情報を
外部装置に通知するので、回路クロック端子の接触不良
に対する適切かつ迅速な対応をとることが可能になる。
【図１】本発明の第１実施形態に係る接触式ＩＣカード
を使用したＩＣカードシステムの要部ブロック図であ
る。
を使用したＩＣカードシステムの要部ブロック図であ
る。
【図２】第１実施形態のＩＣカード側の所要動作を示す
フローチャートである。
フローチャートである。
【図３】第１実施形態におけるＲＳＴ端子の接触状態検
知を示すタイミングチャートである。
知を示すタイミングチャートである。
【図４】本発明の第２実施形態に係る接触式ＩＣカード
を使用したＩＣカードシステムの要部ブロック図であ
る。
を使用したＩＣカードシステムの要部ブロック図であ
る。
【図５】ＥＥＰＲＯＭ５７のデータ記憶階層構造の一例
を示す図である。
を示す図である。
【図６】第２実施形態のＩＣカード側の所要動作を示す
フローチャートである。
フローチャートである。
【図７】第２実施形態におけるＣＬＫ端子の接触状態検
知を示すタイミングチャートである。
知を示すタイミングチャートである。
【図８】本発明の第３実施形態に係る接触式ＩＣカード
を使用したＩＣカードシステムの所要動作を示すフロー
チャートである。
を使用したＩＣカードシステムの所要動作を示すフロー
チャートである。
【図９】第３実施形態における異常識別情報の書き込み
状態を示す図である。
状態を示す図である。
【図１０】従来の接触式ＩＣカードを使用したＩＣカー
ドシステムの基本構成を示すブロック図である。
ドシステムの基本構成を示すブロック図である。
【図１１】公報に開示された従来の半導体集積回路のブ
ロック図である。
ロック図である。
１０，５０ ＩＣカード １５ ＲＳＴ端子 １６，５６ ＣＰＵ １７，５７ ＥＥＰＲＯＭ ２０ 端子接触状態検知回路 ５３ ＣＬＫ端子 ６０ 端子接触状態検知回路 ６７ 自励発振器 ６８ セレクタ ＣＬＫ 外部クロック ＣＬＫ’ 内部クロック
Claims (8)
- 【請求項１】 外部回路端子に接触される内部回路端子
と、 前記内部回路端子から供給される電気信号を入力する内
部回路と、 前記外部回路端子と前記内部回路端子との接触状態の良
否を検出する端子接触状態検出手段と、 前記端子接触状態検出手段により前記接触状態が不良と
検出されたときは、所定の処理を経て前記内部回路の動
作を停止する回路動作制御手段とを備えたことを特徴と
する半導体集積回路。 - 【請求項２】 前記外部回路端子にはプルアップ抵抗が
接続され、 前記端子接触状態検出手段は、 高レベル電源と前記内部回路端子との間に接続された第
１のトランジスタと、 前記内部回路端子と低レベル電源との間に接続され且つ
オン時に前記プルアップ抵抗よりも抵抗値が大きくなる
ようにサイズが設定された第２のトランジスタと、 前記第１及び第２のトランジスタを所定のタイミングで
オンし、このオン時の前記内部回路端子の電位に基づい
て、前記外部回路端子と前記内部回路端子との接触状態
の良否を判定する端子接触状態判定手段とを備えたこと
を特徴とする請求項１記載の半導体集積回路。 - 【請求項３】 前記外部回路端子からは外部クロックが
供給され、 前記端子接触状態検出手段は、 前記内部回路端子の電位に基づいて高電位またはハイイ
ンピーダンス状態の信号を生成し、この信号を低域通過
フィルタを通して出力する第１の入力回路と、 前記内部回路端子の電位を反転するインバータ回路と、 前記インバータ回路の出力電位に基づいて高電位または
ハイインピーダンス状態の信号を生成し、この信号を低
域通過フィルタを通して出力する第２の入力回路と、 前記第１と第２の入力回路の出力により前記外部クロッ
クの入力／非入力状態を確認し、前記外部クロックの非
入力時に自励発振スタート信号を活性化するクロック入
力確認回路と、 前記自励発振スタート信号が活性化されたときに内部ク
ロックを発生させる自励発振器と、 前記自励発振スタート信号の活性化時に前記内部クロッ
クを、前記自励発振スタート信号の非活性化時に前記外
部クロックを選択して、前記内部回路のシステムクロッ
クとして出力するセレクタと、 前記第１と第２の入力回路の出力に基づいて、前記外部
回路端子と前記内部回路端子との接触状態の良否を判定
する端子接触状態判定手段とを備えたことを特徴とする
請求項１記載の半導体集積回路。 - 【請求項４】 プルアップ抵抗に接続された外部リセッ
ト端子を有する外部装置の前記外部リセット端子に接触
される回路リセット端子と、データを格納するメモリ
と、前記メモリへのアクセス制御を含む各種制御を行う
と共に、前記回路リセット端子から供給されるリセット
信号によりリセットされる中央処理装置とを備えた接触
式ＩＣカードにおいて、 高レベル電源と前記回路リセット端子との間に接続され
た第１のトランジスタと、 前記回路リセット端子と低レベル電源との間に接続され
且つオン時に前記プルアップ抵抗よりも抵抗値が大きく
なるようにサイズが設定された第２のトランジスタと、 前記第１及び第２のトランジスタを所定のタイミングで
オンし、このオン時の前記回路リセット端子の電位に基
づいて、前記外部リセット端子と前記回路リセット端子
との接触状態の良否を判定する端子接触状態判定手段
と、 前記端子接触状態判定手段により前記接触状態が不良と
判定されたときは、前記回路リセット端子の接触状態が
不良である旨を示す異常判定情報を前記外部装置に通知
する異常判定情報通知手段と、 前記端子接触状態判定手段及び前記異常判定情報通知手
段の動作時に前記中央処理装置がリセット状態に設定さ
れるのを阻止するリセット阻止手段とを設けたことを特
徴とする接触式ＩＣカード。 - 【請求項５】 外部装置の外部クロック端子に接触され
る回路クロック端子と、データを格納するメモリと、前
記回路クロック端子から入力される外部クロックに同期
して前記メモリへのアクセス制御を含む各種制御を行う
中央処理装置とを備えたを備えた接触式ＩＣカードにお
いて、 前記回路クロック端子の電位に基づいて高電位またはハ
イインピーダンス状態の信号を生成し、この信号を低域
通過フィルタを通して出力する第１の入力回路と、 前記回路クロック端子の電位を反転するインバータ回路
と、 前記インバータ回路の出力電位に基づいて高電位または
ハイインピーダンス状態の信号を生成し、この信号を低
域通過フィルタを通して出力する第２の入力回路と、 前記第１と第２の入力回路の出力により前記外部クロッ
クの入力／非入力状態を確認し、前記外部クロックの非
入力時に自励発振スタート信号を活性化するクロック入
力確認回路と、 前記自励発振スタート信号が活性化されたときに内部ク
ロックを発生させる自励発振器と、 前記自励発振スタート信号の活性化時に前記内部クロッ
クを、前記自励発振スタート信号の非活性化時に前記外
部クロックを選択して、前記中央処理装置へシステムク
ロックとして出力するセレクタとを設け、 前記中央処理装置は、 前記第１と第２の入力回路の出力に基づいて、前記外部
クロック端子と前記回路クロック端子との接触状態の良
否を判定する端子接触状態判定手段と、 前記メモリの所定領域へのアクセス動作中に前記端子接
触状態判定手段により前記接触状態が不良と判定された
ときは、前記内部クロックに従って前記所定領域へのア
クセス動作を終了させた後、該中央処理装置の動作を停
止する回路動作制御手段とを備えたことを特徴とする接
触式ＩＣカード。 - 【請求項６】 前記回路動作制御手段は、前記所定領域
へのアクセス動作を終了させると共に、前記回路クロッ
ク端子の接触状態が不良である旨を示す異常判定情報を
前記外部装置に通知した後、中央処理装置の動作を停止
することを特徴とする請求項５記載の接触式ＩＣカー
ド。 - 【請求項７】 外部装置の外部クロック端子に接触され
る回路クロック端子と、データを格納するメモリと、前
記回路クロック端子から入力される外部クロックに同期
して、前記メモリへのアクセス制御を含む各種制御を行
う中央処理装置とを備えたを備えた接触式ＩＣカードに
おいて、 前記回路クロック端子の電位に基づいて高電位またはハ
イインピーダンス状態の信号を生成し、この信号を低域
通過フィルタを通して出力する第１の入力回路と、 前記回路クロック端子の電位を反転するインバータ回路
と、 前記インバータ回路の出力電位に基づいて高電位または
ハイインピーダンス状態の信号を生成し、この信号を低
域通過フィルタを通して出力する第２の入力回路と、 前記第１と第２の入力回路の出力により前記外部クロッ
クの入力／非入力状態を確認し、前記外部クロックの非
入力時に自励発振スタート信号を活性化するクロック入
力確認回路と、 前記自励発振スタート信号が活性化されたときに内部ク
ロックを発生させる自励発振器と、 前記自励発振スタート信号の活性化時に前記内部クロッ
クを、前記自励発振スタート信号の非活性化時に前記外
部クロックを選択して、前記中央処理装置へシステムク
ロックとして出力するセレクタとを設け、 前記中央処理装置は、 前記第１と第２の入力回路の出力に基づいて、前記外部
クロック端子と前記回路クロック端子との接触状態の良
否を判定する端子接触状態判定手段と、 前記メモリの所定領域への書き込み動作中に前記端子接
触状態判定手段により前記接触状態が不良と判定された
ときに、前記内部クロックに従って前記所定領域に異常
識別情報を書き込んだ後、該中央処理装置の動作を停止
する回路動作制御手段とを備えたことを特徴とする接触
式ＩＣカード。 - 【請求項８】 前記回路動作制御手段は、前記所定領域
に前記異常識別情報を書き込むと共に、前記回路クロッ
ク端子の接触状態が不良である旨を示す異常判定情報を
前記外部装置に通知した後、該中央処理装置の動作を停
止することを特徴とする請求項７記載の接触式ＩＣカー
ド。
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