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Hintergrund der Erfindung
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1. Gebiet der Erfindung
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Die
vorliegende Erfindung betrifft eine IC-Karte vom Kontakt-Typ, die funktioniert,
wenn ihre Anschlüsse
in Kontakt mit den Anschlüssen
einer externen Einheit sind. Die vorliegende Erfindung betrifft ebenso
ein IC-Kartensystem, das eine IC-Karte
verwendet und einen integrierten Schaltkreis (IC), der für IC-Karten
verwendet wird. Insbesondere betrifft die vorliegende Erfindung
eine IC-Karte vom Kontakttyp, die in der Lage ist, einen Kontaktfehler
von Anschlüssen
zu detektieren und den Kontaktfehler zu bewältigen und ein IC-Kartensystem, das
eine derartige IC-Karte verwendet.
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2. Beschreibung des Standes
der Technik
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IC-Karten
weisen im Allgemeinen eine Plastikbaugruppe auf und umfassen IC-Chips,
wie zum Beispiel einen Mikrocomputer-Chip und einen Speicher-Chip.
Von den IC-Karten weist eine IC-Karte vom
Kontakttyp Metallanschlüsse
auf, die in wechselseitigem Kontakt mit den Anschlüssen eines
Leser-Schreibers
gebracht werden, um Daten zwischen diesen zu übermitteln. 1 zeigt
ein herkömmliches
IC-Kartensystem, das eine IC-Karte vom Kontakttyp verwendet. Die
IC-Karte 100 wird an einem Leser-Schreiber 30 befestigt
und von diesem ausgeworfen, der mit einem Host-Computer (nicht gezeigt) verbunden
ist. Der Leser-Schreiber 30 vermittelt zwischen der IC-Karte 100 und
dem Host-Computer.
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Die
IC-Karte 100 weist Metallanschlüsse 11 bis 15 auf,
die in Kontakt mit Anschlüssen 31 bis 35 des
Lesers-Schreibers 30 gebracht werden. Die IC-Karte 100 umfasst
einen einzelnen Halbleiter-IC-Chip, der eine CPU 106 und
ein EEPROM 17 enthält.
Die CPU 106 steuert eine Schnittstelle mit dem Leser-Schreiber 30 durch
die Anschlüsse 11 bis 15 und
einen Zugang zu dem EEPROM 17. Der Leser-Schreiber 30 weist
einen Steuerschaltkreis 40 auf, der den Empfang und den
Auswurf der IC-Karte 100 und eine Datenkommunikation mit
der IC-Karte 100 und dem Host-Computer steuert. Von den
Anschlüssen 31 bis 35 des
Lesers-Schreibers 30 legt der Anschluss 31 eine
Versorgungsspannung VDD an die IC-Karte 100 an, der Anschluss 32 ist
zur Erdung, der Anschluss 33 sendet ein Taktsignal CLK
an die IC-Karte 100, der Anschluss 34 ist ein
I/O-Anschluss zur Datenkommunikation mit der IC-Karte 100 und
der Anschluss 35 sendet ein Zurücksetzungssignal RST an die
IC-Karte 100.
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Die
IC-Karten vom Kontakttyp sind einfacher in einer Struktur als IC-Karten
vom Nicht-Kontakttyp. Die IC-Karten vom Kontakttyp können jedoch
einen Fehler bei Anschlüssen
aufgrund zum Beispiel von Schmutz verursachen, wenn diese wiederholend
an einem Leser-Schreiber befestigt und entfernt werden. Falls ein
Kontakt bei Anschlüssen
schlecht ist oder fehlerhaft ist, ist der Leser-Schreiber nicht
in der Lage, die IC-Karte zu steuern und schreibt fehlerhaft Daten
auf die IC-Karte oder liest diese von ihr, wodurch die Zuverlässigkeit
der IC-Karte vermindert wird. Um dieses Problem zu lösen müssen IC-Karten vom
Kontakttyp Funktionen eines Detektierens eines Kontaktfehlers bei
Anschlüssen
und eines Bewältigens
des Gleichen aufweisen.
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2 zeigt
einen Halbleiter-IC zum Detektieren eines offenen Zustands zwischen
Anschlüssen.
Dies ist in der ungeprüften
Japanischen Patentveröffentlichung
Nr.
60-65621 (
JP6065621 ) offenbart.
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Der
IC 210 weist einen Satz 220 von Eingabeanschlüssen auf,
einen Satz 230 von Ausgabeanschlüssen, ein Schaltwerk 240 und
einen Gatter-Schaltkreis 250 zum Detektieren eines offenen Zustandes
des Eingabeanschlusses 221. Das Schaltwerk 240 arbeitet
gewöhnlicher
Weise mit den Eingabeanschlüssen 221 und 222.
Falls der Eingabeanschluss 221 offen ist, detektiert der
Gatter-Schaltkreis 250 das Gleiche und setzt das Schaltwerk 240 gewaltsam
auf einen gegebenen Zustand, um einen gegebenen Wert bereitzustellen.
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Sobald
der Gatter-Schaltkreis
250 einen offenen Zustand des Anschlusses
221 detektiert,
wird das Schaltwerk
240 auf einen gegebenen Zustand gesetzt.
Wenn auf eine IC-Karte vom Kontakttyp angewendet, stoppt der Halbleiter-IC,
der in
JP6065621 offenbart
ist, schnell eine CPU in der IC-Karte bei Detektieren eines Kontaktfehlers,
an zum Beispiel einem Zurücksetzungsanschluss.
Dann ist die IC-Karte nicht in der Lage einen Leser-Schreiber von
dem Fehler zu informieren und der Leser-Schreiber ist nicht in der
Lage, ordnungsgemäß und schnell
den Fehler zu bewältigen.
Falls ein derartiger Fehler bei einem Taktanschluss auftritt, während Daten
in ein EEPROM der IC-Karte geschrieben werden, werden die Daten
nicht vollständig
geschrieben oder fehlerhafte Daten werden in dem EEPORM gespeichert. Falls
ein derartiger Fehler bei dem Taktanschluss auftritt, während Daten
von dem EEPROM ausgelesen werden, werden die Daten nicht vollständig gelesen
oder fehlerhafte Daten werden gelesen. In dieser Weise kann der
Halbleiter-IC, der in der obigen
JP 6065621 offenbart
ist, nicht den Kontaktfehler bewältigen
und ist nicht in der Lage, die Zuverlässigkeit von IC-Karten zu verbessern.
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EP 0 341 712 offenbart eine
IC-Karte mit einer Vorrichtung zum Schützen gegen einen fehlerhaften
Betrieb aufgrund einer kontaktlosen Bedingung zwischen einem Mikroprozessor-Chip,
der im Inneren der IC-Karte ist und einem externen Kartenleser.
Insbesondere umfasst der Schaltkreis zum Verhindern eines fehlerhaften
Betriebes einen Erdungspotentialdetektor, einen Leistungsversorgungspotentialdetektor
und einen Zurücksetzsignalgenerator.
Der Erdungspotentialdetektor detektiert ein Potential von mehr als
Null Volt an der Erdungsanschlusskontaktfläche der IC-Karte. Der Leistungsversorgungspotentialdetektor
detektiert ein Potential weniger als ein Leistungsversorgungspotential
an der Leistungsversorgungsanschlusskontaktfläche. Der Zurücksetzsignalerzeuger
empfängt
nicht nur ein Zurücksetzsignal,
das an einer Anschlusskontaktfläche
bereitgestellt ist, sonder empfängt
ebenso die Ausgabesignale des Erdungspotentialdetektors und des
Leistungsversorgungspotentialdetektors.
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Zusammenfassung der Erfindung
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Ein
Ziel der vorliegenden Erfindung ist es, ein IC-Kartensystem bereitzustellen, das eine
IC-Karte vom Kontakttyp aufweist, das in der Lage ist, schnell einen
Kontaktfehler zu bewältigen,
der an einem Anschluss der IC-Karte
auftritt.
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Ein
anderes Ziel der vorliegenden Erfindung ist es, ein IC-Kartensystem mit
einer einfachen Struktur bereitzustellen, um sicher einen schlechten
Kontakt zwischen einem Zurücksetzanschluss
einer IC-Karte und eines entsprechenden Anschlusses einer externen
Einheit, wie zum Beispiel einem Leser-Schreiber, zu detektieren
und das in der Lage ist, ordnungsgemäß und schnell den schlechten
Kontakt zu bewältigen.
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Ein
anderes Ziel der vorliegenden Erfindung ist es ein IC-Kartensystem mit
einer einfachen Struktur bereitzustellen, um sicher einen Kontaktfehler zwischen
einem Taktanschluss einer IC-Karte und einem entsprechenden Anschluss
einer externen Einheit, wie zum Beispiel einem Leser-Schreiber,
zu detektieren und das in der Lage ist, ordnungsgemäß und schnell
den Kontaktfehler zu bewältigen.
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Noch
ein anderes Ziel der vorliegenden Erfindung ist es, ein IC-Kartensystem
bereitzustellen, das in der Lage ist, korrekt Daten zu schreiben,
selbst falls ein Kontaktfehler während
einer Schreib-Operation auftritt.
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Noch
ein anderes Ziel der vorliegenden Erfindung ist es, ein IC-Kartensystem
bereitzustellen, das in der Lage ist, fehlerhafte Daten leicht zu
identifizieren, die bei einem Kontaktfehler geschrieben sind.
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Noch
ein anderes Ziel der vorliegenden Erfindung ist es, ein IC-Kartensystem
bereitzustellen, das in der Lage ist, korrekt Daten zu lesen, selbst falls
ein Kontaktfehler während
einer Lese-Operation auftritt.
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Das
IC-Kartensystem der Erfindung weist eine einfache Struktur auf,
um sicher einen Kontaktfehler an dem Zurücksetzanschluss zu detektieren. Falls
ein derartiger Kontaktfehler detektiert wird, wird dieser an die
externe Einheit gemeldet, die schnell geeignete Schritte unternimmt,
um den Kontaktfehler zu bewältigen,
wodurch die Zuverlässigkeit
des Systems verbessert wird. Ebenso ist das IC-Kartensystem einfach,
um sicher einen Kontaktfehler an dem Taktanschluss zu detektieren.
Falls ein derartiger Kontaktfehler detektiert wird, dauert der dritte
Aspekt falls notwendig an und vollendet eine gegenwärtig voranschreitende
Operation und hält
dann die CPU an, wodurch ein Schreib- oder Lesefehler verhindert wird.
Gemäß der Erfindung
wird die externe Einheit vorzugsweise von dem Kontaktfehler benachrichtigt, so
dass die externe Einheit schnell geeignete Schritte unternehmen
kann, um den Kontaktfehler zu bewältigen. Falls der Kontaktfehler
an dem Taktanschluss detektiert wird, wenn Daten in einen gegebenen
Bereich in den Speicher der IC-Karte
geschrieben werden, kann ein Abnormalitätsidentifikator in den Bereich
geschrieben werden. Wenn der Bereich später gelesen wird, ist es leicht
zu verstehen, dass die Daten in dem Bereich fehlerhaft sind. Dies
resultiert in einem Verbessern der Zuverlässigkeit des IC-Kartensystems.
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Andere
und weitere Ziele und Merkmale der vorliegenden Erfindung werden
ersichtlich auf ein Verstehen der darstellenden Ausführungen
hin, die im Begriff sind in Verbindung mit den begleitenden Zeichnungen
beschrieben zu werden oder werden in den angehängten Ansprüchen angezeigt und unterschiedliche
Vorteile, die nicht hierin bezeichnet sind, erscheinen dem auf dem
Gebiet tätigen
Fachmann bei Verwenden der Erfindung in der Praxis.
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Kurze Beschreibung der Zeichnungen
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1 ist
ein Blockdiagramm, das IC-Kartensystem vom Kontakttyp gemäß einem
Stand der Technik zeigt;
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2 ist
ein Blockdiagramm, das einen Halbleiter-IC mit einem Schaltkreis
zum Detektieren eines offenen Zustandes eines Anschlusses gemäß einem
Stand der Technik zeigt;
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3 ist
ein Blockdiagramm, das ein IC-Kartensystem vom Kontakttyp gemäß einer
ersten Ausführungsform
der vorliegenden Erfindung zeigt;
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4 ist
ein Flussdiagramm, das den Betrieb einer IC-Karte des Systems der ersten Ausführungsform
zeigt;
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5 ist
ein Zeitdiagramm, das einen Betrieb eines Detektierens der Kontaktbedingung
eines Zurücksetzanschlusses
des Systems der ersten Ausführungsform
zeigt;
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6 ist
ein Blockdiagramm, das ein IC-Kartensystem vom Kontakttyp gemäß einer
ersten Anordnung zeigt, die nicht von der vorliegenden Erfindung
abgedeckt wird;
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7 zeigt
ein Beispiel einer Datenspeicherhierarchie eines EEPROM in dem System
der ersten Anordnung;
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8 ist
ein Flussdiagramm, das den Betrieb einer IC-Karte des Systems der ersten Anordnung
zeigt;
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9 ist
ein Zeitdiagramm, das einen Betrieb eines Detektierens der Kontaktbedingung
eines Taktanschlusses des Systems der ersten Anordnung zeigt;
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10 ist
ein Flussdiagramm, das den Betrieb eines IC-Kartensystems vom Kontakttyp gemäß einer
zweiten Anordnung zeigt, die nicht von der vorliegenden Erfindung
abgedeckt wird; und
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11 zeigt
einen Abnormalitätsidentifikator,
der in einem Speicher gemäß der zweiten
Anordnung geschrieben wird.
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Detaillierte Beschreibung
der Ausführungsformen
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Unterschiedliche
Ausführungsformen
der vorliegenden Erfindung und Anordnungen, die nicht von der Erfindung
abgedeckt werden, werden mit Bezug auf die begleitenden Zeichnungen
beschrieben. Es muss erwähnt
werden, dass die gleichen oder ähnliche
Bezugszeichen auf die gleichen oder ähnlichen Teile und Elemente
durch die Zeichnungen hindurch angewendet werden und die Beschreibung
der gleichen oder ähnlichen
Teile und Elemente ausgelassen oder vereinfacht wird.
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(Erste Ausführungsform)
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3 ist
ein Blockdiagramm, das ein IC-Kartensystem vom Kontakttyp gemäß der ersten
Ausführungsform
der vorliegenden Erfindung zeigt. Das System umfasst eine IC-Karte
vom Kontakttyp 10 und einen Leser-Schreiber 30.
Der Leser-Schreiber 30 vermittelt
zwischen der IC-Karte 10 und einem Host-Computer (nicht
gezeigt). Die IC-Karte 10 weist einen ersten Satz von Anschlüssen auf,
die außen freigelegt
sind.
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Der
erste Satz von Anschlüssen
umfasst einen Anschluss 11 zum Empfangen einer Versorgungsspannung
VDD, einen Anschluss 12 zum Erden, einen Taktanschluss 13 zum
Empfangen eines Taktsignals CLK, einen I/O-Anschluss 14 zum Übermitteln
von Daten und einen Zurücksetzanschluss 15 zum
Empfangen eines Zurücksetzsignals
RST. Die IC-Karte 10 umfasst einen einzelnen Haltleiter-Chip, der
monolithisch eine CPU 16, ein EEPROM 17, einen
Adressbus 18a, einen Steuerbus 18b und einen Datenbus 18c integriert.
Diese Busse verbinden die CPU 16 und ein EEPROM 17 miteinander.
Die CPU 16 weist ein RAM 16a auf, das als ein
Arbeitsbereich dient und ein ROM 16b zum Speichern von
Programmen. Die CPU 16 steuert eine Schnittstelle mit dem Leser-Schreiber 30 durch
die Anschlüsse 11 bis 15 und
einen Zugriff auf das EEPROM 17. Die CPU 16 weist
eine Funktion eines Testens einer Anschlusskontaktbedingung auf
und eine Funktion eines Benachrichtigens des Leser-Schreibers 30 von
einer Abnormalität,
d.h. einem Kontaktfehler. Diese Funktionen sind charakteristisch
für die
vorliegende Erfindung.
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Die
IC-Karte 10 weist einen Detektor 20 zum Detektieren
der Kontaktbedingung des Zurücksetzanschlusses 15 auf.
Der Detektor 20 kooperiert mit der testenden Funktion der
CPU 16 und bestimmt, ob oder ob nicht die Kontaktbedingung
des Zurücksetzanschlusses 15 korrekt
ist.
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Der
Leser-Schreiber 30 weist einen zweiten Satz von Anschlüssen 31 bis 35 auf.
Der Leser-Schreiber 30 weist einen Motor und ein Band auf, um
automatisch die IC-Karte 10 zu empfangen und auszuwerfen.
Wenn die IC-Karte 10 in den Leser-Schreiber 30 eingesetzt wird,
gelangen die Anschlüsse 31 bis 35 in
Kontakt mit den Anschlüssen 11 bis 15.
Der Leser-Schreiber 30 versorgt
die IC-Karte 10 mit der Versorgungsspannung VDD, dem Taktsignal
CLK und dem Zurücksetzsignal
RST. Der Leser-Schreiber 30 weist einen Steuerschaltkreis 40 auf,
der Daten mit der IC-Karte 10 und mit dem Host-Computer
kommuniziert und den Empfang und den Auswurf der IC-Karte 10 steuert.
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Das
Zurücksetzsignal
RST ist aktiv, wenn dieses niedrig ist und daher wird der Zurücksetzanschluss 35 des
Leser-Schreibers 30n mit
einem Heraufziehwiderstand 41 (Pull-Up-Widerstand) verbunden. Der Heraufziehwiderstand 41 ist
zwischen einer Hochpegel-Leistungsversorgung VDD und dem Zurücksetzanschluss 35 verbunden,
um den Anschluss 35 bei dem Hochpegel zu fixieren, um das
Zurücksetzsignal
RST zu inaktivieren.
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Der
Detektor 20, der charakteristisch für die vorliegende Erfindung
ist, besteht aus einem p-Kanal-MOS-Transistor (hiernach bezeichnet
als „der p-MOS") 21 und
einem n-Kanal-MOS-Transistor (hiernach
bezeichnet als „der
n-MOS") 22.
Der p- und n-MOS 21 und 22 sind in Serie zwischen
der Versorgungsspannung VDD und einet Erdungsspannung GND verbunden.
Ein Knoten zwischen dem p- und n-MOS 21 und 22 ist
mit dem Zurücksetzanschluss 15 verbunden.
Die Gate-Länge
und die Kanalstörstellenkonzentration
des n-MOS 22 sind derart eingestellt, dass der An-Widerstand
von diesen ausreichend größer als
der Widerstand des Heraufziehwiderstandes 41 ist.
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Der
Detektor 20 weist ebenso einen Puffer 23 auf,
der mit dem Zurücksetzanschluss 15 verbunden
ist. Die Ausgabe des Puffers 23 wird mit einem Anschluss
K1 der CPU 16 oder mit einem ODER-Gatter 24 verbunden.
Das ODER-Gatter 24 empfängt
ein Signal von einem Anschluss P1 der CPU 16. Wenn der
Zurücksetzanschluss 15 inaktiv ist,
ist die Ausgabe des ODER-Gatters 24 hoch,
so dass die CPU 16 nicht zurückgesetzt werden kann. Wenn
die Kontaktbedingung des Zurücksetzanschlusses 15 getestet
wird, sendet die testende Funktion der CPU 16 sequentiell
Signale von Anschlüssen
P2 und P3, um den p- und n-MOS 21 und 22 bei einer
vorbestimmten Zeit einzuschalten. Dann überprüft die CPU 16 das
Potential des Zurücksetzanschlusses 15 und
bestimmt, ob oder ob nicht die Kontaktbedingung des Zurücksetzanschlusses 15 gut
und korrekt ist.
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Der
Betrieb der ersten Ausführungsform
wird mit Bezug auf 4 und 5 erklärt, in denen 4 ein
Flussdiagramm ist, das den Betrieb der IC-Karte 10 zeigt
und 5 ein Zeitdiagramm ist, das einen Betrieb eines
Detektierens der Kontaktbedingung des Zurücksetzanschlusses 15 zeigt.
Bei Schritt S11 wird die IC-Karte 10 in den Leser-Schreiber 30 eingesetzt,
der die Anschlüsse 11 bis 15 der IC-Karte 10 durch
die Anschlüsse 31 bis 35 aktiviert. Der
Leser-Schreiber 30 setzt
den Zurücksetzanschluss 35 nämlich auf
niedrig, legt die Versorgungsspannung VDD durch den Anschluss 31 an,
setzt den I/O-Anschluss 34 auf hoch und stellt das Taktsignal CLK
durch den Taktanschluss 33 bereit. Danach führt der
Leser-Schreiber 30 den Zurücksetzanschluss 35 auf
hoch zurück.
Falls die Anschlüsse 11 bis 15 der IC-Karte 10 sicher
in Kontakt mit den Anschlüssen 31 bis 35 des
Leser-Schreibers 30 sind,
werden die Anschlüsse 11 bis 15 entsprechend
aktiviert.
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Schritt
S12 detektiert die Kontaktbedingung des Zurücksetzanschlusses 15 und
Schritt S13 bestimmt, ob oder ob nicht die Kontaktbedingung ausgezeichnet
ist. Diese Schritte werden im Detail erklärt. Bei t1 (5)
ist der Anschluss 21 der CPU 16 hoch. Bei t2 fällt der
Anschluss 22 der CPU 16 ab, um den p-MOS 21 einzuschalten.
Dies macht den Zurücksetzanschluss 15 ungeachtet
der Kontaktbedingung von diesem hoch. Als ein Ergebnis wird der
Anschluss K1 der CPU 16 hoch.
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Der
Anschluss P2 wird auf hoch zurückgeführt. Bei
t3 steigt der Anschluss 23 an, um den n-MOS 22 einzuschalten.
Falls die Kontaktbedingung des Zurücksetzanschlusses 15 gut
ist, entspricht das Potential des Zurücksetzanschlusses 15 einem
Wert, der durch Teilen der Versorgungsspannung VDD durch ein Verhältnis des
Widerstandes des Heraufziehwiderstandes 41 zu dem Widerstand
des n-MOS 22 erhalten wird. Dann wird die Versorgungsspannung
VDD an den Zurücksetzanschluss 15 durch
den Heraufziehwiderstand 41 angelegt, dessen Widerstand
ausreichend kleiner als der AN-Widerstand des n-MOS 22 ist.
Demgemäß ist der
Anschluss K1 der CPU 16 hoch. Falls die Kontaktbedingung
des Zurücksetzanschlusses 15 schlecht
oder fehlerhaft ist, ist der Zurücksetzanschluss 15 niedrig,
wenn der n-MOS 22 eingeschaltet wird. Dann ist der Anschluss K1
der CPU 16 niedrig. Falls in dieser Weise die Kontaktbedingung
des Zurücksetzanschlusses 15 gut
ist, ist der Anschluss K1 hoch, wenn irgendeiner des p- und n-MOS 21 und 22 eingeschaltet
wird. Falls die Kontaktbedingung des Zurücksetzanschlusses 15 schlecht
oder fehlerhaft ist, ist der Anschluss K1 hoch, wenn der p-MOS 21 eingeschaltet
wird und niedrig, wenn der n-MOS 22 eingeschaltet wird.
Basierend auf dem Potential des Anschlusses K1 bestimmt die testende
Funktion der CPU 16 sicher die Kontaktbedingung des Zurücksetzanschlusses 15.
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Falls
die Kontaktbedingung des Zurücksetzanschlusses 15 in
Schritt S13 fehlerhaft ist, benachrichtigt die CPU 16 in
Schritt S14 den Leser-Schreiber 30 von der Abnormalität, d.h.
dem Kontaktfehler. Bei t4 fällt
das Potential des Anschlusses P1 der CPU 16. Der schlechte
Kontakt oder der Kontaktfehler des Zurücksetzanschlusses 15 wird
schnell an den Leser-Schreiber 30 gemeldet, der schnell
geeignete Schritte unternimmt, um diese zu bewältigen. Während dem Testen des Zurücksetzanschlusses 15 und dem
Melden der Abnormalitätsinformation
ist der Anschluss P1 hoch, um die CPU 16 vor einem Zurückgesetztwerden
zu schützen.
Danach inaktiviert der Leser-Schreiber 30 die Anschlüsse 11 bis 15 in Schritt
S15. Der Leser-Schreiber 30 macht nämlich den Zurücksetzanschluss 35 niedrig,
den Taktanschluss 33 niedrig, den I/O-Anschluss 34 niedrig
und den Spannungsversorgungsanschluss 31 Null. Dies beendet
die Operation aus 4.
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Falls
die Kontaktbedingung des Zurücksetzanschlusses 15 in
Schritt S13 gut ist, überprüft Schritt S16,
um zu erkennen, ob eine Zurücksetzantwort durchgeführt worden
ist. Bei dem Start des Prozesses macht Schritt S11 den Zurücksetzanschluss 15 niedrig,
um die CPU 16 zurückzusetzen.
Danach wird das Potential des Zurücksetzanschlusses 15 auf hoch
zurückgeführt, um
den Zurücksetzbetrieb
zu beenden. Nach dem Zurücksetzbetrieb
versorgt die CPU den Leser-Schreiber 30 mit einer Zurücksetzantwort
durch den I/O-Anschluss 14 in Schritt S17. Die Zurücksetzantwort
kann einen Datenaustausch-Protokolltyp
und Übertragungssteuerparameter
umfassen. Beim Empfangen der Zurücksetzantwort,
gibt der Leser-Schreiber 30 einen Befehl aus, um auf einen
spezifischen Bereich in dem EEPROM 17 zuzugreifen. Zu dieser
Zeit informiert der Leser-Schreiber 30 die
CPU 16 von der Art eines Zugriffs (Schreib-, Lese- oder
Lösch-),
einer Zieldatei und der Adresse des spezifischen Bereichs in dem EEPROM 17.
Beim Empfangen des Befehls sendet die CPU 16 Statusinformation
an den Leser-Schreiber 30.
Danach werden zum Beispiel Schreibdaten von dem Leser-Schreiber 30 an
die IC-Karte 10 durch den I/O-Anschluss 14 übertragen
und die Daten in den spezifischen Bereich in dem EEPROM 17 geschrieben.
Diese Prozesse werden in Schritt S18 ausgeführt.
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Schritt
S19 überprüft, um zu
erkennen, ob die Zugriffsoperation zu dem EEPROM 17 vollständig ist.
Falls nicht, wird Schritt S12 wiederholt. Zu dieser Zeit stellt
Schritt S16 JA bereit, um Schritt S17 zu überspringen, da die Zurücksetzantwort
bereits durchgeführt
worden ist. Falls die Zugriffsoperation zu dem EEPROM 17 in
Schritt S19 vollständig
ist, inaktiviert der Leser-Schreiber 30 die Anschlüsse in Schritt
S15 und die Operation aus 4 endet.
(Erste
Anordnung, die nicht von der Erfindung abgedeckt wird)
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6 ist
ein Blockdiagramm, das ein Kartensystem vom Kontakttyp gemäß der ersten
Anordnung zeigt, die nicht von der vorliegenden Erfindung abgedeckt
wird. Das System umfasst eine IC-Karte 50 vom Kontakttyp,
einen Leser-Schreiber 30, der als eine externe Einheit
dient und einen Host-Computer (nicht gezeigt). Die IC-Karte 50 weist
einen ersten Satz von Anschlüssen
auf, die einen Anschluss 11 zum Empfangen einer Versorgungsspannung
VDD, einen Anschluss 12 zum Erden, einen Taktanschluss 13 zum
Empfangen eines Taktsignals CLK, einen I/O-Anschluss 14 und
einen Zurücksetzanschluss 15 zum
Empfangen eines Zurücksetzsignals
RST umfasst. Der Leser-Schreiber 30 weist
einen zweiten Satz von Anschlüssen 31 bis 35 auf.
Die IC-Karte 50 umfasst einen Halbleiter-IC-Chip, der monolithisch eine
CPU, einen peripheren Schaltkreis, einen Detektor 60 und
einen Selbstoszillator 67 integriert. Die CPU 56 umfasst
ein RAM 56a und ein ROM 56b. Der periphere Schaltkreis
umfasst ein EEPROM 17. Die CPU 56 und das EEPROM 17 sind
miteinander durch Busse 18a, 18b und 18c verbunden.
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Die
CPU 56 weist eine testende Funktion und eine steuernde
Funktion auf, die charakteristisch für die zweite Ausführungsform
sind. Der Detektor 60 detektiert die Kontaktbedingungen
des Taktanschlusses 13, der das externe Taktsignal CLK
empfängt. Der
Detektor 60 und die testende Funktion der CPU 56 kooperieren
miteinander, um zu bestimmen, ob oder ob nicht die Kontaktbedingung,
die von dem Detektor 60 detektiert wird, gut ist. Falls
die Kontaktbedingung als fehlerhaft bestimmt wird, während auf
einem gegebenen Bereich des EEPROM 17 zugegriffen wird,
setzt die steuernde Funktion der CPU 56 falls notwendig
die Zugriffsoperation mit der Verwendung eines internen Taktsignals
CLK' fort, das später erklärt wird.
Zu der gleichen Zeit meldet die steuernde Funktion den fehlerhaften
Kontakt an den Leser-Schreiber 30 und hält dann die CPU 56 an.
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Der
Detektor 60 besteht aus einem ersten Eingabeschaltkreis
(61, 62), einem zweiten Eingabeschaltkreis (64, 65),
einem Bestätigungs-Gatter- Schaltkreis 66,
einem Auswähler 68 und
einem Invertierer 63. Der erste Eingabeschaltkreis besteht aus
einem ersten Dreizustands-Puffer 61 und einem ersten Tiefpassfilter
(LPF) 62. Der zweite Eingabeschaltkreis besteht aus einem
zweiten Dreizustand-Puffer 64 und einem zweiten Tiefpassfilter 65. Der
Dreizustands-Puffer 61 stellt eine Ausgabe von VDD oder
eine hohe Impedanz in Abhängigkeit
des Potentials des Taktanschlusses 13 bereit. Die Ausgabe
des Dreizustand-Puffers 61 ist
mit dem Tiefpassfilter 62 verbunden, der aus einem Kondensator 62a und
einem Widerstand 62b zusammengesetzt ist. Der Invertierer 63 invertiert
das Potential des Taktanschlusses 13. Das invertierte Potential
steuert die Ausgabe des Dreizustand-Puffers 64 auf VDD
oder eine hohe Impedanz. Die Ausgabe des Dreizustand-Puffers 64 wird
an den Tiefpassfilter 65 geliefert, der aus einem Kondensator 65a und
einem Widerstand 65b besteht. Die Ausgabe S1 und S3 des Tiefpassfilters 62 und 65 wird
mit dem Gatter-Schaltkreis 66 verbunden. In dem Gatter-Schaltkreis 66 invertieren
Invertierer 66a und 66b die Ausgaben S1 und S2.
Die Ausgaben der Invertierer 66a und 66b werden
an ein NOR-Gatter 66c,
an ein ODER-Gatter 66d und an Anschlüsse S2 und S4 der CPU 56 zugeführt. Die
Anschlüsse
S2 und S4 sind mit der testenden Funktion der CPU 56 verbunden.
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Der
Gatter-Schaltkreis 66 überprüft die Ausgaben
der ersten und zweiten Eingabeschaltkreise, um zu erkennen, ob das
externe Taktsignal CLK von dem Leser-Schreiber 30 vorliegt.
Falls es kein Taktsignal gibt, erhöht der Gatter-Schaltkreis 66 ein Selbst-Oszillations-Startsignal
S5, um den Selbst-Oszillator 67 das interne Taktsignal
CLK' erzeugen zu
lassen. Der Taktanschluss 13 wird mit dem Auswähler 68 verbunden,
der eines der Taktsignale CLK und CLK' auswählt. Der Auswähler 68 besteht
aus einem Invertierer 68a, UND-Gattern 68b und 68c und
einem ODER-Gatter 68d. Wenn das Startsignal S5 hoch ist,
wählt der
Auswähler 68 das interne
Taktsignal CLK' und
wenn dieses niedrig ist, das externe Taktsignal CLK. Das ausgewählte wird als
ein Systemtaktsignal an einen Taktanschluss CK der CPU 56 zugeführt.
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Der
Selbst-Oszillator 67 weist eine bekannte Struktur auf.
Der Selbst-Oszillator 67 weist einen Stop-Anschluss SP
auf, um die Ausgabe des NOR-Gatters 66c zu empfangen und
einen Startanschluss ST, um die Ausgabe des ODER-Gatters 66d zu
empfangen, d.h. das Startsignal S5. Wenn das Signal zu dem Stop-Anschluss
SP hoch ist und das Startsignal S5 zu dem Start-Anschluss ST niedrig
ist, ist der Selbst-Oszillator 67 inaktiv. Wenn der Stop-Anschluss
SP niedrig ist und der Start-Anschluss ST hoch ist, ist der Selbst-Oszillator 67 aktiv, um
das interne Taktsignal CLK' auf
einem Ausgabeanschluss OT zu erzeugen. Die CPU 56 weist
einen Anschluss ET auf, um ein Steuersignal bereitzustellen, um
den Selbst-Oszillator 67 gewaltsam zu stoppen.
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7 zeigt
ein Beispiel einer Datenspeicherhierarchie des EEPROM 17 an.
Die Hierarchie besteht aus Dateien 71, 72 und Ähnlichem
zum Speichern verwandter Daten. Die Dateien bestehen aus Bereichen 81, 82, 83 und 84 und Ähnlichem.
Jeder Bereich weist einen Namen zum Speichern diesbezüglicher
Daten auf. Jeder Bereich besteht aus Sätzen 90, 91, 92,
..., 99 und Ähnlichem.
In jedem Bereich speichern die Sätze
die Daten des Bereiches in Reihenfolge.
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Der
Betrieb der ersten Anordnung wird unter Bezug auf 8 und 9 beschrieben,
in denen 8 ein Flussdiagramm ist, das
den Betrieb der IC-Karte 50 zeigt und 9 ein
Zeitdiagramm ist, das einen Betrieb eines Detektierens der Kontaktbedingung
des Zurücksetzanschlusses 13 zeigt.
In Schritt S21 wird die IC-Karte 50 in den Leser-Schreiber 30 eingesetzt
und der Leser-Schreiber 30 aktiviert die Anschlüsse 11 bis 15 der
IC-Karte 50. Bei Schritt S22 empfängt der Detektor 60 die
Versorgungsspannung VDD und startet, um die Kontaktbedingung des
Taktanschlusses 13 zu detektieren. In Schritt S23 bestimmt
die testende Funktion der CPU 56, ob oder ob nicht die
detektierte Kontaktbedingung gut ist. Falls diese gut ist, weisen
die Signale in dem Detektor 60 Wellenformen auf, die vor
T1 in 9 gezeigt sind und der Auswähler 68 wählt in Schritt
S24 das externe Taktsignal CLK von mehreren Megahertz aus, das durch
den Taktanschluss 13 zugeführt wird. Falls genauer die
Kontaktbedingung des Taktanschlusses 13 gut und korrekt
ist, steigt die Ausgabe S1 des Tiefpassfilters 62 auf VDD
in Reaktion auf einen Anstieg des Taktsignals CLK an und fällt ab,
während
das Taktsignal CLK niedrig ist. Als ein Ergebnis wird der Anschluss
S2 der CPU bei niedrig gehalten. Andererseits steigt die Ausgabe
S3 des Tiefpassfilters 65 auf VDD in Reaktion auf einen
Abfall des Taktsignals CLK an und fällt ab, während das Taktsignal CLK hoch
ist. Als ein Ergebnis wird der Anschluss S4 der CPU 56 bei
niedrig gehalten. Der Selbst-Oszillator 67 empfängt ein
Hochpegelsignal zu dem Anschluss SP und ein Startsignal S5 eines
niedrigen Pegels zu dem Anschluss ST und ist daher inaktiv. Da das
Startsignal S5 niedrig ist, wählt
der Auswähler 68 das
externe Taktsignal CLK aus, und führt dieses an den Taktanschluss
CLK der CPU 56. Schritt S25 überprüft, um zu erkennen, ob eine
Zurücksetzantwort
an den Leser-Schreiber 30 durchgeführt worden
ist. Zunächst stellt
Schritt S25 NEIN bereit und Schritt S26 versorgt den Leser-Schreiber 30 mit
einer Zurücksetzantwort. Schritt
S27 greift auf das EEPROM 17 zu. Schritt S28 überprüft, um zu
erkennen, ob der Zugriff vollständig ist.
Falls der Zugriff vollständig
ist, inaktiviert Schritt S29 die Anschlüsse 11 bis 15 der
IC-Karte 10.
Falls der Zugriff unvollständig
ist, wird Schritt S23 wiederholt.
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Falls
die Kontaktbedingung des Taktanschlusses 13 schlecht oder
fehlerhaft in Schritt S23 ist, wird Schritt S30 ausgeführt. Falls
der Taktanschluss 13 bei einem Hochpegel bei T1 aus 9 fehlerhaft
ist, wird die Ausgabe S1 des Tiefpassfilters 62 bei VDD
gehalten. Andererseits fällt
die Ausgabe S3 des Tiefpassfilters 65 kontinuierlich auf
0 V ab.
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Bei
T2 fällt
die Ausgabe S3 unter die Schwellspannung des Invertierers 66b.
Dann wird die Ausgabe des Invertierers 66b hoch, die zu
dem Anschluss S4 der CPU 56 zugeführt wird. Zur gleichen Zeit
wird das Startsignal S5 aktiviert und zu dem Anschluss ST des Selbst-Oszillators 67 zugeführt. Zu dieser
Zeit empfängt
der Anschluss SP von diesem ein Niederpegelsignal von dem NOR-Gatter 66c.
Als ein Ergebnis erzeugt der Selbst-Oszillator 67 das interne
Taktsignal CLK'.
In Reaktion auf das aktivierte Startsignal S5 wählt der Auswähler 68 das
interne Taktsignal CLK' aus
und führt
dieses zu dem Taktanschluss CK der CPU 56 in Schritt S30
zu. Da der Anschluss S2 niedrig ist und der Anschluss S4 hoch ist, bestimmt
die CPU 56, dass die Kontaktbedingung des Taktanschlusses 13 in
Schritt S31 fehlerhaft ist. Schritt S32 überprüft, um zu erkennen, ob auf
einen gegebenen Bereich oder ein Satz (7) des EEPROM 17 zum
Schreiben oder Lesen zugegriffen wird. Falls auf diesen zugegriffen
wird, setzt Schritt S33 den Zugriff fort, bis dieser beendet ist.
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Zum
Beispiel speichert jeder Satz in einem gegebenen Bereich des EEPROM 17 eine
persönliche
Adresse. Falls die Kontaktbedingung des Taktanschlusses 13 fehlerhaft
wird, während
eine persönliche
Adresse in einen Satz geschrieben wird, wird die Adresse fehlerhaft
gespeichert. Es gibt ein Risiko eines Lesens dieser fehlerhaften
Adresse aus dem EEPROM 17 und eines Verwendens von dieser.
Um das Risiko zu vermeiden, wiederholt sich Schritt S33 der zweiten
Ausführungsform,
um eine Zugriffsoperation zu beenden, wie zum Beispiel eine Lese-
oder Schreiboperation, die auf dem EEPROM 17 ausgeführt wird,
wenn ein fehlerhafter Kontakt an dem Taktanschluss 13 detektiert
wird.
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Falls
Schritt S33 bestätigt,
dass die Zugriffsoperation vollständig ist, versorgt Schritt
S34 den Leser-Schreiber 30 mit einer Abnormalitätsinformation über den fehlerhaften Kontakt an den Taktanschluss 13.
Dann unternimmt der Leser-Schreiber 30 schnell geeignete
Schritte, um den Kontaktfehler zu bewältigen. Falls keine Zugangsoperation
ausgeführt
wird, wenn der Kontaktfehler des Kontaktanschlusses 13 in
Schritt S32 detektiert wird, wird direkt Schritt S34 ausgeführt. Diese
Art eines Kontaktfehlers tritt gewöhnlicher Weise auf, wenn die
IC-Karte 50 in den Leser-Schreiber 30 eingesetzt
wird.
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Nach
einem Informieren des Leser-Schreibers 30 von der Abnormalität erhöht die CPU 56 den Anschluss
ET auf hoch bei T3, wodurch der Selbst-Oszillator 67 gestoppt
wird und das interne Taktsignal CLK' in Schritt S35 gesperrt wird. Dies
minimiert den Betrieb des Selbst-Oszillators 67 und den Leistungsverbrauch
der IC-Karte 50.
(Zweite Anordnung, die nicht von
der Erfindung abgedeckt wird)
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10 ist
ein Flussdiagramm, das den Betrieb eines IC-Kartensystems vom Kontakttyp gemäß der zweiten
Anordnung zeigt, die nicht von der vorliegenden Erfindung abgedeckt
wird. Die Hardware der zweiten Anordnung ist die gleiche wie diejenige
der ersten Anordnung aus 6. Das System verwendet nämlich die
IC-Karte, die einen einzelnen Halbleiter-IC-Chip aufweist, der die
CPU 56, das EEPROM 17, den Detektor 60 und
den Selbst-Oszillator 67 aufweist. Die zweite Anordnung
ist dadurch gekennzeichnet, dass, falls die Kontaktbedingung des
Taktanschlusses 13 als schlecht und fehlerhaft bestimmt wird,
während
Daten in einen gegebenen Bereich des EEPROM 17 geschrieben
werden, ein Abnormalitätsidentifikator
in den fraglichen Bereich geschrieben wird, so dass es leicht erkannt
wird, dass die Daten in dem Bereich fehlerhaft sind, wenn diese
aus dem EEPROM 17 ausgelesen werden.
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Nach
Schritt S31 in 10 überprüft Schritt S41, um zu erkennen,
ob Daten in das EEPROM 17 geschrieben sind. Falls dies
der Fall ist, schreibt Schritt S42 einen Abnormalitätsidentifikator
ED in einen Teil von zum Beispiel einem Satz R1, wie in 11 gezeigt.
Danach informiert Schritt S34 den Leser-Schreiber 30 von
der Abnormalität,
d.h. dem fehlerhaften Kontakt. Falls Schritt S41 bestimmt, dass
keine Daten in das EEPROM 17 geschrieben sind, wird Schritt
S34 direkt ausgeführt,
um den Leser-Schreiber 30 von dem fehlerhaften Kontakt
zu informieren. Die anderen Schritte aus 10 sind
die gleichen wie diejenigen der zweiten Ausführung aus 8.
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Unterschiedliche
Modifikationen werden für die
auf dem Gebiet tätigen
Fachleute nach Empfangen der Lehre der vorliegenden Offenbarung
möglich,
ohne von dem Umfang der Erfindung abzuweichen, wie diese durch die
angehängten
Ansprüche definiert
wird.