JPH09190387A - 情報処理装置及びその主記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 入出力装置から記憶時までのデータ障害が正
しく通知されなかった場合でも、その障害発生アドレス
のデータの使用による誤動作を防止する。 【解決手段】 インターフェイス装置を介して入出力装
置を接続する情報処理装置において、インターフェイス
装置は、入出力装置から主記憶装置に保存情報の転送を
するときに、当該保存情報内のデータに障害を検出し、
主記憶装置は、データを保存する記憶素子部と、保存情
報を記憶素子部に保存するとき、各データに障害が生じ
ているか否かを検出する障害検出回路と、インターフェ
イス装置からの障害情報もしくは障害検出回路による障
害検出により、各データの何れかに障害が検出された場
合に、障害発生結果をその対応アドレスに対応させて記
憶部に保存する障害保存手段と、障害の検出されたデー
タが読み出されたときには、障害発生結果を出力する障
害通知手段とを備えた情報処理装置。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は情報処理装置及び
その主記憶装置、更に詳しくは入出力装置から主記憶装
置へのデータ書き込みアクセスに発生する障害の処理の
部分に特徴のある情報処理装置及びその主記憶装置に関
するものである。

【０００２】

【従来の技術】情報処理装置は、種々の目的で使用され
るが、その目的を達成するために、主記憶装置が複数の
インターフェイス装置を介して入出力装置に接続される
構成を有することが多い。

【０００３】この様な構成を有する場合、入出力装置か
ら入力されたデータが、複数のインターフェイス装置を
介して主記憶装置へ書き込みアクセスされるまでの過程
で、データ転送エラー等を生じることがある。

【０００４】ここで、入出力装置と、当該入出力装置が
接続されているインターフェイス装置との間で障害が発
生した場合には、インターフェイス装置から入出力装置
に対して、アクセス転送サイクルの数サイクル後、すな
わちある短い一定時間内に障害が通知される。

【０００５】したがって、入出力装置は、これにより障
害の発生を認識し、プロセッサに対して改めて障害の通
知を行うことができる。しかしながら、インターフェイ
ス装置と主記憶装置との間、又は、主記憶装置の内部で
障害が検出された場合には、障害検出までの時間が長
く、また、障害が検出される時刻も、障害検出箇所や装
置の負荷状況等によって異なってくるため、アクセス元
の入出力装置に対して障害を通知することは困難とな
る。このため、障害の通知がプロセッサに正しく行われ
ず、この様な状況での十分な信頼性を確保するのが困難
であった。

【０００６】

【発明が解決しようとする課題】このように、入出力装
置から複数のインターフェイス装置を介して転送される
データの転送過程、もしくは、主記憶装置への書き込み
過程で発生する障害についての確実な障害通知が困難で
ある。

【０００７】本発明は、このような実情を考慮してなさ
れたもので、その第１の目的は、入出力装置からのデー
タがインターフェイス装置を介して主記憶装置へ書き込
まれるまでの間に、データに発生した障害が正しく通知
されなかった場合でも、その障害発生アドレスのデータ
を使用することで生じる誤動作を防止することを可能と
した情報処理装置を提供することにある。

【０００８】また、第２の目的は、データ書き込みする
ときに、データの障害が正しく通知されなかった場合で
も、その障害発生アドレスのデータを使用することで生
じる誤動作を防止することを可能とした主記憶装置を提
供することにある。

【０００９】

【課題を解決するための手段】上記課題を解決するため
に、請求項１に対応する発明は、プロセッサ及び主記憶
装置を備えた本体部に少なくとも１つのインターフェイ
ス装置を介して入出力装置を接続する情報処理装置にお
いて、インターフェイス装置は、入出力装置から主記憶
装置に保存情報の転送をするときに、当該保存情報内の
データに障害を検出すると、障害についての障害情報を
主記憶装置に送出するように構成され、主記憶装置は、
アドレスとデータとを対応させて保存する記憶素子部
と、入出力装置から受信した保存情報を記憶素子部に保
存するとき、保存情報を構成する各データに障害が生じ
ているか否かを、アドレスに対応させて検出する障害検
出回路と、インターフェイス装置からの障害情報もしく
は障害検出回路による障害検出により、各データの何れ
かに障害が検出された場合に、障害が検出されたデータ
の障害発生結果を、その対応アドレスに対応させて記憶
部に保存する障害保存手段と、障害の検出されたデータ
が記憶素子部から読み出されたときには、障害保存手段
により記憶部に保存された障害発生結果を出力する障害
通知手段とを備えた情報処理装置である。

【００１０】次に、請求項２に対応する発明は、請求項
１に対応する発明において、障害保存手段が障害発生結
果を保存する記憶部は、記憶素子部の書き込みアドレス
に対応する未使用データビットである情報処理装置であ
る。

【００１１】また、請求項３に対応する発明は、請求項
１に対応する発明において、障害保存手段が障害発生結
果を保存する記憶部は、複数設けられたレジスタ群と
し、障害発生結果はその対応するアドレスを含む情報処
理装置である。

【００１２】さらに、請求項４に対応する発明は、少な
くともプロセッサを備えた情報処理装置に設けられる主
記憶装置において、アドレスとデータとを対応させて保
存する記憶素子部と、記憶素子部に保存情報を保存する
とき、保存情報を構成する各データに障害が生じている
か否かを、アドレスに対応させて検出する障害検出回路
と、障害検出回路による障害検出により、各データの何
れかに障害が検出された場合に、障害が検出されたデー
タの障害発生結果を、その対応アドレスに対応させて記
憶部に保存する障害保存手段と、障害検出のされたデー
タが記憶素子部から読み出されたときには、障害保存手
段により記憶部に保存された障害発生結果を出力する障
害通知手段とを備えた主記憶装置である。

【００１３】したがって、まず、請求項１に対応する発
明の情報処理装置においては、プロセッサ及び主記憶装
置を備えた本体部に少なくとも１つのインターフェイス
装置を介して入出力装置が接続されている。

【００１４】そしてまず、入出力装置から主記憶装置に
保存情報が転送される。次に、インターフェイス装置に
よって、当該保存情報内のデータに障害が検出される
と、障害についての障害情報が主記憶装置に送出され
る。

【００１５】一方、主記憶装置においては、まず、記憶
素子部によって、アドレスとデータとが対応して保存さ
れる。次に、障害検出回路によって、入出力装置から受
信した保存情報を記憶素子部に保存するとき、保存情報
を構成する各データに障害が生じているか否かが、アド
レスに対応して検出される。

【００１６】また、インターフェイス装置からの障害情
報もしくは障害検出回路による障害検出により、各デー
タの何れかに障害が検出された場合に、障害保存手段に
よって、障害が検出されたデータの障害発生結果が、そ
の対応アドレスに対応させて記憶部に保存される。

【００１７】そして、障害通知手段によって障害の検出
されたデータが記憶素子部から読み出されたときには、
障害保存手段により記憶部に保存された障害発生結果が
出力される。

【００１８】したがって、入出力装置からのデータがイ
ンターフェイス装置を介して主記憶装置へ書き込まれる
までの間に、データに発生した障害が正しく通知されな
かった場合でも、その障害発生アドレスのデータを使用
することで生じる誤動作を防止することができる。

【００１９】次に、請求項２に対応する発明の情報処理
装置においては、請求項１に対応する発明と同様に作用
する他、記憶部には、記憶素子部の書き込みアドレスに
対応する未使用データビットが用いられる。

【００２０】また、請求項３に対応する発明の情報処理
装置においては、請求項１に対応する発明と同様に作用
する他、記憶部には、複数設けられたレジスタ群とし、
障害発生結果はその対応するアドレスが含まれる。

【００２１】さらに、請求項４に対応する発明の主記憶
装置においては、少なくともプロセッサを備えた情報処
理装置に設けられている。まず、記憶素子部によって、
アドレスとデータとが対応させて保存される。

【００２２】また、障害検出回路によって、記憶素子部
に保存情報を保存するとき、保存情報を構成する各デー
タに障害が生じているか否かが、アドレスに対応させて
検出される。

【００２３】さらに、障害検出回路による障害検出によ
り、各データの何れかに障害が検出された場合に、障害
保存手段によって、障害が検出されたデータの障害発生
結果が、その対応アドレスに対応させて記憶部に保存さ
れる。

【００２４】そして、障害通知手段によって、障害検出
のされたデータが記憶素子部から読み出されたときに
は、障害保存手段により記憶部に保存された障害発生結
果が出力される。

【００２５】したがって、主記憶装置へデータ書き込み
するときに、データの障害が正しく通知されなかった場
合でも、その障害発生アドレスのデータを使用すること
で生じる誤動作を防止することができる。

【００２６】

【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。 （第１の発明の実施の形態）図１は本発明の第１の実施
の形態に係る情報処理装置の全体構成例を示すブロック
図である。

【００２７】この情報処理装置には、第１バス１に主記
憶装置１０及びプロセッサ２０及び第１インターフェイ
ス装置３０が接続され、本体部が構成されている。ま
た、この第１インターフェイス装置３０を接続する第２
バス２に第２インターフェイス装置４０が接続されてい
る。

【００２８】さらに、この情報処理装置においては、第
２インターフェイス装置４０を接続する第３バス３に入
出力装置５０が接続されている。ここで、プロセッサ２
０は、いわゆるマイクロプロセッサ，ＣＰＵもしくはＭ
ＰＵ等からなり、情報処理装置全体を制御し、各種演算
を行う他、主記憶装置１０とデータ転送を行う。また、
各インターフェイス装置３０，４０を介して入出力装置
５０とデータ転送を行う。

【００２９】第１インターフェイス装置３０は、主記憶
装置１０と入出力装置５０、及び、プロセッサ２０と入
出力装置５０との間のデータ転送を仲介する。また、障
害検出回路３１を備えている。

【００３０】障害検出回路３１は、入出力装置５０側か
ら第１インターフェイス装置３０を介して転送され、主
記憶装置１０に書き込みが行われるデータについて障害
を検出した場合、その障害検出結果を障害が発生した書
き込みアドレスと共に第１バス１に出力する。

【００３１】第２インターフェイス装置４０は、主記憶
装置１０と入出力装置５０、及び、プロセッサ２０と入
出力装置５０との間のデータ転送を仲介する。また、障
害検出回路４１を備えている。

【００３２】障害検出回路４１は、入出力装置５０側か
ら第２インターフェイス装置４０を介して転送され、主
記憶装置１０に書き込みが行われるデータについて障害
を検出した場合、その障害検出結果を障害が発生した書
き込みアドレスと共に第３バス３に出力する。

【００３３】入出力装置５０は、各バス１，２，３及び
各インターフェイス装置３０，４０を介して主記憶装置
１０又はプロセッサ２０とのデータ転送を行う。以上
は、主記憶装置１０を除く各部の構成説明であるが、次
に図２を用いて主記憶装置の構成を説明する。

【００３４】図２は本実施の形態に係る情報処理装置の
主記憶装置の構成例を示すブロック図である。この主記
憶装置１０は、アドレスバッファ１００と、書き込みデ
ータバッファ１０１と、障害情報書き込みバッファ１０
２と、障害検出回路１１０と、論理和回路１１１と、記
憶素子部としてのメモリセルアレイ１２０と、読み出し
データバッファ１３０と、障害通知手段としての障害情
報読み出しバッファ１３１と、その他の図示しない周辺
要素とによって構成されている。

【００３５】アドレスバッファ１００は、第１バス１か
らの主記憶装置１０への書き込み・読み出しアドレスを
格納するバッファであり、その格納内容がメモリセルア
レイ１２０に入力される。

【００３６】書き込みデータバッファ１０１は、第１バ
ス１からの主記憶装置１０へ、具体的にはメモリセルア
レイ１２０に書き込まれるデータを一時的に格納する。
障害検出回路１１０は、入出力装置５０から主記憶装置
１０への書き込みデータ、具体的には第１バス１から書
き込みデータバッファ１０１に入力されるデータについ
て障害の有無をチェックする。

【００３７】論理和回路１１１は、障害検出回路１１０
から障害チェック結果が入力されるか、第１バス１を介
して第１インターフェイス装置３０から当該書き込み情
報についての障害チェック結果が入力された場合、論理
和をとってその内容を障害情報書き込みバッファに入力
する。

【００３８】障害情報書き込みバッファ１０２は、論理
和回路１１１からの障害情報としての障害チェック結果
を一時的に格納する。なお、論理和回路１１１及び障害
情報書き込みバッファ１０２は、障害保存手段の一構成
例である。

【００３９】メモリセルアレイ１２０は、データ格納部
１２０ａと記憶部としての障害情報格納部１２０ｂとを
備え、アドレスバッファ１００から入力されるアドレス
に対応して、データ格納部１２０ａに書き込みデータバ
ッファ１０１からの書き込みデータが格納される。

【００４０】また、対応する障害情報が存在する場合に
は、当該アドレスに対応して、障害情報格納部１２０ｂ
に障害情報書き込みバッファ１０２からの障害チェック
結果が格納される。なお、この障害情報格納部１２０ｂ
は、書き込みアドレスの未使用データビットである。

【００４１】読み出しデータバッファ１３０は、アドレ
スバッファ１００からメモリセルアレイ１２０に入力さ
れるアドレスに対応して、データ格納部１２０ａから読
み出されたデータが一時的に格納される。

【００４２】障害情報読み出しバッファ１３１は、アド
レスバッファ１００からメモリセルアレイ１２０に入力
されるアドレスに対応する障害チェック結果が存在する
場合には、当該アドレスに対応し、障害情報格納部１２
０ｂから読み出された障害チェック結果が一時的に格納
される。

【００４３】なお、読み出しデータバッファ１３０及び
障害情報読み出しバッファ１３１に一時格納されたデー
タは第１バス１を介して出力され、プロセッサ２０もし
くは入出力装置５０に送出される。

【００４４】次に、以上のように構成された本発明の実
施の形態に係る情報処理装置の動作について図１及び図
２を参照して説明する。まず、図１に示す入出力装置５
０が主記憶装置１０に対してデータを書き込む場合の動
作について説明する。

【００４５】まず、入出力装置５０は、データ及びその
書き込みアドレスを第３バス３に出力し、これらのデー
タを第２インターフェイス４０が受け取る。第２インタ
ーフェイス装置４０は、書き込みデータ及びアドレスを
中継し、第２バス２に出力するが、その際障害検出回路
４１にて書き込みデータに障害があるか否かをチェック
する。

【００４６】この段階で障害が発見された場合には、そ
の障害チェック結果がただちに入出力装置５０に戻さ
れ、入出力装置５０は必要な処置を取り、場合によって
はデータを再送出する。

【００４７】一方、障害が発見されず、第２バス２に出
力されたデータは第１インターフェイス装置３０に入力
される。第１インターフェイス装置３０は、書き込みデ
ータについて障害検出回路４１にて障害があるか否かを
チェックし、障害を有するデータを検出した場合には、
その障害チェック結果を書き込みデータ及びアドレスと
共に第１バス１に出力する。

【００４８】第１インターフェイス装置３０を介して第
１バス１に出力されたデータは、図２に示すように、主
記憶装置１のメモリセルアレイ１２０に保存されるが、
書き込みデータ格納の際、さらにデータ障害の有無が障
害検出回路１１０にチェックされる。

【００４９】そして、障害が検出されたときには、対応
するアドレスの障害情報格納部１２０ｂに、障害チェッ
ク結果が論理和回路１１１，障害情報書き込みバッファ
１０２を介して格納される。

【００５０】また、あるアドレスのデータについて第１
インタ−フェイス装置３０にてすでに障害が検出されて
いる場合には、上記第１インターフェイス装置３０から
出力された障害チェック結果が、当該アドレスの入力に
対応して論理和回路１１１に入力され、さらに障害情報
書き込みバッファ１０２を介して障害情報格納部１２０
ｂに格納される。

【００５１】次に、格納されたデータを読み出す際の動
作について説明する。主記憶装置１のメモリセルアレイ
１２０に保存されたデータは、読み出され、プロセッサ
２０もしくは入出力回路５０等に送出される。

【００５２】ここで例えばプロセッサ２０に読み出され
る場合、まず、読み出し対象となるデータのアドレスが
プロセッサ２０から出力され、アドレスバッファ１００
に入力される。

【００５３】次に、アドレスバッファ１００に入力され
たアドレスは、メモリセルアレイ１２０に送られ、メモ
リセルアレイ１２０内の該当するアドレスのデータとそ
れがある場合には障害チェック結果とが、それぞれ読み
出しバッファ１３０及び障害情報読み出しバッファ１３
１に格納される。

【００５４】読み出しバッファ１３０及び障害情報読み
出しバッファ１３１に格納されたデータ及び障害チェッ
ク結果は、第１バス１を介してプロセッサ２０に送出さ
れ、プロセッサ２０は、障害チェック結果を受信したと
きには、当該データに障害があるとわかるので、必要な
処置を取ることができる。

【００５５】また、主記憶装置１０内のデータが入出力
装置５０に送出される場合にも、上記場合と同様に、読
み出しバッファ１３０及び障害情報読み出しバッファ１
３１に格納されたデータ及び障害チェック結果が、第１
インタ−フェイス装置３０，第２インターフェイス装置
４０を介して入出力装置５０に送出される。

【００５６】そして、入出力装置５０は、障害チェック
結果を受信したときには、当該データに障害があるとわ
かるので、必要な処置を取ることができる。上述したよ
うに、本発明の実施の形態に係る情報処理装置によれ
ば、第１インターフェイス装置３０に障害検出回路３１
を設けてデータ障害の検出を行い、かつ、主記憶装置１
０にも障害検出回路１１０を設けてデータの障害検出を
行うようにし、これらの障害検出結果を障害情報格納部
１２０ｂに格納し、対応するアドレスのデータが読み出
されるときには、当該障害情報も読み出されるようにし
たので、当該主記憶装置１０からデータを読み出すプロ
セッサ２０，入出力装置５０等は、障害を有するデータ
を読み出したときにそのデータに障害が発生した不正な
データであるか否かを判定することができる。

【００５７】したがって、入出力装置からのデータがイ
ンターフェイス装置を介して主記憶装置へ書き込まれる
までの間に、データに発生した障害が正しく通知されな
かった場合でも、読み出し時の障害情報に基づきその不
正データの使用を防止することにより、障害発生アドレ
スのデータを使用することで生じる誤動作を防止するこ
とができる。

【００５８】これににより、情報処理装置の信頼性の向
上を図ることができる。また、本実施の形態によれば、
メモリセルアレイ１２０のアドレスに対応する未使用ビ
ットを障害情報保存に用いるようにしたので、アドレス
と障害情報とを容易に対応させて保存することができ
る。

【００５９】さらに、本発明の実施の形態に係る情報処
理装置によれば、主記憶装置１０にも障害検出回路１１
０を設けてデータの障害検出を行うようにし、この障害
検出結果を障害情報格納部１２０ｂに格納し、対応する
アドレスのデータが読み出されるときには、当該障害情
報も読み出されるようにしたので、当該主記憶装置１０
からデータを読み出すプロセッサ２０，入出力装置５０
等は、障害を有するデータを読み出したときにそのデー
タに障害が発生した不正なデータである否かを判定する
ことができる。

【００６０】したがって、データ書き込みするときに、
データの障害が正しく通知されなかった場合でも、その
障害発生アドレスの不正データを使用することで生じる
誤動作を防止することができる。 （第２の発明の実施の形態）図３は本発明の第２の実施
の形態に係る情報処理装置の主記憶装置の構成例を示す
ブロック図であり、図２と同一部分には同一符号を付し
て説明を省略し、ここでは異なる部分についてのみ述べ
る。

【００６１】なお、情報処理装置における主記憶装置１
０´を除く他の構成部分は、第１の実施の形態の装置と
同様に構成されている。この主記憶装置１０´は、アド
レスバッファ１００と、書き込みデータバッファ１０１
と、障害検出回路１１０と、論理和回路１１１と、メモ
リセルアレイ１２１と、読み出しデータバッファ１３０
と、障害情報読み出しバッファ１３１と、レジスタ選択
回路１１２と、記憶部としての複数個の障害アドレスレ
ジスタ１４１，１４２，．．．１４ｎ（何れかの障害ア
ドレスレジスタを示すときには障害アドレスレジスタ１
４ｘで代表する）と、これに対応する複数個の障害アド
レス比較回路１５１，１５２，１５３，．．．１５ｎ
と、論理和回路１５０と、その他の図示しない周辺要素
とによって構成されている。

【００６２】ここで、アドレスバッファ１００と、書き
込みデータバッファ１０１と、障害検出回路１１０と、
論理和回路１１１と、読み出しデータバッファ１３０
と、障害情報読み出しバッファ１３１とは、第１の実施
の形態と同様に構成されている。

【００６３】また、以下に、メモリセルアレイ１２１
と、レジスタ選択回路１１２と、複数個の障害アドレス
レジスタ１４１〜１４ｎと、これに対応する複数個の障
害アドレス比較回路１５１〜１５ｎと、論理和回路１５
０との構成について説明する。

【００６４】メモリセルアレイ１２１は、第１の実施の
形態のメモリセルアレイ１２０において障害情報格納部
１２０ｂを備えていない他、当該第１の実施の形態のメ
モリセルアレイ１２０と同様に構成されている。

【００６５】レジスタ選択回路１１２は、論理和回路１
１１から出力される障害チェック結果が障害発生を示し
ている場合に、その障害が検出された書き込みアドレス
を格納するレジスタを選択し、選択された障害アドレス
レジスタ１４１〜１４ｎの何れかに書き込み許可信号を
出力する。

【００６６】障害アドレスレジスタ１４１〜１４ｎは、
障害が検出された書き込みデータに対応するアドレスを
第１バス１から直接入力可能に構成されており、障害検
出回路１１０もしくは第１インターフェイス装置からの
障害チェック結果より書き込みデータに障害がある場合
には、レジスタ選択回路１１２により選択された何れか
のレジスタにそのアドレスを格納する。

【００６７】障害アドレス比較回路１５１〜１５ｎは、
メモリセルアレイ１２１からデータが読み出されるとき
に、アドレスレジスタバッファ１００に格納されたアド
レスと、障害アドレスレジスタ１４１〜１４ｎの内容を
比較する。そして、障害アドレスレジスタ１４１〜１４
ｎの何れかに、アドレスレジスタバッファ１００からの
アドレスと同アドレスが格納されている場合に、当該障
害アドレスレジスタ１４ｘの内容を論理和回路１５０に
出力する。

【００６８】論理和回路１５０は、障害アドレス比較回
路１５１〜１５ｎからの出力の論理和を取って障害情報
読み出しバッファ１３１に入力する。したがって、障害
情報読み出しバッファ１３１には、読み出しデータに障
害がある場合、対応するアドレスを格納している障害ア
ドレスレジスタ１４ｘの内容が入力される。

【００６９】なお、障害アドレス比較回路１５１〜１５
ｎ及び論理和回路１５０及び読み出しデータバッファ１
３１は、障害通知手段の一構成例である。次に、以上の
ように構成された本発明の実施の形態に係る情報処理装
置の動作について図１及び図２を参照して説明する。

【００７０】まず、入出力装置５０からのデータが第１
バス１に出力されるまでは、第１の実施の形態の場合と
同様である。次に、第１バス１を介して書き込みデータ
及びそのアドレスが書き込みデータバッファ１０１及び
アドレスバッファ１００に格納される。

【００７１】このとき、書き込みデータは、障害検出回
路１１０において障害の有無がチェックされ、その障害
チェック結果は、論理和回路１１１を介してレジスタ選
択回路１１２に入力される。

【００７２】また、このとき、当該アドレスに対応し、
第１インターフェイス装置３０にて検出された障害チェ
ック結果が第１バス１から入力されている場合には、そ
の障害チェック結果は、論理和回路１１１を介してレジ
スタ選択回路１１２に入力される。

【００７３】レジスタ選択回路１１２では、論理和回路
１１１からの出力が対応するアドレスのデータ障害を示
しているときには、障害アドレスレジスタ１４１〜１４
ｎの何れかを選択して当該アドレスを格納する。

【００７４】一方、書き込みデータバッファ１０１に格
納されているデータは、そのアドレスに対応してメモリ
セルアレイ１２１に格納される。次に、格納されたデー
タを読み出す際の動作について説明する。

【００７５】主記憶装置１のメモリセルアレイ１２０に
保存されたデータは、読み出され、プロセッサ２０もし
くは入出力回路５０等に送出される。ここで例えばプロ
セッサ２０に読み出される場合、まず、読み出し対象と
なるデータのアドレスがプロセッサ２０から出力され、
アドレスバッファ１００に入力される。

【００７６】次に、アドレスバッファ１００に入力され
たアドレスは、メモリセルアレイ１２１に送られるとと
もに、障害アドレス比較回路１５１〜１５ｎに入力され
る。各障害アドレス比較回路１５１〜１５ｎは、それぞ
れ対応する障害アドレスレジスタ１４ｘにアドレスバッ
ファ１００からのアドレスと同アドレスが格納されてい
るか否かの比較を行う。そして、同アドレスが格納され
ている場合にはその障害アドレスレジスタ１４ｘの内容
を論理和回路１５０を介して障害情報読み出しバッファ
１３１に格納する。

【００７７】このとき、障害情報読み出しバッファ１３
１への格納は、対応する読み出しデータが読み出しデー
タバッファ１３０に格納されるタイミングと同タイミン
グで行われる。

【００７８】以下、障害情報読み出しバッファ１３１へ
の格納された障害チェック結果は、第１の実施の形態の
場合と同様にプロセッサ２０，入出力装置５０に送出さ
れ、誤動作発生の未然防止のために用いられることにな
る。

【００７９】上述したように、本発明の実施の形態に係
る情報処理装置によれば、第１の実施の形態と同様に構
成・動作する他、障害を有するデータのアドレスとして
の障害情報を障害アドレスレジスタ１４１〜１４ｎに保
存し、障害アドレス比較回路１５１〜１５ｎを介して読
み出すようにしたので、第１の実施の形態と同様の効果
が得られる他、メモリセルアレイ１２１に書き込みアド
レスに対応する未使用ビットが無い場合でも、本発明の
装置を容易に実現させることができる。なお、本発明
は、上記各実施の形態に限定されるものでなく、その要
旨を逸脱しない範囲で種々に変形することが可能であ
る。

【００８０】

【発明の効果】以上詳記したように本発明によれば、障
害情報をアドレス対応して主記憶装置に保存し、読み出
し時に出力するようにしたので、入出力装置からのデー
タがインターフェイス装置を介して主記憶装置へ書き込
まれるまでの間に、データに発生した障害が正しく通知
されなかった場合でも、その障害発生アドレスのデータ
を使用することで生じる誤動作を防止することを可能と
した情報処理装置を提供することができる。

【００８１】また、障害情報をアドレス対応して保存
し、読み出し時に出力するようにしたので、データ書き
込みするときに、データの障害が正しく通知されなかっ
た場合でも、その障害発生アドレスのデータを使用する
ことで生じる誤動作を防止することを可能とした主記憶
装置を提供することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係る情報処理装置
の全体構成例を示すブロック図。

【図２】同実施の形態に係る情報処理装置の主記憶装置
の構成例を示すブロック図。

【図３】本発明の第２の実施の形態に係る情報処理装置
の主記憶装置の構成例を示すブロック図。

【符号の説明】

１…第１バス、２…第２バス、３…第３バス、１０…主
記憶装置、２０…プロセッサ、３０…第１インターフェ
イス装置、４０…第２インターフェイス装置、５０…入
出力装置、１００…アドレスバッファ、１０１…書き込
みデータバッファ、１０２…障害情報書き込みバッフ
ァ、１１０…障害検出回路、１１１…論理和回路、１１
２…レジスタ選択回路、１２０…メモリセルアレイ、１
２０ａ…データ格納部、１２０ｂ…障害情報格納部、１
２１…メモリセルアレイ、１３０…読み出しデータバッ
ファ、１３１…障害情報読み出しバッファ、１４１〜１
４ｎ…障害アドレスレジスタ、１５０…論理和回路、１
５１〜１５ｎ…複数個の障害アドレス比較回路。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 プロセッサ及び主記憶装置を備えた本体
   部に少なくとも１つのインターフェイス装置を介して入
   出力装置を接続する情報処理装置において、 前記インターフェイス装置は、前記入出力装置から前記
   主記憶装置に保存情報の転送をするときに、当該保存情
   報内のデータに障害を検出すると、前記障害についての
   障害情報を前記主記憶装置に送出するように構成され、 前記主記憶装置は、 アドレスとデータとを対応させて保存する記憶素子部
   と、 前記入出力装置から受信した保存情報を前記記憶素子部
   に保存するとき、前記保存情報を構成する各データに障
   害が生じているか否かを、前記アドレスに対応させて検
   出する障害検出回路と、 前記インターフェイス装置からの障害情報もしくは前記
   障害検出回路による障害検出により、前記各データの何
   れかに障害が検出された場合に、前記障害が検出された
   データの障害発生結果を、その対応アドレスに対応させ
   て記憶部に保存する障害保存手段と、 前記障害の検出されたデータが前記記憶素子部から読み
   出されたときには、前記障害保存手段により記憶部に保
   存された障害発生結果を出力する障害通知手段とを備え
   たことを特徴とする情報処理装置。
2. 【請求項２】 前記障害保存手段が障害発生結果を保存
   する記憶部は、前記記憶素子部の書き込みアドレスに対
   応する未使用データビットであることを特徴とする請求
   項１記載の情報処理装置。
3. 【請求項３】 前記障害保存手段が障害発生結果を保存
   する記憶部は、複数設けられたレジスタ群とし、前記障
   害発生結果はその対応するアドレスを含むことを特徴と
   する請求項１記載の情報処理装置。
4. 【請求項４】 少なくともプロセッサを備えた情報処理
   装置に設けられる主記憶装置において、 アドレスとデータとを対応させて保存する記憶素子部
   と、 前記記憶素子部に保存情報を保存するとき、前記保存情
   報を構成する各データに障害が生じているか否かを、前
   記アドレスに対応させて検出する障害検出回路と、 前記障害検出回路による障害検出により、前記各データ
   の何れかに障害が検出された場合に、前記障害が検出さ
   れたデータの障害発生結果を、その対応アドレスに対応
   させて記憶部に保存する障害保存手段と、 前記障害検出のされたデータが前記記憶素子部から読み
   出されたときには、前記障害保存手段により記憶部に保
   存された障害発生結果を出力する障害通知手段とを備え
   たことを特徴とする主記憶装置。