JPH0933954A - アレイ回路を含む製品 - Google Patents
アレイ回路を含む製品Info
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- JPH0933954A JPH0933954A JP12990896A JP12990896A JPH0933954A JP H0933954 A JPH0933954 A JP H0933954A JP 12990896 A JP12990896 A JP 12990896A JP 12990896 A JP12990896 A JP 12990896A JP H0933954 A JPH0933954 A JP H0933954A
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- circuit
- substrate
- analog
- multiplexer
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
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- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Physics & Mathematics (AREA)
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- Theoretical Computer Science (AREA)
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【課題】 基板上に形成される回路のアクティブマトリ
ックスアレイにデータドライブ信号を提供する際に生じ
る問題を解決する。 【解決手段】 本発明の技術は、基板82上にアレイ回路
84及びマルチプレクサ回路86を備える。該技術はまた、
基板に取り付けられる１つ以上の集積回路（ＩＣ）構造
96を備える。各ＩＣ構造は、少なくとも３２個のアナロ
グ出力リードと例えば１〜３個の比較的少ないディジタ
ル入力チャネルとを有するディジタル−アナログ回路を
有する単結晶基板を含む。単結晶基板は、商業的に入手
可能なＤＡＣチップでよく、比較的少数のライン上でデ
ィジタルドライブ信号を受信し、比較的多数のライン上
にアナログドライブ信号を提供する。
ックスアレイにデータドライブ信号を提供する際に生じ
る問題を解決する。 【解決手段】 本発明の技術は、基板82上にアレイ回路
84及びマルチプレクサ回路86を備える。該技術はまた、
基板に取り付けられる１つ以上の集積回路（ＩＣ）構造
96を備える。各ＩＣ構造は、少なくとも３２個のアナロ
グ出力リードと例えば１〜３個の比較的少ないディジタ
ル入力チャネルとを有するディジタル−アナログ回路を
有する単結晶基板を含む。単結晶基板は、商業的に入手
可能なＤＡＣチップでよく、比較的少数のライン上でデ
ィジタルドライブ信号を受信し、比較的多数のライン上
にアナログドライブ信号を提供する。
Description
【０００１】
【発明の属する技術分野】本発明は、基板上に形成され
たアレイのデータラインを駆動するための回路に関す
る。
たアレイのデータラインを駆動するための回路に関す
る。
【０００２】
【従来の技術】マツエダ，Ｙ．、アシザワ，Ｍ．、アル
ガ，Ｓ．、オーシマ，Ｈ．、及びモロズミ，Ｓ．の「ポ
リシリコンＴＦＴ冗長回路を有する欠陥のないアクティ
ブマトリックスＬＣＤ（Defect-Free Active-Matrix LC
D with Redundant Poly-Si TFTCircuit）」（ＳＩＤ89
ダイジェスト、20巻、1989、238 〜241 ページ）は液晶
ディスプレイ（ＬＣＤ）について述べており、このＬＣ
Ｄでは、アクティブマトリックスは基板上に形成された
走査線及びデータラインを含む。図１に示されるよう
に、走査線用のＹドライブは、アクティブマトリックス
の２つの対向するサイドに沿って同一基板上に形成され
る。データライン用のＸドライブもまた、アクティブマ
トリックスの他の２つのサイドに沿って、同一基板上に
形成される。
ガ，Ｓ．、オーシマ，Ｈ．、及びモロズミ，Ｓ．の「ポ
リシリコンＴＦＴ冗長回路を有する欠陥のないアクティ
ブマトリックスＬＣＤ（Defect-Free Active-Matrix LC
D with Redundant Poly-Si TFTCircuit）」（ＳＩＤ89
ダイジェスト、20巻、1989、238 〜241 ページ）は液晶
ディスプレイ（ＬＣＤ）について述べており、このＬＣ
Ｄでは、アクティブマトリックスは基板上に形成された
走査線及びデータラインを含む。図１に示されるよう
に、走査線用のＹドライブは、アクティブマトリックス
の２つの対向するサイドに沿って同一基板上に形成され
る。データライン用のＸドライブもまた、アクティブマ
トリックスの他の２つのサイドに沿って、同一基板上に
形成される。
【０００３】Lee, S.N. 、Stewart, R.G. 、Ipri, A.、
Jose, D.、及びLipp, S.の「ＦＡＭ１３．５：Ａ５×９
インチのポリシリコングレースケールカラーヘッドダウ
ンディスプレイチップ（A5×9inch Polysilicon Gray-S
cale Color Head Down Display Chip ）」［1990年ＩＥ
ＥＥ国際ソリッドステート回路会議テクニカルペーパダ
イジェスト（1990 IEEE International Solid-State Ci
rcuits Conference Digest of Technical Papers）199
0, 220-221 頁及び 301頁］は、走査電子回路がピクセ
ルスイッチングトランジスタと共にガラスプレート上に
集積化できるディスプレイについて述べている。データ
ライン及びセレクトラインドライバ回路の両回路は、ポ
リシリコン薄膜トランジスタと共にガラス基板上に形成
されることができる。
Jose, D.、及びLipp, S.の「ＦＡＭ１３．５：Ａ５×９
インチのポリシリコングレースケールカラーヘッドダウ
ンディスプレイチップ（A5×9inch Polysilicon Gray-S
cale Color Head Down Display Chip ）」［1990年ＩＥ
ＥＥ国際ソリッドステート回路会議テクニカルペーパダ
イジェスト（1990 IEEE International Solid-State Ci
rcuits Conference Digest of Technical Papers）199
0, 220-221 頁及び 301頁］は、走査電子回路がピクセ
ルスイッチングトランジスタと共にガラスプレート上に
集積化できるディスプレイについて述べている。データ
ライン及びセレクトラインドライバ回路の両回路は、ポ
リシリコン薄膜トランジスタと共にガラス基板上に形成
されることができる。
【０００４】ルイス（Lewis ）のＥＰ−Ａ 0 540 163号
は、ポリシリコン（ｐｏｌｙ−Ｓｉ）ＴＦＴ及び薄膜キ
ャパシタ（ＴＦＣ）から構成される、スイッチキャパシ
タアナログ回路を開示する。該回路は大きな領域の基板
上に形成され、例えばフラットパネルディスプレイ、ペ
ージ幅光学スキャンアレイ、又はページ幅プリントヘッ
ドと集積化できる。アナログスイッチキャパシタ回路を
使用して、ＡＭＬＣＤ（アクティブマトリックス液晶デ
ィスプレイ）用のサンプリングアンプ及びディジタル−
アナログ変換器（ＤＡＣ）を含むデータドライバを形成
することができる。
は、ポリシリコン（ｐｏｌｙ−Ｓｉ）ＴＦＴ及び薄膜キ
ャパシタ（ＴＦＣ）から構成される、スイッチキャパシ
タアナログ回路を開示する。該回路は大きな領域の基板
上に形成され、例えばフラットパネルディスプレイ、ペ
ージ幅光学スキャンアレイ、又はページ幅プリントヘッ
ドと集積化できる。アナログスイッチキャパシタ回路を
使用して、ＡＭＬＣＤ（アクティブマトリックス液晶デ
ィスプレイ）用のサンプリングアンプ及びディジタル−
アナログ変換器（ＤＡＣ）を含むデータドライバを形成
することができる。
【０００５】
【発明が解決しようとする課題】本発明は、基板上に形
成されるアクティブマトリックス回路アレイにデータド
ライブ信号を提供する際に生じる問題を処理する。
成されるアクティブマトリックス回路アレイにデータド
ライブ信号を提供する際に生じる問題を処理する。
【０００６】２次元（２Ｄ）アレイは例えば、垂直方向
に延在する２セットの導電線を含むことができる。一方
向に延在する各ラインはアレイの縦列に信号を提供し、
他方向に延在する各ラインは、アレイの横列に信号を提
供することができる。
に延在する２セットの導電線を含むことができる。一方
向に延在する各ラインはアレイの縦列に信号を提供し、
他方向に延在する各ラインは、アレイの横列に信号を提
供することができる。
【０００７】従来的には、２Ｄアレイにおける各横列−
縦列位置は時に「セル」とも呼ばれる回路を含み、この
セルは、セルの横列と縦列の結合するライン上で信号に
応答する。「データライン」と呼ばれる１セットの平行
なラインを通して、各セルはその状態を決定する信号を
受信する。「走査線」と呼ばれる他セットの平行なライ
ンを通して、走査線に沿う各セルは、セルがそのデータ
ラインから信号を受信できるようにする信号を受信す
る。
縦列位置は時に「セル」とも呼ばれる回路を含み、この
セルは、セルの横列と縦列の結合するライン上で信号に
応答する。「データライン」と呼ばれる１セットの平行
なラインを通して、各セルはその状態を決定する信号を
受信する。「走査線」と呼ばれる他セットの平行なライ
ンを通して、走査線に沿う各セルは、セルがそのデータ
ラインから信号を受信できるようにする信号を受信す
る。
【０００８】従来のアレイでは、各走査線は周期的走査
信号を提供し、該信号により、走査線に接続された各セ
ル中のコンポーネントは各サイクルの短い時間のインタ
ーバル中にそのデータラインから信号を受信することが
できる。故に、データライン上の信号と走査信号とを厳
密に同期化することが、アレイオペレーションの成功に
は重要である。厳密な同期化には、データラインに対す
るドライブ信号が正確なタイミングを提供されることが
必要である。
信号を提供し、該信号により、走査線に接続された各セ
ル中のコンポーネントは各サイクルの短い時間のインタ
ーバル中にそのデータラインから信号を受信することが
できる。故に、データライン上の信号と走査信号とを厳
密に同期化することが、アレイオペレーションの成功に
は重要である。厳密な同期化には、データラインに対す
るドライブ信号が正確なタイミングを提供されることが
必要である。
【０００９】正確にタイミングを合わせられるデータド
ライブ信号を得るための１つの方法は、各データライン
に対する外部入力リードを提供することである。外部入
力リードのグループはテープキャリア方式による自動ボ
ンディングシステム（ＴＡＢ）により、基板外の回路に
結合されることができる。例えば、外部回路は各データ
ラインに対して、単結晶回路において実行されるＤＡＣ
を含むことができる。しかしながらこのアプローチは多
数のＴＡＢコネクションを必要とし、ＴＡＢコネクショ
ンが１つでも機械的に機能しない場合にはいつでも機能
しなくなる。さらに、多数のＴＡＢコネクションは投影
ディスプレイ等の小さい高性能ディスプレイを妨害す
る。
ライブ信号を得るための１つの方法は、各データライン
に対する外部入力リードを提供することである。外部入
力リードのグループはテープキャリア方式による自動ボ
ンディングシステム（ＴＡＢ）により、基板外の回路に
結合されることができる。例えば、外部回路は各データ
ラインに対して、単結晶回路において実行されるＤＡＣ
を含むことができる。しかしながらこのアプローチは多
数のＴＡＢコネクションを必要とし、ＴＡＢコネクショ
ンが１つでも機械的に機能しない場合にはいつでも機能
しなくなる。さらに、多数のＴＡＢコネクションは投影
ディスプレイ等の小さい高性能ディスプレイを妨害す
る。
【００１０】上述のマツエダ他による文献は、従来のポ
リシリコンＴＦＴ・ＡＭＬＣＤにおいて使用される別の
アプローチを例示する。このアプローチでは、ｍ個のア
ナログ入力ラインの各々がｍ番目のデータラインにデー
タドライブ信号を提供し、データドライブ信号は、基板
上に集積化されるシフトレジスタの制御下でサンプリン
グされる。このシフトレジスタサンプリングアプローチ
では、各アナログ入力ラインは外部入力リードを有し、
基板外のボード上のｍ個のＤＡＣからデータドライブ信
号を受信する。アナログ入力ライン及びシフトレジスタ
入力リードは、フレックスコネクタを介してドライバボ
ードに接続される。
リシリコンＴＦＴ・ＡＭＬＣＤにおいて使用される別の
アプローチを例示する。このアプローチでは、ｍ個のア
ナログ入力ラインの各々がｍ番目のデータラインにデー
タドライブ信号を提供し、データドライブ信号は、基板
上に集積化されるシフトレジスタの制御下でサンプリン
グされる。このシフトレジスタサンプリングアプローチ
では、各アナログ入力ラインは外部入力リードを有し、
基板外のボード上のｍ個のＤＡＣからデータドライブ信
号を受信する。アナログ入力ライン及びシフトレジスタ
入力リードは、フレックスコネクタを介してドライバボ
ードに接続される。
【００１１】しかしながらシフトレジスタサンプリング
アプローチは問題を含んでいる。それはデータラインの
帯電に使用される時間が短いので正確な電圧のサンプリ
ングが困難であり、正確なグレースケールレンダリング
が阻まれるからである。さらに、シフトレジスタに必要
なクロックレートが非常に高いおそれがある。これらの
問題は、ディスプレイのピクセルカウントが増大するに
つれて悪化する。
アプローチは問題を含んでいる。それはデータラインの
帯電に使用される時間が短いので正確な電圧のサンプリ
ングが困難であり、正確なグレースケールレンダリング
が阻まれるからである。さらに、シフトレジスタに必要
なクロックレートが非常に高いおそれがある。これらの
問題は、ディスプレイのピクセルカウントが増大するに
つれて悪化する。
【００１２】シフトレジスタサンプリングに関する問題
は、アナログ入力ライン数ｍを増加することにより軽減
することができる。しかし通常は各アナログ入力ライン
に対して１つの外部ＤＡＣが必要である。故に、アナロ
グ入力ラインを追加する毎に外部システムの複雑さが増
し、全体的なチップカウントも増大する。
は、アナログ入力ライン数ｍを増加することにより軽減
することができる。しかし通常は各アナログ入力ライン
に対して１つの外部ＤＡＣが必要である。故に、アナロ
グ入力ラインを追加する毎に外部システムの複雑さが増
し、全体的なチップカウントも増大する。
【００１３】これらの問題の結果、シフトレジスタサン
プリングアプローチは、ポータブルテレビ等の性能の低
い低分解能アプリケーションに限定される。
プリングアプローチは、ポータブルテレビ等の性能の低
い低分解能アプリケーションに限定される。
【００１４】リー（Lee ）他による上記文献は、従来の
ポリシリコンＴＦＴ・ＡＭＬＣＤにおいて使用される別
のアプローチを例示する。このアプローチでは、アクテ
ィブマトリックスを有するガラス基板上に非リニアラン
プＤＡＣが集積化される。その結果、ディジタル入力を
使用でき、非常に良い画像の均一性がもたらされる。
ポリシリコンＴＦＴ・ＡＭＬＣＤにおいて使用される別
のアプローチを例示する。このアプローチでは、アクテ
ィブマトリックスを有するガラス基板上に非リニアラン
プＤＡＣが集積化される。その結果、ディジタル入力を
使用でき、非常に良い画像の均一性がもたらされる。
【００１５】上記ルイス（Lewis ）のＥＰ−Ａ 0 540 1
63号は、アクティブマトリックスを有するガラス基板上
で非リニアスイッチキャパシタＤＡＣを集積化する類似
したアプローチを示す。このアプローチでもディジタル
入力が可能である。
63号は、アクティブマトリックスを有するガラス基板上
で非リニアスイッチキャパシタＤＡＣを集積化する類似
したアプローチを示す。このアプローチでもディジタル
入力が可能である。
【００１６】集積化ＤＡＣアプローチは共通していくつ
かの欠点を持っている：第１は、集積化されるドライバ
が非常に複雑でなければならず、歩留りと設計時間とが
圧迫されることである；第２は、ポリシリコンＴＦＴの
性能が単結晶ＭＯＳＦＥＴの性能程良くないので、ポリ
シリコンデバイスに対するＤＡＣの設計がより困難であ
ることである；第３は、各々がそれ自身の外部アンプを
有する多くの高電圧ディジタル入力ラインを各集積化Ｄ
ＡＣアプローチが必要とすることである；最後に、デー
タライン同士間の離間が減少するにつれてＤＡＣが長く
なるため、セル濃度が制限されることである。
かの欠点を持っている：第１は、集積化されるドライバ
が非常に複雑でなければならず、歩留りと設計時間とが
圧迫されることである；第２は、ポリシリコンＴＦＴの
性能が単結晶ＭＯＳＦＥＴの性能程良くないので、ポリ
シリコンデバイスに対するＤＡＣの設計がより困難であ
ることである；第３は、各々がそれ自身の外部アンプを
有する多くの高電圧ディジタル入力ラインを各集積化Ｄ
ＡＣアプローチが必要とすることである；最後に、デー
タライン同士間の離間が減少するにつれてＤＡＣが長く
なるため、セル濃度が制限されることである。
【００１７】さらにランプＤＡＣアプローチはカウンタ
を使用し、入力データによりその幅が制御されるディジ
タルパルスを生成する。このパルスは、カウンタ出力が
ローになるまでデータラインに外部ランプ電圧を与える
パスゲートを起動する。この時点でのランプ電圧は動的
にデータライン中に格納されたままであり、セルに移送
されることができる。故にランプＤＡＣ回路のほとんど
の領域はディジタルであり、対応するゲート酸化膜領域
は適度であるが、トータルのデバイスカウントが高くな
る。
を使用し、入力データによりその幅が制御されるディジ
タルパルスを生成する。このパルスは、カウンタ出力が
ローになるまでデータラインに外部ランプ電圧を与える
パスゲートを起動する。この時点でのランプ電圧は動的
にデータライン中に格納されたままであり、セルに移送
されることができる。故にランプＤＡＣ回路のほとんど
の領域はディジタルであり、対応するゲート酸化膜領域
は適度であるが、トータルのデバイスカウントが高くな
る。
【００１８】スイッチキャパシタＤＡＣアプローチは、
非線形に離間される基準電圧を伴う従来のチャージシェ
アリングを使用する。チャージシェアリングスキーム
は、アナログアンプ及びキャパシタを必要とし、それら
両方はゲート誘電性領域の点からディジタルＴＦＴより
かなり高価である。
非線形に離間される基準電圧を伴う従来のチャージシェ
アリングを使用する。チャージシェアリングスキーム
は、アナログアンプ及びキャパシタを必要とし、それら
両方はゲート誘電性領域の点からディジタルＴＦＴより
かなり高価である。
【００１９】
【課題を解決するための手段】本発明は、上述の従来の
アプローチに関する問題を回避する技術の発見に基づ
く。本発明の技術は、基板上にアレイ回路及びマルチプ
レクサ回路を備える。該技術はまた、基板に取り付けら
れる１つ以上の集積回路（ＩＣ）構造を備える。各ＩＣ
構造は、少なくとも３２個のアナログ出力リードと例え
ば１〜３個の比較的少ないディジタル入力チャネルとを
有するディジタル−アナログ回路を有する単結晶基板を
含む。単結晶基板は、商業的に入手可能なＤＡＣチップ
でよく、比較的少数のライン上でディジタルドライブ信
号を受信し、比較的多数のライン上にアナログドライブ
信号を提供する。現在入手できるチップは例えば、各々
が６ビット又は８ビットチャネルである３つのディジタ
ル入力チャネルと、１９２個、２０１個、若しくは２４
０個のアナログ出力チャネルとを有する。
アプローチに関する問題を回避する技術の発見に基づ
く。本発明の技術は、基板上にアレイ回路及びマルチプ
レクサ回路を備える。該技術はまた、基板に取り付けら
れる１つ以上の集積回路（ＩＣ）構造を備える。各ＩＣ
構造は、少なくとも３２個のアナログ出力リードと例え
ば１〜３個の比較的少ないディジタル入力チャネルとを
有するディジタル−アナログ回路を有する単結晶基板を
含む。単結晶基板は、商業的に入手可能なＤＡＣチップ
でよく、比較的少数のライン上でディジタルドライブ信
号を受信し、比較的多数のライン上にアナログドライブ
信号を提供する。現在入手できるチップは例えば、各々
が６ビット又は８ビットチャネルである３つのディジタ
ル入力チャネルと、１９２個、２０１個、若しくは２４
０個のアナログ出力チャネルとを有する。
【００２０】本発明の技術は、ＤＡＣをアレイと同じ基
板上に集積化する必要を回避すると同時に、商業的に入
手可能な少数の安価なＤＡＣチップしか必要としない。
故にこの技術は従来のアプローチの有する上述の問題に
対し、優れた単純な解決法を提供する。
板上に集積化する必要を回避すると同時に、商業的に入
手可能な少数の安価なＤＡＣチップしか必要としない。
故にこの技術は従来のアプローチの有する上述の問題に
対し、優れた単純な解決法を提供する。
【００２１】この技術は、Ｎ個（Ｎは３２より大きい）
のデータラインを有するアレイ回路に適用可能である。
各データラインはＭ個（Ｍは０より大きい）のセル回路
ユニットを有する。各データラインはまた、マルチプレ
クサ領域においてドライブ入力リードを有する。各デー
タラインに対して、マルチプレクサは多重化信号をデー
タラインのドライブ入力リードに提供するように接続さ
れるドライブ出力リードを有する。
のデータラインを有するアレイ回路に適用可能である。
各データラインはＭ個（Ｍは０より大きい）のセル回路
ユニットを有する。各データラインはまた、マルチプレ
クサ領域においてドライブ入力リードを有する。各デー
タラインに対して、マルチプレクサは多重化信号をデー
タラインのドライブ入力リードに提供するように接続さ
れるドライブ出力リードを有する。
【００２２】マルチプレクサ回路はまた、単結晶基板か
ら入力アナログドライブ信号を受信するためのＰ個（Ｐ
はＮ未満であるが３２以上である）のアナログ入力リー
ドを有する。マルチプレクサはまた、Ｑ個（ＱはＮ／Ｐ
未満ではない）のマルチプレクサ制御リードを有する。
マルチプレクサ制御リードは、基板外の回路からの制御
信号か、又は基板上に集積化された回路からの制御信号
か、のいずれかを受信することができる。
ら入力アナログドライブ信号を受信するためのＰ個（Ｐ
はＮ未満であるが３２以上である）のアナログ入力リー
ドを有する。マルチプレクサはまた、Ｑ個（ＱはＮ／Ｐ
未満ではない）のマルチプレクサ制御リードを有する。
マルチプレクサ制御リードは、基板外の回路からの制御
信号か、又は基板上に集積化された回路からの制御信号
か、のいずれかを受信することができる。
【００２３】Ｒ個（Ｒは０より大きい）の集積回路構造
の各々は、単結晶基板を有することができる。ＤＡＣ回
路は、各基板が少なくともＳ個（Ｓは３２未満ではな
い）のアナログ出力リードを有するように各単結晶基板
の表面に形成される。ＤＡＣ回路は、受信したディジタ
ル入力リードからのディジタルドライブ信号に応答し
て、各アナログ出力リード上にアナログドライブ信号を
提供する。アナログドライブ信号の振幅は、ディジタル
ドライブ信号により示される値と共に変化する。それと
共に、集積回路構造はＴ個（ＴはＰ未満ではない）のア
ナログ出力リードを有するので、マルチプレクサ回路の
Ｐ個のアナログ入力リードの各々は、Ｔ個のアナログ出
力リードの１つとペアにされ、それに接続される。
の各々は、単結晶基板を有することができる。ＤＡＣ回
路は、各基板が少なくともＳ個（Ｓは３２未満ではな
い）のアナログ出力リードを有するように各単結晶基板
の表面に形成される。ＤＡＣ回路は、受信したディジタ
ル入力リードからのディジタルドライブ信号に応答し
て、各アナログ出力リード上にアナログドライブ信号を
提供する。アナログドライブ信号の振幅は、ディジタル
ドライブ信号により示される値と共に変化する。それと
共に、集積回路構造はＴ個（ＴはＰ未満ではない）のア
ナログ出力リードを有するので、マルチプレクサ回路の
Ｐ個のアナログ入力リードの各々は、Ｔ個のアナログ出
力リードの１つとペアにされ、それに接続される。
【００２４】上述の技術は、データ走査シフトレジスタ
を必要とせずにアクティブマトリックスアレイと同じ基
板上に単純なマルチプレクサ回路を提供することができ
るので、有利である。その代わりに、マルチプレクサ回
路は外部回路により制御されることができる。Ｐが約１
マイクロセカンドの設定時間を許容するのに十分な大き
さであれば、外部回路は、ａ−Ｓｉ・ＴＦＴ・ＡＭＬＣ
Ｄと共に使用されるように意図される従来の少数の高速
単結晶ＤＡＣチップにより実行され、外部システムの複
雑さとコストとが減少できる。
を必要とせずにアクティブマトリックスアレイと同じ基
板上に単純なマルチプレクサ回路を提供することができ
るので、有利である。その代わりに、マルチプレクサ回
路は外部回路により制御されることができる。Ｐが約１
マイクロセカンドの設定時間を許容するのに十分な大き
さであれば、外部回路は、ａ−Ｓｉ・ＴＦＴ・ＡＭＬＣ
Ｄと共に使用されるように意図される従来の少数の高速
単結晶ＤＡＣチップにより実行され、外部システムの複
雑さとコストとが減少できる。
【００２５】マルチプレクサは、少数のＴＡＢ（tape-a
utomated bonding）、ＣＯＧ（chipon glass ）、又は
フレックスケーブル接続を介して外部回路に接続される
ことができる。少数のコネクションにより、機械的な失
敗のリスクが減少される。
utomated bonding）、ＣＯＧ（chipon glass ）、又は
フレックスケーブル接続を介して外部回路に接続される
ことができる。少数のコネクションにより、機械的な失
敗のリスクが減少される。
【００２６】適度な実行要求を満たすと共にアクティブ
マトリックス回路におけるＴＦＴの実行に使用できるポ
リシリコンＴＦＴ又は他の任意のＴＦＴ技術を用いてマ
ルチプレクサを実行できることでも本発明の技術は有利
である。ポリシリコンＴＦＴ・ＡＭＬＣＤは、より正確
なピクセル帯電とより高いアパーチャ率のためにａ−Ｓ
ｉ・ＴＦＴ・ＡＭＬＣＤに比べて有利である。上に述べ
た従来の単結晶ＤＡＣチップを用いると、より長い時間
を帯電に使用できるためにより低いオン抵抗が許容可能
であるので、ＴＦＴを小さくすることができる。ＤＡＣ
チップは、５ボルトディジタル入力で駆動されることが
できる。
マトリックス回路におけるＴＦＴの実行に使用できるポ
リシリコンＴＦＴ又は他の任意のＴＦＴ技術を用いてマ
ルチプレクサを実行できることでも本発明の技術は有利
である。ポリシリコンＴＦＴ・ＡＭＬＣＤは、より正確
なピクセル帯電とより高いアパーチャ率のためにａ−Ｓ
ｉ・ＴＦＴ・ＡＭＬＣＤに比べて有利である。上に述べ
た従来の単結晶ＤＡＣチップを用いると、より長い時間
を帯電に使用できるためにより低いオン抵抗が許容可能
であるので、ＴＦＴを小さくすることができる。ＤＡＣ
チップは、５ボルトディジタル入力で駆動されることが
できる。
【００２７】各データラインは、少数の回路、又は１つ
のＴＦＴにより駆動されるので、データラインが非常に
密になり、非常に緻密なアレイが可能になる。
のＴＦＴにより駆動されるので、データラインが非常に
密になり、非常に緻密なアレイが可能になる。
【００２８】回路の第１コンポーネントの各リードが第
２コンポーネントの唯一のリードに接続され、第２コン
ポーネントのリードが第１コンポーネントの１つより多
いリードに接続されない場合に、回路の第１コンポーネ
ントの１グループのリードの各々は第２コンポーネント
の１グループのリードのうちの１つと「ペア」にされ、
それに接続される。
２コンポーネントの唯一のリードに接続され、第２コン
ポーネントのリードが第１コンポーネントの１つより多
いリードに接続されない場合に、回路の第１コンポーネ
ントの１グループのリードの各々は第２コンポーネント
の１グループのリードのうちの１つと「ペア」にされ、
それに接続される。
【００２９】
【発明の実施の形態】図１及び図２は本発明の概略的な
特徴を示している。図１はアレイ回路及びマルチプレク
サ回路を有し、取り付けられた集積回路構造を有する基
板を示している。図２は、図１で使用できるマルチプレ
クサ回路の一例を示す。
特徴を示している。図１はアレイ回路及びマルチプレク
サ回路を有し、取り付けられた集積回路構造を有する基
板を示している。図２は、図１で使用できるマルチプレ
クサ回路の一例を示す。
【００３０】図１の製品１０は、基板１２とＲ個（Ｒは
１以上である）の集積回路（ＩＣ）構造１４を含む。Ｉ
Ｃ構造１４の各々は基板１２に取り付けられ、基板１２
の表面１６上の回路は、ＩＣ構造１４における回路から
信号を受信するように電気接続される。
１以上である）の集積回路（ＩＣ）構造１４を含む。Ｉ
Ｃ構造１４の各々は基板１２に取り付けられ、基板１２
の表面１６上の回路は、ＩＣ構造１４における回路から
信号を受信するように電気接続される。
【００３１】基板１２の表面１６上に形成される回路
は、Ｎ（Ｎは３２より大きい）個のデータラインを有す
るアレイ回路２０を含む。図１は、Ｍ個のセル回路ユニ
ット２４〜２６が接続されるｎ番目のデータライン２２
を示している。
は、Ｎ（Ｎは３２より大きい）個のデータラインを有す
るアレイ回路２０を含む。図１は、Ｍ個のセル回路ユニ
ット２４〜２６が接続されるｎ番目のデータライン２２
を示している。
【００３２】基板１２の表面１６上に形成される回路は
また、マルチプレクサ回路３０を含む。アレイ回路２０
からのＮ個のデータラインは、マルチプレクサ回路３０
が形成される表面１６のマルチプレクサ領域中に延在す
る。各データラインはマルチプレクサ回路３０からのド
ライブ出力リードに接続されるドライブ入力リードを有
し、図示されるようにマルチプレクサ回路３０とアレイ
回路２０との間にＮ個のドライブコネクション３２を生
成する。各ドライブ出力リードは、接続されるドライブ
入力リードに多重化された信号を提供することができ
る。
また、マルチプレクサ回路３０を含む。アレイ回路２０
からのＮ個のデータラインは、マルチプレクサ回路３０
が形成される表面１６のマルチプレクサ領域中に延在す
る。各データラインはマルチプレクサ回路３０からのド
ライブ出力リードに接続されるドライブ入力リードを有
し、図示されるようにマルチプレクサ回路３０とアレイ
回路２０との間にＮ個のドライブコネクション３２を生
成する。各ドライブ出力リードは、接続されるドライブ
入力リードに多重化された信号を提供することができ
る。
【００３３】マルチプレクサ回路３０はまた、Ｐ個（Ｐ
はＮ未満であるが、３２未満ではない）のアナログ入力
リード３４と、Ｑ個（ＱはＮ未満であるがＮ／Ｐ未満で
はない）のマルチプレクサ制御リード３６とを含む。ア
ナログ入力リード３４はアナログドライブ信号を受信す
る。マルチプレクサ制御リード３６はマルチプレクサ制
御信号を受信する。マルチプレクサ回路３０は、ドライ
ブコネクション３２に多重化信号を提供することにより
入力アナログドライブ信号とマルチプレクサ制御信号と
に応答する。
はＮ未満であるが、３２未満ではない）のアナログ入力
リード３４と、Ｑ個（ＱはＮ未満であるがＮ／Ｐ未満で
はない）のマルチプレクサ制御リード３６とを含む。ア
ナログ入力リード３４はアナログドライブ信号を受信す
る。マルチプレクサ制御リード３６はマルチプレクサ制
御信号を受信する。マルチプレクサ回路３０は、ドライ
ブコネクション３２に多重化信号を提供することにより
入力アナログドライブ信号とマルチプレクサ制御信号と
に応答する。
【００３４】ＩＣ構造１４はＲ個の単結晶基板４０〜４
２を含む。示されるように、基板４０〜４２の各々は、
少なくともＳ個（Ｓは３２未満ではない）のアナログ出
力リードを有するＤＡＣ回路を備える。ＤＡＣ回路は各
アナログ出力リード上でアナログドライブ信号を提供
し、このアナログドライブ信号は、ディジタル入力リー
ドから受信されたディジタルドライブ信号により示され
る値と共に変化する振幅を有する。故に基板４０〜４２
は共に、Ｔ個のアナログ出力リード４４を有し、ここで
Ｔ≧Ｒ×Ｓである。ＴはＰ未満ではなく、アナログ入力
リード３４の各々はアナログ出力リード４４の１つとペ
アにされてそれに接続されるため、基板４０〜４２は共
にマルチプレクサ回路３０に入力アナログドライブ信号
を提供する。
２を含む。示されるように、基板４０〜４２の各々は、
少なくともＳ個（Ｓは３２未満ではない）のアナログ出
力リードを有するＤＡＣ回路を備える。ＤＡＣ回路は各
アナログ出力リード上でアナログドライブ信号を提供
し、このアナログドライブ信号は、ディジタル入力リー
ドから受信されたディジタルドライブ信号により示され
る値と共に変化する振幅を有する。故に基板４０〜４２
は共に、Ｔ個のアナログ出力リード４４を有し、ここで
Ｔ≧Ｒ×Ｓである。ＴはＰ未満ではなく、アナログ入力
リード３４の各々はアナログ出力リード４４の１つとペ
アにされてそれに接続されるため、基板４０〜４２は共
にマルチプレクサ回路３０に入力アナログドライブ信号
を提供する。
【００３５】図２で示されるように、マルチプレクサ回
路３０はＮ個のトランジスタを含むことができ、そのう
ちトランジスタ６０、６２、６４、及び６６が示されて
いる。Ｎ＝Ｐ×Ｑであれば、Ｎ個のトランジスタはＰ個
のトランジスタからなるＱ個のグループに各々グルーピ
ングされることができ、図面ではトランジスタ６０〜６
２は第１のグループであり、トランジスタ６４〜６６は
Ｑ番目のグループであるように示される。各グループ内
の全トランジスタのゲートは、Ｑ個のマルチプレクサ制
御リード３６の１つに接続できる。
路３０はＮ個のトランジスタを含むことができ、そのう
ちトランジスタ６０、６２、６４、及び６６が示されて
いる。Ｎ＝Ｐ×Ｑであれば、Ｎ個のトランジスタはＰ個
のトランジスタからなるＱ個のグループに各々グルーピ
ングされることができ、図面ではトランジスタ６０〜６
２は第１のグループであり、トランジスタ６４〜６６は
Ｑ番目のグループであるように示される。各グループ内
の全トランジスタのゲートは、Ｑ個のマルチプレクサ制
御リード３６の１つに接続できる。
【００３６】各グループ内で、Ｐ個のアナログ入力リー
ド３４の各々は、１つのトランジスタのチャネルリード
に接続されることができ、図面ではトランジスタ６０及
び６４は第１アナログ入力リードに、そしてトランジス
タ６２及び６６はＰ番目のアナログ入力リードに接続さ
れるように示される。各トランジスタの他のチャネルリ
ードはＮ個のドライブ出力リードの１つに接続され、こ
の図ではトランジスタ６０は第１のドライブ出力リード
に、トランジスタ６２はＰ番目のドライブ出力リード
に、トランジスタ６４は（Ｎ−Ｐ＋１）番目のドライブ
出力リードに、そしてトランジスタ６６はＮ番目のドラ
イブ出力リードに接続される。
ド３４の各々は、１つのトランジスタのチャネルリード
に接続されることができ、図面ではトランジスタ６０及
び６４は第１アナログ入力リードに、そしてトランジス
タ６２及び６６はＰ番目のアナログ入力リードに接続さ
れるように示される。各トランジスタの他のチャネルリ
ードはＮ個のドライブ出力リードの１つに接続され、こ
の図ではトランジスタ６０は第１のドライブ出力リード
に、トランジスタ６２はＰ番目のドライブ出力リード
に、トランジスタ６４は（Ｎ−Ｐ＋１）番目のドライブ
出力リードに、そしてトランジスタ６６はＮ番目のドラ
イブ出力リードに接続される。
【００３７】このような接続の結果、各グループ内のＰ
個のトランジスタは同時に、アナログ入力リード３４か
ら１グループのＰ個のドライブ出力リードに信号を提供
する。Ｑ個のマルチプレクサ制御リード３６により制御
信号が連続して提供され、それによりグループは連続し
て起動される。
個のトランジスタは同時に、アナログ入力リード３４か
ら１グループのＰ個のドライブ出力リードに信号を提供
する。Ｑ個のマルチプレクサ制御リード３６により制御
信号が連続して提供され、それによりグループは連続し
て起動される。
【００３８】上述の概略的な特徴は、種々の製品におい
て多様な方法で実行できる。以下に述べる実行は、ＴＡ
Ｂ及びＣＯＧコネクションを含み、ＡＭＬＣＤに適切で
ある。概して以下に述べる実行は、Ｌｅｗｉｓ，Ａ．
Ｇ．及びＴｕｒｎｅｒ，Ｗ．の「ＡＭＣＬＤに対するド
ライバ回路（Driver Circuit For AMLCDs ）」（1994年
国際ディスプレイリサーチ会議及びアクティブマトリッ
クスＬＣＤ＆ディスプレイ材料に関する研究会の議事録
（Conference Record of the 1994 International Disp
lay Reseach Conference and international Workshops
on Active-Matrix LCD & Display Materials ）（カリ
フォルニア州モントレー、1994年10月10〜13日）の５６
〜６４ページに述べられている搭載技術を使用する。
て多様な方法で実行できる。以下に述べる実行は、ＴＡ
Ｂ及びＣＯＧコネクションを含み、ＡＭＬＣＤに適切で
ある。概して以下に述べる実行は、Ｌｅｗｉｓ，Ａ．
Ｇ．及びＴｕｒｎｅｒ，Ｗ．の「ＡＭＣＬＤに対するド
ライバ回路（Driver Circuit For AMLCDs ）」（1994年
国際ディスプレイリサーチ会議及びアクティブマトリッ
クスＬＣＤ＆ディスプレイ材料に関する研究会の議事録
（Conference Record of the 1994 International Disp
lay Reseach Conference and international Workshops
on Active-Matrix LCD & Display Materials ）（カリ
フォルニア州モントレー、1994年10月10〜13日）の５６
〜６４ページに述べられている搭載技術を使用する。
【００３９】図３〜図７は本発明のＴＡＢ実行の特徴を
示す。図３は単結晶ディジタル−アナログ変換器（ＤＡ
Ｃ）集積回路（ＩＣ）が搭載されるテープを集積回路構
造が含むＴＡＢ実行の概略的なコンポーネントを示す。
図４は図３の実行においてテープ上に搭載される単結晶
ＤＡＣ・ＩＣを示す。図５は図３の実行における基板上
のテープ及びリード間の接続の断面図を示す。図６は、
図３の実行における基板上の回路の一例を示す。図７は
図３の実行における基板上の回路の別の例を示す。
示す。図３は単結晶ディジタル−アナログ変換器（ＤＡ
Ｃ）集積回路（ＩＣ）が搭載されるテープを集積回路構
造が含むＴＡＢ実行の概略的なコンポーネントを示す。
図４は図３の実行においてテープ上に搭載される単結晶
ＤＡＣ・ＩＣを示す。図５は図３の実行における基板上
のテープ及びリード間の接続の断面図を示す。図６は、
図３の実行における基板上の回路の一例を示す。図７は
図３の実行における基板上の回路の別の例を示す。
【００４０】図３の製品８０は図１で示したようにその
表面上にアレイ回路８４とマルチプレクサ回路８６を有
する基板８２を含む。
表面上にアレイ回路８４とマルチプレクサ回路８６を有
する基板８２を含む。
【００４１】製品８０はまた、基板８２とプリント基板
８４とに取り付けられるＴＡＢテープ９０を含む。プリ
ント基板８４はその表面に信号入力回路９４を有し、Ｔ
ＡＢテープ９０上には単結晶ＤＡＣ・ＩＣ９６が取り付
けられる。ＩＣ９６は商業的に入手可能なＤＡＣ・ＩＣ
であることが可能であり、それには例えばカリフォルニ
ア州フレモントのサーラスロジック社（Cirrus Logic I
nc. ）の「ピーナッツＩＣ」があり、３つの６ビットデ
ィジタル入力チャネル及び１９２個のアナログ出力を有
する部品番号ＣＬ−ＦＰ６５１２や、３つの６ビットデ
ィジタル入力チャネル及び２０１個のアナログ出力を有
する部品番号ＣＬ−ＦＰ６５２２があげられる。ＩＣ９
６はその他に、カリフォルニア州サンタクララのビビッ
ド社（Vivid Inc.）から商業的に入手可能なＤＡＣ・Ｉ
Ｃや他のあらゆる適切なＤＡＣ・ＩＣであることが可能
である。
８４とに取り付けられるＴＡＢテープ９０を含む。プリ
ント基板８４はその表面に信号入力回路９４を有し、Ｔ
ＡＢテープ９０上には単結晶ＤＡＣ・ＩＣ９６が取り付
けられる。ＩＣ９６は商業的に入手可能なＤＡＣ・ＩＣ
であることが可能であり、それには例えばカリフォルニ
ア州フレモントのサーラスロジック社（Cirrus Logic I
nc. ）の「ピーナッツＩＣ」があり、３つの６ビットデ
ィジタル入力チャネル及び１９２個のアナログ出力を有
する部品番号ＣＬ−ＦＰ６５１２や、３つの６ビットデ
ィジタル入力チャネル及び２０１個のアナログ出力を有
する部品番号ＣＬ−ＦＰ６５２２があげられる。ＩＣ９
６はその他に、カリフォルニア州サンタクララのビビッ
ド社（Vivid Inc.）から商業的に入手可能なＤＡＣ・Ｉ
Ｃや他のあらゆる適切なＤＡＣ・ＩＣであることが可能
である。
【００４２】製品８０はまた、プリント基板９２とドラ
イバボード１０２とに取り付けられるコネクタ１００を
含む。コネクタ１００はフレックスコネクタ、リボンケ
ーブル、若しくは他のあらゆる適切なマルチコンダクタ
コネクタであることが可能である。
イバボード１０２とに取り付けられるコネクタ１００を
含む。コネクタ１００はフレックスコネクタ、リボンケ
ーブル、若しくは他のあらゆる適切なマルチコンダクタ
コネクタであることが可能である。
【００４３】ドライバボード１０２はその表面にドライ
バ回路１０４を有する。ドライバ回路１０４はホストマ
シンからディジタルディスプレイ制御信号を受信し、コ
ネクタ１００を介して信号入力回路９４にディジタルド
ライブ信号を提供することにより応答することができ
る。ドライバボード１０２は、ＩＣ９６に適した多数の
ビデオ出力ラインを有する従来のビデオドライバカード
であることが可能である；いくつかの実行では、ドライ
バ回路１０４はホストマシンからの信号をコネクタ１０
０に直接接続するラインを含む。
バ回路１０４を有する。ドライバ回路１０４はホストマ
シンからディジタルディスプレイ制御信号を受信し、コ
ネクタ１００を介して信号入力回路９４にディジタルド
ライブ信号を提供することにより応答することができ
る。ドライバボード１０２は、ＩＣ９６に適した多数の
ビデオ出力ラインを有する従来のビデオドライバカード
であることが可能である；いくつかの実行では、ドライ
バ回路１０４はホストマシンからの信号をコネクタ１０
０に直接接続するラインを含む。
【００４４】ＴＡＢテープ９０はマルチプレクサ回路８
６を信号入力回路９４に接続する。この信号入力回路９
４はＩＣ９６の製造仕様書に適切に基づく形でドライバ
回路を含むと共に、マルチプレクサ回路８６に対する制
御信号回路も含む従来の回路であることが可能である。
ある実行では、信号入力回路９４はコネクタ１００とテ
ープ９０との間に電気的接続を提供するラインを単純に
含むことができ、他の実行では、信号入力回路９４はシ
フトレジスタ又は他の適切な回路を含むことができる。
信号入力回路９４は、ＤＡＣ回路にディジタルドライブ
信号を提供するためにディジタルドライブ信号リード
（図示せず）を含むことができる。信号入力回路９４は
また、データドライバ回路に制御信号を提供するための
データ制御リード（図示せず）と、ＩＣ９６に制御信号
を提供するためのＤＡＣ制御リード（図示せず）と、基
板８２上の走査ドライバに走査制御信号を提供するため
の走査制御リード（図示せず）と、を有することができ
る。
６を信号入力回路９４に接続する。この信号入力回路９
４はＩＣ９６の製造仕様書に適切に基づく形でドライバ
回路を含むと共に、マルチプレクサ回路８６に対する制
御信号回路も含む従来の回路であることが可能である。
ある実行では、信号入力回路９４はコネクタ１００とテ
ープ９０との間に電気的接続を提供するラインを単純に
含むことができ、他の実行では、信号入力回路９４はシ
フトレジスタ又は他の適切な回路を含むことができる。
信号入力回路９４は、ＤＡＣ回路にディジタルドライブ
信号を提供するためにディジタルドライブ信号リード
（図示せず）を含むことができる。信号入力回路９４は
また、データドライバ回路に制御信号を提供するための
データ制御リード（図示せず）と、ＩＣ９６に制御信号
を提供するためのＤＡＣ制御リード（図示せず）と、基
板８２上の走査ドライバに走査制御信号を提供するため
の走査制御リード（図示せず）と、を有することができ
る。
【００４５】ＴＡＢテープ９０はＩＣ９６の製造者から
のサンプルテープを用いて実行されることができる。サ
ンプルテープは１テープ当りＩＣ１つを有するのが典型
的であり、多数のラインの中の１つをカットしてリード
を適切なピッチで得ることが可能である。サンプルテー
プは典型的に、ＩＣに対する入力ライン及び出力ライン
に加えていくつかのダミーラインを有するが、サンプル
テープがダミーラインを十分に有さない場合には、フレ
ックスコネクタ等の適切なコネクタを使用して付加的な
ラインを提供することができる。
のサンプルテープを用いて実行されることができる。サ
ンプルテープは１テープ当りＩＣ１つを有するのが典型
的であり、多数のラインの中の１つをカットしてリード
を適切なピッチで得ることが可能である。サンプルテー
プは典型的に、ＩＣに対する入力ライン及び出力ライン
に加えていくつかのダミーラインを有するが、サンプル
テープがダミーラインを十分に有さない場合には、フレ
ックスコネクタ等の適切なコネクタを使用して付加的な
ラインを提供することができる。
【００４６】図４はＴＡＢテープ９０におけるラインを
示し、これは十分なダミーラインを有するか、若しくは
必要なダミーラインを有するように誂えて設計されたサ
ンプルであるとする。図４で示されるように、ＴＡＢテ
ープ９０はディジタルドライブ信号リードに接続するた
めの入力ライン１２０と、基板８２上のアナログ入力リ
ードに接続するための出力ライン１２２とを含むことが
できる。入力ライン１２０は、信号入力回路９４からＩ
Ｃ９６にディジタルドライブ信号を伝送することができ
る。ＴＡＢテープ９０上のライン１２４に提供されるデ
ィジタルドライブ信号とＤＡＣ制御信号とに応答して、
ＩＣ９６はアナログドライブ信号を出力ライン１２２に
提供する。出力ライン１２２は次に、アナログドライブ
信号を基板８２に伝送する。
示し、これは十分なダミーラインを有するか、若しくは
必要なダミーラインを有するように誂えて設計されたサ
ンプルであるとする。図４で示されるように、ＴＡＢテ
ープ９０はディジタルドライブ信号リードに接続するた
めの入力ライン１２０と、基板８２上のアナログ入力リ
ードに接続するための出力ライン１２２とを含むことが
できる。入力ライン１２０は、信号入力回路９４からＩ
Ｃ９６にディジタルドライブ信号を伝送することができ
る。ＴＡＢテープ９０上のライン１２４に提供されるデ
ィジタルドライブ信号とＤＡＣ制御信号とに応答して、
ＩＣ９６はアナログドライブ信号を出力ライン１２２に
提供する。出力ライン１２２は次に、アナログドライブ
信号を基板８２に伝送する。
【００４７】図４はまた、信号入力回路９４のデータ制
御リードを基板８２上のデータ制御リードに接続するた
めのダミーライン１２６をＴＡＢ９０が如何に含むかを
示す。図４は同様に、信号入力回路９４の走査制御信号
リードを基板８２上の走査制御リードに接続するための
ダミーライン１２８をＴＡＢテープ９０が如何に含むこ
とができるかを示す。
御リードを基板８２上のデータ制御リードに接続するた
めのダミーライン１２６をＴＡＢ９０が如何に含むかを
示す。図４は同様に、信号入力回路９４の走査制御信号
リードを基板８２上の走査制御リードに接続するための
ダミーライン１２８をＴＡＢテープ９０が如何に含むこ
とができるかを示す。
【００４８】ＴＡＢテープ９０上にダミーラインを設け
るのではなく、フレックスコネクタ等の別個のコネクタ
が、ドライバ回路１２４から基板８２上のリードに直接
マルチプレクサ及び走査制御信号を伝送することができ
る。
るのではなく、フレックスコネクタ等の別個のコネクタ
が、ドライバ回路１２４から基板８２上のリードに直接
マルチプレクサ及び走査制御信号を伝送することができ
る。
【００４９】図５は基板８２及びプリント基板９２にＴ
ＡＢテープ９０を如何に取り付けることができるかを示
す。プリント基板９２への取付けははんだ付け接続によ
り行われるが、この図でははんだ層１４０がＴＡＢテー
プ９０上のラインをプリント基板９２上のリードに接続
するように概略的に示されている。基板８２への取付け
は接着剤により行われることができ、この図では、ＴＡ
Ｂテープ９０上のラインを基板８２上のリードに接続す
る接着層１４２が示される。ラインとリードとの間の横
方向の導電を防止するために、接着層１４２は５〜１０
μｍの直径の導電性球を含む混合型の熱セット／熱可塑
性接着剤のような異方性の導電性接着剤であることがで
きる。位置合わせターゲット等の従来の技術を使用し
て、基板８２上のパッドとＴＡＢテープ９０上のライン
との間の位置合わせを行うことができる。
ＡＢテープ９０を如何に取り付けることができるかを示
す。プリント基板９２への取付けははんだ付け接続によ
り行われるが、この図でははんだ層１４０がＴＡＢテー
プ９０上のラインをプリント基板９２上のリードに接続
するように概略的に示されている。基板８２への取付け
は接着剤により行われることができ、この図では、ＴＡ
Ｂテープ９０上のラインを基板８２上のリードに接続す
る接着層１４２が示される。ラインとリードとの間の横
方向の導電を防止するために、接着層１４２は５〜１０
μｍの直径の導電性球を含む混合型の熱セット／熱可塑
性接着剤のような異方性の導電性接着剤であることがで
きる。位置合わせターゲット等の従来の技術を使用し
て、基板８２上のパッドとＴＡＢテープ９０上のライン
との間の位置合わせを行うことができる。
【００５０】図６は図３〜図５で示されたＴＡＢテープ
９０と共に使用されることのできる基板８２上の回路の
一例を示す。回路はアレイ回路１６０と、マルチプレク
サ回路１６２と、走査ドライバ回路１６４を含む。
９０と共に使用されることのできる基板８２上の回路の
一例を示す。回路はアレイ回路１６０と、マルチプレク
サ回路１６２と、走査ドライバ回路１６４を含む。
【００５１】アレイ回路１６０はＭ個の走査線とＮ個の
データラインとを有する従来の回路であることができ、
ｍ番目の走査線とｎ番目のデータラインの交差領域１７
０付近の回路がより詳細に示されている。走査線とデー
タラインは垂直であるので、アレイ回路１６０は２次元
アレイを規定する。示されるように、（ｍ×ｎ）番目の
セル回路１７２はｍ番目の走査線とｎ番目のデータライ
ンから信号を受信するように接続される。
データラインとを有する従来の回路であることができ、
ｍ番目の走査線とｎ番目のデータラインの交差領域１７
０付近の回路がより詳細に示されている。走査線とデー
タラインは垂直であるので、アレイ回路１６０は２次元
アレイを規定する。示されるように、（ｍ×ｎ）番目の
セル回路１７２はｍ番目の走査線とｎ番目のデータライ
ンから信号を受信するように接続される。
【００５２】アレイ回路１６０からのＮ個のデータライ
ンは、マルチプレクサ回路１６２が形成されるマルチプ
レクサ領域の中に延伸する。各データラインはマルチプ
レクサ回路１６２からのデータ出力リードに接続される
データ入力リードを有する。図６はＮ個のデータコネク
ション１８０を示し、各コネクションはデータ入力リー
ドと、接続されるデータ出力リードとを含むことができ
る。各データ出力リードは、接続されたデータ入力リー
ドに多重化されたデータドライブ信号を提供することが
できる。
ンは、マルチプレクサ回路１６２が形成されるマルチプ
レクサ領域の中に延伸する。各データラインはマルチプ
レクサ回路１６２からのデータ出力リードに接続される
データ入力リードを有する。図６はＮ個のデータコネク
ション１８０を示し、各コネクションはデータ入力リー
ドと、接続されるデータ出力リードとを含むことができ
る。各データ出力リードは、接続されたデータ入力リー
ドに多重化されたデータドライブ信号を提供することが
できる。
【００５３】マルチプレクサ回路１６２はまた、Ｐ個
（Ｐは１より大きくＮ未満である）のアナログ入力リー
ド１８２と、Ｑ個（ＱはＮ未満であるがＮ／Ｐ未満では
ない）の制御リード１８４とを含む。リード１８２及び
１８４の各々は、ＴＡＢテープ９０への接続のために基
板８２のエッジにある。制御リード１８４は基板８２外
の回路から制御信号を受信する。外部回路はプリント基
板９２上に従来のシフトレジスタとバッファ（図示せ
ず）とを含むことができ、それらはドライバ回路１０４
から信号を受信し、それに応答してＱ個の制御信号を並
列に提供する。従って、図４中のラインはＱ個の制御信
号を並列して伝送するためのＱ個のラインを含むことが
できる。
（Ｐは１より大きくＮ未満である）のアナログ入力リー
ド１８２と、Ｑ個（ＱはＮ未満であるがＮ／Ｐ未満では
ない）の制御リード１８４とを含む。リード１８２及び
１８４の各々は、ＴＡＢテープ９０への接続のために基
板８２のエッジにある。制御リード１８４は基板８２外
の回路から制御信号を受信する。外部回路はプリント基
板９２上に従来のシフトレジスタとバッファ（図示せ
ず）とを含むことができ、それらはドライバ回路１０４
から信号を受信し、それに応答してＱ個の制御信号を並
列に提供する。従って、図４中のラインはＱ個の制御信
号を並列して伝送するためのＱ個のラインを含むことが
できる。
【００５４】アナログ入力リード１８２は入力アナログ
ドライブ信号を受信する。Ｑ個の制御リード１８４はマ
ルチプレクサ制御信号を受信する。マルチプレクサ回路
１６２は、多重化されたデータドライブ信号をデータコ
ネクション１８０に提供することにより入力アナログド
ライブ信号及びマルチプレクサ制御信号に応答する。
ドライブ信号を受信する。Ｑ個の制御リード１８４はマ
ルチプレクサ制御信号を受信する。マルチプレクサ回路
１６２は、多重化されたデータドライブ信号をデータコ
ネクション１８０に提供することにより入力アナログド
ライブ信号及びマルチプレクサ制御信号に応答する。
【００５５】マルチプレクサ回路１６２は図２で示され
るように実行されるか、又は他の適切な回路と共に実行
されることができる。図２の実行は以下の点で特に優れ
ている：各データラインが唯一つのドライブＴＦＴを有
するので非常に高いパッキング濃度が可能となる；図２
の実行がＮＭＯＳデバイスだけを用いて行われ、ＣＭＯ
Ｓデバイスを製造するのに必要なさらなる注入及びマス
キングオペレーションが回避できるので、実行及び製造
が単純である。
るように実行されるか、又は他の適切な回路と共に実行
されることができる。図２の実行は以下の点で特に優れ
ている：各データラインが唯一つのドライブＴＦＴを有
するので非常に高いパッキング濃度が可能となる；図２
の実行がＮＭＯＳデバイスだけを用いて行われ、ＣＭＯ
Ｓデバイスを製造するのに必要なさらなる注入及びマス
キングオペレーションが回避できるので、実行及び製造
が単純である。
【００５６】アレイ回路１６０からのＭ個の走査線は、
走査ドライバ回路１６４が形成される走査ドライバ領域
中に延伸する。各走査線は走査ドライバ回路１６４から
の走査出力リードに接続される走査入力リードを有す
る。走査ドライバ回路１６４は走査制御リード１９０を
介して、ＴＡＢテープ９０への接続のために基板８２の
エッジにおいて受信された走査制御信号に応答して走査
信号を提供する。走査ドライブ回路１６４は従来のもの
でよい。
走査ドライバ回路１６４が形成される走査ドライバ領域
中に延伸する。各走査線は走査ドライバ回路１６４から
の走査出力リードに接続される走査入力リードを有す
る。走査ドライバ回路１６４は走査制御リード１９０を
介して、ＴＡＢテープ９０への接続のために基板８２の
エッジにおいて受信された走査制御信号に応答して走査
信号を提供する。走査ドライブ回路１６４は従来のもの
でよい。
【００５７】図７は基板８２上に集積化されることので
きる回路の別の例を示す。集積化の技術によりその実行
が可能であれば、図７の回路は、ＴＡＢテープ９０上に
必要なデータ制御ライン１２６の数を減らすことができ
るので有利である。
きる回路の別の例を示す。集積化の技術によりその実行
が可能であれば、図７の回路は、ＴＡＢテープ９０上に
必要なデータ制御ライン１２６の数を減らすことができ
るので有利である。
【００５８】図７のデータ制御リード２１０は、制御シ
フトレジスタ回路２１２に必要なラインのみを含み、こ
の制御シフトレジスタ回路２１２は基板８２上の他の回
路を実行するために使用されるポリシリコンＴＦＴ技術
等の集積化技術に適切な形で実行される従来の回路であ
ってよい。例えば、データ制御リード２１０はＶDD、Ｖ
SS、クロック、リセット、及びイネーブルラインを含む
ことができ、それら全ては、ＴＡＢテープ９０上のデー
タ制御ラインとプリント基板９２上の適切なラインとを
介してドライバ回路１０４からのフレックスコネクタ１
００に設けられることができる。シフトレジスタ回路２
１２は、マルチプレクサ制御ラインを駆動することので
きる出力信号を提供しなければならない。この目的のた
めに、シフトレジスタ回路２１２は、適切なバッファ
か、又は大きなＴＦＴを含むステージを有するシフトレ
ジスタかを含むことができる。
フトレジスタ回路２１２に必要なラインのみを含み、こ
の制御シフトレジスタ回路２１２は基板８２上の他の回
路を実行するために使用されるポリシリコンＴＦＴ技術
等の集積化技術に適切な形で実行される従来の回路であ
ってよい。例えば、データ制御リード２１０はＶDD、Ｖ
SS、クロック、リセット、及びイネーブルラインを含む
ことができ、それら全ては、ＴＡＢテープ９０上のデー
タ制御ラインとプリント基板９２上の適切なラインとを
介してドライバ回路１０４からのフレックスコネクタ１
００に設けられることができる。シフトレジスタ回路２
１２は、マルチプレクサ制御ラインを駆動することので
きる出力信号を提供しなければならない。この目的のた
めに、シフトレジスタ回路２１２は、適切なバッファ
か、又は大きなＴＦＴを含むステージを有するシフトレ
ジスタかを含むことができる。
【００５９】データ制御信号に応答して、シフトレジス
タ回路２１２はＱ個のマルチプレクサ制御信号を提供す
る。図６と同じく、マルチプレクサ回路２１４はＱ個の
マルチプレクサ制御リード２１６を有し、Ｐ個のアナロ
グ入力リード２１８からアナログドライブ信号を受信す
る。故に基板８２上の回路の残りの部分は、図６で示さ
れるものと同じであることが可能である。
タ回路２１２はＱ個のマルチプレクサ制御信号を提供す
る。図６と同じく、マルチプレクサ回路２１４はＱ個の
マルチプレクサ制御リード２１６を有し、Ｐ個のアナロ
グ入力リード２１８からアナログドライブ信号を受信す
る。故に基板８２上の回路の残りの部分は、図６で示さ
れるものと同じであることが可能である。
【００６０】図８及び図９は本発明のＣＯＧ実行の特徴
を示す。図８は、アレイ回路及びマルチプレクサ回路を
含む基板上に単結晶ＤＡＣ・ＩＣが直接取り付けられる
ＣＯＧ実行の概略的なコンポーネントを示す。図９は図
８の実行におけるＤＡＣ・ＩＣと基板との間のコネクシ
ョンの断面図を示す。
を示す。図８は、アレイ回路及びマルチプレクサ回路を
含む基板上に単結晶ＤＡＣ・ＩＣが直接取り付けられる
ＣＯＧ実行の概略的なコンポーネントを示す。図９は図
８の実行におけるＤＡＣ・ＩＣと基板との間のコネクシ
ョンの断面図を示す。
【００６１】図８の製品２５０は基板２５２を含み、こ
の基板２５２には従来の接着技術を用いてフレックスコ
ネクタ、リボンケーブル、又は他の適切なコネクタ等の
コネクタ２５４が接続される。コネクタ２５４は、図３
のドライバ回路１０４により提供されるものと同様の信
号を提供する。
の基板２５２には従来の接着技術を用いてフレックスコ
ネクタ、リボンケーブル、又は他の適切なコネクタ等の
コネクタ２５４が接続される。コネクタ２５４は、図３
のドライバ回路１０４により提供されるものと同様の信
号を提供する。
【００６２】図３及び図４で示されたように実行できる
単結晶ＤＡＣ・ＩＣ２６０は以下に説明するようにＣＯ
Ｇ技術を用いて基板２５２上に取り付けられる。ＩＣ２
６０はＤＡＣ制御リード２６２を介してＤＡＣ制御信号
を、そしてディジタル入力リード２６４を介してディジ
タルドライブ信号を受信する。それに応答して、ＩＣ２
６０はアナログ入力リード２６６を介してＰ個のアナロ
グドライブ信号を提供する。
単結晶ＤＡＣ・ＩＣ２６０は以下に説明するようにＣＯ
Ｇ技術を用いて基板２５２上に取り付けられる。ＩＣ２
６０はＤＡＣ制御リード２６２を介してＤＡＣ制御信号
を、そしてディジタル入力リード２６４を介してディジ
タルドライブ信号を受信する。それに応答して、ＩＣ２
６０はアナログ入力リード２６６を介してＰ個のアナロ
グドライブ信号を提供する。
【００６３】図８のように実行されることのできるシフ
トレジスタ回路２７０は、データ制御リード２７２を介
してデータ制御信号を受信する。それに応答して、シフ
トレジスタ回路２７０は、マルチプレクサ制御リード２
７４を介してＱ個のマルチプレクサ制御信号を提供す
る。
トレジスタ回路２７０は、データ制御リード２７２を介
してデータ制御信号を受信する。それに応答して、シフ
トレジスタ回路２７０は、マルチプレクサ制御リード２
７４を介してＱ個のマルチプレクサ制御信号を提供す
る。
【００６４】図２のように実行できるマルチプレクサ回
路２８０は、リード２６６からアナログドライブ信号を
受信し、リード２７４からＱ個のマルチプレクサ制御信
号を受信する。それに応答してマルチプレクサ回路２８
０は、Ｎ個のデータドライブ信号をリード２８２を介し
て提供する。
路２８０は、リード２６６からアナログドライブ信号を
受信し、リード２７４からＱ個のマルチプレクサ制御信
号を受信する。それに応答してマルチプレクサ回路２８
０は、Ｎ個のデータドライブ信号をリード２８２を介し
て提供する。
【００６５】従来の回路であることの可能な走査ドライ
ブ回路２８４は、走査制御リード２８６から走査制御信
号を受信する。走査ドライバ回路２８４は、リード２８
８を介してＭ個の走査ドライブ信号を提供することによ
り応答する。
ブ回路２８４は、走査制御リード２８６から走査制御信
号を受信する。走査ドライバ回路２８４は、リード２８
８を介してＭ個の走査ドライブ信号を提供することによ
り応答する。
【００６６】図６のように実行できるアレイ回路２９０
は、リード２８８からＭ個の走査ドライブ信号を受信
し、リード２８２からＮ個のデータドライブ信号を受信
する。それに応答し、アレイ回路２９０は画像を表現す
る。
は、リード２８８からＭ個の走査ドライブ信号を受信
し、リード２８２からＮ個のデータドライブ信号を受信
する。それに応答し、アレイ回路２９０は画像を表現す
る。
【００６７】図９は、ＩＣ２６０が基板２５２に如何に
取り付けられることができるかを示す。基板２５２に対
するフリップチップオンガラス（flip chip on glass）
取付は接着剤により行うことができ、この図では概略的
に接着層３００がＩＣ２６０上のパッド３０２を基板２
５２上のパッド３０４に接続するように示されている。
パッド３０２は高いゴールドバンプであり、パッド３０
４は低いゴールドバンプであり、接着層３００は紫外線
硬化エポキシを含むことができる。又は、パッド３０２
が低いゴールドバンプであり、パッド３０４がＩＴＯで
あり、接着層３００は、図５に関して上述したように横
方向の導電を防止する異方性導電性接着剤であってもよ
い。ワイヤボンディングＣＯＧ技術を使用することもで
きる。
取り付けられることができるかを示す。基板２５２に対
するフリップチップオンガラス（flip chip on glass）
取付は接着剤により行うことができ、この図では概略的
に接着層３００がＩＣ２６０上のパッド３０２を基板２
５２上のパッド３０４に接続するように示されている。
パッド３０２は高いゴールドバンプであり、パッド３０
４は低いゴールドバンプであり、接着層３００は紫外線
硬化エポキシを含むことができる。又は、パッド３０２
が低いゴールドバンプであり、パッド３０４がＩＴＯで
あり、接着層３００は、図５に関して上述したように横
方向の導電を防止する異方性導電性接着剤であってもよ
い。ワイヤボンディングＣＯＧ技術を使用することもで
きる。
【００６８】上述の技術のシミュレーションは首尾よく
行われた。シミュレーションは図３〜図６で示される実
行に類似したが、ＴＡＢテープ９０を基板５２の代わり
に付加的なプリント基板に取り付け、接着されたリボン
ケーブルを介して付加的なプリント基板を基板５２に接
続して電気的等価回路を得たことが、図３〜図６で示さ
れる実行とは違っていた。基板５２上の回路は５１２×
５１２ピクセルアレイを含み、付加的なフレックスコネ
クタを介して提供された８個の走査制御信号と６４個の
アナログ入力信号とを必要とした。
行われた。シミュレーションは図３〜図６で示される実
行に類似したが、ＴＡＢテープ９０を基板５２の代わり
に付加的なプリント基板に取り付け、接着されたリボン
ケーブルを介して付加的なプリント基板を基板５２に接
続して電気的等価回路を得たことが、図３〜図６で示さ
れる実行とは違っていた。基板５２上の回路は５１２×
５１２ピクセルアレイを含み、付加的なフレックスコネ
クタを介して提供された８個の走査制御信号と６４個の
アナログ入力信号とを必要とした。
【００６９】さらに、図１０〜図１４で示されるように
他の入手可能なアーキテクチャと上述の技術とを比較し
た。各図は、図３〜図６のアーキテクチャ（"Prop arc
h" ）を、例えばワイドマルチプレクサ（"Wide MU
X"）、ランプＤＡＣアーキテクチャ（"Ramp DAC"）、及
びスイッチキャパシタＤＡＣアーキテクチャ（"SC DA
C"）等のいくつかのものと比較したものである。さらに
図１４は、Prop arch で使用される５Ｖスイングドライ
バチップと１０Ｖスイングドライバチップ（" Prop arc
h (HV)" ）を比較したものである。
他の入手可能なアーキテクチャと上述の技術とを比較し
た。各図は、図３〜図６のアーキテクチャ（"Prop arc
h" ）を、例えばワイドマルチプレクサ（"Wide MU
X"）、ランプＤＡＣアーキテクチャ（"Ramp DAC"）、及
びスイッチキャパシタＤＡＣアーキテクチャ（"SC DA
C"）等のいくつかのものと比較したものである。さらに
図１４は、Prop arch で使用される５Ｖスイングドライ
バチップと１０Ｖスイングドライバチップ（" Prop arc
h (HV)" ）を比較したものである。
【００７０】図１０は６ビットプレシジョンドライバと
８ビットプレシジョンドライバの各データラインに関し
てデータドライバデバイスカウントを比較する。ランプ
ＤＡＣ及びＳＣ・ＤＡＣアーキテクチャは高いＴＦＴカ
ウントを有する。しかしながらデバイス毎に占拠される
領域が異なることを考慮しない限り、この比較は紛らわ
しい：アナログアンプ中のＴＦＴはディジタル回路内の
ＴＦＴと比較して典型的に大きく、キャパシタはより大
きい。
８ビットプレシジョンドライバの各データラインに関し
てデータドライバデバイスカウントを比較する。ランプ
ＤＡＣ及びＳＣ・ＤＡＣアーキテクチャは高いＴＦＴカ
ウントを有する。しかしながらデバイス毎に占拠される
領域が異なることを考慮しない限り、この比較は紛らわ
しい：アナログアンプ中のＴＦＴはディジタル回路内の
ＴＦＴと比較して典型的に大きく、キャパシタはより大
きい。
【００７１】図１１は、異なるアーキテクチャに必要な
総ゲート酸化膜領域を比較する。図１１では、ランプＤ
ＡＣアーキテクチャのより大きいディジタル内容量はＳ
Ｃ・ＤＡＣ以上に有利である。しかしながらＭＵＸアー
キテクチャはより魅力的である。
総ゲート酸化膜領域を比較する。図１１では、ランプＤ
ＡＣアーキテクチャのより大きいディジタル内容量はＳ
Ｃ・ＤＡＣ以上に有利である。しかしながらＭＵＸアー
キテクチャはより魅力的である。
【００７２】図１２は、トライアルレイアウトに基づい
て回路の全幅を考慮し、ピクセルピッチを５０μｍと仮
定して比較を行った。最小の幅は、Prop arch のナロー
ＭＵＸにより達成されるが、それはなぜなら、パスゲー
トがワイドＭＵＸに必要なパスゲートよりも小さく、デ
ータ走査シフトレジスタがないからである。
て回路の全幅を考慮し、ピクセルピッチを５０μｍと仮
定して比較を行った。最小の幅は、Prop arch のナロー
ＭＵＸにより達成されるが、それはなぜなら、パスゲー
トがワイドＭＵＸに必要なパスゲートよりも小さく、デ
ータ走査シフトレジスタがないからである。
【００７３】図１３はアーキテクチャの別の態様、即ち
入力バス幅を比較する。この態様はディスプレイピクセ
ルカウントが増加するにつれてますます重要となる。６
４０×４８０、１２８０×１０２４、及び２５６０×２
４０８ピクセルを有するモノクロームディスプレイに対
しての評価が示される。２５６０×２４０８ピクセルサ
イズはまた、１２８０×１０２４カラーピクセルと共
に、フルカラーカッドグリーンディスプレイとして実行
されることもできる。
入力バス幅を比較する。この態様はディスプレイピクセ
ルカウントが増加するにつれてますます重要となる。６
４０×４８０、１２８０×１０２４、及び２５６０×２
４０８ピクセルを有するモノクロームディスプレイに対
しての評価が示される。２５６０×２４０８ピクセルサ
イズはまた、１２８０×１０２４カラーピクセルと共
に、フルカラーカッドグリーンディスプレイとして実行
されることもできる。
【００７４】図１３で示されるように、ワイドＭＵＸア
ーキテクチャはほとんどのラインはアナログであるが最
少の入力ラインを有し、その各々はそれを駆動するＤＡ
Ｃ回路を必要とする。ディスプレイのピクセルカウント
が増加するにつれて、集積化ＴＦＴパスゲート手段のよ
り多いアナログラインの速度制限が必要となり、ワイド
ＭＵＸのバス幅の利点が低減される。Prop arch のナロ
ーＭＵＸは、低いピクセルカウントでランプＤＡＣとＳ
Ｃ・ＤＡＣに匹敵する数のラインを必要とするが、より
大きいピクセルカウントに対してはさらに良好な結果が
得られる。５Ｖディジタル入力ラインの数は幾分増加す
るが、単結晶ＤＡＣ・ＩＣを用いた場合には高いディジ
タル速度を利用できるため、かなり少なく維持すること
ができる。ランプＤＡＣとＳＣ・ＤＡＣの両方は、ポリ
シリコン入力レジスタのより低いクロックレートによ
り、広い高電圧ディジタル入力バスを必要とする。
ーキテクチャはほとんどのラインはアナログであるが最
少の入力ラインを有し、その各々はそれを駆動するＤＡ
Ｃ回路を必要とする。ディスプレイのピクセルカウント
が増加するにつれて、集積化ＴＦＴパスゲート手段のよ
り多いアナログラインの速度制限が必要となり、ワイド
ＭＵＸのバス幅の利点が低減される。Prop arch のナロ
ーＭＵＸは、低いピクセルカウントでランプＤＡＣとＳ
Ｃ・ＤＡＣに匹敵する数のラインを必要とするが、より
大きいピクセルカウントに対してはさらに良好な結果が
得られる。５Ｖディジタル入力ラインの数は幾分増加す
るが、単結晶ＤＡＣ・ＩＣを用いた場合には高いディジ
タル速度を利用できるため、かなり少なく維持すること
ができる。ランプＤＡＣとＳＣ・ＤＡＣの両方は、ポリ
シリコン入力レジスタのより低いクロックレートによ
り、広い高電圧ディジタル入力バスを必要とする。
【００７５】最後に、図１４はオフガラスチップカウン
トを比較する。低いピクセルカウントでは、アーキテク
チャの比較結果は略同じである。ピクセルカウントが増
加するにつれて、Prop arch のナローＭＵＸは最良の選
択として浮かび上がる。"Prop arch" とラベリングされ
るバージョンは５Ｖの出力電圧スイングを有するＤＡＣ
・ＩＣとし、一方"Prop Arch(HV)" は１０Ｖ出力電圧ス
イングを有するＤＡＣ・ＩＣとする。どちらのタイプの
ＤＡＣ・ＩＣも適切なパッケージで商業的に入手可能で
ある。
トを比較する。低いピクセルカウントでは、アーキテク
チャの比較結果は略同じである。ピクセルカウントが増
加するにつれて、Prop arch のナローＭＵＸは最良の選
択として浮かび上がる。"Prop arch" とラベリングされ
るバージョンは５Ｖの出力電圧スイングを有するＤＡＣ
・ＩＣとし、一方"Prop Arch(HV)" は１０Ｖ出力電圧ス
イングを有するＤＡＣ・ＩＣとする。どちらのタイプの
ＤＡＣ・ＩＣも適切なパッケージで商業的に入手可能で
ある。
【００７６】上述の実行は、絶縁基板上にフィルム回路
を提供する。本発明は他のタイプの基板上で他のタイプ
の回路を用いて使用されることができる。
を提供する。本発明は他のタイプの基板上で他のタイプ
の回路を用いて使用されることができる。
【００７７】上述の実行はポリシリコンＴＦＴを有する
アレイ回路とマルチプレクサ回路を含むが、アレイ回路
及びマルチプレクサ回路は他の材料から形成されるチャ
ネルを有する他のタイプのスイッチングエレメントを含
むこともできる。
アレイ回路とマルチプレクサ回路を含むが、アレイ回路
及びマルチプレクサ回路は他の材料から形成されるチャ
ネルを有する他のタイプのスイッチングエレメントを含
むこともできる。
【００７８】上述の実行はガラス基板を含むが、例えば
クオーツ等の他の基板を使用することもできる。
クオーツ等の他の基板を使用することもできる。
【００７９】上述の実行は商業的に入手可能なＤＡＣ・
ＩＣを使用するが、本発明はカスタムＤＡＣ・ＩＣを用
いても実行できる。例えば、各ＤＡＣ・ＩＣは各アナロ
グ出力のために、その出力に対するＤ／Ａ変換を実行す
るＤＡＣ回路を含むことができ、又は、各ＤＡＣ・ＩＣ
はマルチプレクサ及びデマルチプレクサと共に唯一つの
ＤＡＣ回路を含んで、ＤＡＣ回路が全てのアナログ出力
のためのＤ／Ａ変換を実行することもできる。
ＩＣを使用するが、本発明はカスタムＤＡＣ・ＩＣを用
いても実行できる。例えば、各ＤＡＣ・ＩＣは各アナロ
グ出力のために、その出力に対するＤ／Ａ変換を実行す
るＤＡＣ回路を含むことができ、又は、各ＤＡＣ・ＩＣ
はマルチプレクサ及びデマルチプレクサと共に唯一つの
ＤＡＣ回路を含んで、ＤＡＣ回路が全てのアナログ出力
のためのＤ／Ａ変換を実行することもできる。
【００８０】上述の実行は単一ＤＡＣ・ＩＣを使用する
が、本発明は２つ以上のＤＡＣ・ＩＣを用いて実行する
こともでき、それは例えばより大きいアレイに対して必
要であり得る。
が、本発明は２つ以上のＤＡＣ・ＩＣを用いて実行する
こともでき、それは例えばより大きいアレイに対して必
要であり得る。
【００８１】上述の実行は、集積化回路構造を基板に取
り付けるためにＴＡＢ及びＣＯＧ技術を使用する。本発
明は他の取付け技術を使用しても実行可能である。
り付けるためにＴＡＢ及びＣＯＧ技術を使用する。本発
明は他の取付け技術を使用しても実行可能である。
【００８２】上述の実行は図２で示されるように単純な
マルチプレクサ回路を使用する。本発明は他のあらゆる
適切なマルチプレクサ回路を使用して実行することもで
きる。
マルチプレクサ回路を使用する。本発明は他のあらゆる
適切なマルチプレクサ回路を使用して実行することもで
きる。
【００８３】上述の実行は或る特徴を有するアレイを使
用するが、本発明は他のあらゆる適切なアレイ回路を用
いて実行できる。例えば、上述のシミュレーションは５
１２×５１２ピクセルアレイを使用したが、他のアレイ
サイズを使用してもよい。
用するが、本発明は他のあらゆる適切なアレイ回路を用
いて実行できる。例えば、上述のシミュレーションは５
１２×５１２ピクセルアレイを使用したが、他のアレイ
サイズを使用してもよい。
【００８４】１６０個のアナログドライブ信号と８個の
走査制御信号を有する１２８０×１０２４モノクローム
ディプレイを、図３〜図６に関して上述した技術を用い
て設計し、現在は製造中である。このピクセルカウント
では、単一ＤＡＣ・ＩＣは７２Ｈｚフレームレートを達
成するのに適切であり、図３で示されるような構造であ
ることが可能である。
走査制御信号を有する１２８０×１０２４モノクローム
ディプレイを、図３〜図６に関して上述した技術を用い
て設計し、現在は製造中である。このピクセルカウント
では、単一ＤＡＣ・ＩＣは７２Ｈｚフレームレートを達
成するのに適切であり、図３で示されるような構造であ
ることが可能である。
【００８５】２５６０×２０４８ディスプレイも設計し
た。このピクセルカウントでは、限定された入力帯幅に
より、許容可能なフレームレートを達成するために２つ
又は４つのＤＡＣ・ＩＣが必要である。しかしながらデ
ィスプレイのより大きなサイズのために、基板は、従来
のボンディング技術及びパッドピッチを用いて必要とさ
れる付加的なＴＡＢコネクションを受け入れるのに十分
な領域を有する。
た。このピクセルカウントでは、限定された入力帯幅に
より、許容可能なフレームレートを達成するために２つ
又は４つのＤＡＣ・ＩＣが必要である。しかしながらデ
ィスプレイのより大きなサイズのために、基板は、従来
のボンディング技術及びパッドピッチを用いて必要とさ
れる付加的なＴＡＢコネクションを受け入れるのに十分
な領域を有する。
【００８６】本発明は、非常に多様なディスプレイ及び
光バルブを含む多くの方法に適用できる。
光バルブを含む多くの方法に適用できる。
【図１】ディジタル−アナログ変換を実行する集積回路
構造を取り付けられた基板上にアレイ回路及びマルチプ
レクサ回路を含む製品の概略図である。
構造を取り付けられた基板上にアレイ回路及びマルチプ
レクサ回路を含む製品の概略図である。
【図２】請求項１の製品に使用できるマルチプレクサ回
路のコンポーネントを示す概略回路図である。
路のコンポーネントを示す概略回路図である。
【図３】アレイ回路及びマルチプレクサ回路を有する基
板へのＴＡＢ接続を有するテープ上の集積回路を含む製
品のコンポーネントの概略図である。
板へのＴＡＢ接続を有するテープ上の集積回路を含む製
品のコンポーネントの概略図である。
【図４】図３のＴＡＢテープ上のコンポーネントの概略
図である。
図である。
【図５】図３のＴＡＢテープと基板との間の取付けを示
す概略断面図である。
す概略断面図である。
【図６】図３の基板上の回路の一例を示す概略回路図で
ある。
ある。
【図７】図３の基板上の回路の別の例を示す概略回路図
である。
である。
【図８】アレイ回路及びマルチプレクサ回路を有する基
板上に取り付けられる集積回路を含む製品のコンポーネ
ントを示す概略図である。
板上に取り付けられる集積回路を含む製品のコンポーネ
ントを示す概略図である。
【図９】図８の単結晶ＤＡＣ・ＩＣと基板との間の取付
けを示す概略断面図である。
けを示す概略断面図である。
【図１０】図３〜図６の実行のデバイスカウントをいく
つかの他のアキテクチャと比較する棒グラフである。
つかの他のアキテクチャと比較する棒グラフである。
【図１１】図３〜図６の実行のゲート酸化膜領域をいく
つかの他のアーキテクチャと比較する棒グラフである。
つかの他のアーキテクチャと比較する棒グラフである。
【図１２】図３〜図６の実行のドライバ回路幅をいくつ
かの他のアーキテクチャと比較する棒グラフである。
かの他のアーキテクチャと比較する棒グラフである。
【図１３】図３〜図６の実行の入力信号ラインをいくつ
かの他のアーキテクチャと比較する棒グラフである。
かの他のアーキテクチャと比較する棒グラフである。
【図１４】図３〜図６の実行のオフガラスチップカウン
トをいくつかの他のアーキテクチャと比較する棒グラフ
である。
トをいくつかの他のアーキテクチャと比較する棒グラフ
である。
１０ 製品 １２ 基板 １４ 集積回路（ＩＣ）構造 １６ 基板表面 ２０ アレイ回路 ２２ ｎ番目のデータライン ２４、２６ セル回路 ３０ マルチプレクサ回路 ３２ Ｎ個のドライブコネクション ３４ Ｐ個のアナログ入力リード ３６ Ｑ個のマルチプレクサ制御リード ４０、４２ 単結晶基板 ４４ Ｔ個の出力リード
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アラン ジー．ルイス アメリカ合衆国 94087 カリフォルニア 州 サニーベイル サウス メアリー ア ベニュー 1610
Claims (1)
- 【請求項１】 回路が形成されることのできる表面を有
する第１基板と、該第１基板の表面に形成されるアレイ
回路と、を含む製品であり、 該アレイ回路が１セットのＮ個のデータラインを含み、
該Ｎ個のデータラインが前記第１基板の表面を横切って
延在し、該Ｎ個のデータラインの各々が前記第１基板の
表面のマルチプレクサ領域にドライブ入力リードを有
し、 該アレイ回路が、Ｎ個のデータラインに対してＭ個のセ
ル回路ユニットを含み、その各々がデータラインから信
号を受信するように接続され、ここでＭはゼロより大き
い整数であり、前記製品がさらに、 前記第１基板の表面のマルチプレクサ領域に形成される
マルチプレクサ回路を含み、該マルチプレクサ回路がＮ
個のデータラインの各々のドライブ入力リードに接続さ
れ、 該マルチプレクサ回路がＮ個のデータラインの各々に対
して、データラインのドライブ入力リードに多重化信号
を提供するように接続されるドライブ出力リードを含
み、 該マルチプレクサ回路が、入力アナログドライブ信号を
受信するためのＰ個のアナログ入力リードを含み、ここ
でＰはＮ未満であるが３２未満ではない整数であり、 該マルチプレクサ回路が、マルチプレクサ制御信号を受
信するためのＱ個のマルチプレクサ制御リードを含み、
ここでＱはＮ／Ｐ未満ではないがＮ未満である整数であ
り、 該マルチプレクサ回路が、多重化信号を提供することに
より入力アナログドライブ信号とマルチプレクサ制御信
号とに応答し、前記製品がさらに、 前記第１基板に取り付けられる１つ以上の集積回路構造
を含み、 該１つ以上の集積回路構造が共にＲ個の単結晶基板を含
み、ここでＲはゼロより大きい整数であり、各単結晶基
板が、回路が形成されることのできる表面を有し、 該１つ以上の集積回路構造が共にＲ個の単結晶基板の各
々の表面においてディジタル−アナログ回路を含み、各
基板の表面上の該ディジタル−アナログ回路がディジタ
ル入力リードと少なくともＳ個のアナログ出力リードと
を有し、ここでＳは３２未満でない整数であり、前記デ
ィジタル−アナログ回路が各アナログ出力リードにおい
て、ディジタル入力リードから受信したディジタルドラ
イブ信号により示される値と共に変化する振幅を有する
アナログドライブ信号を提供し、Ｒ個の単結晶基板が共
にＴ個のアナログ出力リードを有し、ここでＴはＰ未満
でない整数であり、マルチプレクサ回路のＰ個のアナロ
グ入力リードの各々がＴ個のアナログ出力リードの１つ
とペアにされてそれに接続され、その結果Ｒ個の単結晶
基板が共に入力アナログドライブ信号を提供する、こと
を特徴とするアレイ回路を含む製品。
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| Publication Number | Publication Date |
|---|---|
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001134238A (ja) * | 1999-11-05 | 2001-05-18 | Toshiba Corp | 表示装置 |
| JP2002099260A (ja) * | 2000-09-26 | 2002-04-05 | Toshiba Corp | 信号線駆動回路 |
| JP2005173579A (ja) * | 2003-11-21 | 2005-06-30 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| JP2007121915A (ja) * | 2005-10-31 | 2007-05-17 | Toshiba Matsushita Display Technology Co Ltd | 表示装置 |
| JP2010538309A (ja) * | 2007-08-31 | 2010-12-09 | シーリアル テクノロジーズ ソシエテ アノニム | ホログラフィックディスプレイ |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6441758B1 (en) * | 1997-11-27 | 2002-08-27 | Semiconductor Energy Laboratory Co., Ltd. | D/A conversion circuit and semiconductor device |
| JP3564347B2 (ja) * | 1999-02-19 | 2004-09-08 | 株式会社東芝 | 表示装置の駆動回路及び液晶表示装置 |
| GB9917677D0 (en) * | 1999-07-29 | 1999-09-29 | Koninkl Philips Electronics Nv | Active matrix array devices |
| JP2001051661A (ja) * | 1999-08-16 | 2001-02-23 | Semiconductor Energy Lab Co Ltd | Ｄ／ａ変換回路および半導体装置 |
| GB9925060D0 (en) * | 1999-10-23 | 1999-12-22 | Koninkl Philips Electronics Nv | Active matrix electroluminescent display device |
| US7301520B2 (en) * | 2000-02-22 | 2007-11-27 | Semiconductor Energy Laboratory Co., Ltd. | Image display device and driver circuit therefor |
| JP4803902B2 (ja) * | 2001-05-25 | 2011-10-26 | 株式会社 日立ディスプレイズ | 表示装置 |
| KR100864917B1 (ko) | 2001-11-03 | 2008-10-22 | 엘지디스플레이 주식회사 | 액정표시장치의 데이터 구동 장치 및 방법 |
| KR100864918B1 (ko) * | 2001-12-26 | 2008-10-22 | 엘지디스플레이 주식회사 | 액정표시장치의 데이터 구동 장치 |
| JP2006517687A (ja) * | 2003-02-11 | 2006-07-27 | コピン・コーポレーシヨン | データ線の容量を用いた集積デジタル・アナログ変換器を付けた液晶ディスプレー |
| TW586103B (en) * | 2003-03-14 | 2004-05-01 | Au Optronics Corp | Reparation architecture for the driving circuit of a flat panel display device |
| GB0319409D0 (en) * | 2003-08-19 | 2003-09-17 | Koninkl Philips Electronics Nv | Flexible display device and electronic device |
| US7566001B2 (en) * | 2003-08-29 | 2009-07-28 | Semiconductor Energy Laboratory Co., Ltd. | IC card |
| KR100589376B1 (ko) * | 2003-11-27 | 2006-06-14 | 삼성에스디아이 주식회사 | 역다중화기를 이용한 발광 표시 장치 |
| KR101034776B1 (ko) * | 2004-01-19 | 2011-05-17 | 삼성전자주식회사 | 증폭기와, 이를 갖는 데이터 드라이버 및 표시 장치 |
| KR100649249B1 (ko) * | 2004-06-30 | 2006-11-24 | 삼성에스디아이 주식회사 | 역다중화 장치와, 이를 이용한 발광 표시 장치 및 그 표시패널 |
| KR101119153B1 (ko) * | 2005-02-07 | 2012-03-19 | 삼성전자주식회사 | 표시장치 |
| TWI387956B (zh) | 2008-03-12 | 2013-03-01 | Au Optronics Corp | 實現點反轉的資料多工器架構之液晶顯示裝置及其驅動方法 |
| CN105118470B (zh) * | 2015-09-28 | 2018-06-22 | 京东方科技集团股份有限公司 | 一种栅极驱动电路及栅极驱动方法、阵列基板和显示面板 |
| CN105976778B (zh) * | 2016-07-04 | 2019-01-11 | 深圳市华星光电技术有限公司 | 液晶显示面板的数据驱动系统 |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4766426A (en) * | 1985-02-14 | 1988-08-23 | Matsushita Electric Industrial Co., Ltd. | Display panel assembly having a plurality of film carrier tapes on each of which a semiconductor divice is mounted |
| JPS6273294A (ja) * | 1985-09-27 | 1987-04-03 | カシオ計算機株式会社 | 画像表示装置 |
| US4922240A (en) * | 1987-12-29 | 1990-05-01 | North American Philips Corp. | Thin film active matrix and addressing circuitry therefor |
| US5170158A (en) * | 1989-06-30 | 1992-12-08 | Kabushiki Kaisha Toshiba | Display apparatus |
| JP2642204B2 (ja) * | 1989-12-14 | 1997-08-20 | シャープ株式会社 | 液晶表示装置の駆動回路 |
| JP2554785B2 (ja) | 1991-03-30 | 1996-11-13 | 株式会社東芝 | 表示駆動制御用集積回路及び表示システム |
| WO1992021051A1 (en) | 1991-05-15 | 1992-11-26 | Idemitsu Kosan Co., Ltd. | Liquid crystal module |
| US5589847A (en) | 1991-09-23 | 1996-12-31 | Xerox Corporation | Switched capacitor analog circuits using polysilicon thin film technology |
| CA2075441A1 (en) | 1991-12-10 | 1993-06-11 | David D. Lee | Am tft lcd universal controller |
| TW232065B (ja) | 1992-04-16 | 1994-10-11 | Sharp Kk | |
| JP2727862B2 (ja) | 1992-04-28 | 1998-03-18 | 日本電気株式会社 | 接続テープおよびフィルムキャリア型ｉｃならびに接続方法 |
| JP2618156B2 (ja) | 1992-06-08 | 1997-06-11 | インターナショナル・ビジネス・マシーンズ・コーポレイション | ドット・マトリックス表示パネルの駆動方法、ドット・マトリックス表示パネル用駆動回路、ドット・マトリックス表示装置、及び、ドット・マトリックス表示装置を備えた情報処理システム |
| FR2698202B1 (fr) | 1992-11-19 | 1995-02-03 | Alan Lelah | Circuit de commande des colonnes d'un écran d'affichage. |
| EP0604893B1 (en) | 1992-12-26 | 2002-05-02 | Canon Kabushiki Kaisha | Liquid crystal apparatus |
| US5510807A (en) | 1993-01-05 | 1996-04-23 | Yuen Foong Yu H.K. Co., Ltd. | Data driver circuit and associated method for use with scanned LCD video display |
| JP3324819B2 (ja) * | 1993-03-03 | 2002-09-17 | 三菱電機株式会社 | 半導体集積回路装置 |
| US5491347A (en) | 1994-04-28 | 1996-02-13 | Xerox Corporation | Thin-film structure with dense array of binary control units for presenting images |
| US5557534A (en) | 1995-01-03 | 1996-09-17 | Xerox Corporation | Forming array with metal scan lines to control semiconductor gate lines |
-
1995
- 1995-06-02 US US08/458,539 patent/US6281891B1/en not_active Expired - Lifetime
-
1996
- 1996-05-24 JP JP12990896A patent/JP3681470B2/ja not_active Expired - Lifetime
- 1996-05-30 EP EP96303897A patent/EP0745967A3/en not_active Ceased
- 1996-05-31 BR BR9602566A patent/BR9602566A/pt not_active Application Discontinuation
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001134238A (ja) * | 1999-11-05 | 2001-05-18 | Toshiba Corp | 表示装置 |
| JP2002099260A (ja) * | 2000-09-26 | 2002-04-05 | Toshiba Corp | 信号線駆動回路 |
| JP2005173579A (ja) * | 2003-11-21 | 2005-06-30 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| JP2007121915A (ja) * | 2005-10-31 | 2007-05-17 | Toshiba Matsushita Display Technology Co Ltd | 表示装置 |
| JP2010538309A (ja) * | 2007-08-31 | 2010-12-09 | シーリアル テクノロジーズ ソシエテ アノニム | ホログラフィックディスプレイ |
Also Published As
| Publication number | Publication date |
|---|---|
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