JP3681470B2 - アレイ回路を含む製品 - Google Patents
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Description
【発明の属する技術分野】
本発明は、基板上に形成されたアレイのデータラインを駆動するための回路に関する。
【0002】
【従来の技術】
マツエダ,Y.、アシザワ,M.、アルガ,S.、オーシマ,H.、及びモロズミ,S.の「ポリシリコンTFT冗長回路を有する欠陥のないアクティブマトリックスLCD(Defect-Free Active-Matrix LCD with Redundant Poly-Si TFT Circuit)」(SID89ダイジェスト、20巻、1989、238 〜241 ページ)は液晶ディスプレイ(LCD)について述べており、このLCDでは、アクティブマトリックスは基板上に形成された走査線及びデータラインを含む。図1に示されるように、走査線用のYドライブは、アクティブマトリックスの2つの対向するサイドに沿って同一基板上に形成される。データライン用のXドライブもまた、アクティブマトリックスの他の2つのサイドに沿って、同一基板上に形成される。
【0003】
Lee, S.N. 、Stewart, R.G. 、Ipri, A.、Jose, D.、及びLipp, S.の「FAM13.5:A5×9インチのポリシリコングレースケールカラーヘッドダウンディスプレイチップ(A5×9inch Polysilicon Gray-Scale Color Head Down Display Chip )」[1990年IEEE国際ソリッドステート回路会議テクニカルペーパダイジェスト(1990 IEEE International Solid-State Circuits Conference Digest of Technical Papers)1990, 220-221 頁及び 301頁]は、走査電子回路がピクセルスイッチングトランジスタと共にガラスプレート上に集積化できるディスプレイについて述べている。データライン及びセレクトラインドライバ回路の両回路は、ポリシリコン薄膜トランジスタと共にガラス基板上に形成されることができる。
【0004】
ルイス(Lewis )のEP−A 0 540 163号は、ポリシリコン(poly−Si)TFT及び薄膜キャパシタ(TFC)から構成される、スイッチキャパシタアナログ回路を開示する。該回路は大きな領域の基板上に形成され、例えばフラットパネルディスプレイ、ページ幅光学スキャンアレイ、又はページ幅プリントヘッドと集積化できる。アナログスイッチキャパシタ回路を使用して、AMLCD(アクティブマトリックス液晶ディスプレイ)用のサンプリングアンプ及びディジタル−アナログ変換器(DAC)を含むデータドライバを形成することができる。
【0005】
【発明が解決しようとする課題】
本発明は、基板上に形成されるアクティブマトリックス回路アレイにデータドライブ信号を提供する際に生じる問題を処理する。
【0006】
2次元(2D)アレイは例えば、垂直方向に延在する2セットの導電線を含むことができる。一方向に延在する各ラインはアレイの縦列に信号を提供し、他方向に延在する各ラインは、アレイの横列に信号を提供することができる。
【0007】
従来的には、2Dアレイにおける各横列−縦列位置は時に「セル」とも呼ばれる回路を含み、このセルは、セルの横列と縦列の結合するライン上で信号に応答する。「データライン」と呼ばれる1セットの平行なラインを通して、各セルはその状態を決定する信号を受信する。「走査線」と呼ばれる他セットの平行なラインを通して、走査線に沿う各セルは、セルがそのデータラインから信号を受信できるようにする信号を受信する。
【0008】
従来のアレイでは、各走査線は周期的走査信号を提供し、該信号により、走査線に接続された各セル中のコンポーネントは各サイクルの短い時間のインターバル中にそのデータラインから信号を受信することができる。故に、データライン上の信号と走査信号とを厳密に同期化することが、アレイオペレーションの成功には重要である。厳密な同期化には、データラインに対するドライブ信号が正確なタイミングを提供されることが必要である。
【0009】
正確にタイミングを合わせられるデータドライブ信号を得るための1つの方法は、各データラインに対する外部入力リードを提供することである。外部入力リードのグループはテープキャリア方式による自動ボンディングシステム(TAB)により、基板外の回路に結合されることができる。例えば、外部回路は各データラインに対して、単結晶回路において実行されるDACを含むことができる。しかしながらこのアプローチは多数のTABコネクションを必要とし、TABコネクションが1つでも機械的に機能しない場合にはいつでも機能しなくなる。さらに、多数のTABコネクションは投影ディスプレイ等の小さい高性能ディスプレイを妨害する。
【0010】
上述のマツエダ他による文献は、従来のポリシリコンTFT・AMLCDにおいて使用される別のアプローチを例示する。このアプローチでは、m個のアナログ入力ラインの各々がm番目のデータラインにデータドライブ信号を提供し、データドライブ信号は、基板上に集積化されるシフトレジスタの制御下でサンプリングされる。このシフトレジスタサンプリングアプローチでは、各アナログ入力ラインは外部入力リードを有し、基板外のボード上のm個のDACからデータドライブ信号を受信する。アナログ入力ライン及びシフトレジスタ入力リードは、フレックスコネクタを介してドライバボードに接続される。
【0011】
しかしながらシフトレジスタサンプリングアプローチは問題を含んでいる。それはデータラインの帯電に使用される時間が短いので正確な電圧のサンプリングが困難であり、正確なグレースケールレンダリングが阻まれるからである。さらに、シフトレジスタに必要なクロックレートが非常に高いおそれがある。これらの問題は、ディスプレイのピクセルカウントが増大するにつれて悪化する。
【0012】
シフトレジスタサンプリングに関する問題は、アナログ入力ライン数mを増加することにより軽減することができる。しかし通常は各アナログ入力ラインに対して1つの外部DACが必要である。故に、アナログ入力ラインを追加する毎に外部システムの複雑さが増し、全体的なチップカウントも増大する。
【0013】
これらの問題の結果、シフトレジスタサンプリングアプローチは、ポータブルテレビ等の性能の低い低分解能アプリケーションに限定される。
【0014】
リー(Lee )他による上記文献は、従来のポリシリコンTFT・AMLCDにおいて使用される別のアプローチを例示する。このアプローチでは、アクティブマトリックスを有するガラス基板上に非リニアランプDACが集積化される。その結果、ディジタル入力を使用でき、非常に良い画像の均一性がもたらされる。
【0015】
上記ルイス(Lewis )のEP−A 0 540 163号は、アクティブマトリックスを有するガラス基板上で非リニアスイッチキャパシタDACを集積化する類似したアプローチを示す。このアプローチでもディジタル入力が可能である。
【0016】
集積化DACアプローチは共通していくつかの欠点を持っている:第1は、集積化されるドライバが非常に複雑でなければならず、歩留りと設計時間とが圧迫されることである;第2は、ポリシリコンTFTの性能が単結晶MOSFETの性能程良くないので、ポリシリコンデバイスに対するDACの設計がより困難であることである;第3は、各々がそれ自身の外部アンプを有する多くの高電圧ディジタル入力ラインを各集積化DACアプローチが必要とすることである;最後に、データライン同士間の離間が減少するにつれてDACが長くなるため、セル濃度が制限されることである。
【0017】
さらにランプDACアプローチはカウンタを使用し、入力データによりその幅が制御されるディジタルパルスを生成する。このパルスは、カウンタ出力がローになるまでデータラインに外部ランプ電圧を与えるパスゲートを起動する。この時点でのランプ電圧は動的にデータライン中に格納されたままであり、セルに移送されることができる。故にランプDAC回路のほとんどの領域はディジタルであり、対応するゲート酸化膜領域は適度であるが、トータルのデバイスカウントが高くなる。
【0018】
スイッチキャパシタDACアプローチは、非線形に離間される基準電圧を伴う従来のチャージシェアリングを使用する。チャージシェアリングスキームは、アナログアンプ及びキャパシタを必要とし、それら両方はゲート誘電性領域の点からディジタルTFTよりかなり高価である。
【0019】
【課題を解決するための手段】
本発明は、上述の従来のアプローチに関する問題を回避する技術の発見に基づく。本発明の技術は、基板上にアレイ回路及びマルチプレクサ回路を備える。該技術はまた、基板に取り付けられる1つ以上の集積回路(IC)構造を備える。各IC構造は、少なくとも32個のアナログ出力リードと例えば1〜3個の比較的少ないディジタル入力チャネルとを有するディジタル−アナログ回路を有する単結晶基板を含む。単結晶基板は、商業的に入手可能なDACチップでよく、比較的少数のライン上でディジタルドライブ信号を受信し、比較的多数のライン上にアナログドライブ信号を提供する。現在入手できるチップは例えば、各々が6ビット又は8ビットチャネルである3つのディジタル入力チャネルと、192個、201個、若しくは240個のアナログ出力チャネルとを有する。
【0020】
本発明の技術は、DACをアレイと同じ基板上に集積化する必要を回避すると同時に、商業的に入手可能な少数の安価なDACチップしか必要としない。故にこの技術は従来のアプローチの有する上述の問題に対し、優れた単純な解決法を提供する。
【0021】
この技術は、N個(Nは32より大きい)のデータラインを有するアレイ回路に適用可能である。各データラインはM個(Mは0より大きい)のセル回路ユニットを有する。各データラインはまた、マルチプレクサ領域においてドライブ入力リードを有する。各データラインに対して、マルチプレクサは多重化信号をデータラインのドライブ入力リードに提供するように接続されるドライブ出力リードを有する。
【0022】
マルチプレクサ回路はまた、単結晶基板から入力アナログドライブ信号を受信するためのP個(PはN未満であるが32以上である)のアナログ入力リードを有する。マルチプレクサはまた、Q個(QはN/P未満ではない)のマルチプレクサ制御リードを有する。マルチプレクサ制御リードは、基板外の回路からの制御信号か、又は基板上に集積化された回路からの制御信号か、のいずれかを受信することができる。
【0023】
R個(Rは0より大きい)の集積回路構造の各々は、単結晶基板を有することができる。DAC回路は、各基板が少なくともS個(Sは32未満ではない)のアナログ出力リードを有するように各単結晶基板の表面に形成される。DAC回路は、受信したディジタル入力リードからのディジタルドライブ信号に応答して、各アナログ出力リード上にアナログドライブ信号を提供する。アナログドライブ信号の振幅は、ディジタルドライブ信号により示される値と共に変化する。それと共に、集積回路構造はT個(TはP未満ではない)のアナログ出力リードを有するので、マルチプレクサ回路のP個のアナログ入力リードの各々は、T個のアナログ出力リードの1つとペアにされ、それに接続される。
【0024】
上述の技術は、データ走査シフトレジスタを必要とせずにアクティブマトリックスアレイと同じ基板上に単純なマルチプレクサ回路を提供することができるので、有利である。その代わりに、マルチプレクサ回路は外部回路により制御されることができる。Pが約1マイクロセカンドの設定時間を許容するのに十分な大きさであれば、外部回路は、a−Si・TFT・AMLCDと共に使用されるように意図される従来の少数の高速単結晶DACチップにより実行され、外部システムの複雑さとコストとが減少できる。
【0025】
マルチプレクサは、少数のTAB(tape-automated bonding)、COG(chip on glass )、又はフレックスケーブル接続を介して外部回路に接続されることができる。少数のコネクションにより、機械的な失敗のリスクが減少される。
【0026】
適度な実行要求を満たすと共にアクティブマトリックス回路におけるTFTの実行に使用できるポリシリコンTFT又は他の任意のTFT技術を用いてマルチプレクサを実行できることでも本発明の技術は有利である。ポリシリコンTFT・AMLCDは、より正確なピクセル帯電とより高いアパーチャ率のためにa−Si・TFT・AMLCDに比べて有利である。上に述べた従来の単結晶DACチップを用いると、より長い時間を帯電に使用できるためにより低いオン抵抗が許容可能であるので、TFTを小さくすることができる。DACチップは、5ボルトディジタル入力で駆動されることができる。
【0027】
各データラインは、少数の回路、又は1つのTFTにより駆動されるので、データラインが非常に密になり、非常に緻密なアレイが可能になる。
【0028】
回路の第1コンポーネントの各リードが第2コンポーネントの唯一のリードに接続され、第2コンポーネントのリードが第1コンポーネントの1つより多いリードに接続されない場合に、回路の第1コンポーネントの1グループのリードの各々は第2コンポーネントの1グループのリードのうちの1つと「ペア」にされ、それに接続される。
【0029】
【発明の実施の形態】
図1及び図2は本発明の概略的な特徴を示している。図1はアレイ回路及びマルチプレクサ回路を有し、取り付けられた集積回路構造を有する基板を示している。図2は、図1で使用できるマルチプレクサ回路の一例を示す。
【0030】
図1の製品10は、基板12とR個(Rは1以上である)の集積回路(IC)構造14を含む。IC構造14の各々は基板12に取り付けられ、基板12の表面16上の回路は、IC構造14における回路から信号を受信するように電気接続される。
【0031】
基板12の表面16上に形成される回路は、N(Nは32より大きい)個のデータラインを有するアレイ回路20を含む。図1は、M個のセル回路ユニット24〜26が接続されるn番目のデータライン22を示している。
【0032】
基板12の表面16上に形成される回路はまた、マルチプレクサ回路30を含む。アレイ回路20からのN個のデータラインは、マルチプレクサ回路30が形成される表面16のマルチプレクサ領域中に延在する。各データラインはマルチプレクサ回路30からのドライブ出力リードに接続されるドライブ入力リードを有し、図示されるようにマルチプレクサ回路30とアレイ回路20との間にN個のドライブコネクション32を生成する。各ドライブ出力リードは、接続されるドライブ入力リードに多重化された信号を提供することができる。
【0033】
マルチプレクサ回路30はまた、P個(PはN未満であるが、32未満ではない)のアナログ入力リード34と、Q個(QはN未満であるがN/P未満ではない)のマルチプレクサ制御リード36とを含む。アナログ入力リード34はアナログドライブ信号を受信する。マルチプレクサ制御リード36はマルチプレクサ制御信号を受信する。マルチプレクサ回路30は、ドライブコネクション32に多重化信号を提供することにより入力アナログドライブ信号とマルチプレクサ制御信号とに応答する。
【0034】
IC構造14はR個の単結晶基板40〜42を含む。示されるように、基板40〜42の各々は、少なくともS個(Sは32未満ではない)のアナログ出力リードを有するDAC回路を備える。DAC回路は各アナログ出力リード上でアナログドライブ信号を提供し、このアナログドライブ信号は、ディジタル入力リードから受信されたディジタルドライブ信号により示される値と共に変化する振幅を有する。故に基板40〜42は共に、T個のアナログ出力リード44を有し、ここでT≧R×Sである。TはP未満ではなく、アナログ入力リード34の各々はアナログ出力リード44の1つとペアにされてそれに接続されるため、基板40〜42は共にマルチプレクサ回路30に入力アナログドライブ信号を提供する。
【0035】
図2で示されるように、マルチプレクサ回路30はN個のトランジスタを含むことができ、そのうちトランジスタ60、62、64、及び66が示されている。N=P×Qであれば、N個のトランジスタはP個のトランジスタからなるQ個のグループに各々グルーピングされることができ、図面ではトランジスタ60〜62は第1のグループであり、トランジスタ64〜66はQ番目のグループであるように示される。各グループ内の全トランジスタのゲートは、Q個のマルチプレクサ制御リード36の1つに接続できる。
【0036】
各グループ内で、P個のアナログ入力リード34の各々は、1つのトランジスタのチャネルリードに接続されることができ、図面ではトランジスタ60及び64は第1アナログ入力リードに、そしてトランジスタ62及び66はP番目のアナログ入力リードに接続されるように示される。各トランジスタの他のチャネルリードはN個のドライブ出力リードの1つに接続され、この図ではトランジスタ60は第1のドライブ出力リードに、トランジスタ62はP番目のドライブ出力リードに、トランジスタ64は(N−P+1)番目のドライブ出力リードに、そしてトランジスタ66はN番目のドライブ出力リードに接続される。
【0037】
このような接続の結果、各グループ内のP個のトランジスタは同時に、アナログ入力リード34から1グループのP個のドライブ出力リードに信号を提供する。Q個のマルチプレクサ制御リード36により制御信号が連続して提供され、それによりグループは連続して起動される。
【0038】
上述の概略的な特徴は、種々の製品において多様な方法で実行できる。以下に述べる実行は、TAB及びCOGコネクションを含み、AMLCDに適切である。概して以下に述べる実行は、Lewis,A.G.及びTurner,W.の「AMCLDに対するドライバ回路(Driver Circuit For AMLCDs )」(1994年国際ディスプレイリサーチ会議及びアクティブマトリックスLCD&ディスプレイ材料に関する研究会の議事録(Conference Record of the 1994 International Display Reseach Conference and international Workshops on Active-Matrix LCD & Display Materials )(カリフォルニア州モントレー、1994年10月10〜13日)の56〜64ページに述べられている搭載技術を使用する。
【0039】
図3〜図7は本発明のTAB実行の特徴を示す。図3は単結晶ディジタル−アナログ変換器(DAC)集積回路(IC)が搭載されるテープを集積回路構造が含むTAB実行の概略的なコンポーネントを示す。図4は図3の実行においてテープ上に搭載される単結晶DAC・ICを示す。図5は図3の実行における基板上のテープ及びリード間の接続の断面図を示す。図6は、図3の実行における基板上の回路の一例を示す。図7は図3の実行における基板上の回路の別の例を示す。
【0040】
図3の製品80は図1で示したようにその表面上にアレイ回路84とマルチプレクサ回路86を有する基板82を含む。
【0041】
製品80はまた、基板82とプリント基板84とに取り付けられるTABテープ90を含む。プリント基板84はその表面に信号入力回路94を有し、TABテープ90上には単結晶DAC・IC96が取り付けられる。IC96は商業的に入手可能なDAC・ICであることが可能であり、それには例えばカリフォルニア州フレモントのサーラスロジック社(Cirrus Logic Inc. )の「ピーナッツIC」があり、3つの6ビットディジタル入力チャネル及び192個のアナログ出力を有する部品番号CL−FP6512や、3つの6ビットディジタル入力チャネル及び201個のアナログ出力を有する部品番号CL−FP6522があげられる。IC96はその他に、カリフォルニア州サンタクララのビビッド社(Vivid Inc.)から商業的に入手可能なDAC・ICや他のあらゆる適切なDAC・ICであることが可能である。
【0042】
製品80はまた、プリント基板92とドライバボード102とに取り付けられるコネクタ100を含む。コネクタ100はフレックスコネクタ、リボンケーブル、若しくは他のあらゆる適切なマルチコンダクタコネクタであることが可能である。
【0043】
ドライバボード102はその表面にドライバ回路104を有する。ドライバ回路104はホストマシンからディジタルディスプレイ制御信号を受信し、コネクタ100を介して信号入力回路94にディジタルドライブ信号を提供することにより応答することができる。ドライバボード102は、IC96に適した多数のビデオ出力ラインを有する従来のビデオドライバカードであることが可能である;いくつかの実行では、ドライバ回路104はホストマシンからの信号をコネクタ100に直接接続するラインを含む。
【0044】
TABテープ90はマルチプレクサ回路86を信号入力回路94に接続する。この信号入力回路94はIC96の製造仕様書に適切に基づく形でドライバ回路を含むと共に、マルチプレクサ回路86に対する制御信号回路も含む従来の回路であることが可能である。ある実行では、信号入力回路94はコネクタ100とテープ90との間に電気的接続を提供するラインを単純に含むことができ、他の実行では、信号入力回路94はシフトレジスタ又は他の適切な回路を含むことができる。信号入力回路94は、DAC回路にディジタルドライブ信号を提供するためにディジタルドライブ信号リード(図示せず)を含むことができる。信号入力回路94はまた、データドライバ回路に制御信号を提供するためのデータ制御リード(図示せず)と、IC96に制御信号を提供するためのDAC制御リード(図示せず)と、基板82上の走査ドライバに走査制御信号を提供するための走査制御リード(図示せず)と、を有することができる。
【0045】
TABテープ90はIC96の製造者からのサンプルテープを用いて実行されることができる。サンプルテープは1テープ当りIC1つを有するのが典型的であり、多数のラインの中の1つをカットしてリードを適切なピッチで得ることが可能である。サンプルテープは典型的に、ICに対する入力ライン及び出力ラインに加えていくつかのダミーラインを有するが、サンプルテープがダミーラインを十分に有さない場合には、フレックスコネクタ等の適切なコネクタを使用して付加的なラインを提供することができる。
【0046】
図4はTABテープ90におけるラインを示し、これは十分なダミーラインを有するか、若しくは必要なダミーラインを有するように誂えて設計されたサンプルであるとする。図4で示されるように、TABテープ90はディジタルドライブ信号リードに接続するための入力ライン120と、基板82上のアナログ入力リードに接続するための出力ライン122とを含むことができる。入力ライン120は、信号入力回路94からIC96にディジタルドライブ信号を伝送することができる。TABテープ90上のライン124に提供されるディジタルドライブ信号とDAC制御信号とに応答して、IC96はアナログドライブ信号を出力ライン122に提供する。出力ライン122は次に、アナログドライブ信号を基板82に伝送する。
【0047】
図4はまた、信号入力回路94のデータ制御リードを基板82上のデータ制御リードに接続するためのダミーライン126をTAB90が如何に含むかを示す。図4は同様に、信号入力回路94の走査制御信号リードを基板82上の走査制御リードに接続するためのダミーライン128をTABテープ90が如何に含むことができるかを示す。
【0048】
TABテープ90上にダミーラインを設けるのではなく、フレックスコネクタ等の別個のコネクタが、ドライバ回路124から基板82上のリードに直接マルチプレクサ及び走査制御信号を伝送することができる。
【0049】
図5は基板82及びプリント基板92にTABテープ90を如何に取り付けることができるかを示す。プリント基板92への取付けははんだ付け接続により行われるが、この図でははんだ層140がTABテープ90上のラインをプリント基板92上のリードに接続するように概略的に示されている。基板82への取付けは接着剤により行われることができ、この図では、TABテープ90上のラインを基板82上のリードに接続する接着層142が示される。ラインとリードとの間の横方向の導電を防止するために、接着層142は5〜10μmの直径の導電性球を含む混合型の熱セット/熱可塑性接着剤のような異方性の導電性接着剤であることができる。位置合わせターゲット等の従来の技術を使用して、基板82上のパッドとTABテープ90上のラインとの間の位置合わせを行うことができる。
【0050】
図6は図3〜図5で示されたTABテープ90と共に使用されることのできる基板82上の回路の一例を示す。回路はアレイ回路160と、マルチプレクサ回路162と、走査ドライバ回路164を含む。
【0051】
アレイ回路160はM個の走査線とN個のデータラインとを有する従来の回路であることができ、m番目の走査線とn番目のデータラインの交差領域170付近の回路がより詳細に示されている。走査線とデータラインは垂直であるので、アレイ回路160は2次元アレイを規定する。示されるように、(m×n)番目のセル回路172はm番目の走査線とn番目のデータラインから信号を受信するように接続される。
【0052】
アレイ回路160からのN個のデータラインは、マルチプレクサ回路162が形成されるマルチプレクサ領域の中に延伸する。各データラインはマルチプレクサ回路162からのデータ出力リードに接続されるデータ入力リードを有する。図6はN個のデータコネクション180を示し、各コネクションはデータ入力リードと、接続されるデータ出力リードとを含むことができる。各データ出力リードは、接続されたデータ入力リードに多重化されたデータドライブ信号を提供することができる。
【0053】
マルチプレクサ回路162はまた、P個(Pは1より大きくN未満である)のアナログ入力リード182と、Q個(QはN未満であるがN/P未満ではない)の制御リード184とを含む。リード182及び184の各々は、TABテープ90への接続のために基板82のエッジにある。制御リード184は基板82外の回路から制御信号を受信する。外部回路はプリント基板92上に従来のシフトレジスタとバッファ(図示せず)とを含むことができ、それらはドライバ回路104から信号を受信し、それに応答してQ個の制御信号を並列に提供する。従って、図4中のラインはQ個の制御信号を並列して伝送するためのQ個のラインを含むことができる。
【0054】
アナログ入力リード182は入力アナログドライブ信号を受信する。Q個の制御リード184はマルチプレクサ制御信号を受信する。マルチプレクサ回路162は、多重化されたデータドライブ信号をデータコネクション180に提供することにより入力アナログドライブ信号及びマルチプレクサ制御信号に応答する。
【0055】
マルチプレクサ回路162は図2で示されるように実行されるか、又は他の適切な回路と共に実行されることができる。図2の実行は以下の点で特に優れている:各データラインが唯一つのドライブTFTを有するので非常に高いパッキング濃度が可能となる;図2の実行がNMOSデバイスだけを用いて行われ、CMOSデバイスを製造するのに必要なさらなる注入及びマスキングオペレーションが回避できるので、実行及び製造が単純である。
【0056】
アレイ回路160からのM個の走査線は、走査ドライバ回路164が形成される走査ドライバ領域中に延伸する。各走査線は走査ドライバ回路164からの走査出力リードに接続される走査入力リードを有する。走査ドライバ回路164は走査制御リード190を介して、TABテープ90への接続のために基板82のエッジにおいて受信された走査制御信号に応答して走査信号を提供する。走査ドライブ回路164は従来のものでよい。
【0057】
図7は基板82上に集積化されることのできる回路の別の例を示す。集積化の技術によりその実行が可能であれば、図7の回路は、TABテープ90上に必要なデータ制御ライン126の数を減らすことができるので有利である。
【0058】
図7のデータ制御リード210は、制御シフトレジスタ回路212に必要なラインのみを含み、この制御シフトレジスタ回路212は基板82上の他の回路を実行するために使用されるポリシリコンTFT技術等の集積化技術に適切な形で実行される従来の回路であってよい。例えば、データ制御リード210はVDD、VSS、クロック、リセット、及びイネーブルラインを含むことができ、それら全ては、TABテープ90上のデータ制御ラインとプリント基板92上の適切なラインとを介してドライバ回路104からのフレックスコネクタ100に設けられることができる。シフトレジスタ回路212は、マルチプレクサ制御ラインを駆動することのできる出力信号を提供しなければならない。この目的のために、シフトレジスタ回路212は、適切なバッファか、又は大きなTFTを含むステージを有するシフトレジスタかを含むことができる。
【0059】
データ制御信号に応答して、シフトレジスタ回路212はQ個のマルチプレクサ制御信号を提供する。図6と同じく、マルチプレクサ回路214はQ個のマルチプレクサ制御リード216を有し、P個のアナログ入力リード218からアナログドライブ信号を受信する。故に基板82上の回路の残りの部分は、図6で示されるものと同じであることが可能である。
【0060】
図8及び図9は本発明のCOG実行の特徴を示す。図8は、アレイ回路及びマルチプレクサ回路を含む基板上に単結晶DAC・ICが直接取り付けられるCOG実行の概略的なコンポーネントを示す。図9は図8の実行におけるDAC・ICと基板との間のコネクションの断面図を示す。
【0061】
図8の製品250は基板252を含み、この基板252には従来の接着技術を用いてフレックスコネクタ、リボンケーブル、又は他の適切なコネクタ等のコネクタ254が接続される。コネクタ254は、図3のドライバ回路104により提供されるものと同様の信号を提供する。
【0062】
図3及び図4で示されたように実行できる単結晶DAC・IC260は以下に説明するようにCOG技術を用いて基板252上に取り付けられる。IC260はDAC制御リード262を介してDAC制御信号を、そしてディジタル入力リード264を介してディジタルドライブ信号を受信する。それに応答して、IC260はアナログ入力リード266を介してP個のアナログドライブ信号を提供する。
【0063】
図8のように実行されることのできるシフトレジスタ回路270は、データ制御リード272を介してデータ制御信号を受信する。それに応答して、シフトレジスタ回路270は、マルチプレクサ制御リード274を介してQ個のマルチプレクサ制御信号を提供する。
【0064】
図2のように実行できるマルチプレクサ回路280は、リード266からアナログドライブ信号を受信し、リード274からQ個のマルチプレクサ制御信号を受信する。それに応答してマルチプレクサ回路280は、N個のデータドライブ信号をリード282を介して提供する。
【0065】
従来の回路であることの可能な走査ドライブ回路284は、走査制御リード286から走査制御信号を受信する。走査ドライバ回路284は、リード288を介してM個の走査ドライブ信号を提供することにより応答する。
【0066】
図6のように実行できるアレイ回路290は、リード288からM個の走査ドライブ信号を受信し、リード282からN個のデータドライブ信号を受信する。それに応答し、アレイ回路290は画像を表現する。
【0067】
図9は、IC260が基板252に如何に取り付けられることができるかを示す。基板252に対するフリップチップオンガラス(flip chip on glass)取付は接着剤により行うことができ、この図では概略的に接着層300がIC260上のパッド302を基板252上のパッド304に接続するように示されている。パッド302は高いゴールドバンプであり、パッド304は低いゴールドバンプであり、接着層300は紫外線硬化エポキシを含むことができる。又は、パッド302が低いゴールドバンプであり、パッド304がITOであり、接着層300は、図5に関して上述したように横方向の導電を防止する異方性導電性接着剤であってもよい。ワイヤボンディングCOG技術を使用することもできる。
【0068】
上述の技術のシミュレーションは首尾よく行われた。シミュレーションは図3〜図6で示される実行に類似したが、TABテープ90を基板52の代わりに付加的なプリント基板に取り付け、接着されたリボンケーブルを介して付加的なプリント基板を基板52に接続して電気的等価回路を得たことが、図3〜図6で示される実行とは違っていた。基板52上の回路は512×512ピクセルアレイを含み、付加的なフレックスコネクタを介して提供された8個の走査制御信号と64個のアナログ入力信号とを必要とした。
【0069】
さらに、図10〜図14で示されるように他の入手可能なアーキテクチャと上述の技術とを比較した。各図は、図3〜図6のアーキテクチャ("Prop arch" )を、例えばワイドマルチプレクサ("Wide MUX")、ランプDACアーキテクチャ("Ramp DAC")、及びスイッチキャパシタDACアーキテクチャ("SC DAC")等のいくつかのものと比較したものである。さらに図14は、Prop arch で使用される5Vスイングドライバチップと10Vスイングドライバチップ(" Prop arch (HV)" )を比較したものである。
【0070】
図10は6ビットプレシジョンドライバと8ビットプレシジョンドライバの各データラインに関してデータドライバデバイスカウントを比較する。ランプDAC及びSC・DACアーキテクチャは高いTFTカウントを有する。しかしながらデバイス毎に占拠される領域が異なることを考慮しない限り、この比較は紛らわしい:アナログアンプ中のTFTはディジタル回路内のTFTと比較して典型的に大きく、キャパシタはより大きい。
【0071】
図11は、異なるアーキテクチャに必要な総ゲート酸化膜領域を比較する。図11では、ランプDACアーキテクチャのより大きいディジタル内容量はSC・DAC以上に有利である。しかしながらMUXアーキテクチャはより魅力的である。
【0072】
図12は、トライアルレイアウトに基づいて回路の全幅を考慮し、ピクセルピッチを50μmと仮定して比較を行った。最小の幅は、Prop arch のナローMUXにより達成されるが、それはなぜなら、パスゲートがワイドMUXに必要なパスゲートよりも小さく、データ走査シフトレジスタがないからである。
【0073】
図13はアーキテクチャの別の態様、即ち入力バス幅を比較する。この態様はディスプレイピクセルカウントが増加するにつれてますます重要となる。640×480、1280×1024、及び2560×2408ピクセルを有するモノクロームディスプレイに対しての評価が示される。2560×2408ピクセルサイズはまた、1280×1024カラーピクセルと共に、フルカラーカッドグリーンディスプレイとして実行されることもできる。
【0074】
図13で示されるように、ワイドMUXアーキテクチャはほとんどのラインはアナログであるが最少の入力ラインを有し、その各々はそれを駆動するDAC回路を必要とする。ディスプレイのピクセルカウントが増加するにつれて、集積化TFTパスゲート手段のより多いアナログラインの速度制限が必要となり、ワイドMUXのバス幅の利点が低減される。Prop arch のナローMUXは、低いピクセルカウントでランプDACとSC・DACに匹敵する数のラインを必要とするが、より大きいピクセルカウントに対してはさらに良好な結果が得られる。5Vディジタル入力ラインの数は幾分増加するが、単結晶DAC・ICを用いた場合には高いディジタル速度を利用できるため、かなり少なく維持することができる。ランプDACとSC・DACの両方は、ポリシリコン入力レジスタのより低いクロックレートにより、広い高電圧ディジタル入力バスを必要とする。
【0075】
最後に、図14はオフガラスチップカウントを比較する。低いピクセルカウントでは、アーキテクチャの比較結果は略同じである。ピクセルカウントが増加するにつれて、Prop arch のナローMUXは最良の選択として浮かび上がる。"Prop arch" とラベリングされるバージョンは5Vの出力電圧スイングを有するDAC・ICとし、一方"Prop Arch(HV)" は10V出力電圧スイングを有するDAC・ICとする。どちらのタイプのDAC・ICも適切なパッケージで商業的に入手可能である。
【0076】
上述の実行は、絶縁基板上にフィルム回路を提供する。本発明は他のタイプの基板上で他のタイプの回路を用いて使用されることができる。
【0077】
上述の実行はポリシリコンTFTを有するアレイ回路とマルチプレクサ回路を含むが、アレイ回路及びマルチプレクサ回路は他の材料から形成されるチャネルを有する他のタイプのスイッチングエレメントを含むこともできる。
【0078】
上述の実行はガラス基板を含むが、例えばクオーツ等の他の基板を使用することもできる。
【0079】
上述の実行は商業的に入手可能なDAC・ICを使用するが、本発明はカスタムDAC・ICを用いても実行できる。例えば、各DAC・ICは各アナログ出力のために、その出力に対するD/A変換を実行するDAC回路を含むことができ、又は、各DAC・ICはマルチプレクサ及びデマルチプレクサと共に唯一つのDAC回路を含んで、DAC回路が全てのアナログ出力のためのD/A変換を実行することもできる。
【0080】
上述の実行は単一DAC・ICを使用するが、本発明は2つ以上のDAC・ICを用いて実行することもでき、それは例えばより大きいアレイに対して必要であり得る。
【0081】
上述の実行は、集積化回路構造を基板に取り付けるためにTAB及びCOG技術を使用する。本発明は他の取付け技術を使用しても実行可能である。
【0082】
上述の実行は図2で示されるように単純なマルチプレクサ回路を使用する。本発明は他のあらゆる適切なマルチプレクサ回路を使用して実行することもできる。
【0083】
上述の実行は或る特徴を有するアレイを使用するが、本発明は他のあらゆる適切なアレイ回路を用いて実行できる。例えば、上述のシミュレーションは512×512ピクセルアレイを使用したが、他のアレイサイズを使用してもよい。
【0084】
160個のアナログドライブ信号と8個の走査制御信号を有する1280×1024モノクロームディプレイを、図3〜図6に関して上述した技術を用いて設計し、現在は製造中である。このピクセルカウントでは、単一DAC・ICは72Hzフレームレートを達成するのに適切であり、図3で示されるような構造であることが可能である。
【0085】
2560×2048ディスプレイも設計した。このピクセルカウントでは、限定された入力帯幅により、許容可能なフレームレートを達成するために2つ又は4つのDAC・ICが必要である。しかしながらディスプレイのより大きなサイズのために、基板は、従来のボンディング技術及びパッドピッチを用いて必要とされる付加的なTABコネクションを受け入れるのに十分な領域を有する。
【0086】
本発明は、非常に多様なディスプレイ及び光バルブを含む多くの方法に適用できる。
【図面の簡単な説明】
【図1】ディジタル−アナログ変換を実行する集積回路構造を取り付けられた基板上にアレイ回路及びマルチプレクサ回路を含む製品の概略図である。
【図2】請求項1の製品に使用できるマルチプレクサ回路のコンポーネントを示す概略回路図である。
【図3】アレイ回路及びマルチプレクサ回路を有する基板へのTAB接続を有するテープ上の集積回路を含む製品のコンポーネントの概略図である。
【図4】図3のTABテープ上のコンポーネントの概略図である。
【図5】図3のTABテープと基板との間の取付けを示す概略断面図である。
【図6】図3の基板上の回路の一例を示す概略回路図である。
【図7】図3の基板上の回路の別の例を示す概略回路図である。
【図8】アレイ回路及びマルチプレクサ回路を有する基板上に取り付けられる集積回路を含む製品のコンポーネントを示す概略図である。
【図9】図8の単結晶DAC・ICと基板との間の取付けを示す概略断面図である。
【図10】図3〜図6の実行のデバイスカウントをいくつかの他のアキテクチャと比較する棒グラフである。
【図11】図3〜図6の実行のゲート酸化膜領域をいくつかの他のアーキテクチャと比較する棒グラフである。
【図12】図3〜図6の実行のドライバ回路幅をいくつかの他のアーキテクチャと比較する棒グラフである。
【図13】図3〜図6の実行の入力信号ラインをいくつかの他のアーキテクチャと比較する棒グラフである。
【図14】図3〜図6の実行のオフガラスチップカウントをいくつかの他のアーキテクチャと比較する棒グラフである。
【符号の説明】
10 製品
12 基板
14 集積回路(IC)構造
16 基板表面
20 アレイ回路
22 n番目のデータライン
24、26 セル回路
30 マルチプレクサ回路
32 N個のドライブコネクション
34 P個のアナログ入力リード
36 Q個のマルチプレクサ制御リード
40、42 単結晶基板
44 T個の出力リード
Claims (1)
- 回路が形成されることのできる表面を有する第1基板と、該第1基板の表面に形成されるアレイ回路と、を含む製品であり、
該アレイ回路が1セットのN個のデータラインを含み、該N個のデータラインが前記第1基板の表面を横切って延在し、該N個のデータラインの各々が前記第1基板の表面のマルチプレクサ領域にドライブ入力リードを有し、
該アレイ回路が、N個のデータラインに対してM個のセル回路ユニットを含み、その各々がデータラインから信号を受信するように接続され、ここでMはゼロより大きい整数であり、
前記製品がさらに、
前記第1基板の表面のマルチプレクサ領域に形成されるマルチプレクサ回路を含み、該マルチプレクサ回路がN個のデータラインの各々のドライブ入力リードに接続され、
該マルチプレクサ回路がN個のデータラインの各々に対して、データラインのドライブ入力リードに多重化信号を提供するように接続されるドライブ出力リードを含み、
該マルチプレクサ回路が、入力アナログドライブ信号を受信するためのP個のアナログ入力リードを含み、ここでPはN未満であるが32未満ではない整数であり、
該マルチプレクサ回路が、マルチプレクサ制御信号を受信するためのQ個のマルチプレクサ制御リードを含み、ここでQはN/P未満ではないがN未満である整数であり、
該マルチプレクサ回路が、多重化信号を提供することにより入力アナログドライブ信号とマルチプレクサ制御信号とに応答し、
前記製品がさらに、
前記第1基板に取り付けられる1つ以上の集積回路構造を含み、
該1つ以上の集積回路構造が共にR個の単結晶基板を含み、ここでRはゼロより大きい整数であり、各単結晶基板が、回路が形成されることのできる表面を有し、
該1つ以上の集積回路構造が共にR個の単結晶基板の各々の表面においてディジタル−アナログ回路を含み、各基板の表面上の該ディジタル−アナログ回路がディジタル入力リードと少なくともS個のアナログ出力リードとを有し、ここでSは32未満でない整数であり、前記ディジタル−アナログ回路が各アナログ出力リードにおいて、ディジタル入力リードから受信したディジタルドライブ信号により示される値と共に変化する振幅を有するアナログドライブ信号を提供し、R個の単結晶基板が共にT個のアナログ出力リードを有し、ここでTはP未満でない整数であり、マルチプレクサ回路のP個のアナログ入力リードの各々がT個のアナログ出力リードの1つとペアにされてそれに接続され、その結果R個の単結晶基板が共に入力アナログドライブ信号を提供する、
ことを特徴とするアレイ回路を含む製品。
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JP3564347B2 (ja) * | 1999-02-19 | 2004-09-08 | 株式会社東芝 | 表示装置の駆動回路及び液晶表示装置 |
GB9917677D0 (en) * | 1999-07-29 | 1999-09-29 | Koninkl Philips Electronics Nv | Active matrix array devices |
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JP2001134238A (ja) * | 1999-11-05 | 2001-05-18 | Toshiba Corp | 表示装置 |
US7301520B2 (en) * | 2000-02-22 | 2007-11-27 | Semiconductor Energy Laboratory Co., Ltd. | Image display device and driver circuit therefor |
JP2002099260A (ja) * | 2000-09-26 | 2002-04-05 | Toshiba Corp | 信号線駆動回路 |
JP4803902B2 (ja) * | 2001-05-25 | 2011-10-26 | 株式会社 日立ディスプレイズ | 表示装置 |
KR100864917B1 (ko) | 2001-11-03 | 2008-10-22 | 엘지디스플레이 주식회사 | 액정표시장치의 데이터 구동 장치 및 방법 |
KR100864918B1 (ko) * | 2001-12-26 | 2008-10-22 | 엘지디스플레이 주식회사 | 액정표시장치의 데이터 구동 장치 |
WO2004072936A2 (en) * | 2003-02-11 | 2004-08-26 | Kopin Corporation | Liquid crystal display with integrated digital-analog-converters using the capacitance of data lines |
TW586103B (en) * | 2003-03-14 | 2004-05-01 | Au Optronics Corp | Reparation architecture for the driving circuit of a flat panel display device |
GB0319409D0 (en) * | 2003-08-19 | 2003-09-17 | Koninkl Philips Electronics Nv | Flexible display device and electronic device |
US7566001B2 (en) * | 2003-08-29 | 2009-07-28 | Semiconductor Energy Laboratory Co., Ltd. | IC card |
JP4780950B2 (ja) * | 2003-11-21 | 2011-09-28 | 株式会社半導体エネルギー研究所 | 表示装置 |
KR100589376B1 (ko) * | 2003-11-27 | 2006-06-14 | 삼성에스디아이 주식회사 | 역다중화기를 이용한 발광 표시 장치 |
KR101034776B1 (ko) * | 2004-01-19 | 2011-05-17 | 삼성전자주식회사 | 증폭기와, 이를 갖는 데이터 드라이버 및 표시 장치 |
KR100649249B1 (ko) * | 2004-06-30 | 2006-11-24 | 삼성에스디아이 주식회사 | 역다중화 장치와, 이를 이용한 발광 표시 장치 및 그 표시패널 |
KR101119153B1 (ko) * | 2005-02-07 | 2012-03-19 | 삼성전자주식회사 | 표시장치 |
JP5292665B2 (ja) * | 2005-10-31 | 2013-09-18 | 株式会社ジャパンディスプレイ | 表示装置 |
GB0716829D0 (en) * | 2007-08-31 | 2007-10-10 | Seereal Technologies Sa | Holographic display |
TWI387956B (zh) | 2008-03-12 | 2013-03-01 | Au Optronics Corp | 實現點反轉的資料多工器架構之液晶顯示裝置及其驅動方法 |
CN105118470B (zh) * | 2015-09-28 | 2018-06-22 | 京东方科技集团股份有限公司 | 一种栅极驱动电路及栅极驱动方法、阵列基板和显示面板 |
CN105976778B (zh) * | 2016-07-04 | 2019-01-11 | 深圳市华星光电技术有限公司 | 液晶显示面板的数据驱动系统 |
Family Cites Families (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4766426A (en) * | 1985-02-14 | 1988-08-23 | Matsushita Electric Industrial Co., Ltd. | Display panel assembly having a plurality of film carrier tapes on each of which a semiconductor divice is mounted |
JPS6273294A (ja) * | 1985-09-27 | 1987-04-03 | カシオ計算機株式会社 | 画像表示装置 |
US4922240A (en) * | 1987-12-29 | 1990-05-01 | North American Philips Corp. | Thin film active matrix and addressing circuitry therefor |
US5170158A (en) * | 1989-06-30 | 1992-12-08 | Kabushiki Kaisha Toshiba | Display apparatus |
JP2642204B2 (ja) * | 1989-12-14 | 1997-08-20 | シャープ株式会社 | 液晶表示装置の駆動回路 |
JP2554785B2 (ja) | 1991-03-30 | 1996-11-13 | 株式会社東芝 | 表示駆動制御用集積回路及び表示システム |
WO1992021051A1 (en) | 1991-05-15 | 1992-11-26 | Idemitsu Kosan Co., Ltd. | Liquid crystal module |
US5589847A (en) | 1991-09-23 | 1996-12-31 | Xerox Corporation | Switched capacitor analog circuits using polysilicon thin film technology |
CA2075441A1 (en) | 1991-12-10 | 1993-06-11 | David D. Lee | Am tft lcd universal controller |
TW232065B (ja) | 1992-04-16 | 1994-10-11 | Sharp Kk | |
JP2727862B2 (ja) | 1992-04-28 | 1998-03-18 | 日本電気株式会社 | 接続テープおよびフィルムキャリア型icならびに接続方法 |
JP2618156B2 (ja) | 1992-06-08 | 1997-06-11 | インターナショナル・ビジネス・マシーンズ・コーポレイション | ドット・マトリックス表示パネルの駆動方法、ドット・マトリックス表示パネル用駆動回路、ドット・マトリックス表示装置、及び、ドット・マトリックス表示装置を備えた情報処理システム |
FR2698202B1 (fr) | 1992-11-19 | 1995-02-03 | Alan Lelah | Circuit de commande des colonnes d'un écran d'affichage. |
EP0604893B1 (en) | 1992-12-26 | 2002-05-02 | Canon Kabushiki Kaisha | Liquid crystal apparatus |
US5510807A (en) | 1993-01-05 | 1996-04-23 | Yuen Foong Yu H.K. Co., Ltd. | Data driver circuit and associated method for use with scanned LCD video display |
JP3324819B2 (ja) * | 1993-03-03 | 2002-09-17 | 三菱電機株式会社 | 半導体集積回路装置 |
US5491347A (en) | 1994-04-28 | 1996-02-13 | Xerox Corporation | Thin-film structure with dense array of binary control units for presenting images |
US5557534A (en) | 1995-01-03 | 1996-09-17 | Xerox Corporation | Forming array with metal scan lines to control semiconductor gate lines |
-
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