JPH09321725A - フレーム送受信方法及び装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】様々なフレーム構成に柔軟に対応できるプログ
ラマブルなフレームの送受信を実現する。 【解決手段】フレームを構成するビット数の１／Ｎのｍ
を１マシンサイクルとし、受信時には、マシンサイクル
の所定位相にフレームを引き込む受信同期化処理５９を
行う。受信した該フレーム中の制御チャネルデータを、
マシンサイクルでＲＡＭ内に予め書き込まれた受信用の
ｍビット列プログラム情報に従って処理を行いＲＡＭへ
書き込む受信データ処理Ｓ１０をマシンサイクルの一部
で行う。送信時には、前記ＲＡＭに予め書き込まれた送
信用のｍビット列プログラム情報に従ってＲＡＭに予め
格納された送信用制御チャネルデータを読み出しながら
送信データ処理Ｓ１３を該マシンサイクルの残りの部分
で行い、送信用制御チャネルデータをビットレベル又は
クロックレベルの位相で送信する送信位相制御処理を行
う。

Description

【発明の詳細な説明】

【発明の属する技術分野】本発明はフレーム送受信方法
及び装置に関し、特に、ディジタル多重通信方式におけ
るフレームの送受信方法及び装置（トランシーバー）に
関するものである。

【０００１】ディジタル多重通信方式は、従来の幹線網
から末端の端末機器へと広く採用されるようになり、様
々な方式が実現もしくは提案されている。

【０００２】たとえば、近年ではＣＡＴＶ網におけるイ
ンタラクティブなサービスを実現する上で必須となる双
方向通信方式の一つとして、ＴＤＭ／ＴＤＭＡ通信方式
が知られているが、そのフレーム構成（フレームフォー
マット）は様々である。

【０００３】このような事から、様々なフレーム構成に
柔軟に対応できると共に開発期間の短期化、且つ小型化
・低消費電力化・経済化を可能とするＬＳＩ化に適した
フレームの送受信方法及び装置が望まれている。

【０００４】

【従来の技術】ディジタル多重通信方式においては、一
般的に一定周期で繰り返すフレームや時間的に定めたタ
イムスロットの概念があり、それに対応してフレームの
分解組立を行うことによって送受信が行われる。

【０００５】図３６及び図３７はそのフレームフォーマ
ットとタイムスロットの一例を示す図である。

【０００６】図３６及び図３７において、局から宅内機
器に向けたフレームを下りフレーム（図３７参照）と呼
び、その逆方向を上りフレームと呼ぶと、図示の如く、
下りフレームは４ｍｓ周期で連続して送信され、上りフ
レームはガードタイムＧＴがあるように、バースト信号
である。言い換えると、下りフレームは時分割多重（Ｔ
ＤＭ）方式であり、上りフレームは、局からの指示に
（下りフレームを介して）従ってバースト信号を送信す
る時分割多重アクセス（ＴＤＭＡ）方式である。

【０００７】そして、上り／下りの各フレームは、それ
ぞれ通話チャネル（以下、Ｂ−ＣＨと略称することがあ
る）と制御チャネルから成り、制御チャネルは更にメン
テナンスチャネル（Ｍ−ＣＨ）と２つの呼制御チャネル
（Ｃ，Ｄ）から成り、その２つの呼制御チャネルは電話
サービス用のＤ−ＣＨとビデオ・オン・デマンド（ＶＯ
Ｄ）サービスのためのＣ−ＣＨから成っている。

【０００８】また、上りフレームについては、下り制御
チャネルＤ−ＣＨ及びＣ−ＣＨに対する受信確認応答信
号を返すためのチャネルとして、ＡＤ−ＣＨ及びＡＣ−
ＣＨが組み込まれている。これらの各チャネルは、図示
のような各フォーマットで構成されている。

【０００９】図３８は、上記フレームの分解・組立を行
いながら送受信処理を行う従来例を機能ブロック図で示
したもので、動作概要は以下の通りである。

【００１０】なお、この従来例は、ＣＡＴＶシステムの
ＣＡＴＶ局（以下、単に局とも記す）と加入者宅内機器
（以下、単に宅内機器又は宅内端末とも記す）とのディ
ジタル多重通信における宅内機器に適用された場合を示
している。

【００１１】モデム（図示せず）の復調部からの受信フ
レームのビット列は、受信処理手段１０１に入ると先ず
ジッタなどを除去するために、受信クロックから従属ク
ロックに乗り替える。従属クロックはＰＬＬなどで構成
される従属クロック発生手段１０２によって作られる。

【００１２】受信処理手段１０１では、従属クロックに
乗り替えた受信フレームのビット列からマルチフレーム
同期パターンを検出して受信制御手段１０３に伝える。

【００１３】受信制御手段１０３は、周知の同期保護を
行い、同期確立状態になると、外部制御装置ＣＰＵ（図
示せず）に対して同期確立状態であることを表示する。

【００１４】同期確立後の受信制御手段１０３は、ＣＰ
Ｕから受信要求があると、図３６に示した下りフレーム
フォーマットに従った各制御チャネルに対する必要な処
理、たとえばデスクランブルやＣＲＣチェックの有無な
どを受信処理手段１０１やＢ−ＣＨ受信処理手段１０４
にそれらの起動／停止タイミングとして出力する。

【００１５】この受信制御信号の発生動作は、マルチフ
レーム同期パターン検出タイミングを基点に、ビット数
をカウントして行き、必要なビット位置から必要な処理
を行うように、ビットレベルでのタイミング制御が基本
となる。

【００１６】受信処理手段１０１は、前記の受信制御信
号に従い、各制御チャネルに対して必要な処理を施しな
がらデータを取り込み、受信データバッファ（図示せ
ず）へ順次蓄積して行く。

【００１７】一方、Ｂ−ＣＨ受信処理手段１０４も受信
制御手段１０３によりタイミング信号で指定されたタイ
ムスロットからＰＣＭデータを受信し、ＰＣＭ・ＣＯＤ
ＥＣインタフェースに変換して出力する。

【００１８】送信制御手段１０５は、受信制御手段１０
３からマルチフレーム同期確立状態でのマルチフレーム
同期パターン検出タイミングを受け、且つＣＰＵから送
信要求があったとき、予め決められた受信フレームとの
位相差で送信フレームが開始するように制御する送信遅
延制御や、各バースト信号のフォーマットに基づいた処
理を施して送信するための制御を行う。

【００１９】その送信制御は、前述の上りフレームフォ
ーマットに従った各制御チャネルに対する必要な処理、
たとえばスクランブルやブロックチェックキャラクタ
（ＢＣＣ）付加の有無などを送信処理手段１０６やＢ−
ＣＨ送信処理手段１０７にそれらの起動／停止タイミン
グとして出力することで行われる。

【００２０】この送信制御信号の発生動作は、送信フレ
ーム開始タイミングを基点に、ビット数をカウントして
行き、必要なビット位置から必要な処理を行うようにビ
ットレベルでのタイミング制御が基本となる。

【００２１】但し、ＣＡＴＶシステムの様に局と宅内機
器の距離がある範囲で一定で、且つ伝送効率を上げる必
要のあるディジタル多重通信では、前記の送信遅延制御
はクロック周期の数分の１という精度で行われることが
あり、そのような場合は、クロックレベルでのタイミン
グ制御が基本となる。

【００２２】送信処理手段１０６は、前記の送信制御信
号を受けると、送信データバッファ（図示せず）から送
信データを順次読み込み、各バースト信号を組立ながら
送信する。

【００２３】一方、Ｂ−ＣＨ受信処理手段１０７もＰＣ
Ｍ・ＣＯＤＥＣインタフェースで受けたＰＣＭデータを
Ｂ−ＣＨフォーマットに組み立てて、送信制御手段１０
５からのタイミング信号で指定されたタイムスロットへ
出力する。

【００２４】外部制御装置ＣＰＵとのデータ授受は、受
信制御チャネルのデータ部分は受信データ、送信制御チ
ャネルのデータ部分は送信データの各バス線を介して行
われ、その際の送受データバッファのアクセス制御は、
それぞれ送信状態表示と受信状態表示をＣＰＵが参照し
ながら衝突が起こらないように行われる。

【００２５】

【発明が解決しようとする課題】先ず、従来例におい
て、前述のようにフレーム構成に基づき、様々なタイミ
ング信号をビットレベルまたはクロックレベルで生成
し、各ビット処理機能部に分配する必要があったため、
フレーム構成の変更に柔軟に対応できず、従ってフレー
ム構成の詳細仕様が決定されるまでは、送受信装置の具
体設計も進められず、開発の効率化を阻害するという問
題があった。

【００２６】さらに、送受信フレーム構成が異なる（非
対称）と、疑似的な対向装置を準備して単体試験を行う
などの手間もかかるという問題や、製造性、保守・運用
性を高めるための自己試験を取り入れることはコストア
ップが避けられないという問題があった。

【００２７】従って本発明は、上記課題を解決するた
め、ディジタル情報の開始点を示す固有のパターン情報
を含むフレームを送受信する方法及び装置において、様
々なフレーム構成に柔軟に対応でき且つ自己試験機能を
備えたプログラマブルなフレームの送受信方法及び装置
を実現することを目的とする。

【００２８】

【課題を解決するための手段】

〔１〕上記の目的を達成するため、本発明に係るフレー
ム送受信方法は、フレームを構成するビット数の１／Ｎ
（Ｎは正の整数) のｍ（ｍは２より大きい正の整数）を
１マシンサイクルとし、受信時には、該マシンサイクル
の所定位相に該フレームを引き込む受信同期化処理を行
い、受信した該フレーム中の制御チャネルデータを、該
マシンサイクルで共有ＲＡＭ内に予め書き込まれた受信
用の処理手順を定義したｍビット列プログラム情報に従
って処理を行い該共有ＲＡＭへ書き込む受信データ処理
を該マシンサイクルの一部を構成する受信処理実行フェ
ーズで行い、送信時には、該共有ＲＡＭに予め書き込ま
れた送信用の処理手順を定義したｍビット列プログラム
情報に従って該共有ＲＡＭに予め格納された送信用制御
チャネルデータを読み出しながら送信データ処理を該マ
シンサイクルの残りの部分を構成する送信処理実行フェ
ーズで行い、該送信用制御チャネルデータをビットレベ
ル又はクロックレベルの位相で送信する送信位相制御処
理を行うことを特徴としている。

【００２９】すなわち、本発明方法においては、フレー
ム構成ビット数の１／Ｎ( Ｎは整数) のｍビット列毎を
送受信処理単位とし、その処理単位を周期とするマシン
サイクルに実受信フレームの位相を引き込み、ｍビット
列毎の受信処理手順を定義するｍビット列プログラム情
報を共有ＲＡＭ（ランダムアクセスメモリ）から読み出
しながら受信処理を実行する。

【００３０】これと共に、同様に共有ＲＡＭから該プロ
グラム情報を読み出しながら送信処理を実行し、前記マ
シンサイクルで処理された送信フレームを実送信フレー
ムの位相に変換する。

【００３１】従って、ｍビット列毎に送受処理を行って
も実送受信フレームは、ビットレベルの位相変化に対応
できるので、送受信データのリード／ライトのみなら
ず、送受信タイムスロットやデータ長、送信ＦＡＳパタ
ーンやその長さ、スクランブル／デスクランブルの有
無、ＣＲＣチェックの有無、ガードタイム長などのフレ
ーム構成が変更になっても前記ｍビット列プログラム情
報を変更することによって容易に対応することができ
る。

【００３２】さらにまた、互いに独立した受信処理実行
フェーズと送信処理実行フェーズに分割してｍビット列
毎の処理ができるので、共有ＲＡＭは一般的なＲＡＭチ
ップを１個だけ用意すればよい。

【００３３】〔２〕また本発明方法では、上記〔１〕に
おいて、該受信同期化処理が、ビットレベルの該パター
ン情報または該パターン情報の検出保護ハンティング信
号と該マシンサイクルに基づいて予め決められた該共有
ＲＡＭの書込タイミングとの時間差に従って該受信した
制御チャネルデータの遅延時間を補正し、該送信位相制
御処理が、該共有ＲＡＭの読出タイミングと外部から与
えられた該ビットレベル又はクロックレベルの所定送信
フレーム開始タイミングとの時間差に従って送信データ
の遅延時間を補正することができる。

【００３４】〔３〕また本発明方法では、上記〔１〕又
は〔２〕において、該受信同期化処理が、該同期化処理
されたマシンサイクルレベル位相の該パターン情報で次
フレームのマシンサイクルレベルの検出ハンティングタ
イミングを先ず生成し、該マシンサイクルレベルのハン
ティングタイミングを、該ビットレベルへ位相変換を行
って次フレームの該パターン情報の検出ハンティングを
行うことができる。

【００３５】〔４〕また本発明方法では、上記〔１〕〜
〔３〕のいずれかにおいて、該送信位相制御処理が、受
信フレーム位相に対する送信フレームの送信位相を制御
する送信遅延制御処理を含み、該送信遅延制御処理が、
最大遅延制御時間だけ受信フレーム位相より先に該マシ
ンサイクルレベル位相で制御し、該マシンサイクルレベ
ル位相制御が終了次第、ビットレベル位相及びクロック
レベル位相で順次制御することもできる。

【００３６】〔５〕また本発明方法では、上記〔１〕〜
〔４〕のいずれかにおいて、該送信データ処理が、該共
有ＲＡＭの送信データ領域からガードタイムに対応する
送信データの特定ビットを送信要求として読み出したと
き、該ガードタイムに続く送信データを送信すると共
に、該送信要求を解除するために該特定ビットを所定値
に書き戻すことができる。

【００３７】〔６〕また本発明方法では、上記〔１〕〜
〔５〕のいずれかにおいて、該プログラム情報に従った
受信処理完了タイミングで共通バスを外部ＣＰＵ側に切
り替え、１フレーム毎の該送信遅延制御処理開始直前に
引き戻すことができる。

【００３８】〔７〕また本発明方法では、上記〔１〕〜
〔６〕のいずれかにおいて、該送信用のプログラム情報
が通話チャネルに関するものであるとき、図１９に概念
的に示すように、該受信処理実行フェーズで通話チャネ
ル送信用ＲＡＭ（ＢＴｘ−ＲＡＭ）１１０に、該送信用
のプログラム情報（オペコード）及びヘッダーを共有Ｒ
ＡＭ６より転送して書き込むと共に外部（ＰＣＭコーデ
ック３００等）からの送信通話チャネルデータを書き込
んでおき、該送信処理実行フェーズで該送信用のプログ
ラム情報に従って該ヘッダー及び該送信通話チャネルデ
ータを該通話チャネル送信用ＲＡＭ１１０から読み出し
て送信することができる。

【００３９】〔８〕また本発明方法では、上記〔７〕に
おいて、該受信用のプログラム情報が通話チャネルに関
するものであるとき、図１９に概念的に示すように、該
送信処理実行フェーズで該共有ＲＡＭ６から通話チャネ
ル受信用ＲＡＭ（ＢＲｘ−ＲＡＭ）２１０に該受信用の
プログラム情報を転送して書き込んでおくと共に受信通
話チャネルデータを読み出して外部（ＰＣＭコーデック
３００等）に出力し、該受信処理実行フェーズで該受信
用のプログラム情報に従って該受信通話チャネルデータ
を該通話チャネル受信用ＲＡＭ２１０に書き込むことが
できる。

【００４０】

〔９〕さらに上記の目的を達成するため、
本発明に係るフレーム送受信装置は、フレームを構成す
るビット数の１／Ｎ( Ｎは正の整数) のｍ（ｍは２より
大きい正の整数）ビット列長を１周期とするマシンサイ
クルを生成するマシンクロック発生手段と、受信時に
は、該マシンサイクルの所定位相に該フレームを引き込
む受信同期化手段と、受信用及び送信用の処理手順を定
義したｍビット列プログラム情報ならびに送信用制御チ
ャネルデータを予め書き込んだ共有ＲＡＭと、受信時に
は、該フレーム中の制御チャネルデータを、該マシンサ
イクルで該共有ＲＡＭ内の該受信用のｍビット列プログ
ラム情報に従って処理し且つ該共有ＲＡＭへ書き込む受
信データ処理を該マシンサイクルの一部を構成する受信
処理実行フェーズで行うとともに、送信時には、該共有
ＲＡＭ内の該送信用のｍビット列プログラム情報に従っ
て該送信用プログラム中の送信用制御チャネルデータを
読み出しながら送信データ処理を該マシンサイクルの残
りの部分を構成する送信処理実行フェーズで行う送受信
処理手段と、該送信用制御チャネルデータをビットレベ
ル又はクロックレベルの位相で送信する送信位相制御手
段と、を備えている。

【００４１】すなわち、本発明装置においては、フレー
ム構成ビット数の１／Ｎのｍビット列毎を送受信処理単
位とし、その処理単位を周期とするマシンサイクルをマ
シンクロック発生手段により発生する。

【００４２】そして、このマシンクロックに実受信フレ
ームの位相を受信同期化手段によって引き込み、ｍビッ
ト列毎の受信処理手順を定義するｍビット列プログラム
情報を送受信処理手段が共有ＲＡＭ（ランダムアクセス
メモリ）から読み出しながら受信処理を実行する。

【００４３】これと共に、送信処理も同様に共有ＲＡＭ
から該プログラム情報を該送受信処理手段が読み出しな
がら実行され、前記マシンサイクルで処理された送信フ
レームを送信位相制御手段によって実送信フレームの位
相に変換する。

【００４４】従って、ｍビット列毎に送受処理を行って
も実送受信フレームは、ビットレベルの位相変化に対応
できるので、送受信データのリード／ライトのみなら
ず、送受信タイムスロットやデータ長、送信ＦＡＳパタ
ーンやその長さ、スクランブル／デスクランブルの有
無、ＣＲＣチェックの有無、ガードタイム長などのフレ
ーム構成が変更になっても前記ｍビット列プログラム情
報を変更することによって容易に対応することができ
る。

【００４５】〔１０〕また本発明装置では、上記

〔９〕
において、外部ＣＰＵが該共有ＲＡＭをアクセスするた
めの共通バス切替手段を備えることができる。

【００４６】〔１１〕また本発明装置では、上記

〔９〕
又は〔１０〕において、該受信同期化手段が、該パター
ン情報をビットレベル位相で検出するパターン情報検出
手段と、そのパターン情報検出を安定化する受信フレー
ム同期保護手段と、該マシンサイクル位相で歩進する受
信フレーム長カウント手段と、該パターン情報検出手段
で検出された該ビットレベル位相のパターン情報検出信
号を該マシンサイクル位相に同期化してマシンサイクル
レベル位相のパターン情報検出信号を出力するパターン
情報同期化手段と、該受信フレーム長カウント手段から
１フレーム長カウント直前で出力されるマシンサイクル
レベル位相のパターン情報ハンティング信号をビットレ
ベル位相のパターン情報ハンティング信号に変換する位
相レベル変換手段を備え、該受信フレーム長カウント手
段が該マシンサイクルレベル位相のパターン情報検出信
号で初期設定及び歩進を開始すると共に１フレーム長カ
ウント直前にマシンサイクルレベル位相のパターン情報
ハンティング信号を発生し、該受信フレーム同期保護手
段が、該パターン情報検出手段からのビットレベル位相
のパターン情報検出信号と該位相レベル変換手段からの
ビットレベル位相のパターン情報ハンティング信号で受
信フレーム同期保護を行うことができる。

【００４７】すなわち、受信フレーム長カウント手段は
パターン情報同期化手段からのマシンサイクルレベル位
相のパターン情報検出信号で初期設定及び歩進を開始す
ると共にオーバーフローでマシンサイクルレベル位相の
パターン情報ハンティング信号を発生し、受信フレーム
同期保護手段は、パターン情報検出手段からのビットレ
ベル位相のパターン情報検出信号と位相レベル変換手段
からのビットレベル位相のパターン情報ハンティング信
号で受信フレーム同期保護を行うので、実受信フレーム
位相に追従した受信フレーム同期保護を行うことができ
る。

【００４８】〔１２〕また本発明装置では、上記〔１
１〕において、該送信位相制御手段が、受信フレーム位
相に対する送信フレームの送信位相を制御する送信遅延
制御手段を含み、該受信フレーム長カウント手段が、該
送信遅延制御手段の最大制御時間だけ受信フレーム位相
より先に該送信遅延制御手段を起動することができる。

【００４９】すなわち、上記受信フレーム長カウント手
段は、送信遅延制御手段の最大制御時間だけ受信フレー
ム位相より先に送信遅延制御手段を起動するので所定の
送信位相で送信することができる。

【００５０】〔１３〕また本発明装置では、上記〔１
２〕において、該送信遅延制御手段が、マシンサイクル
レベル位相の遅延カウント手段、ビットレベル位相の選
択手段、及びクロックレベル位相の選択手段を含み、マ
シンサイクルレベルの遅延制御終了後、ビットレベル及
びクロックレベルの各位相での遅延制御を順次行うと共
に、該送受信処理手段が該共有ＲＡＭのアクセスを開始
することができる。

【００５１】すなわち、マシンサイクルレベルの位相遅
延制御終了後、ビットレベル及びクロックレベルの各位
相での遅延制御を順次行うと共に、送受信処理手段の送
信処理部は共有ＲＡＭのアクセスを開始するので、該送
信処理部は常にマシンサイクルレベルで処理が出来、且
つ送信フレームはクロックレベルまでのきめ細かな送信
遅延制御を受けることができる。

【００５２】〔１４〕また本発明装置では、上記

〔９〕
乃至〔１３〕のいずれかにおいて、該送受信処理手段
が、該共有ＲＡＭの送信データ領域に書き込む送信結果
書込手段を含むと共に、ガードタイムに対応する送信デ
ータの特定ビットを送信要求フラグに意味付けすること
によって、読み出した送信データが該送信要求フラグで
あった場合に、該ガードタイムに続く送信データを送信
すると共に該送信要求フラグを落とすために該ビットを
論理反転して同一アドレスに書き戻すことができる。

【００５３】すなわち、ガードタイムに対応する送信デ
ータの特定ビットを送信要求フラグに意味づけすること
によって、読み出した送信データが送信要求フラグであ
った場合に、該ガードタイムに続く送信データを送信す
ると共に、送信要求フラグを落とすために該ビットを論
理反転して同一アドレスに書き戻すので、ＣＰＵは送信
要求フラグの状態を読み出すことで、送信完了を知るこ
とができる。

【００５４】〔１５〕また本発明装置では、上記〔１
０〕乃至〔１４〕のいずれかにおいて、該共通バス切替
手段が、該ｍビット列プログラム情報に従った受信処理
完了タイミングで該ＣＰＵ側に共通バスを引き渡すと共
に１フレーム毎の送信処理開始直前に引き戻すことがで
きる。

【００５５】すなわち、共通バス切替手段は、ｍビット
列プログラム情報に従った受信処理完了タイミングでＣ
ＰＵ側に共通バスを引き渡すと共に、１フレーム毎の送
信処理開始直前に引き戻すので、ＣＰＵはフレーム単位
での制御が確実にできる。

【００５６】〔１６〕また本発明装置では、上記

〔９〕
において、該共有ＲＡＭにさらに送受信のフレーム単位
での動作モードや処理条件を定義する定期的初期化プロ
グラム情報が予め書き込んであり、該送受信処理手段
が、該定期的初期化プログラム情報に従って処理を実行
することができる。

【００５７】〔１７〕また本発明装置では、上記〔１
６〕において、該受信同期化手段が、該パターン情報を
ビットレベル位相で検出するパターン情報検出手段と、
そのパターン情報検出を安定化する受信フレーム同期保
護手段と、該マシンサイクル位相で歩進する受信フレー
ム長−Ｘカウント手段と、該パターン情報検出手段で検
出されたビットレベル位相のパターン情報検出信号を該
受信フレーム長−Ｘカウント手段の歩進位相に同期化す
るパターン情報同期化手段と、該定期的初期化プログラ
ム情報に従って受信部を初期化する受信部定期的初期化
実行手段と、該受信部定期的初期化の終了で発生される
マシンサイクルレベル位相のパターン情報ハンティング
信号をビットレベル位相のパターン情報ハンティング信
号に変換する位相レベル変換手段を備え、該受信フレー
ム長−Ｘカウント手段が該パターン情報同期化手段から
のマシンサイクルレベル位相のパターン情報検出信号で
初期設定及び歩進を開始し、オーバーフローで停止する
と共に該受信部定期的初期化実行手段を起動し、該受信
部定期的初期化実行手段が、該Ｘで初期化を終了してマ
シンサイクルレベル位相のパターン情報ハンティング信
号を発生すると共に該受信フレーム長−Ｘカウント手段
を再起動し、該受信フレーム同期保護手段が、該パター
ン情報検出手段からのビットレベル位相のパターン情報
検出信号と該位相レベル変換手段からの該ビットレベル
位相のパターン情報ハンティング信号で受信フレーム同
期保護を行うことができる。

【００５８】すなわち、受信フレーム長−Ｘカウント手
段はパターン情報同期化手段からのマシンサイクルレベ
ル位相のパターン情報検出信号で初期設定及び歩進を開
始し、オーバーフローで停止すると共に受信部定期的初
期化実行手段を起動し、該受信部定期的初期化実行手段
は、前記Ｘで初期化を終了してマシンサイクルレベル位
相のパターン情報ハンティング信号を発生すると共に受
信フレーム長−Ｘカウント手段を再起動し、受信フレー
ム同期保護手段は、パターン情報検出手段からのビット
レベル位相のパターン情報検出信号と位相レベル変換手
段からのビットレベル位相のパターン情報ハンティング
信号で受信フレーム同期保護を行うので、実受信フレー
ム位相に追従した受信フレーム同期保護を行うことがで
き、且つ、毎フレーム定期的に動作モードの設定が可能
である。

【００５９】〔１８〕また本発明装置では、上記〔１
７〕において、該送信位相制御手段が、該定期的初期化
プログラム情報に従って送信部を初期化する送信部定期
的初期化実行手段と、受信フレーム位相に対する送信フ
レームの送信位相を制御する送信遅延制御手段を備え、
該受信フレーム長−Ｘカウント手段が、該送信遅延制御
手段の最大制御時間に該送信部定期的初期化実行に必要
な時間Ｚを加えたＹのタイミングだけ受信フレーム位相
より先に該送信部定期的初期化実行手段を起動し、該送
信部定期的初期化実行手段が実行終了のＺ時間後に該送
信遅延制御手段を起動することができる。

【００６０】すなわち、上記受信フレーム長−Ｘカウン
ト手段は、送信遅延制御手段の最大制御時間に前記送信
部定期的初期化実行に必要な時間Ｚを加えたＹのタイミ
ングだけ受信フレーム位相より先に送信部定期的初期化
実行手段を起動し、該送信部定期的初期化実行手段は実
行終了のＺ時間後に送信遅延制御手段を起動するので、
所定の送信位相で送信することができ、且つ、フレーム
毎に送信遅延制御を行うことができる。

【００６１】〔１９〕また本発明装置では、上記〔１
８〕において、該送信遅延制御手段が、マシンサイクル
レベル遅延カウント手段、ビットレベル位相の選択手
段、及びクロックレベル位相の選択手段を含み、該送信
部定期的初期化実行手段からの起動を受けて、先ず該マ
シンサイクルレベル遅延カウント手段がマシンサイクル
レベルの遅延制御を行い、その後、該ビットレベル位相
の選択手段及びクロックレベル位相の選択手段がビット
レベル及びクロックレベルの各位相での遅延制御を順次
行うと共に、該送受信処理実行手段の送信処理部が該処
理を開始することができる。

【００６２】〔２０〕また本発明装置では、上記〔１
６〕乃至〔１９〕のいずれかにおいて、該送受信処理手
段が該共有ＲＡＭの送信データ領域に書き込む送信結果
書込手段を含むと共に、ガードタイムに対応する送信デ
ータの特定ビットを送信要求フラグに意味付けすること
によって、読み出した送信データが該送信要求フラグで
あった場合に、該ガードタイムに続く送信データを送信
すると共に、該送信要求フラグを落とすために該ビット
を論理反転して同一アドレスに書き戻すことができる。

【００６３】〔２１〕また本発明装置では、上記〔１
６〕乃至〔２０〕のいずれかにおいて、外部ＣＰＵが該
共有ＲＡＭをアクセスするための共通バス切替手段をさ
らに備え、該共通バス切替手段が、該プログラム情報に
従った受信処理完了タイミングで該ＣＰＵ側に共通バス
を引き渡すと共に１フレーム毎の該送信部定期的初期化
実行直前に引き戻すことができる。

【００６４】〔２２〕また本発明装置では、上記〔１
６〕乃至〔２１〕のいずれかにおいて、該定期的初期化
プログラム情報が、送信部初期化と受信部初期化の各プ
ログラム情報を含み、該送信部初期化には少なくとも送
信遅延制御の遅延量データを含み、受信部初期化には少
なくとも該パターン情報が含まれているものとすること
が可能である。

【００６５】また、 前記定期的初期化プログラム情報
は、送信部初期化と受信部初期化の各プログラム情報を
含み、前記送信部初期化には少なくとも送信遅延制御の
遅延量データを含み、受信部初期化には少なくともパタ
ーン情報が含まれているので、送信部においては、遅延
量データの変化の有無に関わらず、該送信部の定期的初
期化シーケンスで毎フレーム送信フレームの位相に反映
される。

【００６６】また、受信部においては、受信部の定期的
初期化シーケンスで毎フレーム、パターンが設定される
ので、フレーム単位での機能検証試験が容易になる。

【００６７】〔２３〕また本発明装置では、上記

〔９〕
乃至〔２２〕のいずれかにおいて、通話チャネル送信用
ＲＡＭを含み、該送信用のプログラム情報が通話チャネ
ルに関するものであるとき、該受信処理実行フェーズで
該通話チャネル送信用ＲＡＭに、該送信用のプログラム
情報及びヘッダーを該共有ＲＡＭより転送して書き込む
と共に外部からの送信通話チャネルデータを書き込んで
おき、該送信処理実行フェーズで該送信用のプログラム
情報に従って該ヘッダー及び該送信通話チャネルデータ
を該通話チャネル送信用ＲＡＭから読み出して送信する
通話チャネル送信部を設けることができる。

【００６８】〔２４〕また本発明装置では、上記〔２
３〕において、通話チャネル受信用ＲＡＭを含み、該受
信用のプログラム情報が通話チャネルに関するものであ
るとき、該送信処理実行フェーズで該共有ＲＡＭから該
通話チャネル受信用ＲＡＭに該受信用のプログラム情報
を転送して書き込んでおくと共に受信通話チャネルデー
タを読み出して外部に出力し、該受信処理実行フェーズ
で該受信用のプログラム情報に従って該受信通話チャネ
ルデータを該通話チャネル受信用ＲＡＭに書き込む通話
チャネル受信部を設けることができる。

【００６９】すなわち、上記〔２３〕又は〔２４〕にお
いては、図１９に概念的に示すように、共有ＲＡＭ６か
ら、該通話チャネル（Ｂ−ＣＨ）送信用又は受信用ＲＡ
Ｍ（ＢＴｘ−ＲＡＭ１１０，ＢＲｘ−ＲＡＭ２１０）に
転送するので、ＣＰＵ５は該共有ＲＡＭ６経由で通話チ
ャネルのｍビット列プログラム情報（オペコード）を変
更できる。

【００７０】また、前記のマシンサイクルを少なくとも
通話チャネル送信処理実行フェーズとビット列プログラ
ム情報転送フェーズの２つに分け、それぞれのフェーズ
で独立してｍビット列毎の通話チャネル送信／受信処理
が可能となる。

【００７１】また、通話チャネル送信部は、ｍビット列
プログラム情報転送フェーズに続く送信ＰＣＭデータ書
込フェーズを備え、外部（ＰＣＭコーデック３００等）
からの送信ＰＣＭデータを連続的に該通話チャネル送信
用ＲＡＭ１１０に書き込み、通話チャネル送信処理実行
フェーズにおいて該ｍビット列プログラム情報に従って
独立して該ｍビット列毎の送信処理が可能であり、通話
チャネル送信用ＲＡＭ１１０が一般的なＲＡＭチップ１
個で構成できるので、ＲＡＭ内蔵／外付けに関わらずゲ
ートアレイ化に適している。

【００７２】また、通話チャネル受信部は、ｍビット列
プログラム情報転送フェーズに続く受信ＰＣＭデータ読
み出しフェーズを備え、外部（ＰＣＭコーデック３００
等）への受信ＰＣＭデータを連続的に該通話チャネル受
信用ＲＡＭ２１０から読み出し、該通話チャネル受信処
理実行フェーズにおいて該ｍビット列プログラム情報に
従って独立して該ｍビット列毎の受信処理が可能であ
り、該通話チャネル受信用ＲＡＭ２１０も一般的なＲＡ
Ｍチップ１個で構成できるので、ＲＡＭ内蔵／外付けに
関わらずゲートアレイ化に適している。

【００７３】また、通話チャネル送信部におけるｍビッ
ト列プログラム情報転送フェーズと送信ＰＣＭデータ書
込フェーズの時間的位置は、上記共有ＲＡＭ６の受信処
理実行フェーズに、また該通話チャネル受信部における
ｍビット列プログラム情報転送フェーズと受信ＰＣＭデ
ータ読出フェーズは、該共有ＲＡＭ６の送信処理実行フ
ェーズに、それぞれ対応すると共に、通話チャネル送信
部における通話チャネル送信処理実行フェーズは該送信
処理実行フェーズに、また通話チャネル受信部における
通話チャネル受信処理実行フェーズは該共有ＲＡＭ６の
受信処理実行フェーズにそれぞれ対応しているので、通
話チャネルの実送受信フレーム位相制御は、上記の受信
同期化手段と送信位相制御手段に任せることができる。

【００７４】〔２５〕また本発明装置では、上記

〔９〕
乃至〔２４〕のいずれかにおいて、該送信位相制御手段
が、該マシンサイクルレベル位相で歩進する送信フレー
ム長カウント手段と送信モード設定手段とを備え、該送
信モード設定手段が、受信フレームの同期が確立した
後、予め決められたタイミングで送信フレームを送信す
るスレーブモードと、受信フレームの有無に関わらず自
律的に送信フレームを送信するマスターモードとを備
え、該スレーブモードにおいては該受信フレーム長カウ
ント手段が該送信遅延制御手段を起動し、該マスターモ
ードにおいては該送信フレーム長カウント手段が該送信
遅延制御手段を起動することができる。

【００７５】〔２６〕また本発明装置では、上記〔２
５〕において、該受信同期化手段を、受信入力信号切替
手段と、ノーマルモード又はループバックモードを設定
する受信モード設定手段を備え、該受信入力信号切替手
段は、該受信モード設定手段が該ループバックモードに
設定されたとき、送信フレームを選択受信するように構
成することができる。

【００７６】〔２７〕また本発明装置では、上記〔２
６〕において、該通話チャネル送信部及び該通話チャネ
ル受信部が、通話チャネル受信データを通話チャネル送
信データとして転送する通話チャネルデータループバッ
ク手段と、通話チャネルノーマルモード及び通話チャネ
ルループバックモードを設定する通話チャネルモード設
定手段を備えたものとすることができる。

【００７７】

【発明の実施の形態】図１は本発明に係るフレーム送受
信方法を実現するフレーム送受信装置の実施例（１）を
示したものであり、特に制御チャネル送受信部ＣＳＲの
実施例を示している。まずこのフレーム送受信装置の構
成を説明する。

【００７８】受信クロック信号RCLKがフェーズロックル
ープ（ＰＬＬ）発振回路１に与えられており、発振回路
１はさらに８相クロック作成回路２に接続されている。
この８相クロック作成回路２はさらにパワーオン検出回
路３及びマシンクロック作成回路８に接続されており、
さらにクロック位相選択回路６９にも接続されている。

【００７９】パワーオン検出回路３はさらにパワーオン
イニシャライズ回路７に接続されており、このパワーオ
ンイニシャライズ回路７はマシンクロック作成回路８及
び定期的イニシャライズ回路（受信部）９に接続されて
おり、ＣＰＵ５から外部リセット信号ExTRSTが入力され
ている。

【００８０】定期的イニシャライズ回路９はフライホイ
ールカウンタ１０に制御信号FWCRUNを送るとともに、こ
のフライホイールカウンタ１０からオーバーフロー信号
FWOVFをフィードバックして受けるようになっている。

【００８１】さらに定期的イニシャライズ回路９は制御
信号PMFTを受信フレーム可変遅延回路６８に与えてお
り、この受信フレーム可変遅延回路６８は出力信号PMFT
Sをフレーム同期保護回路６２に与えている。

【００８２】このフレーム同期保護回路６２はマルチフ
レームパターン検出回路６１からの出力信号RMFTが入力
されており、出力信号MFTを受信データ位相同期化回路
６４と受信フレーム可変遅延回路６８と受信フレーム同
期化回路６３とに共通して送るようにしており、受信フ
レーム同期化回路６３から出力信号MFTSがフィードバッ
クして定期的イニシャライズ回路９に与えられている。
なお、マルチフレームパターン検出回路６１及び受信デ
ータ位相同期化回路６４には受信データRxBITが与えら
れるようになっている。

【００８３】さらに、この定期的イニシャライズ回路９
は定期的イニシャライズ用レジスタ（送信部）２８〜３
５を定期的にイニシャライズするように接続されてお
り、また、出力信号PTOVF，RxINCをデコード回路３６に
与え、さらにオペコード用アドレスカウンタ（受信部）
１５及びデータ用アドレスカウンタ（受信部）１６に対
して出力信号RxARSTを与えるように接続されている。な
お、レジスタ２８〜３５はデータバスＤＢ及び共通バス
切替回路４を介してＣＰＵ５に接続されている。

【００８４】デコード回路３６はバイトレジスタ（受信
部）４０，一次機能レジスタ４１（受信部）、バイトカ
ウンタ（受信部）４２、及び二次機能レジスタ４３、に
対して制御信号を与えるように接続されており、最初は
データバスＤＢからデータがレジスタ４０，４１に保持
され、さらにバイトカウンタ４２及びレジスタ４３に移
され、レジスタ４３から機能デコード回路（受信部）４
４を介してデータが受信タスクタイミング回路３７に与
えられるようになっている。また機能デコード回路４４
はバイトカウンタ４２からの出力信号TOVFを入力するよ
うになっている。なおこの受信タスクタイミング回路３
７にはデコード回路３６からマシンサイクルＭ０〜Ｍ７
が与えられるようになっている。

【００８５】タスクタイミング回路３７からの出力信号
DSCRCTLはデスクランブル回路５０に与えられ、出力信
号CRCCTLはＣＲＣチェック回路５２に与えられ、出力信
号RxDSETは直並列変換回路５１に与えられ、そして出力
信号RxTINC,RxDINCがそれぞれアドレスカウンタ１５，
１６に与えられるようになっている。

【００８６】デスクランブル回路５０は受信データ位相
同期化回路６４から受信データＲＤを受けてデスクラン
ブル処理を行った後、この処理結果をＣＲＣチェック回
路５２及び直並列変換回路５１に送るようにしており、
ＣＲＣチェック回路５２及び直並列変換回路５１の出力
データは書込データセレクタ（受信部）５３に与えられ
るように接続されており、このデータセレクタ５３はタ
スクタイミング回路３７からの制御信号によって選択さ
れてその出力データをデータバスＤＢに与えるように接
続されている。

【００８７】また、アドレスカウンタ１５，１６の出力
信号はアドレスマルチプレクサ（受信部）３８を介して
アドレスバスＡＢに送られるように接続されており、こ
のマルチプレクサ３８にはタイミングバスＴＢを介して
マシンクロック作成回路８からセレクト信号が与えられ
るようになっている。

【００８８】また、データバスＤＢ及びアドレスバスＡ
Ｂには共有ＲＡＭ６が接続されており、タスクタイミン
グ回路３７からバス切替回路４及びＣＰＵ５に割り込み
信号ＩＮＴが与えられるようになっている。

【００８９】上記のフライホイールカウンタ１０の出力
信号TxINIは定期的イニシャライズ回路１２に与えられ
ており、この定期的イニシャライズ回路１２はタイミン
グバスＴＢからタイミング信号を受けるとともに、送信
遅延カウンタ３９に出力信号DLLDを与え、出力信号TxIN
Cをマシンサイクルデコード回路２６に与えるととも
に、その出力信号TxARSTをアドレスカウンタ１３、アド
レスカウンタ１４に共通して与え、さらに出力信号TxIN
Sをバス切替回路４に与えるようにしている。

【００９０】また、この定期的イニシャライズ回路１２
は定期的イニシャライズ回路９と同様にレジスタ１８〜
２５に制御信号を与えるように接続されており、送信遅
延カウンタ３９の出力信号DVOFをフィードバックして受
けるようになっている。

【００９１】デコード回路２６は受信部におけるレジス
タ４０〜４３，及びデコード回路４４と同様にレジスタ
４５〜４８，及びデコード回路４９に接続されており、
さらにデコード回路４９は送信タスクタイミング回路２
７に接続されており、このタスクタイミング回路２７は
デコード回路２６からの出力信号も受けるように接続さ
れている。

【００９２】そして、このタスクタイミング回路２７は
出力信号TxTINC,TxDINCをそれぞれアドレスカウンタ１
３，１４に与えており、出力信号TxDRDを送信データバ
ッファレジスタ５４に与え、出力信号TxWRTを共有ＲＡ
Ｍ６に与え、出力信号CRCCTLをＣＲＣ発生回路５６に与
え、出力信号TxDLDを並直列変換回路５５に与え、出力
信号CARRONをキャリアON/OFF信号用エラスティックスト
ア７１に与え、そして出力信号SCRCTLをスクランブル回
路５７に与えるように接続されている。

【００９３】また、アドレスカウンタ１３，１４の出力
信号はアドレスマルチプレクサ（送信部）１７に送ら
れ、このマルチプレクサ１７はタイミングバスＴＢから
のタイミング信号により出力信号をアドレスバスＡＢに
送るように接続されている。

【００９４】また、送信データバッファレジスタ５４は
データバスＤＢに接続されており、その出力データは並
直列変換回路５５及び書込データセレクタ（送信部）５
８に与えられており、このデータセレクタ５８には並直
列変換回路５５からシリアル送信データを入力とするＣ
ＲＣ発生回路５６からのデータが与えられており、タス
クタイミング回路２７からの制御信号によってその出力
データをデータバスＤＢに与えるように接続されてい
る。

【００９５】また、並直列変換回路５５及びＣＲＣ発生
回路５６の出力はＯＲ回路７０を介してスクランブル回
路５７に与えられるようになっており、このスクランブ
ル回路５７の出力信号は送信フレーム用エラスティック
ストア７２に与えられるように接続されている。

【００９６】また、送信遅延カウンタ３９の出力信号DO
VFはレジスタ６６，６５にも与えられており、ビット位
相選択回路６７はレジスタ６６からのデータとタイミン
グバスＴＢからのマシンクロックを受けることによりバ
イトタイミング信号BYTETを出力して並直列変換回路５
５とＣＲＣ発生回路５６及びスクランブル回路５７に与
えている。

【００９７】そして、クロック位相選択回路６９にはレ
ジスタ６５からのデータと８相クロック作成回路２から
の出力信号Φ０〜７が入力され、出力信号SCLKがエラス
ティックストア７１，７２に出力するように接続され、
そのクロック位相選択結果を示す状態信号ＰＱ０〜２と
ＰＬＳはデータセレクタ５８に接続されている。

【００９８】なお、これらのエラスティックストア７
１，７２には前記の信号SCLKの他に基本クロック８MCLK
も与えられており、送信タスクタイミング回路２７の出
力信号CARRONとスクランブル回路５７の出力信号を信号
SCLKに乗せ換えて出力信号をCARRON，TxBITをそれぞれ
出力するように接続されている。

【００９９】次に、上記の本発明に係る送受信装置の実
施例の動作を図２〜図１８を参照して詳しく説明する。

【０１００】１．電源投入から第１回目の共有ＲＡＭ読
出開始直前まで 電源が入ると、受信クロック信号の有無に関わらず、発
振回路１が３２ＭＨｚのクロックを発振し、８相クロッ
ク作成回路２に与える。この８相クロック作成回路２
は、上記の３２ＭＨｚのクロックから８ＭＨｚのクロッ
クを８種類（Φ０〜Φ７の８相）作成する。それぞれの
８ＭＨｚクロックは互いに約１５ｎｓの時間的ずれを有
するものである。なお、受信クロック信号がある場合に
は、これに同期した３２ＭＨｚが出力されることは言う
までもない。

【０１０１】ここで予め、上記の８相クロックの用途を
簡単に述べておくと、相Φ０の８ＭＨｚクロックは、受
信部と送信部で基本クロックとして使用されており、そ
の他の相Φ１〜Φ７は、後述する如く送信部で送信遅延
制御のために使用されるものである。そのようなことか
ら、以後は相Φ０の８ＭＨｚクロックを単に８ＭＣＬＫ
（図３参照）と呼ぶ。

【０１０２】８相クロック作成回路２からパワーオン検
出回路３に前記８ＭＣＬＫが入力されると、各回路はリ
セットされる。このリセット状態では、バス切替回路４
は、共通バスをＣＰＵ５の側に切り替え、ＣＰＵ５が共
有ＲＡＭ６に書込可能な状態で停止する。

【０１０３】ＣＰＵ５は、図４に概略的に示されてお
り、図５及び図６にそれぞれ受信部及び送信部について
示されているプログラム情報を共有ＲＡＭ６に書き終え
ると、パワーオンイニシャライズ（初期化）回路７に対
する外部リセット信号ExTRSTを解除する（図２のＳ１参
照）。

【０１０４】ExTRST信号が解除されたパワーオンイニシ
ャライズ回路７は、マシンクロック作成回路８と受信部
の定期的イニシャライズ回路９を起動する。ここで、両
イニシャライズ回路８と９は同期して動作するようにな
る。

【０１０５】同期動作とは、マシンクロック作成回路８
から、タイミングバスＴＢに出力される４ＭＨｚクロッ
ク(Q0)、２ＭＨｚクロック(Q1)および１ＭＨｚクロック
(Q2)の３つのマシンクロックで定義されるマシンサイク
ルＭ０〜Ｍ７（図３）のタイミングに従って、予め決め
られた動作をすることである。具体的には、マシンクロ
ック作成回路８がマシンサイクル・タイミングＭ７を発
生したとき、定期的イニシャライズ回路９はマシンサイ
クルの変化点と認識して入力信号の判定を行い、出力信
号もそのタイミングＭ７を基準に出力するように動作す
る。

【０１０６】ここで、マシンサイクルは、本発明の基本
に関わるものなので、以下にもう少し詳しく述べる（図
３参照）。

【０１０７】タイミングＭ０〜Ｍ７の連続した繰り返し
周期を１マシンサイクルと呼び、このマシンサイクルが
これから述べる各部の動作の基本タイミングとなり、プ
ログラマブル送受信処理単位の基本概念となる。

【０１０８】なお、本実施例では８ＭＢＰＳのシリアル
信号を処理する場合を示しており、マシンサイクルＭ０
〜Ｍ７は、ビット０〜ビット７（１バイト又は１タイム
スロット）の時間的位置に対応させて考えることもでき
る。すなわち、シリアルに８ビットが入力（または出
力）される度に１マシンサイクルが経過する。

【０１０９】本実施例では、図３に示す如く、１タイム
スロットに８ビット（１バイト）のシリアルデータが入
るようにタイムスロットを定義している。このことは、
１マシンサイクルで１タイムスロット（８ビット分) の
送受信処理ができれば、１タイムスロット毎のプログラ
ム化が可能であることを示している。

【０１１０】本実施例では１マシンサイクルをＭ０〜Ｍ
３と、Ｍ４〜Ｍ７の２つに分け、前者は受信処理、後者
は送信処理のメモリ−アクセス用に割り振ることによっ
て、一つのランダムアクセスメモリ（共有ＲＡＭ) を利
用できるようにしたものである（図７参照）。

【０１１１】すなわち、図７に示す如く、プログラム情
報を読み出したり、処理結果のリード／ライトは前述の
ように送受信部で時分割的に行われるが、ビットシリア
ル信号処理に関わるすべての動作は、送受信部で独立に
並行して行われ、それぞれの共有ＲＡＭアクセスタイミ
ングに合わせて、８ビット単位の処理が完結するように
リアルタイムで行われる。

【０１１２】話を戻し、定期的イニシャライズ回路９
は、パワーオンイニシャライズ回路７から起動される
と、フライホイールカウンタ１０をタイミングＭ７で起
動する（同Ｓ３）。

【０１１３】フライホイールカウンタ１０は予め設定さ
れている「７」からカウントを開始する。これは、同期
保護回路６２からのマルチフレームパターン検出信号MF
Tをマシンサイクルに同期させるために１サイクル必要
であり（同Ｓ７）、さらに予測マルチフレームタイミン
グ信号PMFTをビット位相レベルのハンティング信号PMFT
Sに変換するための遅れ分を考慮したもの（同Ｓ５）で
ある。

【０１１４】カウント開始後、３６７９のカウント値
（タイムスロットＴＳ）で送信部の定期的イニシャライ
ズ起動信号TxINI を出力し、４０９５ＴＳでオーバーフ
ロー信号FWOVFを出力し、“０”で停止する（図８参
照）。

【０１１５】このフライホイールカウンタ１０の歩進タ
イミングは、前述のようにマシンサイクルのタイミング
Ｍ７である。従って、定期的イニシャライズ起動信号Tx
INIやオーバーフロー信号FW0VFの長さは、マシンサイク
ルＭ０〜Ｍ７の１マシンサイクル長である。

【０１１６】信号TxINIを受けた送信部の定期的イニシ
ャライズ回路１２は、バス切替回路４にＣＰＵ５から本
送受信装置側への切替信号TxINSを送ってＣＰＵ５から
アクセスできないようにすると共に、送信部のオペコー
ド用アドレスカウンタ１３と、送信データ用アドレスカ
ウンタ１４にアドレスリセット信号TxARSTを出力し、共
有ＲＡＭ６の読出準備に入る。

【０１１７】一方、受信部の定期的イニシャライズ回路
９は信号FWOVFを受けて、受信部のアドレスカウンタ１
５と、アドレスカウンタ１６にアドレスリセット信号Rx
ARSTを出力し、共有ＲＡＭ６の読出準備に入る。

【０１１８】なお、送受信時のオペコード（オペレーシ
ョンコードの略）の実施例が図９に示されている。

【０１１９】以上が電源投入から第１回目の共有ＲＡＭ
アクセスに入る直前までの動作である。

【０１２０】これまで述べた動作は、共有ＲＡＭ６から
プログラム情報（フレームフォーマット情報）を読み出
す直前までなので、当然ながら、動作モードやフレーム
フォーマットあるいは受信信号の有無などとは全く関係
なく、常に上記のごとく動作する 。

【０１２１】２．送受信部の定期的イニシャライズ（動
作モードの決定からプログラム情報読出直前まで）。 まず、回路動作の説明に入る前に、決定（又は指定）さ
れる動作モードとは、具体的にどのようなものなのか、
４ｍｓ長フレーム毎の定期的イニシャライズによって決
定されるパラメータについて述べる。

【０１２２】共有ＲＡＭ６のメモリマップ（図４〜図
６）を参照しながら、若番地から説明すると、まず、図
４に示す如く受信部の定期的イニシャライズプログラム
領域があり、そこには、図５の「受信イニシャライズ定
義」に示す如く、ノーマル／ループバックモード、フレ
ーム同期パターン反転／非反転、デスクランブラ有無効
の３項目が第１バイト目の中で独立に指定できるように
なっている。第２バイト目はデスクランブラの初期セッ
トパターンを指定でき、第３及び第４バイト目では、マ
ルチフレームパターンを指定できる。第５及び第６バイ
ト目は、第１回線目の下り通話チャネル（Ｂ１）の指定
（パス設定) 、第７と第８では第２回線目の下り通話チ
ャネル（Ｂ２）の指定（パス設定) がそれぞれできる。

【０１２３】次に送信部の定期的イニシャライズプログ
ラム領域では、図６の「送信イニシャライズ定義」に示
す如く、第１バイト目でマスタ／スレーブモード、連続
・バーストフレームモード、スクランブラ有無効、キャ
リアレベルの４項目が独立に指定できる。第２バイト目
では、スクランブラの初期セットパターンを指定でき、
第３及び第４バイト目では、送信遅延時間を指定でき
る。第５及び第６バイト目は、第１回線目の上り通話チ
ャネル（Ｂ１）の指定（パス設定) 、第７と第８では第
２回線目の上り通話チャネル（Ｂ２）の指定（パス設
定) がそれぞれできる。

【０１２４】上記の指定内容に基づき、図１に示した実
施例を参照しながら送信部及び受信部の定期的イニシャ
ライズの動作を説明する。

【０１２５】まず、送信部の定期的イニシャライズ動作
（同Ｓ８）に関しては、前述のように、送信部の定期的
イニシャライズ回路１２がフライホイールカウンタ１０
から信号TxINIを受けて起動し、共通バスは本送受信装
置側に切り替わりＣＰＵ５側からアクセスできないよう
になっている。

【０１２６】また、送信部のオペコード用アドレスカウ
ンタ１３、及びデータ用アドレスカウンタ１４もリセッ
トされ、“０”を出力している。

【０１２７】ここで、マシンサイクルのタイミングＭ４
になると、送信部の定期的イニシャライズ回路１２は、
レジスタ１８にセットパルスを出力し、第１バイト目を
読み出す（図７及び図１１参照）。

【０１２８】このときの共有ＲＡＭアドレスは、アドレ
スカウンタ１３の７ビットの出力に、タイミングＭ４を
定義する前記Ｑ０〜Ｑ２の３ビット情報のうちＱ１及び
Ｑ２を最上位ビット、Ｑ０を最下位ビットとして加え、
１０ビットのアドレス信号としてマルチプレクサ１７か
ら出力される。従って、この場合のアドレスは、１６進
表示（以下同様）で２００番地を示していることになる
（図６参照）。

【０１２９】次にタイミングＭ５になると、Ｑ０は
“０”から“１”に変わっているので、マルチプレクサ
１７の出力は２０１番地になる。

【０１３０】このタイミングＭ５で定期的イニシャライ
ズ回路１２は、レジスタ１９にセットパルスを出力し、
第２バイト目を読み出すと共に、マシンサイクルデコー
ド回路２６に歩進指示信号TxINCを出し、１マシンサイ
クルでの２バイト読出を完了する。

【０１３１】一方、信号TxINC を受け取ったデコード回
路２６は、タスクタイミング回路２７経由でアドレスカ
ウンタ１３を一つ進め（＋１）させ、次のマシンサイク
ルのタイミングＭ４及びＭ５に備える。

【０１３２】以上の動作を４マシンサイクル繰り返すこ
とによって、レジスタ１８〜２５まで順次読み出し、２
００番地から２０７番地に格納された前記８バイトから
成る送信部の定期的イニシャライズ動作が終了する。こ
の終了タイミングは、遅延カウンタロードスタート信号
DLLDを発することで送信遅延カウンタ３９へ通知され
る。

【０１３３】受信部の定期的イニシャライズ動作（同Ｓ
４）は、前述のように定期的イニシャライズ回路９が信
号FWOVFを受けると開始される。

【０１３４】共有ＲＡＭ６の０００番地から００７番地
に格納された８バイトを、マシンサイクルのタイミング
Ｍ０とＭ１で（１マシンサイクル当たり２バイトづつ)
順次、レジスタ２８〜３５に読み出し、定期的イニシャ
ライズを終了する（図７及び図１０参照）。

【０１３５】このように、マシンサイクルの割り当てが
異なるだけで、送信部の場合と全く同じである。

【０１３６】但し、この終了タイミングは、定期的イニ
シャライズ終了信号PTOVF(１マシンサイクル幅) でデコ
ード回路３６へ通知される。

【０１３７】定期的イニシャライズ回路９はまた、終了
マシンサイクルのタイミングＭ７で、予測マルチフレー
ムタイミング信号PMFTを出力し、点線のルートを経由し
てフライホイールカウンタ１０がリスタート（同Ｓ３）
できるようにする。

【０１３８】このフライホイールカウンタ１０のリスタ
ートについては、フレーム同期保護動作（同Ｓ６）との
関連があるので、後で述べる。

【０１３９】なお、受信部における送信部に対応する上
記の各回路は、アドレスカウンタ１５、デコード回路３
６に対する歩進指示信号はRxINC、アドレスマルチプレ
クサ３８、タスクタイミング回路３７である。

【０１４０】３．送受信処理（プログラム情報読出開始
からＣＰＵ側への共通バス切替まで） 電源投入後、先ず送信部の定期的イニシャライズ（同Ｓ
８）が終了し、次に受信部の定期的イニシャライズ（同
Ｓ４）が行われることを上記に示した。

【０１４１】ここからは、共有ＲＡＭ６からのプログラ
ム情報（オペコード）の読出と、それに基づくタスク制
御、そして実際の送受信データをリアルタイム処理とそ
の処理対象となるデータの共有ＲＡＭ６におけるリード
／ライトについて、次の３項に分けて述べる。

【０１４２】第3-1項で、共有ＲＡＭ６のアクセス（リ
ード／ライト）に関わる動作を中心に説明し、次の第3ー
2項では、タスク制御部がオペコードを解読し、処理部
を制御するまでの動作、第3-3項では、その処理部の動
作について説明する。なお、前記定期的イニシャライズ
動作で設定された動作モードに従った振る舞いをする部
分については、その都度説明する。

【０１４３】3ー1.共有ＲＡＭの時分割アクセス（リード
／ライト） 送受信部の定期的イニシャライズが終了し、プログラム
情報（オペコード）の読出を開始させる信号は、受信部
は前述の定期的イニシャライズ終了信号PTOVF(１マシン
サイクル幅) であり、送信部は、前記の送信遅延カウン
タ３９のオーバーフロー信号DOVFである（同Ｓ１２）。
このように送受信部の共有ＲＡＭ６に対するアクセス動
作は、開始信号と、マシンサイクルの割り当てが異なる
だけで、他は互いに同じであるので、受信部の共有ＲＡ
Ｍ６のアクセス動作について説明する（図７，図１０〜
図１３参照）。

【０１４４】前記デコード回路３６は、前述の定期的イ
ニシャライズ終了信号PTOVF(１マシンサイクル幅) を受
信すると、そのマシンサイクルのタイミングＭ０でレジ
スタ４０にセットパルスを出力し、図５のオペコードに
おける受信フレームフォーマット定義に示す如く、共有
ＲＡＭ６の００８番地に格納されている処理バイト数を
読み出す。

【０１４５】そのタイミングＭ０に続くタイミングＭ１
ではレジスタ４１にセットパルスを出力して、００９番
地に格納されている処理内容（機能定義）を読み出すと
共に、アドレスカウンタ１５にインクリメント信号RxTI
NCを出力してカウントを一つ進める。

【０１４６】これで、一つのフォーマット情報（実施例
では図９に示すオペコード「０１」，「０３」でマルチ
フレームパターン検出を意味する。）の読出は終了であ
る。

【０１４７】その後のタイミングＭ２及びＭ３では、こ
のマシンサイクル前に読み出されたオペコードによる処
理結果の書込タイミングであり、書込が行われる。但
し、この場合は、定期的イニシャライズ動作が終了して
から最初のオペコード読出状態であるので、共有ＲＡＭ
６への書込は発生せず何も実行されない。

【０１４８】以上が受信部に割り当てられた１／２マシ
ンサイクルＭ０〜Ｍ３の動作である（図１０参照）。
（この後の１／２マシンサイクルＭ４〜Ｍ７は、送信部
が共有ＲＡＭ６へアクセスできるように構成されてい
る) 。

【０１４９】次のマシンサイクルのタイミングＭ０，Ｍ
１で共有ＲＡＭ６のリードが行われるかどうかは、レジ
スタ４０にセットされているバイト数による。

【０１５０】もし、それが１バイトの指定であったなら
ば、リードが行われ、２バイト指定であったならば、一
つ置いて次のマシンサイクルで行われることになる（図
１２参照）。

【０１５１】このように、指定された処理バイト数が終
了する度に、オペコードのリード及びアドレス歩進が行
われ、ストッパーであるＡＬＬ“０”のデータが読み出
されるまで繰り返される。

【０１５２】なお、図１０及び図１１に示す如く受信に
関しては受信したチャネルデータの書込と受信処理結果
の書込であり、送信に関しては送信制御チャネルデータ
の読出と送信処理結果の書込である。

【０１５３】ここまでが、共有ＲＡＭ６のアクセスに関
わる動作説明である。前述のように送受信部は時分割的
に共有ＲＡＭ６をアクセスし、また動作モードに関わら
ず、同様に振る舞う動作である。

【０１５４】3-2.タスク制御（同時並行の送受信動作の
個別制御） 以下に説明する動作は、受信部のレジスタ４０，４１及
び送信部のレジスタ４５，４６に読み出されたオペコー
ドを受けてタスク制御部がどのように動作するかを説明
する。この動作説明は、受信部を主に説明するが、送信
部のタスク制御部にも機能ブロックの番号を読み替える
だけで当てはまるので、以下の説明ではカッコを付して
記す。

【０１５５】これから説明するマシンサイクルＭ０〜Ｍ
７で、何番目のマシンサイクルであるかを示す必要があ
る場合には、「＃ｎＭ０〜７」の表記方法をとるものと
する。たとえば、上記の定期的イニシャライズ終了後、
第１回目のマシンサイクルのタイミングＭ０からＭ７を
特定する場合には、＃１Ｍ０〜７と表記する。また、第
１回目とは、受信部の場合はPTOVF 、送信部の場合はDO
VFの各信号が出力されたマシンサイクルを指す。

【０１５６】前記のようにして、＃１Ｍ０〜１（＃１Ｍ
４〜５）でレジスタ４０，４１（４５，４６）にオペコ
ードを読み出すと、デコード回路３６（２６）は、＃１
Ｍ７のタイミングでバイトカウンタ４２（４７）にレジ
スタ４０（４５）の処理バイト数をロードし、レジスタ
４３（４８）にはレジスタ４１（４６）の処理機能定義
を＃１Ｍ７でロードする。

【０１５７】なお、本実施例ではバイトカウンタ４２
（４７）はバイナリーアップカウンタを使用し、そのオ
ーバーフロー信号TOVFを得ることでバイト数を時間軸に
変換している。

【０１５８】具体的には、共有ＲＡＭ６には実際のバイ
ト数より１バイト少ない値を予め格納し、レジスタ４０
（４５）に読み出す。その値を前記バイトカウンタ４２
（４７）にロードするとき、論理反転してロードする
（図１２参照）。バイトカウンタ４２（４７）はその値
からカウントアップを開始し、オーバーフローで所定の
バイト数に達したことをマシンサイクルデコード回路３
６（２６）と機能デコード回路４４（４９）に通知す
る。

【０１５９】このバイトカウンタ４２（４７）の歩進は
タイミングＭ７毎に行われる。デコード回路３６（２
６）は、オーバーフロー信号TOVFを受けるとそのマシン
サイクルのタイミングＭ０（Ｍ４）及びＭ１（Ｍ５）で
次のオペコードをレジスタ４０，４１（４５，４６）に
読み出すことを繰り返し、ＡＬＬ“０”のデータが読み
出されると停止する。

【０１６０】従って、レジスタ４３（４８）には処理バ
イト数に応じた長さの（１マシンサイクルは１バイト長
なので) 処理機能定義情報が常に存在することになる。

【０１６１】機能デコード回路４４（４９）は、レジス
タ４３（４８）からの処理機能定義情報を受け、それを
解読してタスク種別信号をタスクタイミング回路３７
（２７）に出力する。

【０１６２】タスクタイミング回路３７（２７）は、そ
のタスク種別信号とデコード回路３６（２６）からのマ
シンサイクルＭ０〜Ｍ７の信号をもとにタスク制御信号
を生成し、＃２Ｍ０（＃２Ｍ４）のタイミングから出力
を開始することによって、処理部を制御する。

【０１６３】このように、＃ｎＭ０〜１（＃ｎＭ４〜Ｍ
５）で読み出されたオペコードは＃ｎ＋１Ｍ０〜７で実
行に移され、この動作を繰り返す。

【０１６４】なお、送信に関してはMODEMに対するキャ
リアのON/OFF制御が必要であるので、これを送信タスク
タイミング回路２７で行う。

【０１６５】これは、送信部の動作モードでバースト送
信モードに設定された場合に必要となる機能であり、次
のように動作する。

【０１６６】まず、オペコードがガードタイム有の時
で、それに対応する送信データの先頭バイトの最下位ビ
ットＤＢ０が“１”であった場合、それを送信要求フラ
グと認識し、ガードタイムのオペコードで指定されるバ
イト数（図６では２バイト）だけ遅延させてキャリア0N
/0FF信号をONにした信号CARRONを出力する。

【０１６７】また、前記先頭バイトはマシンサイクルの
タイミングＭ６で読み出されているから、直後のタイミ
ングＭ７でそれを“０”にして書き戻す。“０”に反転
するのは、EXOR回路５９で行う。

【０１６８】こうして、送信が完了したことをＣＰＵ５
に通知する。

【０１６９】一方、キャリアOFFは、オペコードがＣＲ
Ｃ終了の場合、そのオペコードを実行後にOFFにする
（同Ｓ１３）。

【０１７０】以上述べたように、送受信部とも、オペコ
ードで指定されたバイト数の処理が完了すると同時に、
次のオペコードを読み出し、連続した処理を行うように
なっている。そして、受信部は割り込みのオペコードが
読み込まれると、次のマシンサイクルでバス切替回路４
とＣＰＵ５に割り込み信号INTを送出して停止する（同
Ｓ１１）。

【０１７１】この後は、ＣＰＵ５が共有ＲＡＭ６をアク
セスし、送受信データの処理を行う。この処理は、次の
TxINS 信号で共通バスが切り替えられる直前まで行うこ
とができる。

【０１７２】なお、送受信部のタスク制御部は、B-CH起
動のオペコードがあった場合、それぞれ通話チャネルの
受信または送信部を起動する。このB-CHのデータ送受信
に関しては、従来から知られた方法で実行すればよい。

【０１７３】3-3. 処理部の動作（共有ＲＡＭに格納す
る前の処理） 受信部の制御チャネル処理部５０〜５２は、ビットシリ
アル受信データをデスクランブル回路５０でデスクラン
ブル処理し、直並列変換回路５１でデータを取り込み、
ＣＲＣチェック回路５２でＣＲＣチェックを行う。タス
クタイミング回路３７からタイミング信号を受けて、そ
れらの処理を施す。その処理結果はタスクタイミング回
路３７がデータセレクタ５３とアドレスカウンタ１６を
制御し、マシンサイクルのタイミングＭ２及びＭ３で共
有ＲＡＭ６の受信データ領域に書き込む。

【０１７４】受信処理の実行例が図１２に示されてい
る。

【０１７５】なお、このように、予め決められたマシン
サイクルのタイミングＭ２及びＭ３で共有ＲＡＭ６に書
き込むために、受信フレームの位相をマシンサイクルの
位相に同期化させている。この受信同期化については、
図１４及び図１５に示されており、この動作説明は後述
する。

【０１７６】送信部の制御チャネル処理部は、マシンサ
イクル・タイミングＭ６で共有ＲＡＭ６の送信データ領
域から送信データバッファレジスタ５４に読み出された
並列データを、レジスタ６６からの３ビットデータによ
って規定されたビット位相選択回路６７からのバイトタ
イミング信号BYTETにより所望の送信遅延時間を与える
ビット位相（後述）で並列直列変換回路５５がシリアル
データへ変換し、更に、ＣＲＣ演算回路５６でＢＣＣの
付加、スクランブル回路５７でスクランブル処理（図示
せず）を施す。

【０１７７】タスクタイミング回路２７からタイミング
信号を受けて、それらの処理を実行する（図１７参
照）。

【０１７８】処理結果のＢＣＣや、送信完了フラグは、
タスクタイミング回路２７がデータセレクタ５８とアド
レスカウンタ１４を制御し、マシンサイクルのタイミン
グＭ６及びＭ７で共有ＲＡＭ６の送信データ領域に書き
込む。

【０１７９】送信処理の実行例を図１３に示す。

【０１８０】なお、このように、予め決められたマシン
サイクルのタイミングＭ６及びＭ７で共有ＲＡＭ６にリ
ード／ライトし、且つ、送信フレームの位相をマシンサ
イクルより短いビット位相レベルで可変にするため、マ
シンサイクルの位相からビット位相レベルに変換してい
る。この位相変換については、図１６及び図１７に示さ
れており、この動作説明は後述する。

【０１８１】４．受信同期化と送信位相制御 これまで述べた動作説明は、「電源投入から定期的イニ
シャライズ」、「フレームフォーマット（オペコード）
の読出」、「オペコード解読」、「処理実行」、と流れ
に沿って説明した。この流れは、受信部及び送信部に共
通した一連の流れであり、その個々の動作は、マシンサ
イクルＭ０〜Ｍ７に基づいて行われることを特徴として
いる。すなわち、送信や受信のビットタイミング（ビッ
ト位置)を意識せず、常にビットストリームＢ０〜Ｂ７
（図７参照）の１バイト（１タイムスロット）単位で動
作するものである。

【０１８２】しかし、実際の送受信フレームはビットタ
イミングレベルでフレーム同期が取られ、送信フレーム
においては、ビットレベルより更に高精度な多相のクロ
ック位相レベルで送信タイミング制御（遅延制御) が行
われる。

【０１８３】そこで本発明では、次に示すような受信同
期化と送信位相制御を行っている。

【０１８４】4.1. 受信同期化 上記の最初では、フライホイールカウンタ１０がカウン
トを開始し、信号FWOVFで受信部の定期的イニシャライ
ズ回路９が起動されることを示し、更にその定期的イニ
シャライズが終了すると、フライホイールカウンタ１０
がリスタート（同Ｓ３）することを述べた。この繰り返
し状態を、フリーランニング（自走) 状態と呼んでい
る。

【０１８５】この状態は、入力端子RxBITから受信フレ
ームが入力されていないなどの理由で、マルチフレーム
パターン検出回路６１から、その検出信号RMFT（同Ｓ
９）がない状態であり、前記のフライホイールカウンタ
１０のリスタートは、仮のマルチフレームパターン検出
信号で行われていると考える。すなわち、リスタートの
周期はマルチフレーム長（実施例では４ｍｓ）である。

【０１８６】また、そのフライホイールカウンタ１０の
歩進タイミングはマシンサイクルのタイミングＭ７であ
る。

【０１８７】この自走状態で、実際のマルチフレームパ
ターンFAS（ディジタル情報の開始点を示す固有のパタ
ーン情報）が検出されると（同Ｓ９）、マルチフレーム
パターン検出回路６１から、受信マルチフレームパター
ン検出信号RMFTがフレーム同期保護回路６２に出力され
る。

【０１８８】フレーム同期保護回路６２（同Ｓ６）は、
その信号RMFTを受信フレーム同期化回路６３（同Ｓ
７）、受信データ位相同期化回路６４及び受信フレーム
可変遅延回路６８にマルチフレームパターン検出信号MF
Tとして渡すとともに、後方保護状態（図１８参照) に
移行する。

【０１８９】受信フレーム同期化回路６３、受信データ
位相同期化回路６４及び受信フレーム可変遅延回路６８
は、その信号MFTを受ける度に、その受け取った位相を
マシンサイクルの各タイミングＭ０〜Ｍ７に変換して記
憶する。その記憶に基づいて、図１４に示すような遅延
量を与えて（同Ｓ７）出力することにより、入力受信フ
レーム位相と、マシンサイクル受信位相の同期化を行う
（図１５参照）。

【０１９０】また、マシンサイクル位相に同期化された
ｎ番目のマルチフレームパターン検出信号MFTSは、受信
部の定期的イニシャライズ回路９を経由してフライホイ
ールカウンタ１０をリスタートさせるので、共有ＲＡＭ
６からプログラム情報を読み出しながら処理する受信処
理の位相も一致することになる。

【０１９１】リスタートしたフライホイールカウンタ１
０のオーバーフロー信号FWOVFで定期的イニシャライズ
回路９が起動され、その終了で出力されるｎ＋１番目の
仮の（又は予測）マルチフレームタイミング信号PMFT
は、受信フレーム可変遅延回路６８によってビットレベ
ル位相に変換され（同Ｓ５）、ハンティング信号PMFTS
としてフレーム同期保護回路６２に与えられる。

【０１９２】ここで、受信フレーム同期保護について、
第１８図に従って説明する。 （１）サーチ０の状態 アパーチャゲートは同期パターンが検出されるまでオー
プン状態である。この状態では、パワーオンリセット解
除時に作られたフレームタイミングの予測信号、又はハ
ンティング２からの予測信号が毎フレーム通過し、カウ
ンタＦＷＣを起動する。従って、同期外れの割込ＩＮＴ
−Ｆ（同Ｓ１１）も発生する。ここで、同期パターンが
検出されると、アパーチャゲートは即刻閉じられ、予測
信号も通過できなくなる。また、後方保護カウンタを＋
１し、ハンティング１の状態に移行する。

【０１９３】（２）ハンティング１の状態 サーチ０又は１で検出されたフレームタイミングでカウ
ンタＦＷＣを起動し、次フレームの検出タイミングをナ
ローアパーチャでハントする。もし、このナローアパー
チャで検出されなかった場合には、即刻アパーチャゲー
トをオープンすると共に、後方保護カウンタをリセット
し、サーチ１の状態に移行する。（予測信号は出力しな
い）

【０１９４】検出された場合には、後方保護カウンタを
＋１し、ハンティング２の状態に移行する。

【０１９５】（３）サーチ１の状態 アパーチャゲートは同期パターンが検出されるまでオー
プン状態である。予測信号は届いていないので、カウン
タＦＷＣを起動することはできない。従って、同期外れ
の割込も発生することができない。同期パターンが検出
されると、アパーチャゲートを即刻閉じると共に、（こ
の検出タイミングは次のフレームの予測信号となる）後
方保護カウンタを＋１し、ハンティング１の状態に移行
する。

【０１９６】（４）ハンティング２の状態 ハンティング１で検出されたフレームタイミングでカウ
ンタＦＷＣを起動し、次フレームの検出タイミングをナ
ローアパーチャでハントする。もし、このナローアパー
チャで検出されなかった場合には、即刻アパーチャゲー
トをオープンと同時に予測信号も出力し、後方保護カウ
ンタをリセットしてサーチ０の状態に移行する。検出さ
れた場合には、後方保護カウンタをリセットすると同時
に同期確立ビットを「１」にして、ハンティング３の状
態に移行する。

【０１９７】（５）ハンティング３の状態 ハンティング２で検出されたフレームタイミングでカウ
ンタＦＷＣを起動し、次フレームの検出タイミングをナ
ローアパーチャでハントする。もし、このナローアパー
チャで検出されなかった場合には、このタイミングを予
測信号として出力すると共に、前方保護カウンタを＋１
し、ハンティング４の状態に移行する。検出された場合
には、この状態にとどまる。

【０１９８】（６）ハンティング４の状態 ハンティング３の予測信号でカウンタＦＷＣを起動し、
次フレームの検出タイミングをナローアパーチャでハン
トする。もし、このナローアパーチャで検出されなかっ
た場合には、このタイミングを予測信号として出力する
と共に、前方保護カウンタを＋１し、ハンティング５の
状態に移行する。検出された場合には、前方保護カウン
タをリセットし、ハンティング３の状態に戻る。

【０１９９】（７）ハンティング５の状態 ハンティング４の予測信号でカウンタＦＷＣを起動し、
次フレームの検出タイミングをナローアパーチャでハン
トする。もし、このナローアパーチャで検出されなかっ
た場合には、即刻アパーチャゲートをオープンと同時に
予測信号も出力し、前方保護カウンタ及び同期確立ビッ
トをリセットしてサーチ０の状態に移行する。検出され
た場合には、前方保護カウンタをリセットし、ハンティ
ング３の状態に戻る。

【０２００】なお、後方保護カウンタと前方保護カウン
タは、実際には同一の２ビットカウンタである。同期確
立ビット(SYNC)の状態によって、使い分けられる。すな
わち、同期外れ中は後方保護カウンタとして、同期確立
中は前方保護カウンタとして使われる。

【０２０１】4-2. 送信位相制御（ビットレベル／クロ
ックレベルで位相調整） 上記において、フライホイールカウンタ１０がカウント
を開始し、３６７９のカウント値で出力される信号TxIN
Iで送信部の定期的イニシャライズ回路１２が起動され
ることを示し、さらにその定期的イニシャライズが終了
すると、遅延カウンタロードスタート信号DLLDが送信遅
延カウンタ３９に出力される（同Ｓ１２）ことを述べ
た。

【０２０２】このとき、信号DLLDのタイミングで送信遅
延カウンタ３９にパラレルロードされる値が、マシンサ
イクルレベルの送信遅延時間である（図１６及び図１７
参照）。

【０２０３】ここで、その遅延時間の指定方法について
あらかじめ説明しておく。

【０２０４】実施例では、距離に応じて（Ｍ−ＣＨを使
用して）局から送信される制御データをＣＰＵ５が処理
し、送信部の定期的イニシャライズ定義領域（図６参
照）に２バイトデータで書き込むことで指定する。

【０２０５】それは定期的イニシャライズ動作でレジス
タ２０（下位バイト）、２１（上位バイト) に読み出さ
れる。

【０２０６】最上位ビットをＤ１５、最下位ビットをＤ
０とすると、Ｄ０〜２の３ビットが８相クロックφ０〜
７の選択（細微調整）、Ｄ３〜５の３ビットでマシンサ
イクルのＭ０〜７に対応したビット位相（Ｄ０〜７) の
選択（微調整）、残りＤ６〜１４がマシンサイクル数で
ある（粗調整）。

【０２０７】なお、Ｄ１５は±符号を示し、Ｄ０〜２の
φ０〜７を選択する際にΦ０を中心として方向を指定で
きるようになっている。

【０２０８】通常は“＋" 指定でΦ０より遅い方向（Φ
１，Φ２，Φ３，・・・，Φ７の順で遅い）を用いる。
“−" を指定した場合には、Φ０より早い方向（Φ１，
Φ２，Φ３，・・・，Φ７の順で早い）が使用でき、1
ビット以内というわずかな時間であるが、もっとも遅延
の少ない送信タイミングとすることができる。

【０２０９】送信遅延カウンタ３９にパラレルロードさ
れる値は、Ｄ６〜１４の９ビットである。送信遅延カウ
ンタ３９はアップカウンタで構成され、パラレルロード
されるとマシンサイクルのタイミングＭ７毎にカウント
アップして行く。そしてオーバーフロー信号DOVFを出力
して停止する。このオーバーフロー信号DOVFが、マシン
サイクル位相レベルの送信フレーム開始タイミングとな
る（図８参照）。

【０２１０】すなわち、上述したように、送信部のプロ
グラム情報（オペコード) の読出はこの信号DOVFで開始
される（同Ｓ１３）。オーバーフロー信号DOVFを受けた
マシンサイクルが、第１回目のオペコード読み出してサ
イクル＃１Ｍｎとなり、＃２Ｍｎで処理実行に移される
ことは、既に述べたとおりである。

【０２１１】オーバーフロー信号DOVFは、上記のような
処理開始の起動のほかに、前記の遅延時間データ２バイ
トのうち、８相クロックφ０〜７の選択データ（Ｄ０〜
２)をレジスタ６５に、ビット位相（Ｄ０〜７) の選択
データ（Ｄ３〜５) をレジスタ６６にそれぞれセットす
る。

【０２１２】レジスタ６５の８相クロック位相選択デー
タに基づいて、セレクタ６９がクロック作成回路２から
の８相クロックを選択してエラスティックストア７１，
７２に与える。

【０２１３】このうちエラスティックストア７１にはタ
スクタイミング回路２７からのキャリアオン制御信号CA
RRONが与えられているので、選択された８相クロックの
位相で制御され出力される。

【０２１４】また、エラスティックストア７２にはスク
ランブラ回路５７からの送信データが与えられているの
で、やはり選択された８相クロックにより制御されて出
力される（同Ｓ１５）。

【０２１５】なお、ビット位相選択回路６７はレジスタ
６６の制御を受けて並直列変換回路５５，ＣＲＣ発生回
路５６，スクランブル回路５７をビットタイミング制御
している。

【０２１６】なお、キャリアレベルの制御データも信号
DOVFのタイミングでキャリアレベル制御レジスタ７３に
セットされてMODEMに出力される（同Ｓ１６）。

【０２１７】また、上記の実施例ではＣＰＵ５と本送受
信装置との共通バス切替を、バス切替回路４を用いて行
っているが、共有ＲＡＭ６としてデュアルポートＲＡＭ
を使用すれば各ポートを介してメモリを共有できるの
で、切替制御が不用となるため、上記のバス切替回路４
は必要なくなる。

【０２１８】さらに、上記の実施例では、１個の共有Ｒ
ＡＭを用いて制御を行っているが、受信部と送信部の動
作が独立して行われるところから、２個のＲＡＭを用い
て別々に処理を行っても同様の効果が得られる。

【０２１９】更には、処理速度を一層早めるため、オペ
コード及びイニシャライズ用の定義領域と制御チャネル
データ領域とに対してそれぞれ別個のＲＡＭを用意して
も良い。

【０２２０】上記の実施例においては、制御チャネルデ
ータについてのみ取扱い、通話チャネル（以下、できる
だけＢ−ＣＨと略称する）データについては通常の方法
で処理しているが、図２０は、図１に示した制御チャネ
ル送受信部ＣＳＲに関する実施例（１）に、破線で図示
した本発明におけるＢ−ＣＨ送信部１００（２カ所あ
り）及びＢ−ＣＨ受信部２００を組み込んだときの接続
関係を追加した実施例（２）の回路図であり、Ｂ−ＣＨ
送信部１００及びＢ−ＣＨ受信部２００の実施例はそれ
ぞれ図２１及び図２２に示されている（ただし、Ｂ−Ｃ
Ｈ１回線分のみ示す）。

【０２２１】なお、その他の部分については、図１と同
一又は相当部分には同一符号を用いてその説明を省略す
るが、この通話チャネルデータに関しては、以下に述べ
るように上記の制御チャネルデータとは独立して処理す
ることができる。

【０２２２】また、図２１における各部の番号はＢ−Ｃ
Ｈ送信部１００に対応させて１０１から始まる連番と
し、図２２における各部の番号はＢ−ＣＨ受信部２００
に対応させては２０１から始まる連番としている。ただ
し、図２０に示した制御チャネル送受信部ＣＳＲにおけ
る送信部（符号１３，１４，２６，２７，４５〜４９，
５４，５５で示される部分）と同等の機能ブロックに
は、その同符号にサフィックスＡが付されている。

【０２２３】また、ブロックの名称については、Ｂ−Ｃ
Ｈ用という冠詞はできるだけ省略するものとし、例え
ば、Ｂ−ＣＨ用バイトカウンタは単に「バイトカウン
タ」と略称する。

【０２２４】図２１において、Ｂ−ＣＨ送信部１００
は、図２０に示すデータバスＤＢが一時バイトレジスタ
１０１と一時機能レジスタ１０２と送信データ読出レジ
スタ１０３に接続されており、これらのレジスタ１０１
〜１０３にはそれぞれマシンサイクルデコード回路２６
からの信号TREAD及びOPREAD並びにタスクタイミング回
路２７からの信号BTXDRDが与えられており、各出力デー
タは転送データ選択回路１０４に与えられている。

【０２２５】転送データ選択回路１０４はさらにＰＣＭ
データセレクタ１２０からの出力データも入力してお
り、タイミングバスＴＢからのマシンクロックＱ０〜Ｑ
２を受けて、その出力データがローカルデータバスＬＤ
Ｂを介してＢ−ＣＨ送信用ＲＡＭとしてのＢＴｘ−ＲＡ
Ｍ１１０に接続されている。

【０２２６】また、レジスタ１０１，１０２の出力デー
タは転送用機能デコード回路１０５に与えられており、
この転送用機能デコード回路１０５はレジスタ４７から
の信号TOVFとタイミングバスＴＢからのマシンサイクル
タイミングにより出力信号TWAINC, DWAINC, PWAINC, 及
びBWP をそれぞれオペコードアドレスカウンタ１０６と
ヘッダーアドレスカウンタ１０７とＰＣＭ書込アドレス
カウンタ１０７とＢＴｘ−ＲＡＭ１１０とに与えてい
る。

【０２２７】カウンタ１０６及び１０７はさらに定期的
イニシャライズ回路（送信部）１２からの信号TXARSTを
受け、カウンタ１０８とともに出力データを書込用アド
レスマルチプレクサ１０９に与える。書込用アドレスマ
ルチプレクサ１０９はタイミングバスＴＢからのマシン
クロックを受けてアドレスデータＡＤＤＲをローカルア
ドレスバスＬＡＤを介してＢＴｘ−ＲＡＭ１１０に与え
ている。

【０２２８】図２０に示したレジスタ２２，２３のＢ１
−ＣＨデータは図２１の送信タイムスロット一致回路１
１６と上りパス設定デコード回路１１８に与えられる。

【０２２９】このうち、送信タイムスロット一致回路１
１６は送信タイムスロットカウンタ１１９からのカウン
タ値も入力しており、出力信号TXBTSをマシンサイクル
デコード回路２６Ａに与えている。

【０２３０】なお、このカウンタ１１９は、図２０のタ
スクタイミング回路２７からの出力信号BHXACTを受けて
Ｂ２−ＣＨ用の送信部４００にも同様にしてカウンタ値
を与えるとともに出力信号TDRARSTを送信部４００及び
レジスタ１３Ａ，１４Ａに与えている。

【０２３１】ＰＣＭコーデック３００の出力データPCMI
N は直並列変換回路１２１に与えられ、直並列変換回路
１２１の出力データは受信部２００（図２２）からのデ
ータとともにＰＣＭデータセレクタ１２０に与えられ、
その出力データが選択回路１０４に与えられている。

【０２３２】ＰＣＭデータセレクタ１２０は選択制御信
号BTLPはデコード回路１１８から与えられている。デコ
ード回路１１８からの出力信号BTXREQはコーデックイン
タフェース回路１２２に与えられており、このコーデッ
クインタフェース回路１２２の出力信号BCLK及びBXSYN
はＰＣＭコーデック３００に与えられ、出力信号64Kは
直並列回路１２１に与えられ、出力信号64KR, BRSYはＢ
−ＣＨ受信部２００に与えられ、そして出力信号PDWE(8
K)はデコード回路１０５に与えられている。

【０２３３】また、レジスタ１３Ａ，１４Ａ，マシンサ
イクルデコード回路２６Ａ，タスクタイミング回路２７
Ａ，レジスタ４５Ａ〜４９Ａ，送信データバッファレジ
スタ５４Ａ，及び並直列変換回路５５Ａは、上記のよう
に図２０に示した制御チャネルデータの送信部（符号１
３，１４，２６，２７，４５〜４９，５４，５５で示さ
れる部分）に対応しており、ただし、ＰＣＭ読出アドレ
スカウンタ１１１が設けられ、これにはレジスタ１０８
の出力データがマルチプレクサ１０９と並列に与えられ
ており、かつタスクタイミンク回路２７Ａから信号PRAL
D, PRAINCを受けて読出用アドレスマルチプレクサ１１
５に出力データを送っている。

【０２３４】マルチプレクサ１１５はタイミングバスＴ
Ｂからのマシンクロック及びタスクタイミング回路２７
Ａからの信号PCMRDを受けてアドレステータＡＤＤＲを
ＢＴｘ−ＲＡＭ１１０に与えている。

【０２３５】図２２に示すＢ−ＣＨ受信部２００は、図
２０に示すレジスタ３２，３３からのＢ１−ＣＨデータ
を下りパス設定デコード回路２０１と受信タイムスロッ
ト一致回路２０２で受信している。

【０２３６】また、受信タスクタイミング回路３７から
の出力信号BHRACTを受信タイムスロットカウンタ２０３
で受け、このカウンタ２０３はカウンタ値を一致回路２
０２とＢ２−ＣＨ用の受信部５００に与えている。

【０２３７】さらに、デスクランブル回路５０からの出
力信号RXDBは直並列変換レジスタ２０４で受け、その出
力データはバッファレジスタ２０５と受信データループ
バック回路２０７とに与えられる。バッファレジスタ２
０５は一致回路２０２からの信号RXBTSを受けて出力デ
ータを並直列変換回路２０９に送り、この並直列変換回
路２０９は、デコード回路２０１からの出力信号BRXREQ
を受けたコーデックインタフェース回路２０８から出力
された信号8K及び64K を受けて直列データPCMOUTをＰＣ
Ｍコーデック３００に与えている。このＰＣＭコーデッ
ク３００にはインタフェース回路２０８からの信号BRSY
Nが与えられている。

【０２３８】受信データループバック回路２０７は、デ
コード回路２０１からの信号BRLP及び一致回路２０２か
らの信号RXBTSを受けてループバック制御回路２０６か
ら出力された信号PLOAD及びCNTUPにより出力データを図
２０のデータバスＤＢに戻すようにしている。

【０２３９】５．Ｂ−ＣＨ送信部１００の動作 図２０におけるＢ−ＣＨ送信部１００の詳細ブロック図
は、図２１に示されている。以下に図２１の動作を詳し
く説明するが、この動作は、上述して来た制御チャネル
データの送信処理（図２のステップＳ１３）の動作概念
と基本的には同じである。

【０２４０】そこで重複を避けるため、具体的動作説明
に入る前に先ず動作概念を対応付けながら相違点を明ら
かにし、その相違点について具体的に説明する。

【０２４１】（１）プログラム情報（オペコード）と送
信データの格納 図２のステップＳ１３では、予めＣＰＵ５から共有ＲＡ
Ｍ６に格納されているオペコードと送信データに従って
制御チャネルデータの送信処理を実行する。

【０２４２】これに対して、Ｂ−ＣＨ送信部１００は、
ステップＳ１７（破線）に示すように、それらを転送サ
イクル（図２４及び図２５）で共有ＲＡＭ１１０からＢ
−ＣＨ受信用ＲＡＭとしてのＢＴｘ−ＲＡＭ１１０に取
り込む。この転送サイクルの実行は、共有ＲＡＭ６に格
納されたＢ−ＣＨのプログラム情報に従って行われる。
これについては、「バックグラウンド処理」として後述
する。

【０２４３】（２）送信処理の起動信号 図２のステップＳ１３の送信処理は、送信遅延カウンタ
３９（図２０参照）のオーバーフロー信号DOVFによって
起動される。

【０２４４】これに対して、ステップＳ１７でのＢ−Ｃ
Ｈ送信処理開始は、送信タイムスロット一致回路１１６
（図２１参照）から出力される送信タイムスロット信号
TXBTSによって行われる。これについては、「Ｂ−ＣＨ
送信起動」として後述する。

【０２４５】（３）送信処理内容 図２のステップＳ１３での処理は、送信データの読み
出しと、ＣＲＣ制御、スクランブル制御、処理結
果の書き込み、及びキャリアON/OFF制御である。

【０２４６】これに対して、ステップＳ１７でのＢ−Ｃ
Ｈ送信処理は、ＣＲＣ制御は行わない、送信データ
には通話チャネルデータ（以下、できるだけＰＣＭデー
タと称する）が含まれる、処理結果の書き込みが無
い、キャリアのOFF制御をＰＣＭデータの終わりで行
う、点が異なる。キャリアのOFF制御は、オペコードで
指定されたバイト数だけＰＣＭデータの読み出しが実行
された後に行われる。

【０２４７】このステップＳ１７の送信処理は、ステッ
プＳ１３の送信処理動作と一見異なるように見えるが、
図２１ではローカルデータバスＬＤＢとローカルアドレ
スバスＬＡＤを介して行うので、バス切替とは無関係に
ＢＴｘ−ＲＡＭ１１０の読み出しができ、且つ、ステッ
プＳ１３の処理に割り当てられたマシンサイクルと同じ
タイミングＭ４〜Ｍ７で行えるので、その回路動作は同
様となる。更に具体的にその理由を以下に説明する。

【０２４８】ＰＣＭデータもステップＳ１３の送信デー
タの処理と同様に扱えることについて説明すると、図３
６に示されるＢ−ＣＨデータのフォーマットにおける、
ガードタイムＧＴ、プリアンブルワードＰＷ、及びユニ
ークワードＵＷがステップＳ１３での送信データ（ヘッ
ダー）に相当し、通話信号であるＰＣＭデータは、Ｂ−
ＣＨ固有の送信データである。

【０２４９】しかしながら、このＰＣＭデータは、ＢＴ
ｘ−ＲＡＭ１１０への書き込みが転送サイクル（Ｍ０〜
Ｍ３）の一部（マシンサイクルのタイミングＭ３）を使
用して行われるので、Ｂ−ＣＨ送信データの読み出し処
理としては、ステップＳ１３の場合のように、予めＣＰ
Ｕ５から共有ＲＡＭ６に格納されているデータと同様に
扱うことができる。

【０２５０】このように、Ｂ−ＣＨの送信データは、す
べて、ＢＴｘ−ＲＡＭ１１０を経由して送信される。

【０２５１】Ｂ−ＣＨのオペコードとその対象となる送
信データ（ＰＣＭデータを含む）は、マシンサイクルの
タイミングＭ０〜Ｍ３でＢＴｘ−ＲＡＭ１１０に書き込
みが行われ、マシンサイクルのタイミングＭ４〜Ｍ７で
読み出しが行われる。

【０２５２】ここで、マシンサイクルのタイミングＭ４
〜Ｍ７のことは、すでに説明した制御チャネルデータの
送信処理（ステップＳ１３）と同じ動作である。マシン
サイクルのタイミングＭ０〜Ｍ３は、制御チャネルデー
タの受信処理に与えられていたが、Ｂ−ＣＨ送信部１０
０にとってはバックグラウンド処理のためのマシンサイ
クルである。

【０２５３】すなわち、バックグラウンド処理とは、Ｂ
Ｔｘ−ＲＡＭ１１０に対し予め、オペコードとＢ−ＣＨ
送信データを共有ＲＡＭ６から転送（書き込み）し、外
部からのＰＣＭデータを書き込む処理のことであり、図
１について示したマシンサイクルのタイミングＭ０〜Ｍ
３の受信処理実行フェーズにおいて実行されるものであ
る。

【０２５４】以上述べたように、相違点は、バックグラ
ウンド処理とＢ−ＣＨ送信起動信号である。以下の説明
では、このバックグラウンド処理に対して、マシンサイ
クルのタイミングＭ４〜Ｍ７で行われるステップＳ１７
のＢ−ＣＨ送信処理（ステップＳ１３と同等；ＢＴｘ−
ＲＡＭ１１０に書き込まれたＰＣＭデータを読み出す処
理）をフォアグラウンド処理と呼び、これは図１におけ
る送信処理実行フェーズにおいて実行されるものであ
る。

【０２５５】また、フォアグラウンド処理は、上記の如
くステップＳ１３と同等なので、その動作説明を最小限
にすると共に、図２１においても、その動作に関する機
能ブロックの符号は、図２０のそれに対応する「符号＋
サフィックスＡ」で表示する。

【０２５６】したがって、次の第（４）項ではバックグ
ラウンド処理について、第（５）項ではＢ−ＣＨ送信起
動について詳しく述べ、第（６）項ではフォアグラウン
ド処理について簡単に述べる。

【０２５７】なお、今後の説明で、ＧＴ、ＰＷ、ＵＷと
ＰＣＭデータを特に区別する必要がある場合には、Ｇ
Ｔ、ＰＷ、ＵＷをまとめてヘッダー（ＰＣＭデータの開
始を規定するもの）と呼ぶ。

【０２５８】（４）バックグラウンド処理（受信処理実
行フェーズ） 先ず、第(4)-1項でオペコードとヘッダー（送信デー
タ）の転送処理、第(4)-2項でＰＣＭデータの書き込み
処理について説明する。

【０２５９】(4)-1.オペコードとヘッダーの転送処理 この転送処理は、上述した制御チャネルデータ送信部
（図２０）のタスク制御とＢ−ＣＨ送信部１００の連携
動作であるが、制御チャネルデータ送信部にとっては、
すでに述べたタスク制御そのものである。

【０２６０】すなわち、マシンサイクル＃ｎＭ４〜５で
レジスタ４５，４６（図２０参照）にオペコードを読み
出し、マシンサイクル＃ｎ＋１Ｍ６でヘッダーを読み出
すことになる。

【０２６１】ここで、読み出したオペコードがＢ−ＣＨ
に関するものであれば（図６参照）、Ｂ−ＣＨ送信部１
００は送信タスクタイミング回路２７（図２０参照）か
らヘッダー読み出し信号BTXDRDとＢ−ＣＨ送信アクティ
ブ信号BHXACTとを入力し、信号BTXDRDはＢ−ＣＨ送信部
１００の送信データ読出レジスタ１０３にデータバスＤ
Ｂを介してヘッダーを読み込む。なお、信号BHXACTにつ
いては第（５）項のＢ−ＣＨ起動で説明する。

【０２６２】一方、Ｂ−ＣＨ送信部１００は、前記制御
チャネルデータ送信部のオペコード読み出しと並行し
て、Ｂ−ＣＨ用オペコードを常時モニタしている。すな
わち、制御チャネルデータ送信部からバイト数読出信号
TREADと処理内容読出信号OPREADを受けて、一時バイト
レジスタ１０１と一時機能レジスタ１０２にマシンサイ
クル＃ｎＭ４〜５のタイミングでＢ−ＣＨ用オペコード
を読み出しながら、常時モニタしている。

【０２６３】転送用機能デコード回路１０５はレジスタ
１０１，１０２の内容を入力して、Ｂ−ＣＨ用オペコー
ドであることを認知すると、マシンサイクル＃ｎ＋１Ｍ
０〜１のタイミングで且つ信号TOVFを受信している時、
書込信号BWPを出力してＢＴｘ−ＲＡＭ１１０にそのオ
ペコードをアドレスカウンタ１０７を歩進しながら書き
込む。

【０２６４】また、そのオペコードがヘッダー送信であ
れば、＃ｎ＋１Ｍ２のタイミングで信号BWPを出力し、
レジスタ１０３の内容を転送データ選択回路１０４を介
してＢＴｘ−ＲＡＭ１１０に書き込む。

【０２６５】このヘッダーの書き込みは、そのオペコー
ドが存在している間（信号TOVFが出るまでの間）、マシ
ンサイクルのタイミングＭ２で繰り返し実行される。

【０２６６】書き込まれるアドレスは、書込用アドレス
マルチプレクサ１０９を経由してオペコードアドレスカ
ウンタ１０６及びヘッダーアドレスカウンタ１０７によ
って指定される。

【０２６７】ここで、マルチプレクサ１０９の出力であ
る書込アドレス信号について詳細に述べる。

【０２６８】マルチプレクサ１０９は、タイミングバス
ＴＢからマシンクロックＱ０，Ｑ１，Ｑ２を受けて、マ
シンサイクルのタイミングＭ０，Ｍ１では、アドレスカ
ウンタ１０６の４ビットとＱ０，Ｑ１及びＱ２の計７ビ
ット、タイミングＭ２では、アドレスカウンタ１０７の
５ビットとＱ１及びＱ２の計７ビット、タイミングＭ３
では、ＰＣＭ書込アドレスカウンタ１０８の５ビットと
Ｑ１及びＱ２の計７ビットをアドレス信号として、それ
ぞれローカルアドレスバスＬＡＤに出力する。

【０２６９】ここで、マシンクロックＱ１及びＱ２は、
ＢＴｘ−ＲＡＭ１１０を図２３（１）に示すメモリーマ
ップのように領域を分割使用するために、アドレスの最
上位ビットとして使用される。

【０２７０】なお、アドレスカウンタ１０６及び１０７
は、制御チャネルデータ送信部の定期的イニシャライズ
回路１２（図２０参照）からの信号TXARSTでフレーム毎
にリセットされ、機能デコード回路１０５から出力され
るアドレス歩進指示信号TWAINC及びDWAINCによってそれ
ぞれ歩進する。

【０２７１】以上のようにして、図６に示されたＢ−Ｃ
Ｈのプログラム情報（オペコード）と送信データ（ヘッ
ダー）のすべてが、ＢＴｘ−ＲＡＭ１１０のアクセスタ
イミングに割当てられたマシンサイクルのタイミングＭ
０〜Ｍ２を使用して、共有ＲＡＭ６からＢＴｘ−ＲＡ
Ｍ１１０に転送される。

【０２７２】(4)-2.ＰＣＭデータ（通話チャネルデー
タ）の書込処理 宅内機器等の外部から局側に送られるＰＣＭデータの書
込の概略動作は、以下の通りである。

【０２７３】ＰＣＭコーデック３００から出力される直
列ＰＣＭ信号PCMINを直並列変換回路１２１で８ビット
の並列信号に変換し、ＰＣＭデータセレクタ１２０と書
込データ選択回路１０４を介してＢＴｘ−ＲＡＭ１１０
に書き込む。この書き込みタイミングは、マシンサイク
ルのタイミングＭ３を使用して行われる。

【０２７４】なお、ＰＣＭコーデック３００は、コーデ
ックインタフェース回路１２２からの６４kHzのビット
クロックBCLKと８kHzの同期信号BXSYNを受けて、６４kb
psの直列ＰＣＭ信号PCMINを出力する。このＰＣＭコー
デック３００は、公知のものなので、これ以上の動作説
明は省略する。

【０２７５】ＢＴｘ−ＲＡＭ１１０へのＰＣＭデータ書
込処理の動作を更に詳しく以下に説明する。この処理
は、後述のＢ−ＣＨ送信起動（図２１に示す信号TXBTS)
によって、前記のフォアグラウンド処理が開始されなけ
れば実行されないので、ここでは起動されたものとして
説明する。

【０２７６】フォアグラウンド処理が開始され、タスク
タイミング回路２７ＡからＰＣＭ送信タイミング信号PC
MSTAが（図６に示す「２３８」，「２３９」番地のオペ
コードで）出力されると、それを受けてコーデックイン
タフェース回路１２２は、マシンサイクルのタイミング
Ｍ７に同期したビットクロックBCLKと８kHzの同期信号B
XSYNをＰＣＭコーデック３００に出力すると共に、直並
列変換回路１２１には前記のビットクロックBCLKの逆相
クロック信号64KTを出力する。

【０２７７】ＰＣＭコーデック３００は、これらの信号
を受けると、前述したようにビットクロックBCLKに同期
して直列ＰＣＭ信号PCMINを出力するので、直並列変換
回路１２１は、逆相クロック信号64KTでその直列ＰＣＭ
信号PCMINを受信し、ＰＣＭデータセレクタ１２０に並
列変換して出力する。

【０２７８】また、コーデックインタフェース回路１２
２は、１マシンサイクル幅のＰＣＭデータ書込許可信号
PDWEを８kHz周期でデコード回路１０５に出力する。

【０２７９】デコード回路１０５は、タイミングバスＴ
Ｂからマシンクロック（図３参照）を受けて、マシンサ
イクルのタイミングＭ３をデコードすると共に、ＰＣＭ
データ書込許可信号PDWEがあった時、タイミングＭ３で
書込信号BWPを出力し、ＢＴｘ−ＲＡＭ１１０にＰＣＭ
データを書き込ませると共に、ＰＣＭ書込アドレスカウ
ンタ１０８にはアドレス歩進指示信号PWAINCを出力し
て、送信ＰＣＭデータ領域（図２３（１）参照）のアド
レスを１つ進める。

【０２８０】このように、ＰＣＭデータは、８kHz（１
２５μS フレーム）毎に１バイトずつＢＴｘ−ＲＡＭ１
１０の送信ＰＣＭデータ領域（図２３（１）参照）にバ
ックグラウンド処理として書き込まれ、フォアグラウン
ド処理としての読み出しは、Ｂ−ＣＨバースト送信時に
３２バイト（上り送信フレームの周期は４ｍｓなので）
まとめて読み出される（図３６参照）。

【０２８１】（５）Ｂ−ＣＨ送信起動 上記の第(4)-1項で述べたように、バックグラウンド処
理で、Ｂ−ＣＨ用のオペコード（図６参照）がＢＴｘ−
ＲＡＭ１１０のｍビット列プログラム情報領域（図２３
（１）参照）に転送されているから、送信タイムスロッ
ト信号TXBTSがマシンサイクルデコード回路２６Ａに入
力されると、そのｍビット列プログラム情報に従ってフ
ォアグラウンド処理が開始される。

【０２８２】送信タイムスロット信号TXBTSは、送信す
べきタイムスロットを規定するもので、既に述べた制御
チャネルデータ送信部の定期的イニシャライズ動作（同
ステップＳ８）で設定された上り通話パス設定データ
（タイムスロット番号）から得られるタイミング信号で
ある。

【０２８３】局から下りのD-チャネル（図３６参照）を
介して上り通話パスの設定要求があると、ＣＰＵ５が共
有ＲＡＭ６の「２０４」と「２０５」番地（２回線目は
「２０６」と「２０７」番地）にタイムスロット番号を
バイナリーで書き込む（図６参照）。

【０２８４】このタイムスロット番号は、定期的イニシ
ャライズ動作（同ステップＳ８）で図２０のレジスタ２
２と２３（２回線目はレジスタ２４と２５）に読み出さ
れ、タイムスロット一致回路１１６の片方の入力側に与
えられる（図２１参照）。

【０２８５】タイムスロット一致回路１１６のもう一方
の入力には、１２ビットの送信タイムスロットカウンタ
１１９の値が与えられているので、このカウンタ１１９
がカウントを開始すると、通話パス設定データと一致し
たカウント値で、すなわちタイムスロット番号が時間軸
に変換されたタイミング信号として、送信タイムスロッ
ト信号TXBTSが一致回路１１６から出力される。

【０２８６】局からチャネル番号Ｎ（Ｎ＝０〜９４）を
受信するとＣＰＵ５は、そのチャネル番号Ｎ×３８＋１
（バイト）の計算をし、タイムスロット番号に変換して
共有ＲＡＭ６に書き込むので、この送信タイムスロット
信号TXBTSは、チャネル当り３８タイムスロットの、先
頭タイムスロットを示していることになる。

【０２８７】「３８」の値は、ＰＣＭデータ３２バイト
とヘッダー６（＝２ＧＴ＋３ＰＷ＋１ＵＷ）バイトとを
合計したものである。ヘッダー６バイトはｍビット列プ
ログラム情報で指定できるので、たとえば４バイトにな
った場合には「３６」の値になる。

【０２８８】送信タイムスロットカウンタ１１９は、タ
スクタイミング回路２７（図２０参照）から出力される
Ｂ−ＣＨ送信アクティブ信号BHXACTによって起動し、マ
シンサイクルのタイミングＭ７毎に歩進する。

【０２８９】なお、実施例では信号BHXACTで歩進する
際、「２」から「４０９５」，「０」，「１」とカウン
トするようになっている。これには、２つの理由があ
る。一つは前述の計算式Ｎ×３８＋１から分るように、
Ｎ＝０の場合、先頭タイムスロット番号が「１」になる
ようにすることによって、「通話パス断」として使用し
ているオールゼロデータと区別するためであり、もう一
つは、内部論理遅延があるからである。

【０２９０】上記のオールゼロデータの判断は、上りパ
ス設定デコード回路１１８で行われる。デコード回路１
１８は、パス設定データがゼロの場合、送信要求信号BT
XREQを論理「０」で出力し、コーデックインタフェース
回路１２２をディセーブル状態に保つ。

【０２９１】逆に、ゼロ以外のパス設定データがある
と、送信要求信号BTXREQを論理「１」にしてコーデック
インタフェース回路１２２をイネーブル状態にする。

【０２９２】また、パス設定デコード回路１１８は、そ
のパス設定データがＢ−ＣＨループバック（下りＢ−Ｃ
Ｈを上りＢ−ＣＨに折返す）モードであるか否かの判断
も行う。

【０２９３】これは、２バイトで設定されるパス設定デ
ータの最上位ビットＤ15をＢ−ＣＨループバック指定ビ
ットに割当て、該ビットが論理「１」の場合はループバ
ック指示信号BTLPをＰＣＭデータセレクタ１２０に出力
し、データセレクタ１２０は、その信号BTLPに従ってＢ
−ＣＨ受信部２００からのＰＣＭデータを出力する。

【０２９４】以上のように、Ｂ−ＣＨ送信起動は、定期
的イニシャライズ動作（同ステップＳ８）で図２０に示
すレジスタ２２と２３（２回線目はレジスタ２４と２
５）にパス設定データを読み出し、所定のタイムスロッ
ト位置で送信タイムスロット信号TXBTSがマシンサイク
ルデコード回路２６Ａに入力されることで行われる。こ
の動作は、パス設定データが存在する限り４ｍｓフレー
ム毎に繰返される。

【０２９５】なお、送信タイムスロットカウンタ１１９
の出力は、２回線目のＢ−ＣＨ送信部４００にも供給さ
れる。また、レジスタ５４Ａ、並直列変換回路５５Ａ
は、図２０におけるレジスタ５４及び並直列変換回路５
５と同じ動作なので説明は省略する。

【０２９６】（６）フォアグラウンド処理（送信処理実
行フェーズ） 起動された後のフォアグラウンド処理の動作は、前述の
ように図２のステップＳ１３の処理動作と殆ど同じであ
るが、独自のＰＣＭ読み出し処理があるので、そのアド
レス指定について説明する。

【０２９７】ＰＣＭ読出アドレスカウンタ１１１は、タ
スクタイミング回路２７Ａから、ＰＣＭ送信タイミング
信号PCMSTAが出力されるマシンサイクルのタイミングＭ
４（＃ｎＭ４）で出力されるパラレルセット信号PRALD
によって、ＰＣＭ書込アドレスカウンタ１０８の値を引
継いで歩進する。

【０２９８】これは、次のマシンサイクルのタイミング
Ｍ３（＃ｎ＋１Ｍ３）で書き込もうとするアドレス（３
２バイトの中で一番古いＰＣＭデータ）から（タイミン
グＭ６で）読み出しを開始することを意味する。このよ
うにして、１２５μｓ毎の書き込みと４ｍｓ毎の読み出
しの順番が保てるようになっている。

【０２９９】読出用アドレスマルチプレクサ１１５は、
タイミングバスＴＢからマシンクロックＱ０，Ｑ１，Ｑ
２と、タスクタイミング回路２７ＡからのＰＣＭデータ
読出信号PCMRDを受けて、マシンサイクルのタイミング
Ｍ４〜Ｍ５では、アドレスカウンタ１３Ａの４ビットと
Ｑ０，Ｑ１及びＱ２の計７ビット、ヘッダー読み出しの
タイミングＭ６では、アドレスカウンタ１４Ａの５ビッ
トとＱ１及びＱ２の計７ビット、ＰＣＭデータ読み出し
のタイミングＭ６では、ＰＣＭ読み出しアドレスカウン
タ１１１の５ビットとＱ１及びＱ２の計７ビットをアド
レス信号として、それぞれローカルアドレスバスＬＡＤ
に出力する。

【０３００】マシンクロックＱ１及びＱ２はＢＴｘ−Ｒ
ＡＭ１１０を図２３（１）に示すメモリーマップのよう
に領域を分割使用するために、アドレスの最上位ビット
として使用される。

【０３０１】なお、カウンタ１３Ａ及び１４Ａは、タイ
ムスロットカウンタ１１９のオーバーフローで出力され
るアドレスリセット信号TDRARSTで４ｍｓフレーム毎に
リセットされ、タスクタイミング回路２７Ａから出力さ
れるアドレス歩進指示信号TRAINC及びDRAINCによってそ
れぞれ歩進する。

【０３０２】６．Ｂ−ＣＨ受信部２００の動作 図２２に示すＢ−ＣＨ受信部２００の実施例では、下り
フレームフォーマットが図３７にも示されるように、Ｐ
ＣＭデータを１２５μｓ毎に１バイト受信するシングル
フレーム構造である。この実施例の動作説明を図２２を
参照しながら、以下に示す。

【０３０３】局から下りのD-チャネルを介して下り通話
パスの設定要求があると、ＣＰＵ５が共有ＲＡＭ６の
「００５」番地（２回線目は「００７」番地）にタイム
スロット番号をバイナリーで書き込む（図５参照）。

【０３０４】ＰＣＭ受信フレームは、前記のようにシン
グルフレーム（タイムスロット数は１２８）なので、そ
のタイムスロット指定データは７ビットで足りる。図５
に示される「００４」、「００６」番地のデータは、Ｘ
Ｘ（ＨＸ表示）で示されているように内容は無視され
る。

【０３０５】このタイムスロット番号は、定期的イニシ
ャライズ動作（同ステップＳ４）で図２０のレジスタ３
３（２回線目はレジスタ３５）に読み出され、受信タイ
ムスロット一致回路２０２の片方の入力側に与えられる
（図２２参照）。

【０３０６】タイムスロット一致回路２０２のもう一方
の入力には、７ビットの受信タイムスロットカウンタ２
０３の値が与えられているので、このカウンタ２０３が
カウントを開始すると、通話パス設定データと一致した
カウント値で、受信タイムスロット信号RXBTSがタイム
スロット一致回路２０２から出力される。

【０３０７】局からチャネル番号Ｎ（Ｎ＝０〜９４）を
受信するとＣＰＵ５は、そのチャネル番号Ｎ＋１の計算
をし、タイムスロット番号に変換して共有ＲＡＭ６に書
き込む。

【０３０８】受信タイムスロットカウンタ２０３は、タ
スクタイミング回路３７（図２０参照）から出力される
Ｂ−ＣＨ受信アクティブ信号BHRACTによって起動し、マ
シンサイクルのタイミングＭ７毎に歩進する。

【０３０９】従って、「５Ｆ」，「４２」(B-CH ACT)の
オペコード（図５の「０１０」, 「０１１」番地）が実
行されたタイミングが基点となって、タイムスロット番
号が１マシンサイクル長の受信タイムスロット信号RXBT
Sとして時間軸上に変換される。

【０３１０】一方、シリアルＰＣＭ受信データRXDBは、
直並列変換レジスタ２０４を常時流れており、その１タ
イムスロット毎の８ビットデータは、すでに説明したよ
うにマシンサイクルの位相に同期しているので、受信バ
ッファーレジスタ２０５は、このタイムスロット信号RX
BTSを受けると、マシンサイクルのタイミングＭ７で取
り込む。

【０３１１】この取り込み動作は、タイムスロットカウ
ンタ２０３が一旦起動されると、受信アクティブ信号BH
RACTが無くなっても１２５μｓ周期でカウントを繰り返
すフライホイール機能を持っているので、パス設定デー
タが存在する限り、１２５μｓ毎に繰り返される。従っ
て、バッファレジスタ２０５の受信ＰＣＭデータも１２
５μｓ（８kHz ）に一度更新される。

【０３１２】コーデックインタフェース回路２０８は、
Ｂ−ＣＨ送信部１００から８kHzの同期信号BRSYと６４k
Hzのビット同期信号64KRを受けて、ＰＣＭコーデック３
００に受信同期信号BRSYNを出力すると共に、並直列変
換回路２０９にフレーム同期信号8Kとビット同期信号64
Kを送る。

【０３１３】並直列変換回路２０９は、前記の信号8Kと
64Kの両同期信号によって８ビット並列ＰＣＭデータを
６４kbpsの直列ＰＣＭデータに変換してＰＣＭコーデッ
ク３００に送出する。

【０３１４】なお、この実施例では信号BHRACTで歩進す
る際、「２」から「１２７」，「０，「１」とカウント
するようになっている。これには、二つの理由がある。
一つは前述の計算式Ｎ＋１から分るように、Ｎ＝０の場
合、先頭タイムスロット番号が１になるようにすること
によって、（上りパス設定と同じように）「通話パス
断」として使用しているオールゼロデータと区別するた
めであり、もう一つは内部論理遅延である。

【０３１５】上記の前記オールゼロデータの判断は、下
りパス設定デコード回路２０１で行われる。デコード回
路２０１は、パス設定データがゼロの場合、受信要求信
号BRXREQを論理「０」で出力し、コーデックインタフェ
ース回路２０８をディセーブル状態に保つ。逆に、ゼロ
以外のパス設定データがあると、受信要求信号BRXREQを
論理「１」にしてコーデックインタフェース回路２０８
をイネーブル状態にする。

【０３１６】また、パス設定デコード回路２０１は、そ
のパス設定データがＢ−ＣＨループバック（下りＢ−Ｃ
Ｈを上りＢ−ＣＨに折返す）モードであるか否かの判断
も行う。

【０３１７】これは、１バイトで設定されるパス設定デ
ータの最上位ビットＤ7 をＢ−ＣＨループバック指定ビ
ットに割当て、該ビットが論理「１」の場合はループバ
ック指示信号BRLPをループバック制御回路２０６に出力
し、ループバック制御回路２０６は、その信号BRLPに従
って受信データループバック回路２０７を制御する。

【０３１８】ループバック回路２０７は、パラレルセッ
トが可能な８ビットバイナリーカウンタで構成され、通
常は、パラレルセット・パラレルアウトのバッファレジ
スタとして機能する。

【０３１９】以上のように、Ｂ−ＣＨ受信は、定期的イ
ニシャライズ動作（同ステップＳ４）で図２０のレジス
タ３２と３３（２回線目はレジスタ３４と３５）に下り
パス設定データを読み出し、受信タイムスロット信号RX
BTSで所定のタイムスロットのＰＣＭデータをパラレル
に取り込み、ＰＣＭコーデックインタフェースに変換し
て６４Ｋｂｐｓのシリアルデータとして出力する。この
動作は、パス設定データが存在する限り１２５μｓフレ
ーム毎に繰返される。

【０３２０】なお、受信タイムスロットカウンタ２０３
の出力は、２回線目のＢ−ＣＨ受信部５００にも供給さ
れる。

【０３２１】以上述べたＢ−ＣＨ受信部２００の実施例
の動作説明は、ＰＣＭデータを１２５μｓ毎に１バイト
受信する「シングルフレーム」構造に対応したものであ
るが、他の実施例として、Ｂ−ＣＨ送信部１００と同じ
考え方に基づいたプログラマブルなＢ−ＣＨ受信部を構
成することも可能である。

【０３２２】その場合のＢ−ＣＨ受信用メモリー（ＢＲ
ｘ−ＲＡＭ）をアクセスするマシンサイクルの割り当て
と、処理実行例を図２６及び図２７に示す。

【０３２３】すなわち、マシンサイクルタイミングＭ４
〜Ｍ７（送信処理実行フェーズ）で共有ＲＡＭ６からの
受信用オペコードをＢＲｘ−ＲＡＭに転送（書込）する
（図２３（２）参照）と共に受信ＰＣＭデータを読み出
して外部の宅内機器側に送り（バックグラウンド処
理）、マシンサイクルタイミングＭ０〜Ｍ３（受信処理
実行フェーズ）においては、受信用のオペコードに従っ
て該受信ＰＣＭデータをＢＲｘ−ＲＡＭに書き込むよう
にする（フォアグラウンド処理）。

【０３２４】このように、Ｂ−ＣＨ受信部においても、
プログラム情報の転送処理や（制御チャネル受信処理と
同様な）フォアグラウンド処理と（Ｂ−ＣＨ送信部の逆
操作処理である）、バックグラウンド処理は、今まで述
べて来た動作原理に基づけば、容易にプログラマブル化
が可能である。

【０３２５】７．試験機能の動作 試験機能は大別して２つある。１つはローカルループバ
ック試験機能であり、もう１つは対向装置（局）で折返
すリモートループバック機能である（局から見て宅内機
器はリモート）。

【０３２６】実施例のローカルループバック試験は、自
己試験を主たる目的として備えられており、自己の送信
部からのフレームを受信し、その受信データをチェック
できるようにしたものである。

【０３２７】一方、リモートループバック試験は、局側
で伝送路を含めた試験をするためのもので、下りＢ−Ｃ
Ｈを上りＢ−ＣＨに折り返す機能を指している。そこ
で、以下の説明ではローカルループバックを単にループ
バック（第（１）項で説明）、リモートループバックを
Ｂ−ＣＨループバック（第（２）項で説明）と呼ぶこと
にする。

【０３２８】（１）ループバック試験機能 このループバック試験を行うために、送信部と受信部に
は図２８に示すような動作モードを備えている。これら
のモード設定詳細は図５及び図６の定期的イニシャライ
ズ領域で指定される。ループバック試験は、図示の如
く、送信モードをマスターに、受信モードをループバッ
クに設定して行われる。

【０３２９】まず、マスターモードでは、制御チャネル
送信部は受信フレームの同期状態によらず自律的に送信
する。そのために、図２０に示すように、送信フレーム
カウンタ９９を備えており、送信定期的イニシャライズ
は送信フレームカウンタ９９からのオーバーフロー信号
TFOVFによって起動される（図２９参照）。

【０３３０】なお、送信フレームカウンタ９９は、電源
投入後の第一回目の送信定期的イニシャライズ起動信号
TFRUN でクリアスタートし、その後は４ｍフレーム周期
でオーバーフロー信号TFOVFを出力し続けるカウンタで
ある。

【０３３１】定期的イニシャライズ起動後の動作は、今
まで述べてきた通りなので説明を省略する。

【０３３２】ループバックモードでは、制御チャネル受
信部は自己の送信フレームを受信する。そのために、図
２０に示すように、入力信号選択回路９８を備えてお
り、レジスタ２８からのループバック指示信号N/LPを受
けて、受信クロックRCLKと受信ビット列RXBITをそれぞ
れ、送信クロックSCLK、送信ビット列TXBITに切り替え
る。

【０３３３】試験条件は、図２８に示すように、送信条
件として（レジスタ１８）、バーストフレーム／連続フ
レーム、スクランブラー有効／無効、が独立して指定で
き、受信条件として（レジスタ２８）、マルチフレーム
パターンの反転／非反転、デスクランブラー有効／無
効、が独立して指定できるので、これらを組み合わせて
各種機能の正常性を試験することができる。

【０３３４】また、すでに述べたように、レジスタ１９
にはスクランブルの初期パターン、レジスタ２９にはデ
スクランブルの初期パターン、レジスタ３０，３１には
マルチフレームパターンをそれぞれ設定することができ
るので、これらを駆使して動作試験を行う。

【０３３５】マスターモードでの試験構成例を図３０に
示す。同図（１）はＬＳＩ単体試験での構成例を示し、
特に同図（ａ）はは共有ＲＡＭから被試験ＬＳＩの送信
部から受信部を通って共有ＲＡＭに戻るループを形成し
ており、同図（ｂ）は同図（ａ）の被試験ＬＳＩからさ
らに外部遅延線路等を経由した場合のループを示してい
る。さらに、同図（２）は宅内端末装置単体の試験構成
例を示しており、疑似センター（局）の送信部（ＬＳ
Ｉ）から被試験宅内端末の受信部及び送信部を経由し
て、センターの受信部（ＬＳＩ）に戻るループを示して
いる。

【０３３６】また、このような場合のプログラミング例
を図３１及び３２に示す。

【０３３７】このプログラムでは、連続フレームモード
で、マルチフレームパターンＭＦＰ（２バイト）、プリ
アンブルワードＰＷ（２９バイト）、ユニークワードＵ
Ｗ（１バイト）、端末識別子ＴＩＤ（２バイト）、デー
タＤＡ ＴＡ（４バイト）、ブロックチェックキャラク
タＢＣＣ（２バイト）を送信し、フレーム同期保護機能
や共有ＲＡＭ６の受信データ領域に受信されたデータを
ＣＰＵ５がチェックするというものである。

【０３３８】（２）Ｂ−ＣＨループバック試験機能 Ｂ−ＣＨループバックは、前記のように、本来局側で試
験を行うためのものであるが、実施例ではプログラマブ
ルである点を最大限に活かし、上記のループバックモー
ドと組み合わせることにより、Ｂ−ＣＨの自己試験も行
うことができる。

【０３３９】まず、単純なＢ−ＣＨだけのループバック
動作を説明する。（局から指示があった時）ＣＰＵ５
は、折り返すＢ−ＣＨの下りと上りのパス設定を行う。

【０３４０】このとき、パス設定データの最上位ビット
を論理「１」にして設定する。すると、デコード回路２
０１と１１８（図２１参照）は、ループバック制御回路
２０６（図２２参照）とＰＣＭデータセレクタ１２０
（図２１参照）に対してＢ−ＣＨループバック指示信号
BRLPとBTLPをそれぞれ出力する。

【０３４１】これで、上り下りのＢ−ＣＨが折り返され
るので、局は試験信号を送信して戻って来た信号を受信
比較することによって、伝送路を含めた試験を行うこと
ができる。

【０３４２】このＢ−ＣＨループバックと前記ループバ
ックの組み合わせによる自己試験は、２重ループバック
試験とも言える。すなわち、図３３に示すように、送信
データを共有ＲＡＭに設定し、制御チャネルのデータと
して送信する。このデータはループバックで受信部に入
力され、受信部ではＢ−ＣＨ受信部が受信し、Ｂ−ＣＨ
送信部に折り返す（Ｂ−ＣＨループバック）。

【０３４３】Ｂ−ＣＨ送信部はそのデータを送信するの
で、再び受信部にループバックされ、受信部ではそのデ
ータを制御チャネル受信部で受信し、共有ＲＡＭに書き
込む。ＣＰＵ５は、このデータを共有ＲＡＭから読み出
してチェックする。

【０３４４】このように２重ループバックさせること
で、本来ＣＰＵ５がアクセスすることの出来ないＢＴｘ
−ＲＡＭ１１０を間接的にアクセスすることができる。

【０３４５】上記の２重ループバックを実現するプログ
ラム例を図３４及び３５に示す。この例では、共有ＲＡ
Ｍの「３０４ｈ」番地にコマンド（８０ｈ）をセットし
てＢＴｘ−ＲＡＭのテストを開始し、ループバック部が
８０ｈからスタートするカウンタ値を自動的にＢＴｘ−
ＲＡＭに書き込む。開始コマンドとしては８Ｘｈ〜ＦＸ
ｈまで使用可能である。カウンタはこのコマンド値を初
期値としてスタートする。「１０７」番地は８０ｈが受
信され、「１０８〜１２６」番地は８１ｈ〜９Ｆｈが受
信される。同番地４０ｈでテストか終了し、「１０７」
番地は４０ｈが受信され、「１０８〜１２６」番地は０
０ｈが受信される。

【０３４６】従来、図３６のような上り下りのフレーム
フォーマットが非対称な場合には、送信部出力を受信部
入力に接続するという単純な操作で実現する事はできな
かった。送受信どちらかのフレームフォーマットに合わ
せ、送信（または受信）できるように予め回路を構成す
るか、または、外部に対向する試験装置を接続し、フレ
ームフォーマットを変換する必要があったが、本発明に
よると、プログラマブルなのでその自己試験は容易に実
現できる。

【０３４７】

【発明の効果】以上述べたように本発明によれば、該フ
レームを構成するビット数の１／Ｎのｍを１マシンサイ
クルとし、受信時には、該マシンサイクルの所定位相に
該フレームを引き込む受信同期化処理を行い、受信した
該フレーム中の制御チャネルデータを、該マシンサイク
ルでＲＡＭ内に予め書き込まれた受信用のｍビット列プ
ログラム情報に従って処理を行い該ＲＡＭへ書き込む受
信データ処理を該マシンサイクルの一部で行い、送信時
には、該ＲＡＭに予め書き込まれた送信用のｍビット列
プログラム情報に従って該ＲＡＭに予め格納された送信
用制御チャネルデータを読み出しながら送信データ処理
を該マシンサイクルの残りの部分で行い、該送信用制御
チャネルデータをビットレベル又はクロックレベルの位
相で送信する送信位相制御処理を行うように構成したの
で、ビット／クロックレベルの送受信フレーム位相を、
処理単位の「ｍビット長」を周期とするマシンサイクル
に「受信同期化」及び「送信位相制御」を行うので、
「ｍビット列」毎に送受信処理をプログラムできる。

【０３４８】また、「ｍビット列」毎に送受信処理をプ
ログラムできるので、フレーム構成が変わっても柔軟に
対応できる。

【０３４９】さらに、マルチプルアドレッシング機能な
ので、プログラムと送受信データを同一ＲＡＭチップ上
に格納でき、ゲートアレイＬＳＩに内蔵することが容易
であり、外付けでも汎用ＲＡＭを使用することができ
る。

【０３５０】さらに、定期的イニシャライズプログラム
情報もＲＡＭに組み込むことができるので、動作条件を
設定する従来の制御レジスタ類は不要となり、ＣＰＵイ
ンタフェースはＲＡＭメモリーマップ一つになるので制
御し易く、ＬＳＩ入出力ピンも少なくなり、小形化が可
能となる。

【０３５１】また、通話チャネルデータについては、通
話チャネル送信用／受信用ＲＡＭを設け、プログラム情
報（及びヘッダー）を共有ＲＡＭより転送して書き込む
と共に外部からの送信／受信通話チャネルデータを書き
込み／読み出すことにより、ＣＰＵは共有ＲＡＭを経由
して通話チャネルのプログラム情報（オペコード）を変
更できる。

【０３５２】また、前記のマシンサイクルを少なくとも
通話チャネル送信処理実行フェーズとビット列プログラ
ム情報転送フェーズの２つに分け、それぞれのフェーズ
で独立してｍビット列毎の通話チャネル送信／受信処理
が可能となる。

【図面の簡単な説明】

【図１】本発明に係るフレーム送受信装置の一実施例を
示す回路ブロック図である。

【図２】本発明に係るフレーム送受信方法及び装置の原
理を説明する流れ図である。

【図３】本発明に用いられるマシンクロックを説明する
ためのタイムチャート図である。

【図４】本発明に用いられる共有ＲＡＭのメモリマップ
概略図である。

【図５】本発明に用いられる共有ＲＡＭのメモリマップ
（受信部）の詳細図である。

【図６】本発明に用いられる共有ＲＡＭのメモリマップ
（送信部）の詳細図である。

【図７】送受信フレーム位相とマシンサイクル位相の関
係を示すタイムチャート図である。

【図８】本発明における送受信タイミングを示す図であ
る。

【図９】本発明及び従来例に示されるフレームのフォー
マット図である。

【図１０】本発明における受信部での処理サイクルを示
したタイムチャート図である。

【図１１】本発明における送信部での処理サイクルを示
したタイムチャート図である。

【図１２】本発明における受信処理の実行例（ＣＲＣ処
理例）を示すタイムチャート図である。

【図１３】本発明における送信処理の実行例（ＣＲＣ処
理例）を示すタイムチャート図である。

【図１４】本発明における受信遅延制御実施例を示した
図である。

【図１５】本発明における受信同期化動作例のタイムチ
ャート図である。

【図１６】本発明における送信遅延制御の実施例を示し
た図である。

【図１７】本発明におけるマシンサイクルからビットレ
ベルへの位相変換例を示したタイムチャート図である。

【図１８】本発明における受信フレーム同期保護動作の
状態遷移を示す図である。

【図１９】本発明に係るフレーム送受信方法及び装置に
おける通話チャネル（Ｂ−ＣＨ）の送受信処理の概念を
説明するためのブロック図である。

【図２０】図１に示した制御チャネル送受信部に本発明
に係るフレーム送受信装置における通話チャネル送信部
及び通話チャネル受信部を組み込んだ回路ブロック図で
ある。

【図２１】通話チャネル送信部の実施例を示した回路ブ
ロック図である。

【図２２】通話チャネル受信部の実施例を示した回路ブ
ロック図である。

【図２３】通話チャネル送信部及び受信部に用いられる
メモリー（ＢＴｘ−ＲＡＭ，ＢＲｘ−ＲＡＭ）のマップ
図である。

【図２４】通話チャネル送信用ＲＡＭの受信処理実行フ
ェーズ（バックグラウンド処理）を説明するためのタイ
ムチャート図である。

【図２５】通話チャネル送信用ＲＡＭの送信処理実行フ
ェーズ（フォアグラウンド処理）を説明するためのタイ
ムチャート図である。

【図２６】通話チャネル受信用ＲＡＭの受信処理実行フ
ェーズ（バックグラウンド処理）を説明するためのタイ
ムチャート図である。

【図２７】通話チャネル送信用ＲＡＭの送信処理実行フ
ェーズ（フォアグラウンド処理）を説明するためのタイ
ムチャート図である。

【図２８】本発明に係るフレーム送受信方法及び装置の
マスター／スレーブ動作モードを示したマトリックス図
である。

【図２９】マスターモードの送受信タイムチャート図で
ある。

【図３０】マスターモードの応用例を示したブロック図
である。

【図３１】マスターモードでの自己試験機能の送信部プ
ログラミング例（１）を示した図である。

【図３２】マスターモードでの自己試験機能の受信部プ
ログラミング例（１）を示した図である。

【図３３】ローカルループバックと通話チャネルループ
バックとを組み合わせた自己試験例を示したブロック図
である。

【図３４】二重ループバック自己試験機能を実現するた
めの送信部プログラミング例（２）を示した図である。

【図３５】二重ループバック自己試験機能を実現するた
めの受信部プログラミング例（２）を示した図である。

【図３６】本発明及び従来例に示されるフレームのフォ
ーマット図である。

【図３７】図１９のフレームをマルチフレームとして示
した図である。

【図３８】従来例の機能概念図である。

【符号の説明】

１ フェーズロックループ発振回路 ２ ８相クロック作成回路 ３ パワーオン検出回路 ４ 共通バス切替回路 ５ ＣＰＵ ６ 共通ＲＡＭ ７ パワーオンイニシャライズ回路 ８ マシンクロック作成回路 ９ 定期的イニシャライズ回路（受信部） １０ フライホイールカウンタ １２ 定期的イニシャライズ回路（送信部） １３ オペコード用アドレスカウンタ（送信部） １４ データ用アドレスカウンタ（送信部） １５ オペコード用アドレスカウンタ（受信部） １６ データ用アドレスカウンタ（受信部） １７ アドレスマルチプレクサ（送信部） １８〜２５ 定期的イニシャライズ用レジスタ（送信
部） ２６ マシンサイクルデコード回路（送信部） ２７ 送信タスクタイミング回路 ２８〜３５ 定期的イニシャライズ用レジスタ（受信
部） ３６ マシンサイクルデコード回路（受信部） ３７ 受信タスクタイミング回路 ３８ アドレスマルチプレクサ（受信部） ３９ 送信遅延カウンタ ４０ バイトレジスタ（受信部） ４１ 一次機能レジスタ（受信部） ４２ バイトカウンタ（受信部） ４３ 二次機能レジスタ（受信部） ４４ 機能デコード回路（受信部） ４５ バイトレジスタ（送信部） ４６ 一次機能レジスタ（送信部） ４７ バイトカウンタ（送信部） ４８ 二次機能レジスタ（送信部） ４９ 機能デコード回路（送信部） ５０ デスクランブル回路 ５１ 直並列変換回路 ５２ ＣＲＣチェック回路 ５３ 書込データセレクタ（受信部） ５４ 送信データバッファレジスタ ５５ 並直列変換回路 ５６ ＣＲＣ発生回路 ５７ スクランブル回路 ５８ 書込データセレクタ（送信部） ５９ ＥＸＯＲ回路 ６１ マルチフレームパターン検出回路 ６２ フレーム同期保護回路 ６３ 受信フレーム同期化回路 ６４ 受信データ位相同期化回路 ６５ クロック位相選択レジスタ ６６ ビット位相選択レジスタ ６７ ビット位相選択回路 ６８ 受信フレーム可変遅延回路 ６９ クロック位相選択回路 ７０ ＯＲ回路 ７１ キャリアＯＮ／ＯＦＦ信号用エラスティックスト
ア ７２ 送信フレーム用エラスティックストア ７３ キャリアレベル制御レジスタ ＤＢ データバス ＡＢ アドレスバス ＴＢ タイミングバス ＣＳＲ 制御チャネル送受信部 １３Ａ オペコード用カウンタ １４Ａ データ用カウンタ ２６Ａ マシンサイクルデコード回路 ２７Ａ タスクタイミング回路 ５４Ａ 送信データバッファレジスタ ５５Ａ 並直列変換回路 ９８ 入力信号選択回路 ９９ 送信フレームカウンタ １００ Ｂ−ＣＨ送信部 １０１ 一時バイトレジスタ １０２ 一時機能レジスタ １０３ 送信データ読出レジスタ １０４ 転送データ選択回路 １０５ 転送用機能デコード回路 １０６ オペコードアドレスカウンタ １０７ ヘッダーアドレスカウンタ １０８ ＰＣＭ書込アドレスカウンタ １０９ 書込用アドレスマルチプレクサ １１０ ＢＴｘ−ＲＡＭ（Ｂ−ＣＨ送信用ＲＡＭ） １１１ ＰＣＭ読出アドレスカウンタ １１５ 読出用アドレスマルチプレクサ １１６ 送信タイムスロット一致回路 １１８ 上りパス設定デコード回路 １１９ 送信タイムスロットカウンタ １２０ ＰＣＭデータセレクタ １２１ 直並列変換回路 １２２ コーデックインタフェース回路 ２０１ 下りパス設定デコード回路 ２０２ 受信タイムスロット一致回路 ２０３ 受信タイムスロットカウンタ ２０５ バッファレジスタ ２０６ ループバック制御回路 ２０７ 受信データループバック回路 ２０８ コーデックインタフェース回路 ２０９ 並直列変換回路 ３００ ＰＣＭコーデック ４００ ２回線目のＢ−ＣＨ送信部 ５００ ２回線目のＢ−ＣＨ受信部 図中、同一符号は同一または相当部分を示す。

Claims (27)

【特許請求の範囲】
1. 【請求項１】ディジタル情報の開始点を示す固有のパタ
   ーン情報を含むフレームを送受信する方法において、 該フレームを構成するビット数の１／Ｎ（Ｎは正の整
   数) のｍ（ｍは２より大きい正の整数）を１マシンサイ
   クルとし、受信時には、該マシンサイクルの所定位相に
   該フレームを引き込む受信同期化処理を行い、受信した
   該フレーム中の制御チャネルデータを、該マシンサイク
   ルで共有ＲＡＭ内に予め書き込まれた受信用の処理手順
   を定義したｍビット列プログラム情報に従って処理を行
   い該共有ＲＡＭへ書き込む受信データ処理を該マシンサ
   イクルの一部を構成する受信処理実行フェーズで行い、
   送信時には、該共有ＲＡＭに予め書き込まれた送信用の
   処理手順を定義したｍビット列プログラム情報に従って
   該共有ＲＡＭに予め格納された送信用制御チャネルデー
   タを読み出しながら送信データ処理を該マシンサイクル
   の残りの部分を構成する送信処理実行フェーズで行い、
   該送信用制御チャネルデータをビットレベル又はクロッ
   クレベルの位相で送信する送信位相制御処理を行うこと
   を特徴としたフレーム送受信方法。
2. 【請求項２】請求項１において、 該受信同期化処理が、ビットレベルの該パターン情報ま
   たは該パターン情報の検出保護ハンティング信号と該マ
   シンサイクルに基づいて予め決められた該共有ＲＡＭの
   書込タイミングとの時間差に従って該受信した制御チャ
   ネルデータの遅延時間を補正し、該送信位相制御処理
   が、該共有ＲＡＭの読出タイミングと外部から与えられ
   た該ビットレベル又はクロックレベルの所定送信フレー
   ム開始タイミングとの時間差に従って送信データの遅延
   時間を補正することを特徴としたフレーム送受信方法。
3. 【請求項３】請求項１又は２において、 該受信同期化処理が、該同期化処理されたマシンサイク
   ルレベル位相の該パターン情報で次フレームのマシンサ
   イクルレベルの検出ハンティングタイミングを先ず生成
   し、該マシンサイクルレベルのハンティングタイミング
   を、該ビットレベルへ位相変換を行って次フレームの該
   パターン情報の検出ハンティングを行うことを特徴とし
   たフレーム送受信方法。
4. 【請求項４】請求項１乃至３のいずれかにおいて、 該送信位相制御処理が、受信フレーム位相に対する送信
   フレームの送信位相を制御する送信遅延制御処理を含
   み、該送信遅延制御処理が、最大遅延制御時間だけ受信
   フレーム位相より先に該マシンサイクルレベル位相で制
   御し、該マシンサイクルレベル位相制御が終了次第、ビ
   ットレベル位相及びクロックレベル位相で順次制御する
   ことを特徴としたフレーム送受信方法。
5. 【請求項５】請求項１乃至４のいずれかにおいて、 該送信データ処理が、該共有ＲＡＭの送信データ領域か
   らガードタイムに対応する送信データの特定ビットを送
   信要求として読み出したとき、該ガードタイムに続く送
   信データを送信すると共に、該送信要求を解除するため
   に該特定ビットを所定値に書き戻すことを特徴としたフ
   レーム送受信方法。
6. 【請求項６】請求項１乃至５のいずれかにおいて、 該プログラム情報に従った受信処理完了タイミングで共
   通バスを外部ＣＰＵ側に切り替え、１フレーム毎の該送
   信遅延制御処理開始直前に引き戻すことを特徴としたフ
   レーム送受信方法。
7. 【請求項７】請求項１乃至６のいずれかにおいて、 該送信用のプログラム情報が通話チャネルに関するもの
   であるとき、該受信処理実行フェーズで通話チャネル送
   信用ＲＡＭに、該送信用のプログラム情報及びヘッダー
   を該共有ＲＡＭより転送して書き込むと共に外部からの
   送信通話チャネルデータを書き込んでおき、該送信処理
   実行フェーズで該送信用のプログラム情報に従って該ヘ
   ッダー及び該送信通話チャネルデータを該通話チャネル
   送信用ＲＡＭから読み出して送信することを特徴とした
   フレーム送受信方法。
8. 【請求項８】請求項７において、 該受信用のプログラム情報が通話チャネルに関するもの
   であるとき、該送信処理実行フェーズで該共有ＲＡＭか
   ら通話チャネル受信用ＲＡＭに該受信用のプログラム情
   報を転送して書き込んでおくと共に受信通話チャネルデ
   ータを読み出して外部に出力し、該受信処理実行フェー
   ズで該受信用のプログラム情報に従って該受信通話チャ
   ネルデータを該通話チャネル受信用ＲＡＭに書き込むこ
   とを特徴としたフレーム送受信方法。
9. 【請求項９】ディジタル情報の開始点を示す固有のパタ
   ーン情報を含むフレームを送受信する装置において、 該フレームを構成するビット数の１／Ｎ( Ｎは正の整
   数) のｍ（ｍは２より大きい正の整数）ビット列長を１
   周期とするマシンサイクルを生成するマシンクロック発
   生手段と、 受信時には、該マシンサイクルの所定位相に該フレーム
   を引き込む受信同期化手段と、 受信用及び送信用の処理手順を定義したｍビット列プロ
   グラム情報ならびに送信用制御チャネルデータを予め書
   き込んだ共有ＲＡＭと、 受信時には、該フレーム中の制御チャネルデータを、該
   マシンサイクルで該共有ＲＡＭ内の該受信用のｍビット
   列プログラム情報に従って処理し且つ該共有ＲＡＭへ書
   き込む受信データ処理を該マシンサイクルの一部を構成
   する受信処理実行フェーズで行うとともに、送信時に
   は、該共有ＲＡＭ内の該送信用のｍビット列プログラム
   情報に従って該送信用プログラム中の送信用制御チャネ
   ルデータを読み出しながら送信データ処理を該マシンサ
   イクルの残りの部分を構成する送信処理実行フェーズで
   行う送受信処理手段と、 該送信用制御チャネルデータをビットレベル又はクロッ
   クレベルの位相で送信する送信位相制御手段と、 を備えたことを特徴とするフレーム送受信装置。
10. 【請求項１０】請求項９において、 外部ＣＰＵが該共有ＲＡＭをアクセスするための共通バ
    ス切替手段を備えたことを特徴としたフレーム送受信装
    置。
11. 【請求項１１】請求項９又は１０において、 該受信同期化手段が、該パターン情報をビットレベル位
    相で検出するパターン情報検出手段と、そのパターン情
    報検出を安定化する受信フレーム同期保護手段と、該マ
    シンサイクル位相で歩進する受信フレーム長カウント手
    段と、該パターン情報検出手段で検出された該ビットレ
    ベル位相のパターン情報検出信号を該マシンサイクル位
    相に同期化してマシンサイクルレベル位相のパターン情
    報検出信号を出力するパターン情報同期化手段と、該受
    信フレーム長カウント手段から１フレーム長カウント直
    前で出力されるマシンサイクルレベル位相のパターン情
    報ハンティング信号をビットレベル位相のパターン情報
    ハンティング信号に変換する位相レベル変換手段を備
    え、該受信フレーム長カウント手段が該マシンサイクル
    レベル位相のパターン情報検出信号で初期設定及び歩進
    を開始すると共に１フレーム長カウント直前にマシンサ
    イクルレベル位相のパターン情報ハンティング信号を発
    生し、該受信フレーム同期保護手段が、該パターン情報
    検出手段からのビットレベル位相のパターン情報検出信
    号と該位相レベル変換手段からのビットレベル位相のパ
    ターン情報ハンティング信号で受信フレーム同期保護を
    行うことを特徴としたフレーム送受信装置。
12. 【請求項１２】請求項１１において、 該送信位相制御手段が、受信フレーム位相に対する送信
    フレームの送信位相を制御する送信遅延制御手段を含
    み、該受信フレーム長カウント手段が、該送信遅延制御
    手段の最大制御時間だけ受信フレーム位相より先に該送
    信遅延制御手段を起動することを特徴としたフレーム送
    受信装置。
13. 【請求項１３】請求項１２において、 該送信遅延制御手段が、マシンサイクルレベル位相の遅
    延カウント手段、ビットレベル位相の選択手段、及びク
    ロックレベル位相の選択手段を含み、マシンサイクルレ
    ベルの遅延制御終了後、ビットレベル及びクロックレベ
    ルの各位相での遅延制御を順次行うと共に、該送受信処
    理手段が該共有ＲＡＭのアクセスを開始することを特徴
    としたフレーム送受信装置。
14. 【請求項１４】請求項９乃至１３のいずれかにおいて、 該送受信処理手段が、該共有ＲＡＭの送信データ領域に
    書き込む送信結果書込手段を含むと共に、ガードタイム
    に対応する送信データの特定ビットを送信要求フラグに
    意味付けすることによって、読み出した送信データが該
    送信要求フラグであった場合に、該ガードタイムに続く
    送信データを送信すると共に該送信要求フラグを落とす
    ために該ビットを論理反転して同一アドレスに書き戻す
    ことを特徴としたフレーム送受信装置。
15. 【請求項１５】請求項１０乃至１４のいずれかにおい
    て、 該共通バス切替手段が、該ｍビット列プログラム情報に
    従った受信処理完了タイミングで該ＣＰＵ側に共通バス
    を引き渡すと共に１フレーム毎の送信処理開始直前に引
    き戻すことを特徴としたフレーム送受信装置。
16. 【請求項１６】請求項９において、 該共有ＲＡＭにさらに送受信のフレーム単位での動作モ
    ードや処理条件を定義する定期的初期化プログラム情報
    が予め書き込んであり、該送受信処理手段が、該定期的
    初期化プログラム情報に従って処理を実行することを特
    徴としたフレーム送受信装置。
17. 【請求項１７】請求項１６において、 該受信同期化手段が、該パターン情報をビットレベル位
    相で検出するパターン情報検出手段と、そのパターン情
    報検出を安定化する受信フレーム同期保護手段と、該マ
    シンサイクル位相で歩進する受信フレーム長−Ｘカウン
    ト手段と、該パターン情報検出手段で検出されたビット
    レベル位相のパターン情報検出信号を該受信フレーム長
    −Ｘカウント手段の歩進位相に同期化するパターン情報
    同期化手段と、該定期的初期化プログラム情報に従って
    受信部を初期化する受信部定期的初期化実行手段と、該
    受信部定期的初期化の終了で発生されるマシンサイクル
    レベル位相のパターン情報ハンティング信号をビットレ
    ベル位相のパターン情報ハンティング信号に変換する位
    相レベル変換手段を備え、該受信フレーム長−Ｘカウン
    ト手段が該パターン情報同期化手段からのマシンサイク
    ルレベル位相のパターン情報検出信号で初期設定及び歩
    進を開始し、オーバーフローで停止すると共に該受信部
    定期的初期化実行手段を起動し、該受信部定期的初期化
    実行手段が、該Ｘで初期化を終了してマシンサイクルレ
    ベル位相のパターン情報ハンティング信号を発生すると
    共に該受信フレーム長−Ｘカウント手段を再起動し、該
    受信フレーム同期保護手段が、該パターン情報検出手段
    からのビットレベル位相のパターン情報検出信号と該位
    相レベル変換手段からの該ビットレベル位相のパターン
    情報ハンティング信号で受信フレーム同期保護を行うこ
    とを特徴としたフレーム送受信装置。
18. 【請求項１８】請求項１７において、 該送信位相制御手段が、該定期的初期化プログラム情報
    に従って送信部を初期化する送信部定期的初期化実行手
    段と、受信フレーム位相に対する送信フレームの送信位
    相を制御する送信遅延制御手段を備え、該受信フレーム
    長−Ｘカウント手段が、該送信遅延制御手段の最大制御
    時間に該送信部定期的初期化実行に必要な時間Ｚを加え
    たＹのタイミングだけ受信フレーム位相より先に該送信
    部定期的初期化実行手段を起動し、該送信部定期的初期
    化実行手段が実行終了のＺ時間後に該送信遅延制御手段
    を起動することを特徴としたフレーム送受信装置。
19. 【請求項１９】請求項１８において、 該送信遅延制御手段が、マシンサイクルレベル遅延カウ
    ント手段、ビットレベル位相の選択手段、及びクロック
    レベル位相の選択手段を含み、該送信部定期的初期化実
    行手段からの起動を受けて、先ず該マシンサイクルレベ
    ル遅延カウント手段がマシンサイクルレベルの遅延制御
    を行い、その後、該ビットレベル位相の選択手段及びク
    ロックレベル位相の選択手段がビットレベル及びクロッ
    クレベルの各位相での遅延制御を順次行うと共に、該送
    受信処理実行手段の送信処理部が該処理を開始すること
    を特徴としたフレーム送受信装置。
20. 【請求項２０】請求項１６乃至１９のいずれかにおい
    て、 該送受信処理手段が該共有ＲＡＭの送信データ領域に書
    き込む送信結果書込手段を含むと共に、ガードタイムに
    対応する送信データの特定ビットを送信要求フラグに意
    味付けすることによって、読み出した送信データが該送
    信要求フラグであった場合に、該ガードタイムに続く送
    信データを送信すると共に、該送信要求フラグを落とす
    ために該ビットを論理反転して同一アドレスに書き戻す
    ことを特徴としたフレーム送受信装置。
21. 【請求項２１】請求項１６乃至２０のいずれかにおい
    て、 外部ＣＰＵが該共有ＲＡＭをアクセスするための共通バ
    ス切替手段をさらに備え、該共通バス切替手段が、該プ
    ログラム情報に従った受信処理完了タイミングで該ＣＰ
    Ｕ側に共通バスを引き渡すと共に１フレーム毎の該送信
    部定期的初期化実行直前に引き戻すことを特徴としたフ
    レーム送受信装置。
22. 【請求項２２】請求項１６乃至２１のいずれかにおい
    て、 該定期的初期化プログラム情報が、送信部初期化と受信
    部初期化の各プログラム情報を含み、該送信部初期化に
    は少なくとも送信遅延制御の遅延量データを含み、受信
    部初期化には少なくとも該パターン情報が含まれている
    ことを特徴としたフレーム送受信装置。
23. 【請求項２３】請求項９乃至２２のいずれかにおいて、 通話チャネル送信用ＲＡＭを含み、該送信用のプログラ
    ム情報が通話チャネルに関するものであるとき、該受信
    処理実行フェーズで該通話チャネル送信用ＲＡＭに、該
    送信用のプログラム情報及びヘッダーを該共有ＲＡＭよ
    り転送して書き込むと共に外部からの送信通話チャネル
    データを書き込んでおき、該送信処理実行フェーズで該
    送信用のプログラム情報に従って該ヘッダー及び該送信
    通話チャネルデータを該通話チャネル送信用ＲＡＭから
    読み出して送信する通話チャネル送信部を設けたことを
    特徴とするフレーム送受信装置。
24. 【請求項２４】請求項２３において、 通話チャネル受信用ＲＡＭを含み、該受信用のプログラ
    ム情報が通話チャネルに関するものであるとき、該送信
    処理実行フェーズで該共有ＲＡＭから該通話チャネル受
    信用ＲＡＭに該受信用のプログラム情報を転送して書き
    込んでおくと共に受信通話チャネルデータを読み出して
    外部に出力し、該受信処理実行フェーズで該受信用のプ
    ログラム情報に従って該受信通話チャネルデータを該通
    話チャネル受信用ＲＡＭに書き込む通話チャネル受信部
    を設けたことを特徴とするフレーム送受信装置。
25. 【請求項２５】請求項９乃至２４のいずれかにおいて、 該送信位相制御手段が、該マシンサイクルレベル位相で
    歩進する送信フレーム長カウント手段と送信モード設定
    手段とを備え、該送信モード設定手段が、受信フレーム
    の同期が確立した後、予め決められたタイミングで送信
    フレームを送信するスレーブモードと、受信フレームの
    有無に関わらず自律的に送信フレームを送信するマスタ
    ーモードとを備え、該スレーブモードにおいては該受信
    フレーム長カウント手段が該送信遅延制御手段を起動
    し、該マスターモードにおいては該送信フレーム長カウ
    ント手段が該送信遅延制御手段を起動することを特徴と
    したフレーム送受信装置。
26. 【請求項２６】請求項２５において、 該受信同期化手段が、受信入力信号切替手段と、ノーマ
    ルモード又はループバックモードを設定する受信モード
    設定手段を備え、該受信入力信号切替手段は、該受信モ
    ード設定手段が該ループバックモードに設定されたと
    き、送信フレームを選択受信するように構成されたこと
    を特徴とするフレーム送受信装置。
27. 【請求項２７】請求項２６において、 該通話チャネル送信部及び該通話チャネル受信部が、通
    話チャネル受信データを通話チャネル送信データとして
    転送する通話チャネルデータループバック手段と、通話
    チャネルノーマルモード及び通話チャネルループバック
    モードを設定する通話チャネルモード設定手段を備えた
    ことを特徴としたフレーム送受信装置。