JPH09321086A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH09321086A JPH09321086A JP13881396A JP13881396A JPH09321086A JP H09321086 A JPH09321086 A JP H09321086A JP 13881396 A JP13881396 A JP 13881396A JP 13881396 A JP13881396 A JP 13881396A JP H09321086 A JPH09321086 A JP H09321086A
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
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Abstract
(57)【要約】
【課題】この発明は、実装基板と半導体素子との位置合
わせのフィードバック制御が効果的に行われ、フリップ
チップ接続の歩留まりが向上されるようにする半導体装
置およびその製造方法を提供することを課題とする。 【解決手段】実装基板11上に金属配線121 、122 、…を
形成し、金属配線121 、122 、…それぞれと交差した開
口14が形成される絶縁層13を形成する。金属配線121 、
122 、…と同時に、正方形状の第１の位置合わせマーク
16を形成し、またこの位置合わせマーク16に一部重なる
開口を絶縁層13に形成して第２の位置合わせマーク17と
する。金属配線121 、122 、…それぞれと開口14との交
差部にパッド151 、152 、…を形成し、バンプ電極を形
成するもので、位置合わせマーク16および17の特定され
る角部の位置ずれの認識で、パッド151 、152 、…の位
置ずれが認識でき、フリップチップ接続の位置合わせ補
正に利用できる。
わせのフィードバック制御が効果的に行われ、フリップ
チップ接続の歩留まりが向上されるようにする半導体装
置およびその製造方法を提供することを課題とする。 【解決手段】実装基板11上に金属配線121 、122 、…を
形成し、金属配線121 、122 、…それぞれと交差した開
口14が形成される絶縁層13を形成する。金属配線121 、
122 、…と同時に、正方形状の第１の位置合わせマーク
16を形成し、またこの位置合わせマーク16に一部重なる
開口を絶縁層13に形成して第２の位置合わせマーク17と
する。金属配線121 、122 、…それぞれと開口14との交
差部にパッド151 、152 、…を形成し、バンプ電極を形
成するもので、位置合わせマーク16および17の特定され
る角部の位置ずれの認識で、パッド151 、152 、…の位
置ずれが認識でき、フリップチップ接続の位置合わせ補
正に利用できる。
Description
【０００１】
【発明の属する技術分野】この発明は、特にはんだバン
プ電極を利用して半導体素子とその実装基板とをフリッ
プチップ接続する半導体装置およびその製造方法に関す
る。
プ電極を利用して半導体素子とその実装基板とをフリッ
プチップ接続する半導体装置およびその製造方法に関す
る。
【０００２】
【従来の技術】半導体回路装置を微細化して構成する実
装手段として、半導体素子を実装基板に対してフリップ
チップ接続することが知られている。例えば、図４で示
すように実装基板31と半導体素子32とを複数のバンプ33
1 、332 …によって、電気的に且つ機械的に相互に接続
されるようにする。すなわち、実装基板31の回路網に対
して接続されるように突設形成した複数のバンプ電極
と、半導体素子32を構成する回路の端子部に対応して、
その表面に突設形成した複数のバンプ電極とを位置合わ
せして対向設定し、半導体素子12を実装基板31の方向に
圧接して対向するバンプ電極の相互を仮接合する。その
後、これをリフローしてこの仮接合されたバンプ電極相
互を溶融して一体化してバンプ331 、332 、…が形成さ
れる。
装手段として、半導体素子を実装基板に対してフリップ
チップ接続することが知られている。例えば、図４で示
すように実装基板31と半導体素子32とを複数のバンプ33
1 、332 …によって、電気的に且つ機械的に相互に接続
されるようにする。すなわち、実装基板31の回路網に対
して接続されるように突設形成した複数のバンプ電極
と、半導体素子32を構成する回路の端子部に対応して、
その表面に突設形成した複数のバンプ電極とを位置合わ
せして対向設定し、半導体素子12を実装基板31の方向に
圧接して対向するバンプ電極の相互を仮接合する。その
後、これをリフローしてこの仮接合されたバンプ電極相
互を溶融して一体化してバンプ331 、332 、…が形成さ
れる。
【０００３】したがって、この様な実装基板31と半導体
素子32とをフリップチップ接続するに際しては、当然実
装基板31に形成されるバンプ電極と、半導体素子32に形
成されるバンプ電極との位置関係が対応一致されている
ことが必要であり、また接続操作時においてはこれら相
互のバンプ電極が正確に対向位置されるように、実装基
板31および半導体素子の位置合わせを行う必要がある。
素子32とをフリップチップ接続するに際しては、当然実
装基板31に形成されるバンプ電極と、半導体素子32に形
成されるバンプ電極との位置関係が対応一致されている
ことが必要であり、また接続操作時においてはこれら相
互のバンプ電極が正確に対向位置されるように、実装基
板31および半導体素子の位置合わせを行う必要がある。
【０００４】図５の（Ａ）はこの様なフリップチップ接
続の行われる実装基板31を示しているもので、その表面
にはバンプ電極を形成しようとする位置に対応して細長
い金属配線341 、342 、…が形成され、さらにその上に
ソルダーレジスト等による絶縁層35が形成され、この絶
縁層34には金属配線341 、342 、…とそれぞれ交差する
ようにして溝状の開口36が形成される。
続の行われる実装基板31を示しているもので、その表面
にはバンプ電極を形成しようとする位置に対応して細長
い金属配線341 、342 、…が形成され、さらにその上に
ソルダーレジスト等による絶縁層35が形成され、この絶
縁層34には金属配線341 、342 、…とそれぞれ交差する
ようにして溝状の開口36が形成される。
【０００５】この様に構成される実装基板31において、
金属配線341 、342 、…それぞれと開口36との交差部
に、それぞれバンプ電極を形成するためのパッド371 、
372 、…に形成される。またこの実装基板31には、これ
ら金属配線341 、342 、…および開口36とは位置を異な
られて、例えば十字マークのような位置合わせマーク38
が形成されている。この位置合わせマーク38は金属配線
341 、342 、…の形成時において同時に形成され、金属
配線341 、342 、…それぞれとの相対位置関係は特定さ
れている。
金属配線341 、342 、…それぞれと開口36との交差部
に、それぞれバンプ電極を形成するためのパッド371 、
372 、…に形成される。またこの実装基板31には、これ
ら金属配線341 、342 、…および開口36とは位置を異な
られて、例えば十字マークのような位置合わせマーク38
が形成されている。この位置合わせマーク38は金属配線
341 、342 、…の形成時において同時に形成され、金属
配線341 、342 、…それぞれとの相対位置関係は特定さ
れている。
【０００６】しかし、この様な実装基板31を製造するに
際しては、金属配線341 、342 、…の形成工程と、溝状
の開口36を形成する工程とは別工程で行われ、同図の
（Ｂ）で示すように、破線で示す本来の位置とずれた位
置に開口36が形成され、この開口36と金属配線341 、34
2 、…の相互の位置関係がずれることがある。この様な
場合には、当然形成されるバンプ電極の位置も、位置合
わせマーク38との相対的位置関係においてずれて設定さ
れる。
際しては、金属配線341 、342 、…の形成工程と、溝状
の開口36を形成する工程とは別工程で行われ、同図の
（Ｂ）で示すように、破線で示す本来の位置とずれた位
置に開口36が形成され、この開口36と金属配線341 、34
2 、…の相互の位置関係がずれることがある。この様な
場合には、当然形成されるバンプ電極の位置も、位置合
わせマーク38との相対的位置関係においてずれて設定さ
れる。
【０００７】したがって、この位置合わせマーク38を利
用して、実装基板31と半導体素子32との位置合わせを行
っても、半導体素子32に形成したバンプ電極と実装基板
に形成したバンプ電極との位置が合致せず、精度の高い
信頼性に富むフリップチップ接続を困難とする。
用して、実装基板31と半導体素子32との位置合わせを行
っても、半導体素子32に形成したバンプ電極と実装基板
に形成したバンプ電極との位置が合致せず、精度の高い
信頼性に富むフリップチップ接続を困難とする。
【０００８】
【発明が解決しようとする課題】この発明は上記のよう
な点に鑑みなされたもので、複数のバンプ電極を有する
実装基板と、同じく複数のバンプ電極を有する半導体素
子との位置合わせが正確に行われるようにして、フリッ
プチップ接続が高精度に実行されて、その信頼性が確実
に保たれるようにする半導体装置およびその製造方法を
提供しようとするものである。
な点に鑑みなされたもので、複数のバンプ電極を有する
実装基板と、同じく複数のバンプ電極を有する半導体素
子との位置合わせが正確に行われるようにして、フリッ
プチップ接続が高精度に実行されて、その信頼性が確実
に保たれるようにする半導体装置およびその製造方法を
提供しようとするものである。
【０００９】
【課題を解決するための手段】この発明に係る半導体装
置は、半導体素子をはんだバンプを介して実装基板にフ
リップチップ接続するようにした半導体装置において、
実装基板の表面に導体材料によって金属配線を形成する
と共に、この実装基板の表面に形成された絶縁層に、金
属配線と交差するように溝状の開口を形成し、金属配線
と開口との交差部にバンプ電極が形成され、さらに実装
基板上に前記金属配線を構成する材料と同一材料で第１
の位置合わせマークと、この第１の位置合わせマークと
一部分で重なるように絶縁層を利用して形成した第２の
位置合わせマークとを形成するようにした。ここで、第
１および第２の位置合わせマークは、それぞれ複数の角
部分を有する形状に形成される。
置は、半導体素子をはんだバンプを介して実装基板にフ
リップチップ接続するようにした半導体装置において、
実装基板の表面に導体材料によって金属配線を形成する
と共に、この実装基板の表面に形成された絶縁層に、金
属配線と交差するように溝状の開口を形成し、金属配線
と開口との交差部にバンプ電極が形成され、さらに実装
基板上に前記金属配線を構成する材料と同一材料で第１
の位置合わせマークと、この第１の位置合わせマークと
一部分で重なるように絶縁層を利用して形成した第２の
位置合わせマークとを形成するようにした。ここで、第
１および第２の位置合わせマークは、それぞれ複数の角
部分を有する形状に形成される。
【００１０】また、この様な半導体装置の製造方法にあ
っては、実装基板には金属配線を構成する材料と同一の
材料によって形成した第１の位置合わせマークと、絶縁
層に形成した開口によって形成した第２の位置合わせマ
ークとを用いて、その相対的なずれを検出し、溝状の開
口と金属配線との交差部に形成されるはんだバンプ電極
の位置を判断してフリップチップ接続の位置合わせ補正
がされる。
っては、実装基板には金属配線を構成する材料と同一の
材料によって形成した第１の位置合わせマークと、絶縁
層に形成した開口によって形成した第２の位置合わせマ
ークとを用いて、その相対的なずれを検出し、溝状の開
口と金属配線との交差部に形成されるはんだバンプ電極
の位置を判断してフリップチップ接続の位置合わせ補正
がされる。
【００１１】この様に構成される半導体装置およびその
製造方法にあっては、金属配線と絶縁層に形成した開口
との間に位置ずれが生じた場合には、第１の位置合わせ
マークと第２の位置合わせマークとの相対位置も同時に
ずれるようになり、したがってこの第１および第２の位
置合わせマーク相互の重なる部分においてもずれが生ず
る。ここで、これら位置合わせマークを、例えば正方形
のような複数の角部分を有する形状に構成することによ
り、その角部分を検出することで相対的に位置ずれが検
出でき、この検出結果を用いてフリップチップ接続の位
置合わせ補正が容易且つ高精度に行われる。
製造方法にあっては、金属配線と絶縁層に形成した開口
との間に位置ずれが生じた場合には、第１の位置合わせ
マークと第２の位置合わせマークとの相対位置も同時に
ずれるようになり、したがってこの第１および第２の位
置合わせマーク相互の重なる部分においてもずれが生ず
る。ここで、これら位置合わせマークを、例えば正方形
のような複数の角部分を有する形状に構成することによ
り、その角部分を検出することで相対的に位置ずれが検
出でき、この検出結果を用いてフリップチップ接続の位
置合わせ補正が容易且つ高精度に行われる。
【００１２】
【発明の実施の形態】以下、図面を参照してこの発明の
一実施の形態を説明する。図１は半導体素子がフリップ
チップ接続される実装基板11の平面から見た構成を示す
もので、この実装基板11は例えばガラエボ基板、アルミ
ナ基板A1N 基板等で構成され、この実装基板11の表面に
は、バンプ電極を形成しようとする位置にそれぞれ対応
して、銅またはタングステン材料による金属配線121 、
122 、…の層が形成される。
一実施の形態を説明する。図１は半導体素子がフリップ
チップ接続される実装基板11の平面から見た構成を示す
もので、この実装基板11は例えばガラエボ基板、アルミ
ナ基板A1N 基板等で構成され、この実装基板11の表面に
は、バンプ電極を形成しようとする位置にそれぞれ対応
して、銅またはタングステン材料による金属配線121 、
122 、…の層が形成される。
【００１３】この実装基板11の表面には、さらにソルダ
ーレジストやアルミナ等によって構成される絶縁層13が
形成され、この絶縁層13には金属配線121 、122 、…そ
れぞれと交差するように、溝による開口14が形成され
る。そして、この開口14と金属配線121 、122 、…それ
ぞれとの交差部分は、フリップチップ接続のためのパッ
ド151 、152 、…とされるもので、このパッド151 、15
2 、…部にそれぞれはんだバンプ電極が突設形成される
ようになる。
ーレジストやアルミナ等によって構成される絶縁層13が
形成され、この絶縁層13には金属配線121 、122 、…そ
れぞれと交差するように、溝による開口14が形成され
る。そして、この開口14と金属配線121 、122 、…それ
ぞれとの交差部分は、フリップチップ接続のためのパッ
ド151 、152 、…とされるもので、このパッド151 、15
2 、…部にそれぞれはんだバンプ電極が突設形成される
ようになる。
【００１４】さらにこの実装基板11の表面には、金属配
線121 、122 、…を構成する金属材料と同一の材料によ
って、例えば正方形状の第１の位置合わせマーク16が形
成され、さらに絶縁層13に対して同じく正方形状の開口
による第２の位置合わせマーク17が形成されるもので、
第１の位置合わせマーク16は金属配線121 、122 、…と
同時に、また第２の位置合わせマーク17は開口14と同時
に形成される。
線121 、122 、…を構成する金属材料と同一の材料によ
って、例えば正方形状の第１の位置合わせマーク16が形
成され、さらに絶縁層13に対して同じく正方形状の開口
による第２の位置合わせマーク17が形成されるもので、
第１の位置合わせマーク16は金属配線121 、122 、…と
同時に、また第２の位置合わせマーク17は開口14と同時
に形成される。
【００１５】ここで、位置合わせマーク16および17に対
しては、光学的な検知および認識を容易にするために金
メッキを施すと効果的である。また、その形状もこの図
では正方形状にして示したが、これは三角形や十字マー
ク等の複数の角部分を有する形状であれば、効果的に使
用できる。
しては、光学的な検知および認識を容易にするために金
メッキを施すと効果的である。また、その形状もこの図
では正方形状にして示したが、これは三角形や十字マー
ク等の複数の角部分を有する形状であれば、効果的に使
用できる。
【００１６】この様な実装基板11において、金属配線12
1 、122 、…の製造工程と、絶縁層13に対する開口14の
形成工程は別工程によって行われ、それぞれ所定のマス
クを基板11に位置合わせして重ねることにより行われ
る。しかし、この様な製造工程における金属配線121 、
122 、…と開口14との位置合わせが、必ずしも一致する
ものではなく、その相互に位置ずれが生ずることがあ
る。
1 、122 、…の製造工程と、絶縁層13に対する開口14の
形成工程は別工程によって行われ、それぞれ所定のマス
クを基板11に位置合わせして重ねることにより行われ
る。しかし、この様な製造工程における金属配線121 、
122 、…と開口14との位置合わせが、必ずしも一致する
ものではなく、その相互に位置ずれが生ずることがあ
る。
【００１７】例えば、図２で示すように金属配線121 、
122 、…および第１の位置合わせマーク16を形成した後
に、所定のパターンにしたがって絶縁層13を形成し、こ
の絶縁層13に対して開口14および第２の位置合わせマー
ク17が形成される。この様な製造工程において、金属配
線121 、122 、…それぞれに対して、本来は破線で示す
位置に形成されるべき絶縁層13の開口14がずれて形成さ
れることがあり、この様に金属配線121 、122 、…それ
ぞれと開口14との相対位置関係がずれると、必然的にパ
ッド151 、152 、…の位置もずれる。したがって、この
様な位置ずれの生じたパッド151 、152 、…それぞれに
対してはんだによるバンプ電極が形成されても、これら
バンプ電極は半導体素子に形成されたバンプ電極との相
対的な位置がずれている。
122 、…および第１の位置合わせマーク16を形成した後
に、所定のパターンにしたがって絶縁層13を形成し、こ
の絶縁層13に対して開口14および第２の位置合わせマー
ク17が形成される。この様な製造工程において、金属配
線121 、122 、…それぞれに対して、本来は破線で示す
位置に形成されるべき絶縁層13の開口14がずれて形成さ
れることがあり、この様に金属配線121 、122 、…それ
ぞれと開口14との相対位置関係がずれると、必然的にパ
ッド151 、152 、…の位置もずれる。したがって、この
様な位置ずれの生じたパッド151 、152 、…それぞれに
対してはんだによるバンプ電極が形成されても、これら
バンプ電極は半導体素子に形成されたバンプ電極との相
対的な位置がずれている。
【００１８】この様な実装基板11と半導体素子との位置
合わせは、第１および第２の位置合わせマーク16および
17を用いて行い、例えば実装基板11に対設される半導体
素子の位置を補正して、それぞれのバンプ電極が正確に
対向位置させられるようにする。
合わせは、第１および第２の位置合わせマーク16および
17を用いて行い、例えば実装基板11に対設される半導体
素子の位置を補正して、それぞれのバンプ電極が正確に
対向位置させられるようにする。
【００１９】ここで、第１の位置合わせマーク16は金属
配線121 、122 、…と同時に形成され、また第２の位置
合わせマーク17は開口14と同時に形成される。したがっ
て、金属配線121 、122 、…それぞれと開口14との相対
位置関係がずれた状態においては、第１の位置合わせマ
ーク16と第２の位置合わせマーク17との相対位置関係も
ずれている。
配線121 、122 、…と同時に形成され、また第２の位置
合わせマーク17は開口14と同時に形成される。したがっ
て、金属配線121 、122 、…それぞれと開口14との相対
位置関係がずれた状態においては、第１の位置合わせマ
ーク16と第２の位置合わせマーク17との相対位置関係も
ずれている。
【００２０】この様な第１および第２の位置合わせマー
ク16および17において、相互に重なるようになる第１の
位置合わせマーク16の１つの角Ａを第１の検出点とし、
さらに第２の位置合わせマーク17の１つの角Ｂを第２の
検出点として仮定する。そして、この実装基板11に対し
て半導体素子を対設するに際して、この第１および第２
の位置合わせマーク16および17のそれぞれ検出点Ａおよ
びＢを、光学的な手段を用いて検出し、その相互の位置
関係を観測する。
ク16および17において、相互に重なるようになる第１の
位置合わせマーク16の１つの角Ａを第１の検出点とし、
さらに第２の位置合わせマーク17の１つの角Ｂを第２の
検出点として仮定する。そして、この実装基板11に対し
て半導体素子を対設するに際して、この第１および第２
の位置合わせマーク16および17のそれぞれ検出点Ａおよ
びＢを、光学的な手段を用いて検出し、その相互の位置
関係を観測する。
【００２１】この様に第１および第２の検出点Ａおよび
Ｂの位置関係を認識することで、パッド151 、152 、…
の位置ずれが認識され、この認識結果が半導体素子と実
装基板11との位置合わせ工程にフィードバックされる。
すなわち、実装基板11のパット151 、152 、…それぞれ
に対応して形成されたバンプ電極それぞれと、半導体素
子に形成されたバンプ電極とが、それぞれ高精度に位置
合わせされて、フリップチップ接続工程が実施され、そ
の歩留まりが効果的に向上される。
Ｂの位置関係を認識することで、パッド151 、152 、…
の位置ずれが認識され、この認識結果が半導体素子と実
装基板11との位置合わせ工程にフィードバックされる。
すなわち、実装基板11のパット151 、152 、…それぞれ
に対応して形成されたバンプ電極それぞれと、半導体素
子に形成されたバンプ電極とが、それぞれ高精度に位置
合わせされて、フリップチップ接続工程が実施され、そ
の歩留まりが効果的に向上される。
【００２２】図３は特に位置合わせマーク部の第２の実
施の形態を説明するもので、金属配線121 、122 、…と
同時に形成される同一金属材料による第１の位置合わせ
マーク16に対して、絶縁層による第２の位置合わせマー
ク171 を形成し、この第１および第２の位置合わせマー
ク16および171 の相互の一部が重ね合わされるようにし
ている。この様な開口14の形成される絶縁層と同時に形
成される、絶縁層による第２の位置合わせマーク171 を
使用するようにしても、第１の実施の形態と同様にパッ
ド151 、152 、…の位置ずれが認識できるようになり、
フリップチップ接続の歩留まりが向上される。
施の形態を説明するもので、金属配線121 、122 、…と
同時に形成される同一金属材料による第１の位置合わせ
マーク16に対して、絶縁層による第２の位置合わせマー
ク171 を形成し、この第１および第２の位置合わせマー
ク16および171 の相互の一部が重ね合わされるようにし
ている。この様な開口14の形成される絶縁層と同時に形
成される、絶縁層による第２の位置合わせマーク171 を
使用するようにしても、第１の実施の形態と同様にパッ
ド151 、152 、…の位置ずれが認識できるようになり、
フリップチップ接続の歩留まりが向上される。
【００２３】
【発明の効果】以上のようにこの発明に係る半導体装置
およびその製造方法にあっては、半導体素子の接続され
る、実装基板に形成されたバンプ電極形成のためのパッ
ドの位置ずれが、正確に且つ確実に認識できるものであ
り、この認識結果を半導体素子と実装基板との位置合わ
せ工程にフィードバックすることによって、フリップチ
ップ接続の歩留まりが大きく改善され、その信頼性も向
上される。
およびその製造方法にあっては、半導体素子の接続され
る、実装基板に形成されたバンプ電極形成のためのパッ
ドの位置ずれが、正確に且つ確実に認識できるものであ
り、この認識結果を半導体素子と実装基板との位置合わ
せ工程にフィードバックすることによって、フリップチ
ップ接続の歩留まりが大きく改善され、その信頼性も向
上される。
【図１】この発明の一実施の形態に係る半導体装置の実
装基板を説明する平面図。
装基板を説明する平面図。
【図２】この実装基板における位置ずれの状態を説明す
る図。
る図。
【図３】半導体装置の第２の実施の形態を説明する、特
に位置合わせマーク部を示す図。
に位置合わせマーク部を示す図。
【図４】フリップチップ接続を説明する図。
【図５】（Ａ）は従来のフリップチップ接続に供される
実装基板を説明する平面図、（Ｂ）は同じく位置ずれの
状態を説明する図。
実装基板を説明する平面図、（Ｂ）は同じく位置ずれの
状態を説明する図。
11…実装基板、121 、122 、…金属配線、13…絶縁層、
14…開口、151 、152…パッド、16…第１の位置合わせ
マーク、17、171 …第２の位置合わせマーク。
14…開口、151 、152…パッド、16…第１の位置合わせ
マーク、17、171 …第２の位置合わせマーク。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田沢 浩 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 平野 尚彦 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 田窪 知章 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 馬籠 幸一 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センター内 (72)発明者 蛭田 陽一 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 柴崎 康司 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内
Claims (5)
- 【請求項１】 半導体素子をはんだバンプを介して実装
基板にフリップチップ接続するようにした半導体装置に
おいて、 実装基板の表面に導体材料によって形成された金属配線
と、 前記実装基板の表面に形成された絶縁層に、前記金属配
線と交差するように形成された溝状の開口と、 前記金属配線の前記開口との交差部分に形成された電極
パッドと、 前記実装基板に前記金属配線を構成する材料と同一材料
で形成された第１の位置合わせマークと、 この第１の位置合わせマークと一部分で重なるように前
記絶縁層を利用して形成した第２の位置合わせマークと
を具備し、 前記パッド部にそれぞれバンプ電極が形成されて、前記
第１および第２の位置合わせマークの位置ずれの認識で
前記バンプ電極の位置ずれが認識され、フリップチップ
接続工程にフィードバックできるようにしたことを特徴
とする半導体装置。 - 【請求項２】 前記第２の位置合わせマークは、前記溝
状の開口と同時に前記絶縁層に形成された開口によって
構成されるようにした請求項１記載の半導体装置。 - 【請求項３】 前記第２の位置合わせマークは、前記溝
状の開口の形成される絶縁層によって構成されるように
した請求項１記載の半導体装置。 - 【請求項４】 前記第１および第２の位置合わせマーク
は、それぞれ複数の角部分を有する形状に形成される請
求項１記載の半導体装置。 - 【請求項５】 半導体素子をはんだバンプを介して実装
基板にフリップチップ接続するようにした半導体装置を
製造する方法において、 前記実装基板は、その表面に形成された導電材料による
金属配線と、この金属配線に交差するように溝状の開口
を形成した絶縁層とを含み構成すると共に、さらに前記
金属配線を構成する材料と同一の材料によって形成して
第１の位置合わせマーク、および絶縁層を利用して形成
した第２の位置合わせマークとを部分的に重ね合わせて
形成し、前記第１の位置合わせマークと第２の位置合わ
せマークとの相対的なずれを検出して、前記溝状の開口
と金属配線との交差部に形成されるはんだバンプ電極の
位置を判断してフリップチップ接続の位置合わせ補正が
されるようにしたことを特徴とする半導体装置の製造方
法。
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|---|---|---|---|
| JP13881396A JP3284048B2 (ja) | 1996-05-31 | 1996-05-31 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13881396A JP3284048B2 (ja) | 1996-05-31 | 1996-05-31 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09321086A true JPH09321086A (ja) | 1997-12-12 |
| JP3284048B2 JP3284048B2 (ja) | 2002-05-20 |
Family
ID=15230851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13881396A Expired - Fee Related JP3284048B2 (ja) | 1996-05-31 | 1996-05-31 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3284048B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7179666B2 (en) | 2003-09-19 | 2007-02-20 | Murata Manufacturing Co., Ltd. | Method for manufacturing an electronic circuit device and electronic circuit device |
| JP2008072144A (ja) * | 2007-11-30 | 2008-03-27 | Matsushita Electric Ind Co Ltd | 配線基板 |
| US7642662B2 (en) | 2006-12-12 | 2010-01-05 | Shinko Electric Industries Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US8174841B2 (en) | 2009-04-27 | 2012-05-08 | International Business Machines Corporation | Adaptive interconnect structure |
-
1996
- 1996-05-31 JP JP13881396A patent/JP3284048B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN100352027C (zh) * | 2003-09-19 | 2007-11-28 | 株式会社村田制作所 | 电子电路器件的制造方法和电子电路器件 |
| US7642662B2 (en) | 2006-12-12 | 2010-01-05 | Shinko Electric Industries Co., Ltd. | Semiconductor device and method of manufacturing the same |
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| US8174841B2 (en) | 2009-04-27 | 2012-05-08 | International Business Machines Corporation | Adaptive interconnect structure |
| US8828800B2 (en) | 2009-04-27 | 2014-09-09 | International Business Machines Corporation | Method of forming adaptive interconnect structure having programmable contacts |
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| Publication number | Publication date |
|---|---|
| JP3284048B2 (ja) | 2002-05-20 |
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