JPH07240431A - 回路基板の位置合わせマークとその製造方法 - Google Patents
回路基板の位置合わせマークとその製造方法Info
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- JPH07240431A JPH07240431A JP6031067A JP3106794A JPH07240431A JP H07240431 A JPH07240431 A JP H07240431A JP 6031067 A JP6031067 A JP 6031067A JP 3106794 A JP3106794 A JP 3106794A JP H07240431 A JPH07240431 A JP H07240431A
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- JP
- Japan
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- alignment mark
- circuit board
- alignment
- pattern
- semiconductor chip
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
Abstract
(57)【要約】
【目的】 位置合わせマークの精度を高めるとともに、
回路基板の正確な位置に設定することができる回路基板
の位置合わせマークとその製造方法を提供する。 【構成】 電子部品を搭載する回路基板における位置合
わせマークにおいて、シリコンチップ１１上に薄膜技術
を用いて作製される位置合わせマーク（Ａｕパターン）
１５を有し、その位置合わせマーク１５を表にし、その
裏面が半田のセルフアライメントにより、回路基板上に
シリコンチップ１１を貼りつけ設定する。
回路基板の正確な位置に設定することができる回路基板
の位置合わせマークとその製造方法を提供する。 【構成】 電子部品を搭載する回路基板における位置合
わせマークにおいて、シリコンチップ１１上に薄膜技術
を用いて作製される位置合わせマーク（Ａｕパターン）
１５を有し、その位置合わせマーク１５を表にし、その
裏面が半田のセルフアライメントにより、回路基板上に
シリコンチップ１１を貼りつけ設定する。
Description
【０００１】
【産業上の利用分野】本発明は、回路基板にワイヤボン
ディング等を行う時に用いる位置合わせマークとその製
造方法に関するものである。
ディング等を行う時に用いる位置合わせマークとその製
造方法に関するものである。
【０００２】
【従来の技術】従来、回路基板にワイヤボンディング等
を行う時に用いる位置合わせマークとしては、以下に示
すようなものがあった。図５は従来の回路基板上への半
導体集積回路装置（ＩＣ）の位置合わせマーク（認識マ
ーク）の一構成例を示す平面図である。
を行う時に用いる位置合わせマークとしては、以下に示
すようなものがあった。図５は従来の回路基板上への半
導体集積回路装置（ＩＣ）の位置合わせマーク（認識マ
ーク）の一構成例を示す平面図である。
【０００３】ワイヤボンディング等の半導体製造装置
は、位置合わせマークの認識座標よりツールの先の位置
（座標）を決定するようにしている。すなわち、センサ
（図示なし）で回路基板１上のマーク２，３を認識し、
次に、マーク４，５のＩＣ位置を確認し、装置はこの
時、最初にティーチングを行ったものと、座標（ｘ，
ｙ）の誤差を計算する。
は、位置合わせマークの認識座標よりツールの先の位置
（座標）を決定するようにしている。すなわち、センサ
（図示なし）で回路基板１上のマーク２，３を認識し、
次に、マーク４，５のＩＣ位置を確認し、装置はこの
時、最初にティーチングを行ったものと、座標（ｘ，
ｙ）の誤差を計算する。
【０００４】ワイヤボンディングは、例えば、ティーチ
ング時に、認識パターンの２値化画像率を９０％と装置
に記憶させ、ティーチング時に記憶させた認識マークデ
ータを認識エリア内より探し出し、認識マークの認識率
が９０％以上で認識できれば、ボンディングを行い、認
識エリア内で探し出せないときは、認識エラーとなり、
ストップさせる。
ング時に、認識パターンの２値化画像率を９０％と装置
に記憶させ、ティーチング時に記憶させた認識マークデ
ータを認識エリア内より探し出し、認識マークの認識率
が９０％以上で認識できれば、ボンディングを行い、認
識エリア内で探し出せないときは、認識エラーとなり、
ストップさせる。
【０００５】この場合、認識マークは回路基板１の配線
パターンを、エッチング作業（例えば、回路基板１上に
銅の膜があり、その膜を薬品で溶解し、パターンを作
る）で作製する際、同一工程、同一材料で作られてい
る。
パターンを、エッチング作業（例えば、回路基板１上に
銅の膜があり、その膜を薬品で溶解し、パターンを作
る）で作製する際、同一工程、同一材料で作られてい
る。
【０００６】
【発明が解決しようとする課題】しかしながら、パター
ンエッチング時に位置合わせマークを作製する方法で
は、パターン材料、エッチング液、エッチング時間等の
エッチング条件の変化で、エッチング精度が変化し、設
計パターンでは、図６に示すように、マーク６の形状
が、正規の十字形状であったものが、例えば、図７に示
すように、中心部のみが残り、太った形状のマーク６ａ
になったり、図８に示すように、各部分が全体に小さい
形状のマーク６ｂになったり、図９に示すように、各部
が細長い形状のマーク６ｃとなったりして、形状が変化
してしまう。（ただし、十字形状は周囲よりエッチング
されるため、マークの形状は変化するが、その中心位置
は変化しない。） 図７〜図９に示すような、位置合わせマークを用いて、
ワイヤボンダ等の認識装置でパターン認識を行った場
合、位置合わせマークの精度不良に起因する認識不良が
発生し、ワイヤボンディングズレやワイヤボンディング
不着等、最終的に機能性もしくは信頼性上において、不
良品となる場合が少なくない。また、認識エラーでボン
ダが停止してしまう。
ンエッチング時に位置合わせマークを作製する方法で
は、パターン材料、エッチング液、エッチング時間等の
エッチング条件の変化で、エッチング精度が変化し、設
計パターンでは、図６に示すように、マーク６の形状
が、正規の十字形状であったものが、例えば、図７に示
すように、中心部のみが残り、太った形状のマーク６ａ
になったり、図８に示すように、各部分が全体に小さい
形状のマーク６ｂになったり、図９に示すように、各部
が細長い形状のマーク６ｃとなったりして、形状が変化
してしまう。（ただし、十字形状は周囲よりエッチング
されるため、マークの形状は変化するが、その中心位置
は変化しない。） 図７〜図９に示すような、位置合わせマークを用いて、
ワイヤボンダ等の認識装置でパターン認識を行った場
合、位置合わせマークの精度不良に起因する認識不良が
発生し、ワイヤボンディングズレやワイヤボンディング
不着等、最終的に機能性もしくは信頼性上において、不
良品となる場合が少なくない。また、認識エラーでボン
ダが停止してしまう。
【０００７】更に、ワイヤボンディング装置の認識時
に、ＩＣの高さ（チップ層）が５００μｍ以上あるもの
では、カメラのピントがＩＣ位置認識ポイントと、回路
基板上の認識マークで合わず、認識がエラーとなること
も多い。本発明は、位置合わせマーク（認識マーク）の
精度不良に起因する製造装置のパターン認識不良により
発生する製造不良等を除去するため、位置合わせマーク
の精度を高めるとともに、回路基板の正確な位置に設定
することができる回路基板の位置合わせマークとその製
造方法を提供することを目的とする。
に、ＩＣの高さ（チップ層）が５００μｍ以上あるもの
では、カメラのピントがＩＣ位置認識ポイントと、回路
基板上の認識マークで合わず、認識がエラーとなること
も多い。本発明は、位置合わせマーク（認識マーク）の
精度不良に起因する製造装置のパターン認識不良により
発生する製造不良等を除去するため、位置合わせマーク
の精度を高めるとともに、回路基板の正確な位置に設定
することができる回路基板の位置合わせマークとその製
造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明は、上記目的を達
成するために、ワイヤボンディング等により、電子部品
を搭載する回路基板における位置合わせマークにおい
て、半導体チップ上に薄膜技術を用いて作製される位置
合わせマークを有し、前記半導体チップの位置合わせマ
ークを表にし、その裏面が半田のセルフアライメントに
より前記回路基板上に貼りつけるようにしたものであ
る。
成するために、ワイヤボンディング等により、電子部品
を搭載する回路基板における位置合わせマークにおい
て、半導体チップ上に薄膜技術を用いて作製される位置
合わせマークを有し、前記半導体チップの位置合わせマ
ークを表にし、その裏面が半田のセルフアライメントに
より前記回路基板上に貼りつけるようにしたものであ
る。
【０００９】また、ワイヤボンディング等を行い、電子
部品を搭載する回路基板における位置合わせマークの製
造方法において、半導体チップ上に金属膜をスパッタに
より成膜し、その金属膜をエッチングして金属膜パター
ンを形成し、その金属膜パターン上に蒸着により位置合
わせマークを形成する工程と、前記半導体チップの位置
合わせマークを表にした裏面に半田バンプを形成する工
程と、前記回路基板の所定位置に電極を形成する工程
と、該電極へ前記半田バンプを対応させて半田リフロー
を行う工程とを施すようにしたものである。
部品を搭載する回路基板における位置合わせマークの製
造方法において、半導体チップ上に金属膜をスパッタに
より成膜し、その金属膜をエッチングして金属膜パター
ンを形成し、その金属膜パターン上に蒸着により位置合
わせマークを形成する工程と、前記半導体チップの位置
合わせマークを表にした裏面に半田バンプを形成する工
程と、前記回路基板の所定位置に電極を形成する工程
と、該電極へ前記半田バンプを対応させて半田リフロー
を行う工程とを施すようにしたものである。
【００１０】
【作用】本発明によれば、上記のように、回路基板上に
別途製造した位置合わせマークを貼りつけることによ
り、認識精度の向上を図ることができる。また、その位
置合わせマークを薄膜技術を用いて作製し、半田のセル
フアライメントを利用し、高精度位置決めを行い、回路
基板表面に実装するようにしたものである。
別途製造した位置合わせマークを貼りつけることによ
り、認識精度の向上を図ることができる。また、その位
置合わせマークを薄膜技術を用いて作製し、半田のセル
フアライメントを利用し、高精度位置決めを行い、回路
基板表面に実装するようにしたものである。
【００１１】
【実施例】以下、本発明の実施例について図を用いて説
明する。図１は本発明の実施例を示す位置合わせマーク
の斜視図である。この実施例では、シリコンチップ１１
上に薄膜技術を用いて、位置合わせマークとしての十字
形状のＡｕパターン１５（位置合わせマーク）を着け
る。
明する。図１は本発明の実施例を示す位置合わせマーク
の斜視図である。この実施例では、シリコンチップ１１
上に薄膜技術を用いて、位置合わせマークとしての十字
形状のＡｕパターン１５（位置合わせマーク）を着け
る。
【００１２】このＡｕパターン１５（位置合わせマー
ク）を着ける方法として、次に一例を示す。ここで、シ
リコンチップとは、処理前のシリコンウエハがスクライ
ブされた小片を指している。そのシリコンチップ１１上
にＮｉＣｒ膜１４を５００Å程度スパッタし、その上に
Ａｕを５０００Å程度蒸着する。それをエッチングし
て、位置合わせマークとなるＡｕパターン１５を作製す
る。
ク）を着ける方法として、次に一例を示す。ここで、シ
リコンチップとは、処理前のシリコンウエハがスクライ
ブされた小片を指している。そのシリコンチップ１１上
にＮｉＣｒ膜１４を５００Å程度スパッタし、その上に
Ａｕを５０００Å程度蒸着する。それをエッチングし
て、位置合わせマークとなるＡｕパターン１５を作製す
る。
【００１３】この程度のＡｕパターン１５の厚さであれ
ば、ホトリソ時のエッチングで、高精度のパターンが作
製できることは確認されている。また、シリコンチップ
の厚さが０．５ｍｍ程度の厚さまでを利用するのであれ
ば、シリコンチップの切断時に全く問題のないことも確
認されている。シリコンチップ以外のものでも、スパッ
タ・蒸着等が行え、切断が可能な材質のものであれば、
使用しても問題のないことは言うまでもない。また、認
識性を上げるために、搭載ＩＣチップに近い厚さを持つ
材料が望まれる。
ば、ホトリソ時のエッチングで、高精度のパターンが作
製できることは確認されている。また、シリコンチップ
の厚さが０．５ｍｍ程度の厚さまでを利用するのであれ
ば、シリコンチップの切断時に全く問題のないことも確
認されている。シリコンチップ以外のものでも、スパッ
タ・蒸着等が行え、切断が可能な材質のものであれば、
使用しても問題のないことは言うまでもない。また、認
識性を上げるために、搭載ＩＣチップに近い厚さを持つ
材料が望まれる。
【００１４】また、Ａｕパターン１５（位置合わせマー
ク）は、半田バンプのセルフアライメントにより、回路
基板上に設定するために貼りつける。以下、その点につ
いて説明する。図２は本発明の実施例を示す位置合わせ
マークの裏面斜視図、図３はその位置合わせマークの回
路基板への設定の説明図である。
ク）は、半田バンプのセルフアライメントにより、回路
基板上に設定するために貼りつける。以下、その点につ
いて説明する。図２は本発明の実施例を示す位置合わせ
マークの裏面斜視図、図３はその位置合わせマークの回
路基板への設定の説明図である。
【００１５】シリコンチップ１１の裏面には、外部導出
電極１２が形成され、この外部導出電極１２上に半田バ
ンプ１３が形成される。半田バンプの形成方法として
は、メッキ法やボール半田法等が報告されているので詳
細には説明しない。一方、回路基板２１上には、パター
ンエッチング工程で同時に作製された電極２２が設けら
れている。
電極１２が形成され、この外部導出電極１２上に半田バ
ンプ１３が形成される。半田バンプの形成方法として
は、メッキ法やボール半田法等が報告されているので詳
細には説明しない。一方、回路基板２１上には、パター
ンエッチング工程で同時に作製された電極２２が設けら
れている。
【００１６】そこで、Ａｕパターン１５（位置合わせマ
ーク）が形成されたシリコンチップ１１を回路基板２１
へ設定する場合には、図４に示すように、複数ポイント
（例えば、３又は４ポイントが良い）の半田バンプ１３
を用いて、リフローを行う。位置合わせマーク１５が形
成されたシリコンチップ１１の裏面にある半田バンプ１
３と、１対１で対応している回路基板２１上の電極２２
へ、リフローにより接続する。
ーク）が形成されたシリコンチップ１１を回路基板２１
へ設定する場合には、図４に示すように、複数ポイント
（例えば、３又は４ポイントが良い）の半田バンプ１３
を用いて、リフローを行う。位置合わせマーク１５が形
成されたシリコンチップ１１の裏面にある半田バンプ１
３と、１対１で対応している回路基板２１上の電極２２
へ、リフローにより接続する。
【００１７】図４（ａ）に示すように、リフロー前のシ
リコンチップ１１の搭載位置が少しずつズレていても、
図４（ｂ）に示すように、リフロー後に半田バンプ１３
のセルフアライメントを利用して、ａ＝０、ｂ＝ｃとな
るようにした。つまり、半田バンプ１３は電極２２と正
確に一致するとともに、シリコンチップ１１の両側の高
さを等しくすることができる。
リコンチップ１１の搭載位置が少しずつズレていても、
図４（ｂ）に示すように、リフロー後に半田バンプ１３
のセルフアライメントを利用して、ａ＝０、ｂ＝ｃとな
るようにした。つまり、半田バンプ１３は電極２２と正
確に一致するとともに、シリコンチップ１１の両側の高
さを等しくすることができる。
【００１８】この時、半田バンプの大きさは小さい方
が、セルフアライメントは正確に行うことができる。こ
の方法を用いると、半田バンプ１００μｍを用いて作製
した場合、中心より±３μｍの位置精度で搭載できるこ
とが確認されている。このように構成することにより、 （１）シリコンチップ上に薄膜技術を用い、位置合わせ
マークを作製するようにしたので、従来のように、位置
合わせマークパターンが変形することはなく、高精度の
位置合わせマーク自体を作製することができる。
が、セルフアライメントは正確に行うことができる。こ
の方法を用いると、半田バンプ１００μｍを用いて作製
した場合、中心より±３μｍの位置精度で搭載できるこ
とが確認されている。このように構成することにより、 （１）シリコンチップ上に薄膜技術を用い、位置合わせ
マークを作製するようにしたので、従来のように、位置
合わせマークパターンが変形することはなく、高精度の
位置合わせマーク自体を作製することができる。
【００１９】（２）半田バンプを用いたセルフアライメ
ントにより、その位置合わせマークを回路基板へ正確に
設定することができる。 （３）半田バンプとシリコンチップの厚み（高さ）分、
位置合わせマークが高くなるため、装置の認識時にＩＣ
の高さ（チップ厚）があっても、ＩＣ位置認識ポイント
と、回路基板側の位置合わせマークのピントが合わない
ということがなくなり、位置合わせマークの精度不良に
起因する認識不良によるワイヤボンディングズレやワイ
ヤボンディング不着等、最終的に機械的もしくは信頼性
上において不良となる場合や、認識エラーでボンダが停
止してしまうといった不具合をなくすことができる。
ントにより、その位置合わせマークを回路基板へ正確に
設定することができる。 （３）半田バンプとシリコンチップの厚み（高さ）分、
位置合わせマークが高くなるため、装置の認識時にＩＣ
の高さ（チップ厚）があっても、ＩＣ位置認識ポイント
と、回路基板側の位置合わせマークのピントが合わない
ということがなくなり、位置合わせマークの精度不良に
起因する認識不良によるワイヤボンディングズレやワイ
ヤボンディング不着等、最終的に機械的もしくは信頼性
上において不良となる場合や、認識エラーでボンダが停
止してしまうといった不具合をなくすことができる。
【００２０】なお、上記実施例では、位置合わせマーク
はシリコンチップに形成するようにしたが、ＧａＡｓチ
ップなどその他の半導体チップを用いても差し支えな
い。また、位置合わせマークの形状は十字形状が望まし
いが、その他の形状でもよく、十字形状に限定するもの
ではない。なお、本発明は上記実施例に限定されるもの
ではなく、本発明の趣旨に基づいて種々の変形が可能で
あり、これらを本発明の範囲から排除するものではな
い。
はシリコンチップに形成するようにしたが、ＧａＡｓチ
ップなどその他の半導体チップを用いても差し支えな
い。また、位置合わせマークの形状は十字形状が望まし
いが、その他の形状でもよく、十字形状に限定するもの
ではない。なお、本発明は上記実施例に限定されるもの
ではなく、本発明の趣旨に基づいて種々の変形が可能で
あり、これらを本発明の範囲から排除するものではな
い。
【００２１】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、半導体チップ上に薄膜技術を用い、位置合わせ
マークを作製するようにしたので、高精度の位置合わせ
マークを作製することができる。また、回路基板に位置
合わせマークを設定するために、半田バンプのセルフア
ライメント効果を用いることにより、その位置合わせマ
ークを回路基板へ正確に設定することができる。
よれば、半導体チップ上に薄膜技術を用い、位置合わせ
マークを作製するようにしたので、高精度の位置合わせ
マークを作製することができる。また、回路基板に位置
合わせマークを設定するために、半田バンプのセルフア
ライメント効果を用いることにより、その位置合わせマ
ークを回路基板へ正確に設定することができる。
【００２２】更に、位置合わせマークの高さと回路基板
へ搭載する電子部品の高さを略同等にすることができる
ので、電子部品の実装精度を向上させることができる。
へ搭載する電子部品の高さを略同等にすることができる
ので、電子部品の実装精度を向上させることができる。
【図１】本発明の実施例を示す位置合わせマークの斜視
図である。
図である。
【図２】本発明の実施例を示す位置合わせマークの裏面
斜視図である。
斜視図である。
【図３】本発明の実施例を示す位置合わせマークの回路
基板への設定の説明図である。
基板への設定の説明図である。
【図４】本発明の実施例を示す位置合わせマークの回路
基板への設定工程断面である。
基板への設定工程断面である。
【図５】従来の回路基板上への半導体集積回路装置（Ｉ
Ｃ）の位置合わせマーク（認識マーク）の一構成例を示
す平面図である。
Ｃ）の位置合わせマーク（認識マーク）の一構成例を示
す平面図である。
【図６】従来の位置合わせマークの平面図である。
【図７】従来の第１の実際の位置合わせマークの平面図
である。
である。
【図８】従来の第２の実際の位置合わせマークの平面図
である。
である。
【図９】従来の第３の実際の位置合わせマークの平面図
である。
である。
１１ シリコンチップ １２ 外部導出電極 １３ 半田バンプ １４ ＮｉＣｒ膜（スパッタ膜） １５ Ａｕパターン（位置合わせマーク） ２１ 回路基板 ２２ 電極
Claims (5)
- 【請求項１】 電子部品を搭載する回路基板における位
置合わせマークにおいて、（ａ）半導体チップ上に薄膜
技術を用いて作製される位置合わせマークを有し、
（ｂ）前記半導体チップの位置合わせマークを表にし、
その裏面が半田のセルフアライメントにより前記回路基
板上に貼りつけられる回路基板の位置合わせマーク。 - 【請求項２】 前記半導体チップ上にスパッタされ、エ
ッチングにより形成される金属膜パターンと、該金属膜
パターン上に蒸着される位置合わせマークを有する請求
項１記載の回路基板の位置合わせマーク。 - 【請求項３】 前記位置合わせマークの回路基板上の高
さを搭載半導体集積回路装置の高さと略等しくなるよう
に配置してなる請求項１記載の回路基板の位置合わせマ
ーク。 - 【請求項４】 前記金属膜はＮｉＣｒからなり、前記位
置合わせマークは十字形状のＡｕからなる請求項１記載
の回路基板の位置合わせマーク。 - 【請求項５】 電子部品を搭載する回路基板における位
置合わせマークの製造方法において、（ａ）半導体チッ
プ上に金属膜をスパッタにより成膜し、該金属膜をエッ
チングして金属膜パターンを形成し、該金属膜パターン
上に蒸着により位置合わせマークを形成する工程と、
（ｂ）前記半導体チップの位置合わせマークを表にし、
その裏面に半田バンプを形成する工程と、（ｃ）前記回
路基板の所定位置に電極を形成する工程と、（ｄ）該電
極へ前記半田バンプを対応させて半田リフローを行う工
程とを施すことを特徴とする回路基板における位置合わ
せマークの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6031067A JPH07240431A (ja) | 1994-03-01 | 1994-03-01 | 回路基板の位置合わせマークとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6031067A JPH07240431A (ja) | 1994-03-01 | 1994-03-01 | 回路基板の位置合わせマークとその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07240431A true JPH07240431A (ja) | 1995-09-12 |
Family
ID=12321119
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6031067A Withdrawn JPH07240431A (ja) | 1994-03-01 | 1994-03-01 | 回路基板の位置合わせマークとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07240431A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0854520A2 (en) * | 1997-01-20 | 1998-07-22 | Oki Electric Industry Co., Ltd. | Method for mounting optical semiconductor device on supporting substrate |
| US6518512B2 (en) | 2000-12-27 | 2003-02-11 | Alps Electric Co., Ltd. | Structure for inspecting electrical component alignment |
| CN113573565A (zh) * | 2021-09-23 | 2021-10-29 | 东莞联鹏智能装备有限公司 | 绑定压合平台及热压绑定装置 |
-
1994
- 1994-03-01 JP JP6031067A patent/JPH07240431A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0854520A2 (en) * | 1997-01-20 | 1998-07-22 | Oki Electric Industry Co., Ltd. | Method for mounting optical semiconductor device on supporting substrate |
| EP0854520A3 (en) * | 1997-01-20 | 1999-06-16 | Oki Electric Industry Co., Ltd. | Method for mounting optical semiconductor device on supporting substrate |
| US6087194A (en) * | 1997-01-20 | 2000-07-11 | Oki Electric Industry Co., Ltd. | Composite unit of optical semiconductor device and supporting substrate and method for mounting optical semiconductor device on supporting substrate |
| US6518512B2 (en) | 2000-12-27 | 2003-02-11 | Alps Electric Co., Ltd. | Structure for inspecting electrical component alignment |
| CN113573565A (zh) * | 2021-09-23 | 2021-10-29 | 东莞联鹏智能装备有限公司 | 绑定压合平台及热压绑定装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010508 |