JPH03192741A - バンプ付き回路基板の製法 - Google Patents

バンプ付き回路基板の製法

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JPH03192741A
JPH03192741A JP33340789A JP33340789A JPH03192741A JP H03192741 A JPH03192741 A JP H03192741A JP 33340789 A JP33340789 A JP 33340789A JP 33340789 A JP33340789 A JP 33340789A JP H03192741 A JPH03192741 A JP H03192741A
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JP
Japan
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circuit
bump
bumps
board
circuit board
Prior art date
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Pending
Application number
JP33340789A
Other languages
English (en)
Inventor
Jiro Hashizume
二郎 橋爪
Shigenari Takami
茂成 高見
Hiroshi Saito
宏 斉藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Electric Works Co Ltd
Original Assignee
Matsushita Electric Works Ltd
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Publication date
Application filed by Matsushita Electric Works Ltd filed Critical Matsushita Electric Works Ltd
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Pending legal-status Critical Current

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [産業上の利用分野] 本発明は、基板内に複数のチップ実装部を有するバンプ
付き回路基板の製法に関する。
[従来の技術、] バンプ付き回路基板の製造法を概略すると、先ず、基板
への回路形成法であるが、サブトラクティブ法では、全
面に導体(例えば銅張り積層板)を有する基板にエツチ
ングレジストを塗布し、フィルムマスクで露光・現像し
、エツチングを行ったり、一方、セラミック基板等で一
般的な導体ベースト(例えばAgPdペースト)をスク
リーン印刷で回路形成を行っている。
更に、その上に半導体チップを実装するためのバンプ、
例えば金バンプを形成する場合は、回路形成した基板に
更にレジストを塗布し、バンプメツキのためのマスク(
この場合、バンプは微細寸法を要求されるので、マスク
材質は石英ガラス等を用いる)を用いて露光・現像して
、バンプ形成位置にレジスト窓明けを行い、回路側から
電流を供給し、電解金メツキを行うことによってバンプ
形成基板を製造している。
[発明が解決しようとする課題] しかしながら、回路形成は前述のような製法では、フィ
ルムマスクの工程上の温度変化や基板の伸縮等により、
寸法変化、誤差が避けられず(例えばセラミック基板の
場合、100閣当り10〇−前後の寸法誤差が生じる)
、その回路上にバンプを形成しようとしても、基板内の
一つのIC実装部にマスクを合わせても、他の実装部で
はズレが生じ、バンプ形成ができないという不都合が生
じていた。
本発明は、上記問題点に鑑みなされたもので、その目的
とするところは、基板内に複数のチップ実装部を有する
バンプ付き回路基板の製造において、回路上のバンプが
回路に対して精度良く形成できる製法を提供することに
ある。
[課題を解決するための手段] 本発明は上記課題を解決するため、基板内に複数のチッ
プ実装部を有する回路基板若しくはlチップを実装する
基板をワークサイズに複数個面付けした回路基板のバン
プ形成において、■チン1分のバンプ露光のリピートを
パターン認識により回路形成工程で生じた位置誤差を補
正しながら行うことを特徴とする。
[実施例] 第1図は、いわゆるマルチチップ基板を示す平面図で、
基vi、1内に5個のICチップ実装部2がレイアウト
されており、そのインナーリード3の先端にバンプ4を
形成されている。
第2図は上記チップ実装部2の拡大図で、その中心には
、位置認識のための認識マーク(例えば十字マーク)5
が、回路形成時に同一マスクで導体回路として形成され
ている。
第3図は本発明に用いる露光装置の一例で、複数のチッ
プ実装部2の位置認識を行うモニターカメラ6と、バン
プマスク露光用のレーザービーム出力装置7と、基板l
を真空吸着する吸着機構付き回転テーブル8と、基板1
の位置決めを行うXY子テーブルと、XY子テーブルを
制御するコントローラ10とを備えている。
次に、上記装置を用いて基板1上に形成された複数のチ
ップ実装部2にバンプを形成する方法を説明する。
まず、基板1を回転テーブル8に搭載し、真空吸着させ
た後、モニターカメラ6により基板1の平行出しと、最
初のチップ実装部2(バンプ形成部)を検知するため、
サーボモータ(図示せず)により制御される回転テーブ
ル8とXY子テーブルを駆動させる。
認識マーク5を検知した後は、認識マーク5.に対する
各バンプ4のx−y距離(第2図においてXi+3’!
で示す)は設計上決定されているので、数値制御により
XY子テーブルを駆動すると共に、レーザービーム出力
装置7によりレーザースポット光を当て、そのエネルギ
ーにより基板(レジストが塗布された)1上のバンプ形
成部のレジストを除去する。このとき、レーザー光の焦
点及びエネルギーを、レジスト除去レベルに調整するこ
とは言うまでもない。
所要のバンプ露光を終了した後は、XY子テーブルを所
定の距離(第1図においてΔX、Δyで示す)だけ移動
させて、次のチップ実装部2をサーチする。このとき、
前述したように回路形成に誤差があるので、カメラ6に
より次の認識マーク5を検知しながら、形成誤差を補正
することになる。その後は、前述のようなバンプ露光が
繰り返されることとなる。
以上のようなステップをICチップ数だけ繰り返すこと
により、基板1内の各チップ実装部2における各バンプ
は高精度で形成される。
なお、パターン認識技術を用いることにより、本実施例
のような認識マーク5が無い場合でも、インナーリード
3の形状により、位置出しができることは言うまでもな
い、また、レーザー光を照射する代わりに、各ICチッ
プ実装部サイズの小さなバンプ露光用マスク(第4図参
照)をステップ移動させても、前記実施例と同様の効果
を奏する。
さらに、上記実施例では、基板内に複数のチップ実装部
を有する回路基板で説明したが、本発明は、lチップを
実装する基板をワークサイズに複数個面付けした基板の
バンプ形成にも適用できるものである。
[発明の効果] 本発明は上記のように、基板内に複数のチップ実装部を
有する回路基板若しくは1チップを実装する基板をワー
クサイズに複数個面付けした回路基板のバンプ形成にお
いて、1チップ分のパンブ露光のリピートをパターン認
識により回路形成工程で生じた位置誤差を補正しながら
行うことを特徴とするので、回路上へのバンプ形成が回
路に対して精度良く形成できる。
【図面の簡単な説明】
第1図はマルチチップ基板を示す平面図、第2図は同上
のチップ実装部の拡大図、第3図は本発明に用いる露光
装置の一例を示す簡略図、第4図はバンプ露光用マスク
を示す平面図である。 1・・・基板、2・・・tCチップ実装部、3・・・イ
ンナーリード、4・・・バンプ。

Claims (1)

    【特許請求の範囲】
  1. (1)基板内に複数のチップ実装部を有する回路基板若
    しくは1チップを実装する基板をワークサイズに複数個
    面付けした回路基板のバンプ形成において、1チップ分
    のバンプ露光のリピートをパターン認識により回路形成
    工程で生じた位置誤差を補正しながら行うことを特徴と
    するバンプ付き回路基板の製法。
JP33340789A 1989-12-21 1989-12-21 バンプ付き回路基板の製法 Pending JPH03192741A (ja)

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6265119B1 (en) * 1995-02-17 2001-07-24 Nikon Corporation Method for producing semiconductor devices
US6835318B2 (en) * 2001-02-09 2004-12-28 Yamaichi Electronics Co., Ltd. Method for forming a recognition mark on a substrate for a KGD
US7908747B2 (en) 2005-04-20 2011-03-22 Yamaichi Electronics Co., Ltd. Method for assembling testing equipment for semiconductor substrate

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US6265119B1 (en) * 1995-02-17 2001-07-24 Nikon Corporation Method for producing semiconductor devices
US6835318B2 (en) * 2001-02-09 2004-12-28 Yamaichi Electronics Co., Ltd. Method for forming a recognition mark on a substrate for a KGD
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