JPH03192741A - バンプ付き回路基板の製法 - Google Patents
バンプ付き回路基板の製法Info
- Publication number
- JPH03192741A JPH03192741A JP33340789A JP33340789A JPH03192741A JP H03192741 A JPH03192741 A JP H03192741A JP 33340789 A JP33340789 A JP 33340789A JP 33340789 A JP33340789 A JP 33340789A JP H03192741 A JPH03192741 A JP H03192741A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- bump
- bumps
- board
- circuit board
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 14
- 238000000034 method Methods 0.000 claims abstract description 12
- 238000003909 pattern recognition Methods 0.000 claims abstract description 5
- 239000000758 substrate Substances 0.000 description 10
- 239000004020 conductor Substances 0.000 description 3
- 239000000919 ceramic Substances 0.000 description 2
- 239000011093 chipboard Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000008602 contraction Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 238000007650 screen-printing Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は、基板内に複数のチップ実装部を有するバンプ
付き回路基板の製法に関する。
付き回路基板の製法に関する。
[従来の技術、]
バンプ付き回路基板の製造法を概略すると、先ず、基板
への回路形成法であるが、サブトラクティブ法では、全
面に導体(例えば銅張り積層板)を有する基板にエツチ
ングレジストを塗布し、フィルムマスクで露光・現像し
、エツチングを行ったり、一方、セラミック基板等で一
般的な導体ベースト(例えばAgPdペースト)をスク
リーン印刷で回路形成を行っている。
への回路形成法であるが、サブトラクティブ法では、全
面に導体(例えば銅張り積層板)を有する基板にエツチ
ングレジストを塗布し、フィルムマスクで露光・現像し
、エツチングを行ったり、一方、セラミック基板等で一
般的な導体ベースト(例えばAgPdペースト)をスク
リーン印刷で回路形成を行っている。
更に、その上に半導体チップを実装するためのバンプ、
例えば金バンプを形成する場合は、回路形成した基板に
更にレジストを塗布し、バンプメツキのためのマスク(
この場合、バンプは微細寸法を要求されるので、マスク
材質は石英ガラス等を用いる)を用いて露光・現像して
、バンプ形成位置にレジスト窓明けを行い、回路側から
電流を供給し、電解金メツキを行うことによってバンプ
形成基板を製造している。
例えば金バンプを形成する場合は、回路形成した基板に
更にレジストを塗布し、バンプメツキのためのマスク(
この場合、バンプは微細寸法を要求されるので、マスク
材質は石英ガラス等を用いる)を用いて露光・現像して
、バンプ形成位置にレジスト窓明けを行い、回路側から
電流を供給し、電解金メツキを行うことによってバンプ
形成基板を製造している。
[発明が解決しようとする課題]
しかしながら、回路形成は前述のような製法では、フィ
ルムマスクの工程上の温度変化や基板の伸縮等により、
寸法変化、誤差が避けられず(例えばセラミック基板の
場合、100閣当り10〇−前後の寸法誤差が生じる)
、その回路上にバンプを形成しようとしても、基板内の
一つのIC実装部にマスクを合わせても、他の実装部で
はズレが生じ、バンプ形成ができないという不都合が生
じていた。
ルムマスクの工程上の温度変化や基板の伸縮等により、
寸法変化、誤差が避けられず(例えばセラミック基板の
場合、100閣当り10〇−前後の寸法誤差が生じる)
、その回路上にバンプを形成しようとしても、基板内の
一つのIC実装部にマスクを合わせても、他の実装部で
はズレが生じ、バンプ形成ができないという不都合が生
じていた。
本発明は、上記問題点に鑑みなされたもので、その目的
とするところは、基板内に複数のチップ実装部を有する
バンプ付き回路基板の製造において、回路上のバンプが
回路に対して精度良く形成できる製法を提供することに
ある。
とするところは、基板内に複数のチップ実装部を有する
バンプ付き回路基板の製造において、回路上のバンプが
回路に対して精度良く形成できる製法を提供することに
ある。
[課題を解決するための手段]
本発明は上記課題を解決するため、基板内に複数のチッ
プ実装部を有する回路基板若しくはlチップを実装する
基板をワークサイズに複数個面付けした回路基板のバン
プ形成において、■チン1分のバンプ露光のリピートを
パターン認識により回路形成工程で生じた位置誤差を補
正しながら行うことを特徴とする。
プ実装部を有する回路基板若しくはlチップを実装する
基板をワークサイズに複数個面付けした回路基板のバン
プ形成において、■チン1分のバンプ露光のリピートを
パターン認識により回路形成工程で生じた位置誤差を補
正しながら行うことを特徴とする。
[実施例]
第1図は、いわゆるマルチチップ基板を示す平面図で、
基vi、1内に5個のICチップ実装部2がレイアウト
されており、そのインナーリード3の先端にバンプ4を
形成されている。
基vi、1内に5個のICチップ実装部2がレイアウト
されており、そのインナーリード3の先端にバンプ4を
形成されている。
第2図は上記チップ実装部2の拡大図で、その中心には
、位置認識のための認識マーク(例えば十字マーク)5
が、回路形成時に同一マスクで導体回路として形成され
ている。
、位置認識のための認識マーク(例えば十字マーク)5
が、回路形成時に同一マスクで導体回路として形成され
ている。
第3図は本発明に用いる露光装置の一例で、複数のチッ
プ実装部2の位置認識を行うモニターカメラ6と、バン
プマスク露光用のレーザービーム出力装置7と、基板l
を真空吸着する吸着機構付き回転テーブル8と、基板1
の位置決めを行うXY子テーブルと、XY子テーブルを
制御するコントローラ10とを備えている。
プ実装部2の位置認識を行うモニターカメラ6と、バン
プマスク露光用のレーザービーム出力装置7と、基板l
を真空吸着する吸着機構付き回転テーブル8と、基板1
の位置決めを行うXY子テーブルと、XY子テーブルを
制御するコントローラ10とを備えている。
次に、上記装置を用いて基板1上に形成された複数のチ
ップ実装部2にバンプを形成する方法を説明する。
ップ実装部2にバンプを形成する方法を説明する。
まず、基板1を回転テーブル8に搭載し、真空吸着させ
た後、モニターカメラ6により基板1の平行出しと、最
初のチップ実装部2(バンプ形成部)を検知するため、
サーボモータ(図示せず)により制御される回転テーブ
ル8とXY子テーブルを駆動させる。
た後、モニターカメラ6により基板1の平行出しと、最
初のチップ実装部2(バンプ形成部)を検知するため、
サーボモータ(図示せず)により制御される回転テーブ
ル8とXY子テーブルを駆動させる。
認識マーク5を検知した後は、認識マーク5.に対する
各バンプ4のx−y距離(第2図においてXi+3’!
で示す)は設計上決定されているので、数値制御により
XY子テーブルを駆動すると共に、レーザービーム出力
装置7によりレーザースポット光を当て、そのエネルギ
ーにより基板(レジストが塗布された)1上のバンプ形
成部のレジストを除去する。このとき、レーザー光の焦
点及びエネルギーを、レジスト除去レベルに調整するこ
とは言うまでもない。
各バンプ4のx−y距離(第2図においてXi+3’!
で示す)は設計上決定されているので、数値制御により
XY子テーブルを駆動すると共に、レーザービーム出力
装置7によりレーザースポット光を当て、そのエネルギ
ーにより基板(レジストが塗布された)1上のバンプ形
成部のレジストを除去する。このとき、レーザー光の焦
点及びエネルギーを、レジスト除去レベルに調整するこ
とは言うまでもない。
所要のバンプ露光を終了した後は、XY子テーブルを所
定の距離(第1図においてΔX、Δyで示す)だけ移動
させて、次のチップ実装部2をサーチする。このとき、
前述したように回路形成に誤差があるので、カメラ6に
より次の認識マーク5を検知しながら、形成誤差を補正
することになる。その後は、前述のようなバンプ露光が
繰り返されることとなる。
定の距離(第1図においてΔX、Δyで示す)だけ移動
させて、次のチップ実装部2をサーチする。このとき、
前述したように回路形成に誤差があるので、カメラ6に
より次の認識マーク5を検知しながら、形成誤差を補正
することになる。その後は、前述のようなバンプ露光が
繰り返されることとなる。
以上のようなステップをICチップ数だけ繰り返すこと
により、基板1内の各チップ実装部2における各バンプ
は高精度で形成される。
により、基板1内の各チップ実装部2における各バンプ
は高精度で形成される。
なお、パターン認識技術を用いることにより、本実施例
のような認識マーク5が無い場合でも、インナーリード
3の形状により、位置出しができることは言うまでもな
い、また、レーザー光を照射する代わりに、各ICチッ
プ実装部サイズの小さなバンプ露光用マスク(第4図参
照)をステップ移動させても、前記実施例と同様の効果
を奏する。
のような認識マーク5が無い場合でも、インナーリード
3の形状により、位置出しができることは言うまでもな
い、また、レーザー光を照射する代わりに、各ICチッ
プ実装部サイズの小さなバンプ露光用マスク(第4図参
照)をステップ移動させても、前記実施例と同様の効果
を奏する。
さらに、上記実施例では、基板内に複数のチップ実装部
を有する回路基板で説明したが、本発明は、lチップを
実装する基板をワークサイズに複数個面付けした基板の
バンプ形成にも適用できるものである。
を有する回路基板で説明したが、本発明は、lチップを
実装する基板をワークサイズに複数個面付けした基板の
バンプ形成にも適用できるものである。
[発明の効果]
本発明は上記のように、基板内に複数のチップ実装部を
有する回路基板若しくは1チップを実装する基板をワー
クサイズに複数個面付けした回路基板のバンプ形成にお
いて、1チップ分のパンブ露光のリピートをパターン認
識により回路形成工程で生じた位置誤差を補正しながら
行うことを特徴とするので、回路上へのバンプ形成が回
路に対して精度良く形成できる。
有する回路基板若しくは1チップを実装する基板をワー
クサイズに複数個面付けした回路基板のバンプ形成にお
いて、1チップ分のパンブ露光のリピートをパターン認
識により回路形成工程で生じた位置誤差を補正しながら
行うことを特徴とするので、回路上へのバンプ形成が回
路に対して精度良く形成できる。
第1図はマルチチップ基板を示す平面図、第2図は同上
のチップ実装部の拡大図、第3図は本発明に用いる露光
装置の一例を示す簡略図、第4図はバンプ露光用マスク
を示す平面図である。 1・・・基板、2・・・tCチップ実装部、3・・・イ
ンナーリード、4・・・バンプ。
のチップ実装部の拡大図、第3図は本発明に用いる露光
装置の一例を示す簡略図、第4図はバンプ露光用マスク
を示す平面図である。 1・・・基板、2・・・tCチップ実装部、3・・・イ
ンナーリード、4・・・バンプ。
Claims (1)
- (1)基板内に複数のチップ実装部を有する回路基板若
しくは1チップを実装する基板をワークサイズに複数個
面付けした回路基板のバンプ形成において、1チップ分
のバンプ露光のリピートをパターン認識により回路形成
工程で生じた位置誤差を補正しながら行うことを特徴と
するバンプ付き回路基板の製法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33340789A JPH03192741A (ja) | 1989-12-21 | 1989-12-21 | バンプ付き回路基板の製法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33340789A JPH03192741A (ja) | 1989-12-21 | 1989-12-21 | バンプ付き回路基板の製法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03192741A true JPH03192741A (ja) | 1991-08-22 |
Family
ID=18265769
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP33340789A Pending JPH03192741A (ja) | 1989-12-21 | 1989-12-21 | バンプ付き回路基板の製法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03192741A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6265119B1 (en) * | 1995-02-17 | 2001-07-24 | Nikon Corporation | Method for producing semiconductor devices |
US6835318B2 (en) * | 2001-02-09 | 2004-12-28 | Yamaichi Electronics Co., Ltd. | Method for forming a recognition mark on a substrate for a KGD |
US7908747B2 (en) | 2005-04-20 | 2011-03-22 | Yamaichi Electronics Co., Ltd. | Method for assembling testing equipment for semiconductor substrate |
-
1989
- 1989-12-21 JP JP33340789A patent/JPH03192741A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6265119B1 (en) * | 1995-02-17 | 2001-07-24 | Nikon Corporation | Method for producing semiconductor devices |
US6835318B2 (en) * | 2001-02-09 | 2004-12-28 | Yamaichi Electronics Co., Ltd. | Method for forming a recognition mark on a substrate for a KGD |
US7908747B2 (en) | 2005-04-20 | 2011-03-22 | Yamaichi Electronics Co., Ltd. | Method for assembling testing equipment for semiconductor substrate |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9341962B2 (en) | Method and apparatus for performing pattern alignment to die | |
TW388190B (en) | Method and apparatus for forming a through hole in a ceramic green sheet | |
US20080223839A1 (en) | Laser Machining Apparatus | |
JP4590272B2 (ja) | 配線基板の製造方法 | |
JPH05190598A (ja) | 半導体チップ整合用の光形成可能な型板 | |
JPH09260250A (ja) | 露光装置および露光方法 | |
JP2008277776A (ja) | 配線基板の製造方法 | |
KR20120041655A (ko) | 콘택트 노광 방법 및 장치 | |
JPH03192741A (ja) | バンプ付き回路基板の製法 | |
JP2884011B2 (ja) | 電子部品搭載用基板の外形加工装置 | |
US6954272B2 (en) | Apparatus and method for die placement using transparent plate with fiducials | |
JP2004146776A (ja) | フリップチップ実装装置及びフリップチップ実装方法 | |
JP3212368B2 (ja) | プリント基板用自動基準孔明機 | |
JP2002009451A (ja) | プリント配線板の製造方法およびその製造装置 | |
KR100353311B1 (ko) | 전기적으로 절연된 지지물 상에 적어도 2개의 배선레벨을 형성하는 방법 | |
JP2005088045A (ja) | レーザ穴あけ方法及び装置 | |
KR19990044106A (ko) | 필름 캐리어용 도체 패턴 전사 방법과 이 방법에 사용되는 마스크 및 필름 캐리어 | |
JPS6152973B2 (ja) | ||
JP2002223072A (ja) | 多層プリント配線板の製造方法およびその製造装置 | |
JPH07176565A (ja) | 配線基板およびその製造方法 | |
Toelants | Laser direct structuring as an innovative alternative for traditional lithography | |
JPS63307736A (ja) | イオンビ−ム加工方法 | |
JP2002160080A (ja) | レーザ加工方法および加工装置 | |
JP2001068843A (ja) | 半田ペースト印刷方法,半田ペースト印刷装置及び半田ペースト印刷用マスク | |
JPH0542153B2 (ja) |