JPH09284259A - クロック・データ・リカバリ回路 - Google Patents

Abstract

(57)【要約】 【課題】 高価で低スループットの検査装置を使用せざ
るを得なかったため、動作試験にコストがかかり、低ス
ループットで不安定な動作試験となっていた。 【解決手段】 クロック抽出回路２およびリタイミング
回路３を備えたクロック・データ・リカバリ回路におい
て、擬似ランダムシリアルデータ発生器４およびビット
エラー検出器５を内蔵するとともに、外部から与えられ
るシリアルデータおよび擬似ランダムシリアルデータ発
生器４で生成される擬似ランダムシリアルデータの一方
を選択してクロック抽出回路２およびリタイミング回路
３に与えるセレクタ１を設け、リタイミング回路３から
のリタイミングデータに基づいて内蔵のビットエラー検
出器５で試験結果を得る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、シリアルデータに
同期して一定周期のクロックを生成し、このクロックに
よってシリアルデータのタイミングを正しく設定し直す
クロック・データ・リカバリ回路に関する。

【０００２】

【従来の技術】従来、クロック・データ・リカバリ回路
は、図６に示すように、シリアルデータを一方の入力と
する位相比較器（ＰＤ）６１と、この位相比較器６１の
比較出力から交流成分を除去するローパスフィルタ（Ｌ
ＰＦ）６２と、このローパスフィルタ６２の直流出力電
圧を制御電圧とし、その発振出力を抽出クロックとする
とともに、この抽出クロックを位相比較器６１の他方の
入力とする電圧制御発振器（ＶＣＯ）６３と、上記抽出
クロックをクロック入力としかつシリアルデータをデー
タ（Ｄ）入力とするＤ‐フリップフロップ６４とから構
成されている。

【０００３】上記構成のクロック・データ・リカバリ回
路において、位相比較器６１、ローパスフィルタ６２お
よび電圧制御発振器６３が、シリアルデータに基づいて
一定周期のクロックを生成し、このクロックを抽出クロ
ックとするＰＬＬ(Phase Locked Loop) 回路構成のクロ
ック抽出回路６５を構成し、Ｄ‐フリップフロップ６４
がクロック抽出回路６５からの抽出クロックによってシ
リアルデータのタイミングを正しく設定し直し（リタイ
ミング）、リタイミングデータとして出力するリタイミ
ング回路６６を構成している。

【０００４】ところで、上述したクロック・データ・リ
カバリ回路をＩＣ化した場合において、その動作試験を
行う際は、図７に示すように、検査の対象となるクロッ
ク・データ・リカバリＩＣ、即ち被検査ＩＣ７１の前後
に２つの検査装置７２，７３を配置し、前段の検査装置
７２からは被検査ＩＣ７１に対して、当該ＩＣ７１に本
来入力されるであろうシリアルデータに相当するシリア
ルデータを入力する一方、後段の検査装置７３では被検
査ＩＣ７１から出力される抽出クロックおよびリタイミ
ングデータを取り込み、元のシリアルデータと比較する
ことによって正しく抽出されたクロックおよび正しく再
現されたデータであるかを検査するようにしていた。

【０００５】

【発明が解決しようとする課題】しかしながら、上述し
たように、被検査ＩＣ７１の前後に検査装置７２，７３
を配置した従来の検査システムでは、被検査ＩＣ７１を
半田付けにて検査装置７２，７３と直接接続することは
できなく、ソケット等の接続器具を用いて接続せざるを
得ないため、被検査ＩＣ７１が１ＧＨｚや２ＧＨｚ等の
超高速のクロック・データ・リカバリＩＣの場合には、
超高速の信号をそのまま正確に伝達することは難しい。
したがって、かかる不具合を解消しつつ動作試験を行う
ためには、高価で低スループットの検査装置を使用せざ
るを得なく、結果として、動作試験にコストがかかり、
低スループットでかつ不安定な動作試験となっていた。

【０００６】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、低コストにて、高ス
ループットおよび高安定度の動作試験が可能なクロック
・データ・リカバリ回路を提供することにある。

【０００７】

【課題を解決するための手段】本発明によるクロック・
データ・リカバリ回路は、外部から与えられるシリアル
データおよび回路内部で生成される擬似ランダムシリア
ルデータの一方を選択して出力するセレクタと、このセ
レクタで選択されたシリアルデータに基づいて一定周期
のクロックを生成して抽出クロックとするクロック抽出
回路と、この抽出クロックに基づいてシリアルデータの
タイミングを設定し直すリタイミング回路と、擬似ラン
ダムシリアルデータを生成する擬似ランダムシリアルデ
ータ発生器と、リタイミング回路を経たリタイミングデ
ータのビットエラーを検出するビットエラー検出器とを
備えた構成となっている。

【０００８】上記構成のクロック・データ・リカバリ回
路において、セレクタは、外部から与えられるシリアル
データと、擬似ランダムシリアルデータ発生器で生成さ
れる擬似ランダムシリアルデータとを２入力とし、通常
動作モード時には外部からのシリアルデータを選択し、
テストモード時には擬似ランダムシリアルデータを選択
する。クロック抽出回路は、外部からのシリアルデータ
又は擬似ランダムシリアルデータに基づいて一定周期の
クロックを生成し、これを抽出クロックする。リタイミ
ング回路は、この抽出クロックに基づいてシリアルデー
タ又は擬似ランダムシリアルデータのリタイミング処理
を行う。そして、このリタイミングデータは、ビットエ
ラー検出器に供給され、ビットエラー検出が行われる。

【０００９】

【発明の実施の形態】以下、本発明の実施形態について
図面を参照しつつ詳細に説明する。図１は、本発明の一
実施形態を示すブロック図である。

【００１０】図１において、外部から与えられるシリア
ルデータは、２入力セレクタ１の一方の入力となる。こ
のセレクタ１は、後述する擬似ランダムシリアルデータ
を他方の入力とし、外部から与えられるテストモード信
号（１／０）に基づいて２入力の一方を選択する。セレ
クタ１から出力されるシリアルデータは、クロック抽出
回路２に供給される。このクロック抽出回路２は、図６
に示したクロック抽出回路６５と同様の回路構成となっ
ている。

【００１１】すなわち、クロック抽出回路２は、シリア
ルデータを一方の入力とする位相比較器（ＰＤ）２１
と、この位相比較器２１の比較出力から交流成分を除去
するローパスフィルタ（ＬＰＦ）２２と、このローパス
フィルタ２２の直流出力電圧を制御電圧とし、その発振
出力を抽出クロックとするとともに、この抽出クロック
を位相比較器２１の他方の入力とする電圧制御発振器
（ＶＣＯ）２３とからなるＰＬＬ回路構成となってい
る。

【００１２】このクロック抽出回路２で生成されたクロ
ックは、抽出クロックとして外部へ出力されるととも
に、リタイミング回路３を構成する例えばＤ‐フリップ
フロップ３１のクロック入力となる。Ｄ‐フリップフロ
ップ３１は、セレクタ１からのシリアルデータをデータ
（Ｄ）入力とし、クロック抽出回路２からの抽出クロッ
クによってシリアルデータをリタイミング、リタイミン
グデータとして外部へ出力する。

【００１３】このクロック抽出回路２およびリタイミン
グ回路３に加え、先述した擬似ランダムシリアルデータ
を発生するための擬似ランダムシリアルデータ発生器４
およびリタイミングデータのビットエラーを検出するた
めのビットエラー検出器５がそれぞれ設けられている。
擬似ランダムシリアルデータ発生器４は図７の前段の検
査装置７２に相当するものであり、外部から与えられる
シード（ｓｅｅｄ）信号を入力とするスクランブラ回路
４１と、このスクランブラ回路４１のクロック入力とな
るクロックを発生する発振器４２とから構成されてい
る。

【００１４】一方、ビットエラー検出器５は、図７の後
段の検査装置７３に相当するものであり、リタイミング
回路３から供給されるリタイミングデータを入力とする
デスクランブラ回路５１と、このデスクランブラ回路５
１の出力とシード信号との不一致を検出する排他的論理
和（ＥＸ‐ＯＲ）回路５２と、この排他的論理和回路５
２の出力をＳ（セット）入力とし、外部から与えられる
フラグリセット信号をＲ（リセット）入力とするＲ／Ｓ
フリップフロップ５３とから構成されている。そして、
Ｒ／Ｓフリップフロップ５３のＱ出力が、ビットエラー
の発生を検出したことを示すフラグ信号として外部に出
力される。

【００１５】擬似ランダムシリアルデータ発生器４にお
いて、スクランブラ回路４１は、ある特定の論理パター
ンのシード信号が入力されると、ある規則にしたがって
暗号化してランダムなパターンのシリアルデータを出力
する回路である。このスクランブラ回路４１の回路構成
の一例を図２に示す。同図から明らかなように、本スク
ランブラ回路４１は、例えば７個のＤ‐フリップフロッ
プ４１１〜４１７と、２個の排他的論理和回路４１８，
４１９とを備えた回路構成となっている。

【００１６】７個のＤ‐フリップフロップ４１１〜４１
７のうち、５個のフリップフロップ４１１〜４１５が相
互に縦続接続され、残り２個のフリップフロップ４１
６，４１７が相互に縦続接続され、図１の発振器４２の
発振出力が各フリップフロップ４１１〜４１７の各クロ
ック入力となっている。そして、４段目のフリップフロ
ップ４１４のＱ出力と５段目のフリップフロップ４１５
のＱ出力とが排他的論理和回路４１９の２入力となって
いる。

【００１７】この排他的論理和回路４１９の出力は６段
目のフリップフロップ４１６のＤ入力となっている。ま
た、シード信号および７段目のフリップフロップ４１７
のＱ出力が排他的論理和回路４１８の２入力となり、そ
の出力が１段目のフリップフロップ４１１のＤ入力とな
っている。擬似ランダムシリアルデータは５段目のフリ
ップフロップ４１５のＱ出力から導出される。以上の構
成からなるスクランブラ回路４１においては、７段のＤ
‐フリップフロップ４１１〜４１７にて構成されている
ことから、“１”又は“０”が連続する最大数が７個の
擬似ランダムシリアルデータが生成される。

【００１８】ビットエラー検出器５において、デスクラ
ンブラ回路５１は、スクランブラ回路４１からセレクタ
１を介してクロック抽出回路２およびリタイミング回路
３に与えられる擬似ランダムシリアルデータを、元のシ
ード信号に戻すための回路である。このデスクランブラ
回路５１の回路構成の一例を図３に示す。同図から明ら
かなように、本デスクランブラ回路５１は、スクランブ
ラ回路４１と相補的な回路構成となっており、７個のＤ
‐フリップフロップ５１１〜５１７と、２個の排他的論
理和回路５１８，５１９とを備えている。

【００１９】７個のＤ‐フリップフロップ５１１〜５１
７のうち、５個のフリップフロップ５１１〜５１５が相
互に縦続接続され、残り２個のフリップフロップ５１
６，５１７が相互に縦続接続され、図１のクロック抽出
回路２からの抽出クロックが各フリップフロップ５１１
〜５１７の各クロック入力となり、図１のリタイミング
回路３からのリタイミングデータが１段目のフリップフ
ロップ５１１のＤ入力となっている。

【００２０】そして、４段目のフリップフロップ５１４
のＱ出力と５段目のフリップフロップ５１５のＱ出力と
が排他的論理和回路５１８の２入力となっている。この
排他的論理和回路５１８の出力は、６段目のフリップフ
ロップ５１６のＤ入力となっている。さらに、７段目の
フリップフロップ４１７のＱ出力および図１のリタイミ
ング回路３からのリタイミングデータが排他的論理和回
路５１９の２入力となり、その出力が図１のスクランブ
ラ回路４１に入力された元のシード信号として再生され
る。

【００２１】ビットエラー検出器５において、デスクラ
ンブラ回路５１によって再生されたシード信号（以下、
再生シード信号と称する）が元のシード信号と全く同じ
であれば、排他的論理和回路５２からは出力が発生され
ない。一方、再生シード信号が元のシード信号と異なっ
ていれば、その不一致を検出する排他的論理和回路５２
から出力が発生される。そして、その検出出力によって
Ｒ／Ｓフリップフロップ５３がセットされ、そのＱ出力
として論理“１”（“Ｈ”レベル）のフラグ信号が出力
される。

【００２２】次に、上記構成の本実施形態に係るクロッ
ク・データ・リカバリ回路の回路動作について説明す
る。本クロック・データ・リカバリ回路は、上述したこ
とから明らかなように、回路動作の動作試験を行うため
のテスト回路を内蔵したものであり、外部から与えられ
るテストモード信号によって通常動作モードとテストモ
ードとに切り替え可能となっている。

【００２３】通常動作モード時には、テストモード信号
が“０”となる。これにより、セレクタ１は外部から与
えられるシリアルデータを選択し、クロック抽出回路２
およびリタイミング回路３に供給する。ここで、クロッ
ク抽出回路２およびリタイミング回路３の回路動作につ
いて、図４のタイミングチャートを用いて説明する。図
４において、Ｔはシリアルデータ（ａ）および抽出クロ
ック（ｂ）の各周期である。

【００２４】先ず、クロック抽出回路２において、位相
比較器２１はシリアルデータ（ａ）と電圧制御発振器２
３の発振出力である抽出クロック（ｂ）との位相を比較
し、その位相差に応じた出力を発生する。この位相差出
力は、ローパスフィルタ２２で交流成分が除去されるこ
とにより、電圧制御発振器２３にその直流制御電圧とし
て与えられる。電圧制御発振器２３は、直流制御電圧が
ゼロのときは回路定数で定まる自走発振周波数で発振
し、また直流制御電圧が与えられたときにはその極性お
よびレベルに応じて発振周波数が変化する。

【００２５】その結果、クロック抽出回路２からは、シ
リアルデータ（ａ）に同期してその周期Ｔと同じ周期の
抽出クロック（ｂ）が出力される。そして、リタイミン
グ回路３では、Ｄ‐フリップフロップ３１によってシリ
アルデータ（ａ）を抽出クロック（ｂ）に同期してラッ
チすることにより、シリアルデータ（ａ）に対するリタ
イミング処理が行われ、Ｄ‐フリップフロップ３１のＱ
出力がリタイミングデータ（ｃ）として出力される。

【００２６】テストモード時には、テストモード信号が
“１”となる。このテストモード時の回路動作につい
て、図５のタイミングチャートを用いて説明する。先
ず、擬似ランダムシリアルデータ発生器４に外部から与
えるシード信号を少なくとも一度反転する。シード信号
の立上がりタイミングがこれに対応する。スクランブラ
回路４１は、稀にオール“０”又は“１”で停止してい
ることがあるが、シード信号の反転により、擬似ランダ
ムシリアルデータの発生を開始する。

【００２７】セレクタ１は、テストモード信号が“１”
のとき、擬似ランダムシリアルデータ発生器４で発生さ
れる擬似ランダムシリアルデータを選択し、クロック抽
出回路２およびリタイミング回路３に供給する。そし
て、クロック抽出回路２のＰＬＬがロックした後に、ビ
ットエラー検出器５に与えていたフラグリセット信号を
“Ｌ”レベルとし、Ｒ／Ｓフリップフロップ５３をセッ
ト可能な状態にする。

【００２８】このＲ／Ｓフリップフロップ５３のリセッ
トリリースのタイミングＴ０からシード信号が“０”に
反転する直前のタイミングＴ１までの期間において、本
クロック・データ・リカバリ回路が持つ本来の機能であ
るクロック抽出回路２およびリタイミング回路３の回路
動作の動作試験が可能となる。

【００２９】この動作試験において、回路上何ら欠陥が
なく、デスクランブラ回路５１の出力である再生シード
信号が元のシード信号と一致していれば、その不一致を
検出する排他的論理和（ＥＸ‐ＯＲ）回路５２の出力
（ＥＸ‐ＯＲ出力）が“Ｌ”レベルにあり、Ｒ／Ｓフリ
ップフロップ５３はセットされない。したがって、時刻
Ｔ１でＲ／Ｓフリップフロップ５３のＱ出力であるフラ
グ信号を調べれば、フラグ信号が“Ｌ”レベルであり、
リタイミングデータが正確であったこと、即ちクロック
抽出回路２およびリタイミング回路３に回路上の欠陥が
なく、回路動作が正常であったことを知ることができ
る。

【００３０】一方、クロック抽出回路２またはリタイミ
ング回路３に回路不良などの欠陥があり、これに伴って
リタイミングデータに誤りがあると、本来継続して
“Ｈ”レベルにある筈の再生シード信号が、誤り箇所で
図５に破線で示す如く“Ｌ”レベルとなり、元のシード
信号と異なるデータとなる。すると、排他的論理和回路
５２がこの不一致を検出し、そのＥＸ‐ＯＲ出力が図５
に破線で示す如く“Ｈ”レベルとなってＲ／Ｓフリップ
フロップ５３をセットする。これにより、フラグ信号が
“Ｈ”レベルとなる。したがって、時刻Ｔ１でフラグ信
号を調べれば、クロック抽出回路２またはリタイミング
回路３に回路不良などの欠陥があることを知ることがで
きる。

【００３１】ところで、ビットエラー検出器５の例えば
排他的論理和回路５２やＲ／Ｓフリップフロップ５３に
回路不良があった場合には、クロック抽出回路２または
リタイミング回路３に回路不良などの欠陥があっても、
フラグ信号が“Ｈ”レベルにならない場合があるため、
“Ｌ”レベルのフラグ信号が本当にクロック抽出回路２
やリタイミング回路３に回路不良などの欠陥がないこと
を示すものなのか、ビットエラー検出器５の回路不良に
よるものなのかを識別できない懸念がある。

【００３２】そこで、論理“１”が連続するパターンの
シード信号に基づいて擬似ランダムシリアルデータを生
成し、これに基づいてビットエラー検出を行った後、シ
ード信号を再度論理“０”に反転する。図５のタイミン
グチャートにおいて、シード信号の立下がりタイミング
がこの論理の反転に対応する。これにより、ビットエラ
ー検出器５に回路不良がない場合には、スクランブラ回
路４１、セレクタ１、クロック抽出回路２、リタイミン
グ回路３およびデスクランブラ回路５１の系での遅延の
期間において、元のシード信号と再生シード信号とが不
一致となり、排他的論理和回路５２がこの不一致を検出
し、Ｒ／Ｓフリップフロップ５３をセットする。これに
より、フラグ信号が“Ｈ”レベルとなる。

【００３３】したがって、図５のタイミングチャートに
おける時刻Ｔ２でフラグ信号を調べれば、ビットエラー
検出器５の回路動作が正常であることがわかり、時刻Ｔ
１でフラグ信号が“Ｌ”レベルであったのが、ビットエ
ラー検出器５の回路不良によるものでないことが証明で
きる。さらに、図５のタイミングチャートに示すよう
に、時刻Ｔ２の後にフラグリセット信号を“Ｈ”レベル
にして、Ｒ．Ｓフリップフロップ５３を再度リセットし
てから、時刻Ｔ３までの期間においてフラグ信号を再度
調べるようにしても良く、これによりクロック抽出回路
２やリタイミング回路３の回路不良などの欠陥の有無を
より正確に検出できる。

【００３４】上述したように、擬似ランダムシリアルデ
ータ発生器４およびビットエラー検出器５を内蔵したク
ロック・データ・リカバリ回路においては、外部から与
えられるシード信号とフラグリセット信号はクロック抽
出回路２およびリタイミング回路３と同期する必要のな
い信号であるため、低速でも良い。また、ビットエラー
検出器５のＲ／Ｓフリップフロップ５３から出力される
フラグ信号を、あるタイミングにおいて１／０判別する
だけで、試験結果を知ることができる。その結果、クロ
ック抽出／データリタイミングを超高速で試験する場合
であっても、低速の信号供給と測定だけで動作試験を実
現できるため、低コストにて高スループットおよび高安
定度の動作試験が可能となる。

【００３５】なお、上記実施形態に係る回路構成は一例
に過ぎず、これに限定されるものではない。すなわち、
クロック抽出回路２として、ＰＬＬ回路構成のものを用
いたが、例えば、通過帯域の境界が鮮明なＳＡＷ(Surfa
ce Acoustic Wave；弾性表面波）フィルタを用いて構成
することも可能である。

【００３６】また、スクランブラ回路４１を用いて擬似
ランダムシリアルデータを発生する回路構成としたが、
メモリを用いてこのメモリに“１”と“０”の任意のパ
ターンを記憶しておき、これを順次読み出すようにして
も擬似ランダムシリアルデータを発生することが可能で
ある。ただし、ＩＣ化を考えた場合には、スクランブラ
回路４１を用いた方が、回路構成を簡略化し、低コスト
化を図る上で有利である。

【００３７】

【発明の効果】以上説明したように、本発明によれば、
擬似ランダムシリアルデータ発生器およびビットエラー
検出器を内蔵し、外部から超高速の信号を与えなくて
も、超高速の動作試験を行い得る構成としたので、低コ
ストにて高スループットおよび高安定度の動作試験が可
能となる。

【図面の簡単な説明】

【図１】本発明の一実施形態を示すブロック図である。

【図２】スクランブラ回路の回路構成の一例を示すブロ
ック図である。

【図３】デスクランブラ回路の回路構成の一例を示すブ
ロック図である。

【図４】クロック抽出およびデータリタイミングの動作
説明のためのタイミングチャートである。

【図５】テストモード時の動作説明のためのタイミング
チャートである。

【図６】従来例を示すブロック図である。

【図７】従来の検査システムの構成図である。

【符号の説明】

１ セレクタ ２ クロック抽出回路 ３ リタイ
ミング回路 ４ 擬似ランダムシリアルデータ発生器 ５ ビット
エラー検出器 ２１ 位相比較器 ２２ ローパスフィルタ ２３
電圧制御発振器 ３１ Ｄ‐フリップフロップ ４１ スクランブラ回
路 ４２ 発振器 ５１ デスクランブラ回路 ５２ 排他的論理和回路 ５３ Ｒ／Ｓフリップフロップ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 外部から与えられるシリアルデータおよ
   び回路内部で生成される擬似ランダムシリアルデータの
   一方を選択して出力するセレクタと、 前記セレクタで選択されたシリアルデータに基づいて一
   定周期のクロックを生成して抽出クロックとするクロッ
   ク抽出回路と、 前記抽出クロックに基づいて前記シリアルデータのタイ
   ミングを設定し直すリタイミング回路と、 前記擬似ランダムシリアルデータを生成する擬似ランダ
   ムシリアルデータ発生器と、 前記リタイミング回路を経たリタイミングデータのビッ
   トエラーを検出するビットエラー検出器とを備えたこと
   を特徴とするクロック・データ・リカバリ回路。
2. 【請求項２】 前記擬似ランダムシリアルデータ発生器
   は、所定の論理パターンのシード信号に基づいて前記擬
   似ランダムシリアルデータを発生するスクランブラ回路
   を有し、 前記ビットエラー検出器は、前記リタイミング回路を経
   たリタイミングデータに基づいてシード信号を再生する
   デスクランブラ回路と、前記デスクランブラ回路で再生
   された再生シード信号と前記スクランブラ回路に入力さ
   れる元のシード信号との不一致を検出する不一致検出回
   路とを有することを特徴とする請求項１記載のクロック
   ・データ・リカバリ回路。
3. 【請求項３】 前記シード信号は、一方の論理が一定期
   間に亘って連続するパターン信号であり、前記不一致検
   出回路による不一致検出後にその論理が反転されること
   を特徴とする請求項２記載のクロック・データ・リカバ
   リ回路。