JPH09274859A - 面放電型pdp - Google Patents

面放電型pdp

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JPH09274859A
JPH09274859A JP8081421A JP8142196A JPH09274859A JP H09274859 A JPH09274859 A JP H09274859A JP 8081421 A JP8081421 A JP 8081421A JP 8142196 A JP8142196 A JP 8142196A JP H09274859 A JPH09274859 A JP H09274859A
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Abstract

(57)【要約】 【課題】表示画面を区画してアドレッシングの高速化を
図る場合における部分画面の境界での誤放電を防止する
ことを目的とする。 【解決手段】第1の基板11上に第1及び第2のサステ
イン電極X,Yからなる複数の主電極対が配列され、こ
れら主電極対と交差するように複数のアドレス電極Aが
第2の基板21上に配列されており、主電極対とアドレ
ス電極Aとによって表示画面E1に対応した電極マトリ
クスが構成された面放電型PDPにおいて、個々のアド
レス電極Aが、列方向における隣接した主電極対どうし
の間の位置を分割位置として、互いに離れた部分アドレ
ス電極A1,A2に分割し、それによって表示画面E1
を複数の部分画面E11,E12に区画し、部分アドレ
ス電極どうしの間隔を、隣接する主電極対どうしの間隔
よりも実効的に大きくする。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、面放電セルを画定
する電極対を有したマトリクス表示形式のAC型のPD
P(プラズマディスプレイパネル)に関する。
【0002】選択発光に壁電荷を利用するAC駆動形式
のPDPの内、特に面放電型PDPは蛍光体によるカラ
ー表示に適しており、ハイビジョン用の大画面表示デバ
イスとして注目されている。
【0003】
【従来の技術】図5は従来の面放電型PDP80の電極
構造を示す平面図、図6は従来の面放電型PDP80の
内部構造を示す分解斜視図である。
【0004】PDP80は、互いに平行に延びる直線状
のサステイン電極(主電極)Xj,Yjからなる複数の
電極対12jと、サステイン電極Xj,Yjと直交する
複数の直線状のアドレス電極Ajとを有する。各電極対
12jはマトリクス表示の1ライン(行)に対応し、各
アドレス電極Ajは1列に対応する。つまり、サステイ
ン電極群とアドレス電極群とが交差する範囲の領域E1
が表示画面(スクリーン)である。なお、表示画面E1
の周囲には、ガラス基板11j,21jを接合する封止
材31jのガス放出の影響を避けるため、所定幅の非発
光領域E2が設けられている。
【0005】図6のように、PDP80は、前面側のガ
ラス基板11j、サステイン電極Xj,Yj、AC駆動
のための誘電体層17j、保護膜18j、背面側のガラ
ス基板21j、アドレス電極Aj、平面視直線状の隔壁
29j、及びフルカラー表示のための蛍光体層28jな
どから構成されている。内部の放電空間30jは、隔壁
29jによってライン方向(サステイン電極Xj,Yj
の延長方向)にサブピクセルEU毎に区画され、且つそ
の間隙寸法が規定されている。
【0006】サステイン電極Xj、Yjは、ガラス基板
11jの内面に配列されており、それぞれが幅の広い透
明導電膜41jと導電性を確保するための金属膜42j
とから構成されている。透明導電膜41jは、面放電が
拡がるように金属膜42jより幅の広い帯状にパターニ
ングされている。
【0007】蛍光体層28jは、サステイン電極Xj,
Yjから遠ざけて面放電によるイオン衝撃を軽減するた
めに背面側のガラス基板21j上の各隔壁29jの間に
設けられており、面放電で生じた紫外線によって局部的
に励起されて発光する。蛍光体層28jの表層面(放電
空間と接する面)で発光した可視光の内、ガラス基板1
1jを透過する光が表示光となる。
【0008】マトリクス画面のピクセル(画素)EG
は、ライン方向に並ぶ3つのサブピクセルEUからな
る。これら発光色(R,G,B)は互いに異なり、R,
G,Bの組み合わせによってカラー表示が行われる。隔
壁29jの配置パターンはいわゆるストライプパターン
であり、放電空間30jの内の各列に対応した部分は、
全てのラインに跨がって列方向に連続している。各列内
のサブピクセルEUの発光色は同一である。
【0009】PDP80による表示に際しては、各サブ
ピクセルEUの点灯(発光)/非点灯の選択(アドレッ
シング)に、アドレス電極Ajと電極対12jの一方の
サステイン電極Yjとが用いられる。すなわち、N本
(Nはライン数)のサステイン電極Yjに対して1本ず
つ順にスキャンパルスを印加することによってライン走
査が行われ、サステイン電極Yjと表示内容に応じて選
択されたアドレス電極Ajとの間での対向放電(アドレ
ス放電)によって、ライン毎に所定の帯電状態が形成さ
れる。アドレッシングの後、サステイン電極Xjとサス
テイン電極Yjとに交互に所定波高値のサステインパル
スを印加すると、アドレッシングの終了時点で所定量の
壁電荷が存在したセルで面放電(サステイン放電)が生
じる。
【0010】
【発明が解決しようとする課題】上述のようにライン走
査によってアドレッシングを行う場合には、画面の大型
化又は高精細化によってライン数Nが増加すると、アド
レッシングの所要時間が長くなる。テレビジョンでは1
フレーム(1画面の表示期間)が固定であるので、アド
レッシング期間が長くなるにつれてサステイン期間が短
くなり、表示の輝度が低下する。また、フレーム分割に
よる階調表示が困難になる。
【0011】そこで、表示画面E1を列方向(図5の上
下方向)に区画し、列方向に並ぶ複数の部分画面に対す
るアドレッシングを同時に行うことが考えられる。その
場合には、アドレス電極Ajも部分画面毎に分割する。
表示画面E1を2分割すれば、アドレッシングの所要時
間を1/2にすることができる。
【0012】しかし、従来では、サステイン電極Xjと
サステイン電極Yjとが列方向に沿って交互に配列され
ていたので、部分画面どうしの境界で誤放電の生じる確
率が大きいという問題があった。
【0013】図7は従来の問題点を説明するための図で
ある。図7(B)は図7(A)のb−b矢視断面の電極
構造を示している。図7の例では、表示画面E1が2つ
の部分画面E11,E12に区画されている。部分画面
E11,E12には、これらの境界からみて対称に部分
アドレス電極A1j,A2jが配置されている。ただ
し、実際上は基板対の重ね合わせの位置ずれによって対
称性に若干の誤差が生じる。部分画面E11の部分アド
レス電極A1jと部分画面E12の部分アドレス電極A
2jの距離Djは、ライン間の電極間距離dより小さい
値に選定されている。これにより、重ね合わせの位置ず
れが生じた場合にもサステイン電極Yjと部分アドレス
電極A1jとの対向関係が適正となる。
【0014】2つの部分画面E11,E12に対するア
ドレッシングを同時に行う場合には、片側の部分画面の
みでアドレス放電を生じさせるときに、2つの部分アド
レス電極A1j,A2jの間に電位差が生じる。したが
って、距離Djが小さいほど、部分アドレス電極A1
j,A2jどうしの間、及び一方の部分画面のサステイ
ン電極Yjと他方の部分画面の部分アドレス電極A2j
(又はA1j)との間で不要の放電が生じ易い。
【0015】本発明は、表示画面を区画してアドレッシ
ングの高速化を図る場合における部分画面の境界での誤
放電を防止することを目的としている。
【0016】
【課題を解決するための手段】請求項1の発明のPDP
は、第1の基板上に、互いに平行な第1及び第2のサス
テイン電極からなる複数の主電極対が列方向に沿って配
列され、これら主電極対と交差するように複数のアドレ
ス電極が前記基板と対向する第2の基板上に行方向に沿
って配列されており、前記主電極対と前記アドレス電極
とによって表示画面に対応した電極マトリクスが構成さ
れた面放電型PDPであって、個々のアドレス電極が、
列方向における隣接した主電極対どうしの間の位置を分
割位置として、互いに離れた少なくとも2以上の部分ア
ドレス電極に分割され、それによって前記表示画面がア
ドレス電極の分割数と同数の部分画面に区画されてお
り、部分アドレス電極どうしの間隔が、これら部分アド
レス電極の間の前記分割位置を挟んで隣接する主電極対
どうしの間隔よりも実効的に大きい構造のPDPであ
る。平面視における部分アドレス電極どうしの間隔が主
電極対どうしの間隔よりも小さい場合であっても、例え
ば部分アドレス電極どうしの間に突起を形成すれば、放
電を抑制する上で、実効的に部分アドレス電極どうしの
間隔は大きくなる。すなわち部分アドレス電極間隔の実
効長が延びる。
【0017】請求項2の発明のPDPは、前記第1及び
第2のサステイン電極が、前記分割位置を挟んで第1の
サステイン電極どうしが隣接するように配列され、前記
部分アドレス電極が、平面視において前記分割位置に最
も近い前記第1のサステイン電極と重ならないように設
けられたものである。
【0018】請求項3の発明のPDPは、前記表示画面
が列方向に並ぶ2つの部分画面に区画され、一方の部分
画面と他方の部分画面とに、前記第1及び第2のサステ
イン電極が互いに逆の順序で配列されたものである。
【0019】請求項4の発明のPDPでは、前記2つの
部分画面の一方に対応した部分アドレス電極が、前記第
2の基板の列方向の一端側の縁部に導出され、他方の部
分画面に対応した部分アドレス電極が前記基板の他端側
の縁部に導出されている。
【0020】請求項5の発明のPDPでは、前記第1の
サステイン電極が前記第1の基板の行方向の一端側の縁
部に導出され、前記第2のサステイン電極が他端側の縁
部に導出されている。
【0021】請求項6の発明のPDPでは、前記部分ア
ドレス電極どうしの間に、電極間隔を実効的に延長する
隔壁が設けられている。
【0022】
【発明の実施の形態】図1は本発明のPDP1の電極構
造を示す平面図、図2は本発明のPDP1の要部断面図
である。
【0023】PDP1は、マトリクス表示の各ライン毎
に一対のサステイン電極X,Yが設けられた面放電型P
DPである。表示画面E1は、アドレッシングを高速化
するために列方向に並ぶ2個の部分画面E11,E12
に区画されている。表示画面E1の全体のライン数は2
nであり、部分画面E11,E12のライン数はともに
nである。部分画面E11の各列には部分アドレス電極
A1が設けられ、部分画面E12の各列には部分アドレ
ス電極A2が設けられている。列方向に並ぶ一対の部分
アドレス電極A1,A2が表示画面E1の1列に対応し
たアドレス電極Aを構成する。部分アドレス電極A1は
ガラス基板21の列方向の一端側の縁部に、部分アドレ
ス電極A2は他端側の縁部に導出されている。サステイ
ン電極Xはガラス基板11の行方向の一端側の縁部に、
サステイン電極Yは他端側の縁部に導出されている。
【0024】PDP1では、合計2n本のサステイン電
極Xと合計2n本のサステイン電極Yとが、部分画面E
11,E12の境界DLをサステイン電極Xで挟み、そ
の境界DLを中心線とそして列方向に沿って対称に並ぶ
ように配列されている。つまり、部分画面E11では、
境界DLの側から先頭ラインの側へ向かってX,Y,
X,Y…X,Yの順にサステイン電極X,Yが交互に配
列され、部分画面E12では、境界DLの側から最終ラ
インの側へ向かってX,Y,X,Y…X,Yの順(部分
画面E11と逆の順序)にサステイン電極X,Yが交互
に配列されている。そして、各部分アドレス電極A1
は、部分画面E11内の全てのサステイン電極Y及び境
界DLと隣接する1本のサステイン電極Xを除く他の
(n−1)本のサステイン電極Xと重なる(交差する)
ように設けられている。同様に、各部分アドレス電極A
2は、部分画面E12内の全てのサステイン電極Y及び
境界DLと隣接する1本のサステイン電極Xを除く他の
サステイン電極Xと重なるように設けられている。
【0025】図2のように、サステイン電極X,Yは、
前面側のガラス基板11の内面に配置されており、それ
ぞれが透明導電膜41と金属膜42とからなる。サステ
イン電極X,Yを被覆する誘電体層17の表面にはMg
Oからなる保護膜18が蒸着されている。部分アドレス
電極A1,A2は、背面側のガラス基板21の内面に配
置され、絶縁層24で被覆されている。絶縁層24の上
に、図示しない隔壁、及び蛍光体層28が設けられてい
る。各隔壁は、放電空間30をライン方向にサブピクセ
ル毎に区画し、且つ放電空間30の間隙寸法が一定に規
定する役割をもつ。PDP1の隔壁構造及び蛍光体の配
置パターンは、図7のPDP80と同一である。
【0026】PDP1による表示に際しては、部分画面
E11ではサステイン電極Yと部分アドレス電極A1と
の間、部分画面E12ではサステイン電極Yと部分アド
レス電極A2との間で基板の厚さ方向の放電(いわゆる
対向放電)を生じさせることによってアドレッシングが
行われる。部分アドレス電極A1と部分アドレス電極A
2との距離Dは、サステイン電極Xの幅wの2つ分、及
びライン間の電極間距離dの合計(D=2w+d)より
長く、この合計に面放電ギャップ幅gの2つ分を加算し
た値より短い(2w+d<D<2w+d+g)。距離D
は、図7の電極構造における距離Djよりも大きく、両
者の差はサステイン電極Xの幅wの2つ分よりも大き
い。このことから、PDP1では、図7のPDP80よ
りもアドレッシングにおける誤放電が生じにくい。
【0027】次にPDP1の駆動方法の一例を説明す
る。図3は印加電圧の波形図である。例えば1フレーム
に1つのフィールドを対応づける。ただし、テレビジョ
ンのようにインタレース形式で走査された画面(シー
ン)を再生する場合には、1画面の表示に2つのフィー
ルドを用いる。
【0028】階調表示を行うためにフィールドを例えば
6〜8個程度のサブフィールドに分割する。各サブフィ
ールドは、リセット期間TR、アドレス期間TA、及び
サステイン期間TSからなる。各サブフィールドの輝度
に適切な重み付けをして、各サブフィールドのサステイ
ン期間TSにおける発光回数を設定する。各サブフィー
ルドは、1つの階調レベルの画面表示期間である。
【0029】リセット期間TRは、それ以前の点灯状態
の影響を防ぐため、部分画面E11及び部分画面E12
の壁電荷の消去(全面消去)を行う期間である。全ての
ラインのサステイン電極Xに書込みパルスPWを印加
し、同時に全ての部分アドレス電極A1,A2にパルス
Paw(書込みパルスPWと同極性)を印加する。書込
みパルスPWの立上がりに呼応して全てのラインで強い
面放電が生じ、誘電体層17に一旦、壁電荷が蓄積す
る。しかし、書込みパルスPWの立下がりに呼応して、
壁電荷によるいわゆる自己放電が生じ、誘電体層17の
壁電荷が消失する。パルスPawは、背面側の壁面への
壁電荷の蓄積を抑えるために印加される。
【0030】アドレス期間TAは、ライン順次のアドレ
ッシングを行う期間である。サステイン電極Xを接地電
位に対して正電位Vaxにバイアスする。この状態で、
部分画面E11,E12のそれぞれにおいて例えば先頭
のラインから1ラインずつ順に各ラインを選択し、サス
テイン電極Yに負極性のスキャンパルスPyを印加す
る。ラインの選択と同時に、点灯(発光)すべきセルに
対応した部分アドレス電極A1,A2に対して、波高値
Vaの正極性のアドレスパルスPaを印加する。選択さ
れたラインにおいて、アドレスパルスPaの印加された
セルでは、部分アドレス電極A1,A2とサステイン電
極Yとの間でアドレス放電が起こる。サステイン電極X
がアドレスパルスPaと同極性の電位Vaxにバイアス
されているので、そのバイアスでアドレスパルスPaが
打ち消され、サステイン電極Xと部分アドレス電極A
1,A2との間では放電は起きない。なお、ライン間の
放電の結合を避ける上で、部分画面E11の最終ライン
(表示画面全体のn番目のライン)と部分画面E12の
先頭ライン〔(n+1)番目のライン〕とについて、ラ
イン選択のタイミングをずらすのが望ましい。
【0031】サステイン期間TSは、階調レベルに応じ
た輝度を確保するために、アドレッシングによって設定
された点灯状態を維持する期間である。対向放電を防止
するため、全ての部分アドレス電極A1を正極性の電位
(例えばVs/2)にバイアスし、最初に全てのサステ
イン電極Yに波高値Vsの正極性のサステインパルスP
sを印加する。その後、サステイン電極Xとサステイン
電極Yとに対して、交互に波高値Vsの正極性のサステ
インパルスPsを印加する。サステインパルスPsの印
加毎に、アドレス期間TAに壁電荷を蓄積させたセルで
面放電が生じる。
【0032】図4は他の実施形態のPDP2の要部断面
図である。図4において、図2と同一の機能を有する構
成要素には同一の符号を付してある。PDP2の構造上
の特徴は、部分画面E11と部分画面E12との境界D
Lに隔壁35が設けられている点である。隔壁35は、
表示画面E1におけるライン方向の全長にわたって延
び、放電空間30を列方向に2分割する。この隔壁35
によって部分画面E11と部分画面E12との間におけ
る放電の結合が防止される。この場合、隔壁35はサブ
ピクセルを画定する隔壁29と同時に形成される。ここ
で、必ずしも隔壁35が前面側の内壁と当接する必要は
ない。すなわち隔壁35と前面側の内壁との間に隙間が
存在しても放電の結合が抑制される。それは、隔壁35
を設けることによって部分アドレス電極A1,A2間に
おける沿面距離が増大し、電極間隔が実効的に延びるか
らである。
【0033】上述の実施形態において、部分アドレス電
極A1,A2を、境界DLに最も近いサステイン電極Y
の内の金属膜42のみと重なるように設けてもよい。そ
れによれば、部分アドレス電極A1と部分アドレス電極
A2との距離Dがさらに大きくなる。また、境界DLに
おいて、絶縁層24及び蛍光体層28の両方又は一方を
分離することにより、部分アドレス電極A1と部分アド
レス電極A2との容量結合を防止し、アドレッシングの
消費電力を低減することが可能である。
【0034】上述の実施形態においては、表示画面E1
を同一ライン数の2つの部分画面E11,E12に区画
した例を説明したが、各部分画面E11,E12のライ
ン数を必ずしも同一にする必要はない。ただし、同一で
ある方がアドレス期間の短縮の上で有利である。また、
表示画面E1を3個以上の部分画面に区画することがで
きる。その場合には、アドレス電極構造を多層配線構造
又はフローティング電極構造とすることにより、列方向
の両端以外の部分画面に配列するアドレス電極と外部と
の電気的接続が可能である。さらに、アドレス電極Aを
部分アドレス電極A1,A2に分割する位置を、マトリ
クス表示の全ての列について同一にする必要はない。例
えば、1列置きの各列について他の列の位置に対して所
定量(例えば1ライン分)だけシフトさせて、部分画面
の境界線をジグザグ状とすることができる。
【0035】
【発明の効果】請求項1乃至請求項6の発明によれば、
表示画面を区画してアドレッシングの高速化を図る場合
に、部分画面の境界での誤放電を防止することができ
る。
【0036】請求項3の発明によれば、表示画面を構成
する各部分画面における第2のサステイン電極の配列間
隔を均等化することができ、部分画面内のライン間にお
ける放電の結合を防止することができる。
【0037】請求項6の発明によれば、隣接する部分画
面どうしの間における放電の結合を防止することができ
る。
【図面の簡単な説明】
【図1】本発明のPDPの電極構造を示す平面図であ
る。
【図2】本発明のPDPの要部断面図である。
【図3】印加電圧の波形図である。
【図4】他の実施形態のPDPの要部断面図である。
【図5】従来の面放電型PDPの電極構造を示す平面図
である。
【図6】従来の面放電型PDPの内部構造を示す分解斜
視図である。
【図7】従来の問題点を説明するための図である。
【符号の説明】
1 PDP(面放電型PDP) 11 ガラス基板(第1の基板) 21 ガラス基板(第2の基板) A アドレス電極 A1,A2 部分アドレス電極 DL 境界(分割位置) E1 表示画面 E11,E12 部分画面 X サステイン電極(第1のサステイン電極) Y サステイン電極(第2のサステイン電極)

Claims (6)

    【特許請求の範囲】
  1. 【請求項1】第1の基板上に、互いに平行な第1及び第
    2のサステイン電極からなる複数の主電極対が列方向に
    沿って配列され、これら主電極対と交差するように複数
    のアドレス電極が前記基板と対向する第2の基板上に行
    方向に沿って配列されており、前記主電極対と前記アド
    レス電極とによって表示画面に対応した電極マトリクス
    が構成された面放電型PDPであって、 個々のアドレス電極が、列方向における隣接した主電極
    対どうしの間の位置を分割位置として、互いに離れた少
    なくとも2以上の部分アドレス電極に分割され、それに
    よって前記表示画面がアドレス電極の分割数と同数の部
    分画面に区画されており、 部分アドレス電極どうしの間隔が、これら部分アドレス
    電極の間の前記分割位置を挟んで隣接する主電極対どう
    しの間隔よりも実効的に大きいことを特徴とする面放電
    型PDP。
  2. 【請求項2】前記第1及び第2のサステイン電極は、前
    記分割位置を挟んで第1のサステイン電極どうしが隣接
    するように配列され、 前記部分アドレス電極は、平面視において前記分割位置
    に最も近い前記第1のサステイン電極と重ならないよう
    に設けられてなる請求項1記載の面放電型PDP。
  3. 【請求項3】前記表示画面が列方向に並ぶ2つの部分画
    面に区画され、 一方の部分画面と他方の部分画面とに、前記第1及び第
    2のサステイン電極が互いに逆の順序で配列されてなる
    請求項2記載の面放電型PDP。
  4. 【請求項4】前記2つの部分画面の一方に対応した部分
    アドレス電極は、前記第2の基板の列方向の一端側の縁
    部に導出され、他方の部分画面に対応した部分アドレス
    電極は前記基板の他端側の縁部に導出されてなる請求項
    3記載の面放電型PDP。
  5. 【請求項5】前記第1のサステイン電極は、前記第1の
    基板の行方向の一端側の縁部に導出され、前記第2のサ
    ステイン電極は、他端側の縁部に導出されてなる請求項
    1乃至請求項4のいずれかに記載の面放電型PDP。
  6. 【請求項6】前記部分アドレス電極どうしの間に、電極
    間隔を実効的に延長する隔壁が設けられてなる請求項1
    乃至請求項5のいずれかに記載の面放電型PDP。
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