JP3972156B2 - プラズマディスプレイパネル及びその駆動方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＰＤＰ（プラズマディスプレイパネル）、ＰＡＬＣ（プラズマアドレス液晶）、ＬＣＤ（液晶ディスプレイ）などのマトリクス表示形式の表示パネル及びその駆動方法に関する。
【０００２】
表示パネルはＣＲＴに代わる表示手段として普及している。特にＰＤＰは、視認性に優れ且つ大画面表示に適していることから駅や空港の案内板といった公衆表示に利用されている。また、カラー画面の実用化を機にテレビジョン映像やコンピュータのモニターなどの民生用途でも広く用いられるようになってきた。
【０００３】
【従来の技術】
マトリクス表示形式の表示パネルでは、行単位にセル（表示素子）を指定するためのスキャン電極と列単位にセルを指定するためのデータ電極とによって、ライン順次にアドレッシング（表示内容の設定）が行われる。
【０００４】
従来において、スキャン電極は行毎に１本ずつ配列され、データ電極は列毎に１本ずつ配列されていた。すなわち、図１４のようにｍ列ｎ行の画面に対して、ｍ本のデータ電極Ｄ１，Ｄ２…Ｄｍとｎ本のスキャン電極Ｓ１，Ｓ２…Ｓｎとが設けられていた。スキャン電極Ｓ１〜Ｓｎの配列ピッチは列方向のセルピッチと等しく、データ電極Ｄ１〜Ｄｍの配列ピッチは行方向のセルピッチと等しかった。なお、カラー表示デバイスとして商品化されている３電極面放電構造のＰＤＰでは、行毎に２本ずつ電極が配列されているが、それらの一方のみが行の指定に用いられるので、個々のセルを指定するための電極の構成は図１４と同様の単純格子型とみなすことができる。
【０００５】
【発明が解決しようとする課題】
従来の電極構成では、電極間の静電容量が大きいという問題があった。特に、行方向にＲ，Ｇ，Ｂの各色のセルが並ぶカラー表示パネルにおいては、列ピッチが行ピッチの約１／３であるので、データ電極間の静電容量の影響が深刻であった。高精細化を図るためにセルサイズを縮小すると、ますます静電容量が大きくなって充電に費やされる無効電力が増加してしまう。駆動パルスの波形が鈍り、駆動の応答遅れが顕著になる。
【０００６】
本発明は、列を選択するためのデータ電極どうしの間の静電容量を低減し、無効電力を低減することを目的としている。
【０００７】
【課題を解決するための手段】
本発明においては、画面の各列を２列ずつの組に分け、組毎に１本ずつセルピッチの２倍のピッチでデータ電極を配列する。各データ電極の形状及び寸法を２列に跨がるように選定する。また、２列を片方ずつ指定して個々のセルを選択できるように、１行に２本以上の割合でスキャン電極を配列する。データ電極の形状は、対応する２列内の各セルでスキャン電極と有効に対向するものであればよい。
【０００８】
従来のように各列にデータ電極を設けた場合におけるデータ電極どうしの間隔ｄは、セルピッチｐから電極幅ｗを差し引いた値（＝ｐ−ｗ）である。これに対して、本発明を適用した場合におけるデータ電極どうしの間隔ｄは、セルピッチｐの２倍の値から電極幅ｗを差し引いた値（＝２ｐ−ｗ）である。
【０００９】
表示に際しては、ライン順次のアドレッシングにおける１行分の割当時間を分割し、各行について各データ電極に対応した２列の一方及び他方の設定を時分割で行う。したがって、見かけのライン走査数は従来の２倍になるが、画面を列方向に２分割して各分割画面のアドレッシングを並行して行う手法を採用すれば、１画面のアドレッシングの所要時間の増大を避けることができる。
【００１０】
本発明のパネルは、マトリクス表示のための複数の行および複数の列を構成する多数のセルからなる表示面を有し、前記表示面にマトリクス表示の行方向に延びる個別の電位設定が可能な複数のスキャン電極と列方向に延びる複数のデータ電極とが配列されたプラズマディスプレイパネルであって、前記複数のスキャン電極は、前記表示面における前記複数の行に対して１行に１本の割合で配列され、前記複数のスキャン電極のそれぞれを共通電極が挟むように、行方向に延びる共通電極とスキャン電極とが交互に配列され、奇数番目の共通電極である第１の共通電極どうしが電気的に共通化され且つ偶数番目の共通電極である第２の共通電極どうしが電気的に共通化されており、前記複数のデータ電極は、前記表示面における前記複数の列に対して２列に１本の割合で配列され、前記複数のデータ電極のそれぞれは、隣接した２列に跨がり、且つ当該２列のそれぞれにおいて前記複数のスキャン電極と対向するとともに各スキャン電極を挟む第１及び第２の共通電極の少なくとも片方と対向するものである。
【００１６】
本発明の駆動方法は、前記プラズマディスプレイパネルによるマトリクス表示に際して、前記表示面の表示内容の設定に係る１行分の設定期間を前期と後期とに分け、前記各データ電極に対応した２列の一方の設定を当該前期において前記スキャン電極及び前記第１の共通電極を用いて行い、他方の列の設定を当該後期において前記スキャン電極及び前記第２の共通電極を用いて行うものである。
【００２１】
【発明の実施の形態】
以下、本発明を面放電形式のＰＤＰに適用する場合の実施形態を説明する。ここでいう面放電形式は、壁電荷を利用して点灯状態を維持するＡＣ駆動において交番に陽極又は陰極となる第１及び第２の主電極を基板対の一方の内面に平行に配列する形式である。この形式によれば、カラー表示のための蛍光体層を主電極対を配置した第１の基板と対向する第２の基板上に設けることによって、放電時のイオン衝撃による蛍光体層の劣化を軽減し、長寿命化を図ることができる。なお、以下に説明する複数のＰＤＰの図示に際しては、対応する構成要素について形状の差異に係わらず同一の符号を付してある。
〔実施例１〕
図１は本発明に係る第１のＰＤＰ１の内部構造を示す斜視図である。
【００２２】
ＰＤＰ１は、一対の基板構体１０，２０からなるＡＣ型カラーＰＤＰであり、基本構造は従来の３電極面放電構造に類似している。画面ＥＳを構成する各セルにおいて、行方向（画面の水平方向）に延びるサステイン電極Ｘ，Ｙａ，Ｙｂと列方向（画面の垂直方向）に延びるアドレス電極Ａとが交差する。サステイン電極Ｘ，Ｙａ，Ｙｂは、透明導電膜４１と金属膜４２とからなり、前面側のガラス基板１１の内面に配列されている。サステイン電極Ｘ，Ｙａ，Ｙｂを被覆するように画面全体に広がる厚さ３０μｍ程度の誘電体層１７が設けられ、誘電体層１７の表面には酸化マグネシウム（ＭｇＯ）からなる保護膜１８が被着されている。サステイン電極Ｙａ，Ｙｂは、サステイン電極Ｘとともに面放電を生じさせる主電極としての役割と、アドレッシングにおけるスキャン電極としての役割とを担う。アドレス電極Ａはデータ電極であり、背面側のガラス基板２１の内面上に配列されている。アドレス電極Ａを被覆する誘電体層２４の上に平面視直線帯状の隔壁２９が等間隔に配置され、これら隔壁２９によって放電空間３０が行方向にセル毎に区画されている。
【００２３】
カラー表示のためのＲ，Ｇ，Ｂの３色の蛍光体層２８Ｒ，２８Ｇ，２８Ｂは、アドレス電極Ａの上方及び隔壁２９の側面を含めて背面側の内面を覆うように設けられている。表示の１ピクセルは行方向に並ぶ３個のサブピクセルで構成され、列方向に並ぶサブピクセルの発光色は同一である。各サブピクセル内の構造体がセルである。隔壁２９の配置パターンがストライプパターンであることから、放電空間３０のうちの各列に対応した部分は全ての行に跨がって列方向に連続している。
【００２４】
図２は第１のＰＤＰ１の電極形状を示す平面図であり、図３は第１のＰＤＰ１の電極マトリクスの模式図である。図３において、サステイン電極Ｘの図示が省略されている。また、鎖線の丸は各セルＣの発光中心を示している。
【００２５】
ＰＤＰ１は本発明に係わる２つの特徴を有している。１つは、アドレス電極Ａが、各列に１本ではなく２列に１本の割合で配列され、且つ２列に跨がって規則的に蛇行する帯状にパターニングされている点である。他の１つは、各行においてサステイン電極Ｘを挟むように一対のサステイン電極Ｙａ，Ｙｂが配列されている点である。
【００２６】
サステイン電極Ｘは、列毎に交互に列方向の一方側と他方側とに張り出すように幅の変化する帯状にパターニングされている。これに合わせて、サステイン電極Ｙａ，Ｙｂは、サステイン電極Ｘの張り出し部分と対向する部分がサステイン電極Ｘの側に張り出すように２列周期で幅の変化する帯状にパターニングされている。張り出し部分どうしの間隙が面放電ギャップである。そして、アドレス電極Ａは、各行のサステイン電極Ｙａ，Ｙｂの張り出し部分と順に交差するように直線を折り曲げた形状にパターニングされている。図２の例では、各アドレス電極Ａはそれに対応した２列のうちの右側の列（偶数列）でサステイン電極Ｙａと交差し、左側の列（奇数列）でサステイン電極Ｙｂと交差するように蛇行している。ただし、これに限るものではない。なお、上述したとおり、実際のサステイン電極Ｘ，Ｙａ，Ｙｂは、遮光を避けつつ有効電極面積を拡げるための透明導電膜と、導電性を補う金属膜との積層体である。透明導電膜は図２の形状にパターニングされ、金属膜は張り出し部分を除く直線帯状にパターニングされる。
【００２７】
図３のように、アドレス電極Ａの配列ピッチｐは、行方向のセルピッチｈの２倍である。したがって、アドレス電極Ａの配列間隔もほぼ従来の２倍となるので、静電容量による無効電力をほぼ１／２に低減することができる。なお、ＰＤＰ１では各アドレス電極Ａに対応した２列に注目すると、各セルＣの発光中心の位置が列方向にずれる。したがって、発光中心をセルＣの中心とすれば、図３（Ｂ）のように各行は奇数列と偶数列とでセル位置が半ピッチずれたジグザク状となる。ただし、この場合にも図３（Ａ）と同様に１行に２本の割合でスキャン電極（サステイン電極Ｙａ，Ｙｂ）が配置されることに変わりはない。本明細書において、行とは、ｍ×ｎ個のセルＣからなる画面のうちの列方向の配列順位の等しい合計ｍ個のセルＣの集合である。
【００２８】
ＰＤＰ１による表示に際しては、各行毎にアドレス電極Ａを２回ずつ用いるライン順次のアドレッシングが行われる。すなわち、１行分のアドレッシング期間（走査期間）を前期と後期とに分ける。そして、前期において、サステイン電極Ｙａをアクティブとし、それとともに表示内容に応じて選択したアドレス電極Ａをアクティブとする。実際には所定波高値のパルスを印加する。これにより、偶数列のうちのアクティブのアドレス電極Ａに対応した列のセルＣでサステイン電極Ｙａとアドレス電極Ａとの間の対向放電（基板対向方向の放電）が生じ、それがトリガとなってサステイン電極Ｘとサステイン電極Ｙａとの間で基板面に沿った面放電が生じる。これら一連のアドレス放電によって、選択された行及び列のセルＣの帯電状態が設定される。消去アドレッシングの場合にはアドレッシングに先立って画面全体に形成された壁電荷のうち、選択されたセルＣの壁電荷がアドレス放電によって消去される。書込みアドレッシングの場合には無帯電状態とされた画面のうちの選択されたセルＣのみにアドレス放電によって壁電荷が形成される。続いて、後期においては、サステイン電極Ｙｂをアクティブとし、それとともに表示内容に応じて選択したアドレス電極Ａをアクティブとする。これにより、奇数列のうちのアクティブのアドレス電極Ａに対応した列のセルＣで一連のアドレス放電が生じ、選択された行及び列のセルＣの帯電状態が設定される。このような２段階のアドレッシングを各行について順に行い、画面全体の電荷分布を設定する。アドレッシングにおける各電極の制御内容は表１のとおりである。表中の「ＯＮ」は電極をアクティブにすることを意味する。
【００２９】
【表１】
【００３０】
アドレッシングが終わると、サステイン電極Ｘとサステイン電極Ｙａ，Ｙｂとに交互に所定波高値のサステインパルスを印加する。このときは、サステイン電極Ｙａ，Ｙｂを区別せず、双方に共通にサステインパルスを印加する。これにより、アドレッシングの終了時点で適量の壁電荷が存在したセルＣにおいて印加毎に面放電が生じて点灯状態が維持される。面放電時に放電ガスの放つ紫外線によって蛍光体層２８Ｒ，２８Ｇ，２８Ｂ（図１参照）が局部的に励起されて発光する。蛍光体層２８Ｒ，２８Ｇ，２８Ｂが放つ可視光のうち、ガラス基板１１を透過する光が表示に寄与する。
〔実施例２〕
図４は第２のＰＤＰ２の電極形状を示す平面図、図５は第２のＰＤＰ２の電極マトリクスの模式図である。
【００３１】
ＰＤＰ２も図１のＰＤＰ１と同様に蛍光体層を背面側に配置した“反射型”と呼称される面放電形式のＰＤＰである。アドレス電極Ａが２列に跨がって規則的に蛇行する帯状にパターニングされている点もＰＤＰ１と同様である。
【００３２】
ＰＤＰ２においては、Ｘａ，Ｙ，Ｘｂの順に繰り返し並ぶように３種のサステイン電極Ｘａ，Ｙ，Ｘｂが等間隔に配列されている。各サステイン電極Ｘａ，Ｙ，Ｘｂの本数は画面の行数ｎに等しい。サステイン電極Ｙは、列毎に交互に列方向の一方側と他方側とに張り出すように幅の変化する帯状にパターニングされており、これに合わせて、サステイン電極Ｘａ，Ｘｂは、サステイン電極Ｙの張り出し部分と対向する部分がサステイン電極Ｙの側に張り出すように幅の変化する帯状にパターニングされている。そして、アドレス電極Ａは、サステイン電極Ｘａ，Ｙ，Ｘｂの張り出し部分どうしが対向する各行の面放電ギャップと順に交差するように直線を折り曲げた形状にパターニングされている。
【００３３】
図５のように、各サステイン電極Ｙは画面の１行に対応し、行毎に独立に電位設定の可能な個別電極とされている。このようなサステイン電極Ｙに挟まれたサステイン電極Ｘａ，Ｘｂは、隣接する２行に対応する。配列の一端のサステイン電極Ｘａは先頭行のみに対応し、他端のサステイン電極Ｘｂは最終行のみに対応する。サステイン電極Ｘａ，Ｘｂを区別せずに数えたときの奇数番目の電極であるサステイン電極Ｘａは複数の行について電気的に共通化されており、偶数番目の電極であるサステイン電極Ｘｂも複数の行について電気的に共通化されている。ＰＤＰ２においても、アドレス電極Ａの配列ピッチｐは、行方向のセルピッチｈの２倍である。したがって、アドレス電極Ａの配列間隔もほぼ従来の２倍となるので、静電容量による無効電力をほぼ１／２に低減することができる。
【００３４】
また、ＰＤＰ２による表示においても、１行分のアドレッシング期間を前期と後期とに分ける。前期において、一方の共通電極であるサステイン電極Ｘａと走査対象の行のサステイン電極Ｙとをアクティブとし、それとともに表示内容に応じて選択したアドレス電極Ａをアクティブとする。これにより、偶数列のうちのアクティブのアドレス電極Ａに対応した列のセルＣでアドレス放電が生じ、所定の電荷状態が形成される。後期においては、他方の共通電極であるサステイン電極Ｘｂと走査対象の行のサステイン電極Ｙとをアクティブとし、それとともに表示内容に応じて選択したアドレス電極Ａをアクティブとする。これにより、奇数列のうちのアクティブのアドレス電極Ａに対応した列のセルＣでアドレス放電が生じ、所定の電荷状態が形成される。このような２段階のアドレッシングを各行について順に行い、画面全体の電荷分布を設定する。アドレッシングにおける各電極の制御内容は表２のとおりである。表中の「ＯＮ」は電極をアクティブにすることを意味する。
【００３５】
【表２】
【００３６】
アドレッシングが終わると、サステイン電極Ｘａ，Ｘｂとサステイン電極Ｙとに交互に所定波高値のサステインパルスを印加する。このときは、サステイン電極Ｘａ，Ｘｂを区別せず、双方に共通にサステインパルスを印加する。これにより、アドレッシングの終了時点で適量の壁電荷が存在したセルＣにおいて印加毎に面放電が生じて点灯状態が維持される。
〔実施例３〕
図６は第３のＰＤＰ３の電極形状を示す平面図である。
【００３７】
ＰＤＰ３も上述のＰＤＰ１，２と同様の反射型ＰＤＰである。特に前面側基板構体の構造は図４のＰＤＰ２と同一である。すなわち、等間隔に配列された３種のサステイン電極Ｘａ，Ｙ，Ｘｂを有している。
【００３８】
ＰＤＰ３の構造上の特徴は、アドレス電極Ａが蛇行形状ではなく２列に対称に跨がる幅の広い直線帯状にパターニングされている点である。アドレス電極Ａの配列ピッチｐはセルピッチｈの２倍であり、アドレス電極Ａの幅は隔壁２９より十分に大きい。ＰＤＰ３では、アドレス電極Ａが直線状であるので、組み立てに際して前面側基板構体と背面側基板構体との列方向の位置合わせが容易である。ただし、アドレス放電を起こり易くするために幅を広くするほど、アドレス電極Ａどうしの配列間隔が狭まって静電容量の低減効果は小さくなる。
【００３９】
ＰＤＰ３による表示のアドレッシングの要領は上述のＰＤＰ２と同様である。すなわち、表２のシーケンスでアドレス電極Ａを１行当たり２回ずつ用いてライン順次に表示内容を設定する。
〔実施例４〕
図７は第４のＰＤＰ４の電極形状を示す平面図である。
【００４０】
ＰＤＰ４の構造はアドレス電極Ａの形状を除いてＰＤＰ２，３と同一である。ＰＤＰ４においてアドレス電極Ａは、画面の列方向の一端から他端まで真っ直ぐに延びる基部と当該基部から行方向の一端側と他端側とに交互に張り出した膨大部（パッド）とからなる規則的に幅の変化する帯状に形成されている。膨大部は面放電ギャップと対向するようにサステイン電極Ｘａ，Ｙ，Ｘｂの配列に合わせて設けられている。このようにアドレス電極Ａをパターニングすることにより、アドレス放電の確率を高め、且つアドレス電極Ａどうしの間隔をできるだけ拡げることができる。また、ＰＤＰ１，２の蛇行形状と比べて、各アドレス電極Ａの全長が短くなるので、抵抗による損失が少ない。ＰＤＰ４による表示のアドレッシングの要領は上述のＰＤＰ２，３と同様である。
〔実施例５〕
図８は第５のＰＤＰ５の電極形状を示す平面図、図９は第５のＰＤＰ５の要部断面図である。
【００４１】
ＰＤＰ５は、基本電極構成が上述のＰＤＰ２，３，４と同様の反射型ＰＤＰである。特にアドレス電極Ａの形状は図７のＰＤＰ４と同一である。ＰＤＰ５の構造上の特徴は、サステイン電極Ｘａ，Ｙ，Ｘｂが一定幅の直線帯状にパターニングされている点、及び列方向の放電結合を防止する隔壁１９を有している点である。サステイン電極Ｘａ，Ｙ，Ｘｂは、それぞれが図９のように太幅の透明導電膜４１とその幅方向の中央に重ねられた細幅の金属膜４２とからなる。直線帯状は製造の歩留りの面で有利である。有効電極面積を拡げて輝度を高めることもできる。しかし、サステイン電極Ｘａ，Ｙ，Ｘｂの配列が等間隔であるので、行間の電極間でも放電が生じることになる。そこで、ＰＤＰ５では、前面側の誘電体層１７の上に列方向の隔壁２９で挟まれた各列の放電空間を行毎に区画する隔壁１９が設けられている。上述したとおり、奇数列と偶数列とで列方向のセル位置がずれるので、それに対応して隔壁１９の配置位置も隣接する列間で半セルピッチだけずれている。隔壁１９の高さは隔壁２９より低く、放電空間は列方向に連通しているので、組み立て後の内部の排気及び放電ガスの充填は可能である。また、セル間でのプライミング効果が完全に失われることはない。なお、真空中又は放電ガス雰囲気中で組み立てを行う場合には、隔壁１９を隔壁２９と同じ高さとし、内部をセル毎に完全に仕切ってもよい。また、隔壁１９を設ける代わりに誘電率の異なる誘電体層を埋め込んだり、バリヤ電極を形成してもよい。このようなＰＤＰ５による表示のアドレッシングの要領は上述のＰＤＰ２，３，４と同様である。
〔実施例６〕
図１０は第６のＰＤＰ６の電極形状を示す平面図、図１１は第６のＰＤＰ６の隔壁構造を示す斜視図である。
【００４２】
ＰＤＰ６も反射型であり、その電極構成はアドレス電極Ａの形状に差異があるものの基本的には図８のＰＤＰ５と同様である。ＰＤＰ６のアドレス電極Ａも基部と膨大部とからなる幅の変化する帯状であるが、膨大部とサステイン電極Ｘａ，Ｙ，Ｘｂとの位置関係が図８のＰＤＰ５と異なる。ＰＤＰ６では、サステイン電極Ｘａとサステイン電極Ｙとの間の面放電ギャップと対向する膨大部が基部の左側（奇数列側）であり、サステイン電極Ｘｂとサステイン電極Ｙとの間の面放電ギャップと対向する膨大部が基部の右側（偶数列側）である。図８のＰＤＰ５では逆の関係になっている。このようなアドレス電極Ａの形状の差異は駆動特性には影響しないが、アドレッシングに際してサステイン電極Ｘａをアクティブにするときには奇数列データでアドレス電極Ａを制御し、サステイン電極Ｘｂをアクティブにするときには偶数列データでアドレス電極Ａを制御する必要がある。
【００４３】
ＰＤＰ６の重要な特徴は、蛇行した帯状の隔壁２９で列毎に放電空間３０が区画されている点である。すなわち、各隔壁２９は、平面視において一定の周期及び振幅で波打っており、隣接する隔壁２９との距離が列方向に沿って周期的に一定値より小さくなるように配置されている。一定値とは放電の抑止が可能な寸法であり、ガス圧などの放電条件によって定まる。各隔壁２９が行方向に互いに隔てて配置されているので、各隔壁２９の間の空間（列空間）は、画面の全ての行に跨がって連続している。これにより、行列両方向に内部空間が区画されている場合と比べて、蛍光体層２８Ｒ，２８Ｇ，２８Ｂの均等配置及び組み立て後の排気が容易である。
【００４４】
ここで、列空間のうち、行方向の幅の小さい部分では面放電が生じず、幅の広い部分が実質的に発光に寄与する。したがって、図１０のように各セルＣは行方向及び列方向の双方に千鳥状に並ぶ。ＰＤＰ６では、隣接するＲＧＢの計３つのセルＣが１つのピクセルに対応する。つまり、カラー表示の３色の配列形式は三角（デルタ）配列形式である。サステイン電極Ｘａ，Ｙ，Ｘｂは各列空間内の幅の広い部分に面放電ギャップが対応するように配列されており、アドレス電極Ａの膨大部はその面放電ギャップと対向するように配置されている。サステイン電極Ｘａ，Ｙ，Ｘｂにおいては列方向の両側が面放電に係わるので（厳密には配列方向の両端の電極を除く）、金属膜（バス導体）４２は透明導電膜４１における列方向の中央部に重ねられている。このことは上述のＰＤＰ５でも同様である。隔壁２９を蛇行形状とすることで直線状とする場合よりも各セルＣの放電空間を広く設計し、高輝度化を図ることができる。
【００４５】
ＰＤＰ６による表示のアドレッシングにおける各電極の制御内容は、表３のとおりである。基本的には表２の内容と同様であるが、上述した形状にアドレス電極Ａがパターニングされているので、サステイン電極Ｘａ，Ｘｂの電位設定とアドレス電極Ａに適用する列データとの組み合わせが表２とは異なる。表中の「ＯＮ」は電極をアクティブにすることを意味する。
【００４６】
【表３】
【００４７】
〔実施例７〕
図１２は第７のＰＤＰ７のアドレス電極構成の模式図である。
ＰＤＰ７の画面は列方向に２分割されている。上下の各分割画面ＥＳ１，ＥＳ２において、セルピッチの２倍のピッチでアドレス電極Ａが行方向に配列されている。上側の分割画面ＥＳ１のアドレス電極Ａはアドレスドライバ８９Ａによって駆動され、下側の分割画面ＥＳ２のアドレス電極Ａはアドレスドライバ８９Ｂによって駆動される。つまり、分割画面ＥＳ１，ＥＳ２は互いに独立にアドレッシングが可能に構成されている。各アドレス電極Ａの形状は、上述のＰＤＰ５，６と同様の規則的に幅の変化する帯状である。
【００４８】
アドレス電極Ａが２列に１本の割合で配列されているので、アドレス電極間の静電容量による無効電力は従来の約半分であるが、１行当たりのアドレッシングの所要時間は従来の２倍になる。しかし、両分割画面ＥＳ１，ＥＳ２のアドレッシングを並行して行うことにより、画面全体では従来と同じ時間でアドレッシングを完了することができる。
〔実施例８〕
図１３は第８のＰＤＰ８のアドレス電極構成の模式図である。
【００４９】
ＰＤＰ８の画面は列方向に４分割されている。各分割画面ＥＳ１１，ＥＳ１２，ＥＳ２１，ＥＳ２２において、セルピッチの２倍のピッチで２列に跨がるアドレス電極Ａが行方向に配列されている。ただし、最上段の分割画面ＥＳ１１のアドレス電極間には、その下方の分割画面ＥＳ１２のアドレス電極Ａに給電するためのリード導体（アドレス電極の延長部分）が通っており、同様に最下段の分割画面ＥＳ２１のアドレス電極間には、その上方の分割画面ＥＳ２２のアドレス電極Ａに給電するためのリード導体が通っている。したがって、分割画面ＥＳ１１及び分割画面ＥＳ２１では実質的にアドレス電極Ａの配列ピッチはセルピッチに等しくなるので、他の２個の分割画面ＥＳ１２，ＥＳ２２が本発明の特定表示面に対応することになる。
【００５０】
上側の２個の分割画面ＥＳ１１，ＥＳ１２のアドレス電極Ａはアドレスドライバ９０Ａによって駆動され、下側の２個の分割画面ＥＳ２１，ＥＳ２２のアドレス電極Ａはアドレスドライバ９０Ａによって駆動される。計４個の分割画面ＥＳ１１，ＥＳ１２，ＥＳ２１，ＥＳ２２は互いに独立にアドレッシングが可能である。これらのアドレッシングを並行して行えば、画面全体のアドレッシングの所要時間は従来の１／２になる。
【００５１】
以上の説明では反射型の面放電形式のＰＤＰに適用した例を挙げたが、蛍光体層２８Ｒ，２８Ｇ，２８Ｂを前面側基板構体に設ける透過型の面放電形式のＰＤＰにも適応可能である。透過型ではサステイン電極Ｘ，Ｙ，Ｘａ，Ｘｂが背面側に配置されるので、それらの形成に透明導電材料を用いる必要はない。また、対向放電形式のＰＤＰ、ＬＣＤ、ＰＡＬＣに本発明を適用してもよい。
【００５２】
【発明の効果】
請求項１乃至請求項９の発明によれば、表示面における列を選択するためのデータ電極どうしの間の静電容量を低減し、無効電力を低減することができる。行を選択するためのスキャン電極の本数を行数と同数とすることができる。
【図面の簡単な説明】
【図１】本発明に係る第１のＰＤＰの内部構造を示す斜視図である。
【図２】第１のＰＤＰの電極形状を示す平面図である。
【図３】第１のＰＤＰの電極マトリクスの模式図である。
【図４】第２のＰＤＰの電極形状を示す平面図である。
【図５】第２のＰＤＰの電極マトリクスの模式図である。
【図６】第３のＰＤＰの電極形状を示す平面図である。
【図７】第４のＰＤＰの電極形状を示す平面図である。
【図８】第５のＰＤＰの電極形状を示す平面図である。
【図９】第５のＰＤＰの要部断面図である。
【図１０】第６のＰＤＰの電極形状を示す平面図である。
【図１１】第６のＰＤＰの隔壁構造を示す斜視図である。
【図１２】第７のＰＤＰのアドレス電極構成の模式図である。
【図１３】第８のＰＤＰのアドレス電極構成の模式図である。
【図１４】従来の電極マトリクスの模式図である。
【符号の説明】
１，２，３，４，５，６，７，８ ＰＤＰ（表示パネル）
Ｙａ，Ｙｂ サステイン電極（スキャン電極としての個別電極）
Ｘａ，Ｘｂ サステイン電極（スキャン電極としての共通電極）
Ａ アドレス電極（データ電極）
ＥＳ 画面（特定表示面）
ＥＳ１，ＥＳ２ 分割画面（特定表示面）
ＥＳ１２，ＥＳ２２ 分割画面（特定表示面）
１９ 隔壁
３０ 放電空間
【発明の属する技術分野】
本発明は、ＰＤＰ（プラズマディスプレイパネル）、ＰＡＬＣ（プラズマアドレス液晶）、ＬＣＤ（液晶ディスプレイ）などのマトリクス表示形式の表示パネル及びその駆動方法に関する。
【０００２】
表示パネルはＣＲＴに代わる表示手段として普及している。特にＰＤＰは、視認性に優れ且つ大画面表示に適していることから駅や空港の案内板といった公衆表示に利用されている。また、カラー画面の実用化を機にテレビジョン映像やコンピュータのモニターなどの民生用途でも広く用いられるようになってきた。
【０００３】
【従来の技術】
マトリクス表示形式の表示パネルでは、行単位にセル（表示素子）を指定するためのスキャン電極と列単位にセルを指定するためのデータ電極とによって、ライン順次にアドレッシング（表示内容の設定）が行われる。
【０００４】
従来において、スキャン電極は行毎に１本ずつ配列され、データ電極は列毎に１本ずつ配列されていた。すなわち、図１４のようにｍ列ｎ行の画面に対して、ｍ本のデータ電極Ｄ１，Ｄ２…Ｄｍとｎ本のスキャン電極Ｓ１，Ｓ２…Ｓｎとが設けられていた。スキャン電極Ｓ１〜Ｓｎの配列ピッチは列方向のセルピッチと等しく、データ電極Ｄ１〜Ｄｍの配列ピッチは行方向のセルピッチと等しかった。なお、カラー表示デバイスとして商品化されている３電極面放電構造のＰＤＰでは、行毎に２本ずつ電極が配列されているが、それらの一方のみが行の指定に用いられるので、個々のセルを指定するための電極の構成は図１４と同様の単純格子型とみなすことができる。
【０００５】
【発明が解決しようとする課題】
従来の電極構成では、電極間の静電容量が大きいという問題があった。特に、行方向にＲ，Ｇ，Ｂの各色のセルが並ぶカラー表示パネルにおいては、列ピッチが行ピッチの約１／３であるので、データ電極間の静電容量の影響が深刻であった。高精細化を図るためにセルサイズを縮小すると、ますます静電容量が大きくなって充電に費やされる無効電力が増加してしまう。駆動パルスの波形が鈍り、駆動の応答遅れが顕著になる。
【０００６】
本発明は、列を選択するためのデータ電極どうしの間の静電容量を低減し、無効電力を低減することを目的としている。
【０００７】
【課題を解決するための手段】
本発明においては、画面の各列を２列ずつの組に分け、組毎に１本ずつセルピッチの２倍のピッチでデータ電極を配列する。各データ電極の形状及び寸法を２列に跨がるように選定する。また、２列を片方ずつ指定して個々のセルを選択できるように、１行に２本以上の割合でスキャン電極を配列する。データ電極の形状は、対応する２列内の各セルでスキャン電極と有効に対向するものであればよい。
【０００８】
従来のように各列にデータ電極を設けた場合におけるデータ電極どうしの間隔ｄは、セルピッチｐから電極幅ｗを差し引いた値（＝ｐ−ｗ）である。これに対して、本発明を適用した場合におけるデータ電極どうしの間隔ｄは、セルピッチｐの２倍の値から電極幅ｗを差し引いた値（＝２ｐ−ｗ）である。
【０００９】
表示に際しては、ライン順次のアドレッシングにおける１行分の割当時間を分割し、各行について各データ電極に対応した２列の一方及び他方の設定を時分割で行う。したがって、見かけのライン走査数は従来の２倍になるが、画面を列方向に２分割して各分割画面のアドレッシングを並行して行う手法を採用すれば、１画面のアドレッシングの所要時間の増大を避けることができる。
【００１０】
本発明のパネルは、マトリクス表示のための複数の行および複数の列を構成する多数のセルからなる表示面を有し、前記表示面にマトリクス表示の行方向に延びる個別の電位設定が可能な複数のスキャン電極と列方向に延びる複数のデータ電極とが配列されたプラズマディスプレイパネルであって、前記複数のスキャン電極は、前記表示面における前記複数の行に対して１行に１本の割合で配列され、前記複数のスキャン電極のそれぞれを共通電極が挟むように、行方向に延びる共通電極とスキャン電極とが交互に配列され、奇数番目の共通電極である第１の共通電極どうしが電気的に共通化され且つ偶数番目の共通電極である第２の共通電極どうしが電気的に共通化されており、前記複数のデータ電極は、前記表示面における前記複数の列に対して２列に１本の割合で配列され、前記複数のデータ電極のそれぞれは、隣接した２列に跨がり、且つ当該２列のそれぞれにおいて前記複数のスキャン電極と対向するとともに各スキャン電極を挟む第１及び第２の共通電極の少なくとも片方と対向するものである。
【００１６】
本発明の駆動方法は、前記プラズマディスプレイパネルによるマトリクス表示に際して、前記表示面の表示内容の設定に係る１行分の設定期間を前期と後期とに分け、前記各データ電極に対応した２列の一方の設定を当該前期において前記スキャン電極及び前記第１の共通電極を用いて行い、他方の列の設定を当該後期において前記スキャン電極及び前記第２の共通電極を用いて行うものである。
【００２１】
【発明の実施の形態】
以下、本発明を面放電形式のＰＤＰに適用する場合の実施形態を説明する。ここでいう面放電形式は、壁電荷を利用して点灯状態を維持するＡＣ駆動において交番に陽極又は陰極となる第１及び第２の主電極を基板対の一方の内面に平行に配列する形式である。この形式によれば、カラー表示のための蛍光体層を主電極対を配置した第１の基板と対向する第２の基板上に設けることによって、放電時のイオン衝撃による蛍光体層の劣化を軽減し、長寿命化を図ることができる。なお、以下に説明する複数のＰＤＰの図示に際しては、対応する構成要素について形状の差異に係わらず同一の符号を付してある。
〔実施例１〕
図１は本発明に係る第１のＰＤＰ１の内部構造を示す斜視図である。
【００２２】
ＰＤＰ１は、一対の基板構体１０，２０からなるＡＣ型カラーＰＤＰであり、基本構造は従来の３電極面放電構造に類似している。画面ＥＳを構成する各セルにおいて、行方向（画面の水平方向）に延びるサステイン電極Ｘ，Ｙａ，Ｙｂと列方向（画面の垂直方向）に延びるアドレス電極Ａとが交差する。サステイン電極Ｘ，Ｙａ，Ｙｂは、透明導電膜４１と金属膜４２とからなり、前面側のガラス基板１１の内面に配列されている。サステイン電極Ｘ，Ｙａ，Ｙｂを被覆するように画面全体に広がる厚さ３０μｍ程度の誘電体層１７が設けられ、誘電体層１７の表面には酸化マグネシウム（ＭｇＯ）からなる保護膜１８が被着されている。サステイン電極Ｙａ，Ｙｂは、サステイン電極Ｘとともに面放電を生じさせる主電極としての役割と、アドレッシングにおけるスキャン電極としての役割とを担う。アドレス電極Ａはデータ電極であり、背面側のガラス基板２１の内面上に配列されている。アドレス電極Ａを被覆する誘電体層２４の上に平面視直線帯状の隔壁２９が等間隔に配置され、これら隔壁２９によって放電空間３０が行方向にセル毎に区画されている。
【００２３】
カラー表示のためのＲ，Ｇ，Ｂの３色の蛍光体層２８Ｒ，２８Ｇ，２８Ｂは、アドレス電極Ａの上方及び隔壁２９の側面を含めて背面側の内面を覆うように設けられている。表示の１ピクセルは行方向に並ぶ３個のサブピクセルで構成され、列方向に並ぶサブピクセルの発光色は同一である。各サブピクセル内の構造体がセルである。隔壁２９の配置パターンがストライプパターンであることから、放電空間３０のうちの各列に対応した部分は全ての行に跨がって列方向に連続している。
【００２４】
図２は第１のＰＤＰ１の電極形状を示す平面図であり、図３は第１のＰＤＰ１の電極マトリクスの模式図である。図３において、サステイン電極Ｘの図示が省略されている。また、鎖線の丸は各セルＣの発光中心を示している。
【００２５】
ＰＤＰ１は本発明に係わる２つの特徴を有している。１つは、アドレス電極Ａが、各列に１本ではなく２列に１本の割合で配列され、且つ２列に跨がって規則的に蛇行する帯状にパターニングされている点である。他の１つは、各行においてサステイン電極Ｘを挟むように一対のサステイン電極Ｙａ，Ｙｂが配列されている点である。
【００２６】
サステイン電極Ｘは、列毎に交互に列方向の一方側と他方側とに張り出すように幅の変化する帯状にパターニングされている。これに合わせて、サステイン電極Ｙａ，Ｙｂは、サステイン電極Ｘの張り出し部分と対向する部分がサステイン電極Ｘの側に張り出すように２列周期で幅の変化する帯状にパターニングされている。張り出し部分どうしの間隙が面放電ギャップである。そして、アドレス電極Ａは、各行のサステイン電極Ｙａ，Ｙｂの張り出し部分と順に交差するように直線を折り曲げた形状にパターニングされている。図２の例では、各アドレス電極Ａはそれに対応した２列のうちの右側の列（偶数列）でサステイン電極Ｙａと交差し、左側の列（奇数列）でサステイン電極Ｙｂと交差するように蛇行している。ただし、これに限るものではない。なお、上述したとおり、実際のサステイン電極Ｘ，Ｙａ，Ｙｂは、遮光を避けつつ有効電極面積を拡げるための透明導電膜と、導電性を補う金属膜との積層体である。透明導電膜は図２の形状にパターニングされ、金属膜は張り出し部分を除く直線帯状にパターニングされる。
【００２７】
図３のように、アドレス電極Ａの配列ピッチｐは、行方向のセルピッチｈの２倍である。したがって、アドレス電極Ａの配列間隔もほぼ従来の２倍となるので、静電容量による無効電力をほぼ１／２に低減することができる。なお、ＰＤＰ１では各アドレス電極Ａに対応した２列に注目すると、各セルＣの発光中心の位置が列方向にずれる。したがって、発光中心をセルＣの中心とすれば、図３（Ｂ）のように各行は奇数列と偶数列とでセル位置が半ピッチずれたジグザク状となる。ただし、この場合にも図３（Ａ）と同様に１行に２本の割合でスキャン電極（サステイン電極Ｙａ，Ｙｂ）が配置されることに変わりはない。本明細書において、行とは、ｍ×ｎ個のセルＣからなる画面のうちの列方向の配列順位の等しい合計ｍ個のセルＣの集合である。
【００２８】
ＰＤＰ１による表示に際しては、各行毎にアドレス電極Ａを２回ずつ用いるライン順次のアドレッシングが行われる。すなわち、１行分のアドレッシング期間（走査期間）を前期と後期とに分ける。そして、前期において、サステイン電極Ｙａをアクティブとし、それとともに表示内容に応じて選択したアドレス電極Ａをアクティブとする。実際には所定波高値のパルスを印加する。これにより、偶数列のうちのアクティブのアドレス電極Ａに対応した列のセルＣでサステイン電極Ｙａとアドレス電極Ａとの間の対向放電（基板対向方向の放電）が生じ、それがトリガとなってサステイン電極Ｘとサステイン電極Ｙａとの間で基板面に沿った面放電が生じる。これら一連のアドレス放電によって、選択された行及び列のセルＣの帯電状態が設定される。消去アドレッシングの場合にはアドレッシングに先立って画面全体に形成された壁電荷のうち、選択されたセルＣの壁電荷がアドレス放電によって消去される。書込みアドレッシングの場合には無帯電状態とされた画面のうちの選択されたセルＣのみにアドレス放電によって壁電荷が形成される。続いて、後期においては、サステイン電極Ｙｂをアクティブとし、それとともに表示内容に応じて選択したアドレス電極Ａをアクティブとする。これにより、奇数列のうちのアクティブのアドレス電極Ａに対応した列のセルＣで一連のアドレス放電が生じ、選択された行及び列のセルＣの帯電状態が設定される。このような２段階のアドレッシングを各行について順に行い、画面全体の電荷分布を設定する。アドレッシングにおける各電極の制御内容は表１のとおりである。表中の「ＯＮ」は電極をアクティブにすることを意味する。
【００２９】
【表１】
アドレッシングが終わると、サステイン電極Ｘとサステイン電極Ｙａ，Ｙｂとに交互に所定波高値のサステインパルスを印加する。このときは、サステイン電極Ｙａ，Ｙｂを区別せず、双方に共通にサステインパルスを印加する。これにより、アドレッシングの終了時点で適量の壁電荷が存在したセルＣにおいて印加毎に面放電が生じて点灯状態が維持される。面放電時に放電ガスの放つ紫外線によって蛍光体層２８Ｒ，２８Ｇ，２８Ｂ（図１参照）が局部的に励起されて発光する。蛍光体層２８Ｒ，２８Ｇ，２８Ｂが放つ可視光のうち、ガラス基板１１を透過する光が表示に寄与する。
〔実施例２〕
図４は第２のＰＤＰ２の電極形状を示す平面図、図５は第２のＰＤＰ２の電極マトリクスの模式図である。
【００３１】
ＰＤＰ２も図１のＰＤＰ１と同様に蛍光体層を背面側に配置した“反射型”と呼称される面放電形式のＰＤＰである。アドレス電極Ａが２列に跨がって規則的に蛇行する帯状にパターニングされている点もＰＤＰ１と同様である。
【００３２】
ＰＤＰ２においては、Ｘａ，Ｙ，Ｘｂの順に繰り返し並ぶように３種のサステイン電極Ｘａ，Ｙ，Ｘｂが等間隔に配列されている。各サステイン電極Ｘａ，Ｙ，Ｘｂの本数は画面の行数ｎに等しい。サステイン電極Ｙは、列毎に交互に列方向の一方側と他方側とに張り出すように幅の変化する帯状にパターニングされており、これに合わせて、サステイン電極Ｘａ，Ｘｂは、サステイン電極Ｙの張り出し部分と対向する部分がサステイン電極Ｙの側に張り出すように幅の変化する帯状にパターニングされている。そして、アドレス電極Ａは、サステイン電極Ｘａ，Ｙ，Ｘｂの張り出し部分どうしが対向する各行の面放電ギャップと順に交差するように直線を折り曲げた形状にパターニングされている。
【００３３】
図５のように、各サステイン電極Ｙは画面の１行に対応し、行毎に独立に電位設定の可能な個別電極とされている。このようなサステイン電極Ｙに挟まれたサステイン電極Ｘａ，Ｘｂは、隣接する２行に対応する。配列の一端のサステイン電極Ｘａは先頭行のみに対応し、他端のサステイン電極Ｘｂは最終行のみに対応する。サステイン電極Ｘａ，Ｘｂを区別せずに数えたときの奇数番目の電極であるサステイン電極Ｘａは複数の行について電気的に共通化されており、偶数番目の電極であるサステイン電極Ｘｂも複数の行について電気的に共通化されている。ＰＤＰ２においても、アドレス電極Ａの配列ピッチｐは、行方向のセルピッチｈの２倍である。したがって、アドレス電極Ａの配列間隔もほぼ従来の２倍となるので、静電容量による無効電力をほぼ１／２に低減することができる。
【００３４】
また、ＰＤＰ２による表示においても、１行分のアドレッシング期間を前期と後期とに分ける。前期において、一方の共通電極であるサステイン電極Ｘａと走査対象の行のサステイン電極Ｙとをアクティブとし、それとともに表示内容に応じて選択したアドレス電極Ａをアクティブとする。これにより、偶数列のうちのアクティブのアドレス電極Ａに対応した列のセルＣでアドレス放電が生じ、所定の電荷状態が形成される。後期においては、他方の共通電極であるサステイン電極Ｘｂと走査対象の行のサステイン電極Ｙとをアクティブとし、それとともに表示内容に応じて選択したアドレス電極Ａをアクティブとする。これにより、奇数列のうちのアクティブのアドレス電極Ａに対応した列のセルＣでアドレス放電が生じ、所定の電荷状態が形成される。このような２段階のアドレッシングを各行について順に行い、画面全体の電荷分布を設定する。アドレッシングにおける各電極の制御内容は表２のとおりである。表中の「ＯＮ」は電極をアクティブにすることを意味する。
【００３５】
【表２】
アドレッシングが終わると、サステイン電極Ｘａ，Ｘｂとサステイン電極Ｙとに交互に所定波高値のサステインパルスを印加する。このときは、サステイン電極Ｘａ，Ｘｂを区別せず、双方に共通にサステインパルスを印加する。これにより、アドレッシングの終了時点で適量の壁電荷が存在したセルＣにおいて印加毎に面放電が生じて点灯状態が維持される。
〔実施例３〕
図６は第３のＰＤＰ３の電極形状を示す平面図である。
【００３７】
ＰＤＰ３も上述のＰＤＰ１，２と同様の反射型ＰＤＰである。特に前面側基板構体の構造は図４のＰＤＰ２と同一である。すなわち、等間隔に配列された３種のサステイン電極Ｘａ，Ｙ，Ｘｂを有している。
【００３８】
ＰＤＰ３の構造上の特徴は、アドレス電極Ａが蛇行形状ではなく２列に対称に跨がる幅の広い直線帯状にパターニングされている点である。アドレス電極Ａの配列ピッチｐはセルピッチｈの２倍であり、アドレス電極Ａの幅は隔壁２９より十分に大きい。ＰＤＰ３では、アドレス電極Ａが直線状であるので、組み立てに際して前面側基板構体と背面側基板構体との列方向の位置合わせが容易である。ただし、アドレス放電を起こり易くするために幅を広くするほど、アドレス電極Ａどうしの配列間隔が狭まって静電容量の低減効果は小さくなる。
【００３９】
ＰＤＰ３による表示のアドレッシングの要領は上述のＰＤＰ２と同様である。すなわち、表２のシーケンスでアドレス電極Ａを１行当たり２回ずつ用いてライン順次に表示内容を設定する。
〔実施例４〕
図７は第４のＰＤＰ４の電極形状を示す平面図である。
【００４０】
ＰＤＰ４の構造はアドレス電極Ａの形状を除いてＰＤＰ２，３と同一である。ＰＤＰ４においてアドレス電極Ａは、画面の列方向の一端から他端まで真っ直ぐに延びる基部と当該基部から行方向の一端側と他端側とに交互に張り出した膨大部（パッド）とからなる規則的に幅の変化する帯状に形成されている。膨大部は面放電ギャップと対向するようにサステイン電極Ｘａ，Ｙ，Ｘｂの配列に合わせて設けられている。このようにアドレス電極Ａをパターニングすることにより、アドレス放電の確率を高め、且つアドレス電極Ａどうしの間隔をできるだけ拡げることができる。また、ＰＤＰ１，２の蛇行形状と比べて、各アドレス電極Ａの全長が短くなるので、抵抗による損失が少ない。ＰＤＰ４による表示のアドレッシングの要領は上述のＰＤＰ２，３と同様である。
〔実施例５〕
図８は第５のＰＤＰ５の電極形状を示す平面図、図９は第５のＰＤＰ５の要部断面図である。
【００４１】
ＰＤＰ５は、基本電極構成が上述のＰＤＰ２，３，４と同様の反射型ＰＤＰである。特にアドレス電極Ａの形状は図７のＰＤＰ４と同一である。ＰＤＰ５の構造上の特徴は、サステイン電極Ｘａ，Ｙ，Ｘｂが一定幅の直線帯状にパターニングされている点、及び列方向の放電結合を防止する隔壁１９を有している点である。サステイン電極Ｘａ，Ｙ，Ｘｂは、それぞれが図９のように太幅の透明導電膜４１とその幅方向の中央に重ねられた細幅の金属膜４２とからなる。直線帯状は製造の歩留りの面で有利である。有効電極面積を拡げて輝度を高めることもできる。しかし、サステイン電極Ｘａ，Ｙ，Ｘｂの配列が等間隔であるので、行間の電極間でも放電が生じることになる。そこで、ＰＤＰ５では、前面側の誘電体層１７の上に列方向の隔壁２９で挟まれた各列の放電空間を行毎に区画する隔壁１９が設けられている。上述したとおり、奇数列と偶数列とで列方向のセル位置がずれるので、それに対応して隔壁１９の配置位置も隣接する列間で半セルピッチだけずれている。隔壁１９の高さは隔壁２９より低く、放電空間は列方向に連通しているので、組み立て後の内部の排気及び放電ガスの充填は可能である。また、セル間でのプライミング効果が完全に失われることはない。なお、真空中又は放電ガス雰囲気中で組み立てを行う場合には、隔壁１９を隔壁２９と同じ高さとし、内部をセル毎に完全に仕切ってもよい。また、隔壁１９を設ける代わりに誘電率の異なる誘電体層を埋め込んだり、バリヤ電極を形成してもよい。このようなＰＤＰ５による表示のアドレッシングの要領は上述のＰＤＰ２，３，４と同様である。
〔実施例６〕
図１０は第６のＰＤＰ６の電極形状を示す平面図、図１１は第６のＰＤＰ６の隔壁構造を示す斜視図である。
【００４２】
ＰＤＰ６も反射型であり、その電極構成はアドレス電極Ａの形状に差異があるものの基本的には図８のＰＤＰ５と同様である。ＰＤＰ６のアドレス電極Ａも基部と膨大部とからなる幅の変化する帯状であるが、膨大部とサステイン電極Ｘａ，Ｙ，Ｘｂとの位置関係が図８のＰＤＰ５と異なる。ＰＤＰ６では、サステイン電極Ｘａとサステイン電極Ｙとの間の面放電ギャップと対向する膨大部が基部の左側（奇数列側）であり、サステイン電極Ｘｂとサステイン電極Ｙとの間の面放電ギャップと対向する膨大部が基部の右側（偶数列側）である。図８のＰＤＰ５では逆の関係になっている。このようなアドレス電極Ａの形状の差異は駆動特性には影響しないが、アドレッシングに際してサステイン電極Ｘａをアクティブにするときには奇数列データでアドレス電極Ａを制御し、サステイン電極Ｘｂをアクティブにするときには偶数列データでアドレス電極Ａを制御する必要がある。
【００４３】
ＰＤＰ６の重要な特徴は、蛇行した帯状の隔壁２９で列毎に放電空間３０が区画されている点である。すなわち、各隔壁２９は、平面視において一定の周期及び振幅で波打っており、隣接する隔壁２９との距離が列方向に沿って周期的に一定値より小さくなるように配置されている。一定値とは放電の抑止が可能な寸法であり、ガス圧などの放電条件によって定まる。各隔壁２９が行方向に互いに隔てて配置されているので、各隔壁２９の間の空間（列空間）は、画面の全ての行に跨がって連続している。これにより、行列両方向に内部空間が区画されている場合と比べて、蛍光体層２８Ｒ，２８Ｇ，２８Ｂの均等配置及び組み立て後の排気が容易である。
【００４４】
ここで、列空間のうち、行方向の幅の小さい部分では面放電が生じず、幅の広い部分が実質的に発光に寄与する。したがって、図１０のように各セルＣは行方向及び列方向の双方に千鳥状に並ぶ。ＰＤＰ６では、隣接するＲＧＢの計３つのセルＣが１つのピクセルに対応する。つまり、カラー表示の３色の配列形式は三角（デルタ）配列形式である。サステイン電極Ｘａ，Ｙ，Ｘｂは各列空間内の幅の広い部分に面放電ギャップが対応するように配列されており、アドレス電極Ａの膨大部はその面放電ギャップと対向するように配置されている。サステイン電極Ｘａ，Ｙ，Ｘｂにおいては列方向の両側が面放電に係わるので（厳密には配列方向の両端の電極を除く）、金属膜（バス導体）４２は透明導電膜４１における列方向の中央部に重ねられている。このことは上述のＰＤＰ５でも同様である。隔壁２９を蛇行形状とすることで直線状とする場合よりも各セルＣの放電空間を広く設計し、高輝度化を図ることができる。
【００４５】
ＰＤＰ６による表示のアドレッシングにおける各電極の制御内容は、表３のとおりである。基本的には表２の内容と同様であるが、上述した形状にアドレス電極Ａがパターニングされているので、サステイン電極Ｘａ，Ｘｂの電位設定とアドレス電極Ａに適用する列データとの組み合わせが表２とは異なる。表中の「ＯＮ」は電極をアクティブにすることを意味する。
【００４６】
【表３】
〔実施例７〕
図１２は第７のＰＤＰ７のアドレス電極構成の模式図である。
ＰＤＰ７の画面は列方向に２分割されている。上下の各分割画面ＥＳ１，ＥＳ２において、セルピッチの２倍のピッチでアドレス電極Ａが行方向に配列されている。上側の分割画面ＥＳ１のアドレス電極Ａはアドレスドライバ８９Ａによって駆動され、下側の分割画面ＥＳ２のアドレス電極Ａはアドレスドライバ８９Ｂによって駆動される。つまり、分割画面ＥＳ１，ＥＳ２は互いに独立にアドレッシングが可能に構成されている。各アドレス電極Ａの形状は、上述のＰＤＰ５，６と同様の規則的に幅の変化する帯状である。
【００４８】
アドレス電極Ａが２列に１本の割合で配列されているので、アドレス電極間の静電容量による無効電力は従来の約半分であるが、１行当たりのアドレッシングの所要時間は従来の２倍になる。しかし、両分割画面ＥＳ１，ＥＳ２のアドレッシングを並行して行うことにより、画面全体では従来と同じ時間でアドレッシングを完了することができる。
〔実施例８〕
図１３は第８のＰＤＰ８のアドレス電極構成の模式図である。
【００４９】
ＰＤＰ８の画面は列方向に４分割されている。各分割画面ＥＳ１１，ＥＳ１２，ＥＳ２１，ＥＳ２２において、セルピッチの２倍のピッチで２列に跨がるアドレス電極Ａが行方向に配列されている。ただし、最上段の分割画面ＥＳ１１のアドレス電極間には、その下方の分割画面ＥＳ１２のアドレス電極Ａに給電するためのリード導体（アドレス電極の延長部分）が通っており、同様に最下段の分割画面ＥＳ２１のアドレス電極間には、その上方の分割画面ＥＳ２２のアドレス電極Ａに給電するためのリード導体が通っている。したがって、分割画面ＥＳ１１及び分割画面ＥＳ２１では実質的にアドレス電極Ａの配列ピッチはセルピッチに等しくなるので、他の２個の分割画面ＥＳ１２，ＥＳ２２が本発明の特定表示面に対応することになる。
【００５０】
上側の２個の分割画面ＥＳ１１，ＥＳ１２のアドレス電極Ａはアドレスドライバ９０Ａによって駆動され、下側の２個の分割画面ＥＳ２１，ＥＳ２２のアドレス電極Ａはアドレスドライバ９０Ａによって駆動される。計４個の分割画面ＥＳ１１，ＥＳ１２，ＥＳ２１，ＥＳ２２は互いに独立にアドレッシングが可能である。これらのアドレッシングを並行して行えば、画面全体のアドレッシングの所要時間は従来の１／２になる。
【００５１】
以上の説明では反射型の面放電形式のＰＤＰに適用した例を挙げたが、蛍光体層２８Ｒ，２８Ｇ，２８Ｂを前面側基板構体に設ける透過型の面放電形式のＰＤＰにも適応可能である。透過型ではサステイン電極Ｘ，Ｙ，Ｘａ，Ｘｂが背面側に配置されるので、それらの形成に透明導電材料を用いる必要はない。また、対向放電形式のＰＤＰ、ＬＣＤ、ＰＡＬＣに本発明を適用してもよい。
【００５２】
【発明の効果】
請求項１乃至請求項９の発明によれば、表示面における列を選択するためのデータ電極どうしの間の静電容量を低減し、無効電力を低減することができる。行を選択するためのスキャン電極の本数を行数と同数とすることができる。
【図面の簡単な説明】
【図１】本発明に係る第１のＰＤＰの内部構造を示す斜視図である。
【図２】第１のＰＤＰの電極形状を示す平面図である。
【図３】第１のＰＤＰの電極マトリクスの模式図である。
【図４】第２のＰＤＰの電極形状を示す平面図である。
【図５】第２のＰＤＰの電極マトリクスの模式図である。
【図６】第３のＰＤＰの電極形状を示す平面図である。
【図７】第４のＰＤＰの電極形状を示す平面図である。
【図８】第５のＰＤＰの電極形状を示す平面図である。
【図９】第５のＰＤＰの要部断面図である。
【図１０】第６のＰＤＰの電極形状を示す平面図である。
【図１１】第６のＰＤＰの隔壁構造を示す斜視図である。
【図１２】第７のＰＤＰのアドレス電極構成の模式図である。
【図１３】第８のＰＤＰのアドレス電極構成の模式図である。
【図１４】従来の電極マトリクスの模式図である。
【符号の説明】
１，２，３，４，５，６，７，８ ＰＤＰ（表示パネル）
Ｙａ，Ｙｂ サステイン電極（スキャン電極としての個別電極）
Ｘａ，Ｘｂ サステイン電極（スキャン電極としての共通電極）
Ａ アドレス電極（データ電極）
ＥＳ 画面（特定表示面）
ＥＳ１，ＥＳ２ 分割画面（特定表示面）
ＥＳ１２，ＥＳ２２ 分割画面（特定表示面）
１９ 隔壁
３０ 放電空間
Claims (1)
- マトリクス表示のための複数の行および複数の列を構成する多数のセルからなる表示面を有し、前記表示面にマトリクス表示の行方向に延びる個別の電位設定が可能な複数のスキャン電極と列方向に延びる複数のデータ電極とが配列されたプラズマディスプレイパネルであって、
前記複数のスキャン電極は、前記表示面における前記複数の行に対して１行に１本の割合で配列され、
前記複数のスキャン電極のそれぞれを共通電極が挟むように、行方向に延びる共通電極とスキャン電極とが交互に配列され、
奇数番目の共通電極である第１の共通電極どうしが電気的に共通化され且つ偶数番目の共通電極である第２の共通電極どうしが電気的に共通化されており、
前記複数のデータ電極は、前記表示面における前記複数の列に対して２列に１本の割合で配列され、
前記複数のデータ電極のそれぞれは、隣接した２列に跨がり、且つ当該２列のそれぞれにおいて前記複数のスキャン電極と対向するとともに各スキャン電極を挟む第１及び第２の共通電極の少なくとも片方と対向する
ことを特徴とするプラズマディスプレイパネル。
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