KR100404847B1 - 플라즈마 디스플레이 패널 - Google Patents

플라즈마 디스플레이 패널 Download PDF

Info

Publication number
KR100404847B1
KR100404847B1 KR10-2001-0043081A KR20010043081A KR100404847B1 KR 100404847 B1 KR100404847 B1 KR 100404847B1 KR 20010043081 A KR20010043081 A KR 20010043081A KR 100404847 B1 KR100404847 B1 KR 100404847B1
Authority
KR
South Korea
Prior art keywords
electrode
address
electrodes
hole
discharge
Prior art date
Application number
KR10-2001-0043081A
Other languages
English (en)
Other versions
KR20030008436A (ko
Inventor
안영준
Original Assignee
엘지전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지전자 주식회사 filed Critical 엘지전자 주식회사
Priority to KR10-2001-0043081A priority Critical patent/KR100404847B1/ko
Priority to US10/196,129 priority patent/US6667581B2/en
Priority to JP2002209407A priority patent/JP2003045339A/ja
Publication of KR20030008436A publication Critical patent/KR20030008436A/ko
Application granted granted Critical
Publication of KR100404847B1 publication Critical patent/KR100404847B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J11/00—Gas-filled discharge tubes with alternating current induction of the discharge, e.g. alternating current plasma display panels [AC-PDP]; Gas-filled discharge tubes without any main electrode inside the vessel; Gas-filled discharge tubes with at least one main electrode outside the vessel
    • H01J11/20—Constructional details
    • H01J11/34—Vessels, containers or parts thereof, e.g. substrates
    • H01J11/38—Dielectric or insulating layers
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/28—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels
    • G09G3/288—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels
    • G09G3/298—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels using surface discharge panels
    • G09G3/2983—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels using surface discharge panels using non-standard pixel electrode arrangements
    • G09G3/2986—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels using surface discharge panels using non-standard pixel electrode arrangements with more than 3 electrodes involved in the operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J11/00—Gas-filled discharge tubes with alternating current induction of the discharge, e.g. alternating current plasma display panels [AC-PDP]; Gas-filled discharge tubes without any main electrode inside the vessel; Gas-filled discharge tubes with at least one main electrode outside the vessel
    • H01J11/10—AC-PDPs with at least one main electrode being out of contact with the plasma
    • H01J11/12—AC-PDPs with at least one main electrode being out of contact with the plasma with main electrodes provided on both sides of the discharge space
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J11/00—Gas-filled discharge tubes with alternating current induction of the discharge, e.g. alternating current plasma display panels [AC-PDP]; Gas-filled discharge tubes without any main electrode inside the vessel; Gas-filled discharge tubes with at least one main electrode outside the vessel
    • H01J11/20—Constructional details
    • H01J11/34—Vessels, containers or parts thereof, e.g. substrates
    • H01J11/42—Fluorescent layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Plasma & Fusion (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Gas-Filled Discharge Tubes (AREA)

Abstract

본 발명은 발광효율을 향상시킬 수 있도록 한 플라즈마 디스플레이 패널에 관한 것이다.
본 발명의 플라즈마 디스플레이 패널은 상부기판에 형성됨과 아울러 방전셀마다 서로 인접되게 형성되는 제 1 및 제 2 전극과, 제 1 및 제 2전극의 간격보다 넓은 간격으로 제 2전극으로부터 이격되어 형성됨과 아울러 제 2전극과 서스테인 방전을 일으키기 위한 제 3전극을 구비하는 다수의 전극군과; 하부기판에 제 1 내지 제 3전극과 교차되는 방향으로 형성되는 다수의 어드레스전극과; 어드레스전극들의 사이에 어드레스전극들과 나란하게 형성되는 격벽과; 어드레스전극상에 형성되는 유전체층과; 유전체층상에 형성되는 형광체층과; 형광체가 형성되지 않도록 어드레스전극과 제 1전극의 교차부에 형성되는 홀을 구비한다.

Description

플라즈마 디스플레이 패널{Plasma Display Panel}
본 발명은 플라즈마 디스플레이 패널에 관한 것으로 특히, 발광효율을 향상시킬 수 있도록 한 플라즈마 디스플레이 패널에 관한 것이다.
플라즈마 디스플레이 패널(Plasma Display Panel : 이하 "PDP"라 함)은 가스방전에 의해 발생되는 진공 자외선이 형광체를 여기시킬 때 형광체로부터 가시광선이 발생되는 것을 이용한 표시장치이다. PDP는 지금까지 표시수단의 주종을 이루어왔던 음극선관(Cathode Ray Tube : CRT)에 비해 두께가 얇고 가벼우며, 고선명 대형화면의 구현이 가능하다는 점등의 장점이 있다. PDP는 매트릭스 형태로 배열된 다수의 방전셀들로 구성되며, 하나의 방전셀은 화면의 한 화소를 이루게 된다.
도 1은 종래의 3 전극 교류 면방전형 PDP의 방전셀 구조를 도시한 사시도이다.
도 1을 참조하면, 종래의 3 전극 교류 면방전형 PDP의 방전셀은 상부기판(10) 상에 형성되어진 제 1전극(12Y) 및 제 2전극(12Z)과, 하부기판(18) 상에 형성되어진 어드레스 전극(20X)을 구비한다. 이러한 방전셀(1)은 도 2에 도시된 바와 같이 패널에 매트릭스 형태로 배치된다.
제 1전극(12Y)과 제 2전극(12Z)이 나란하게 형성된 상부기판(10)에는 상부 유전체층(14)과 보호막(16)이 적층된다. 상부 유전체층(14)에는 플라즈마 방전시 발생된 벽전하가 축적된다. 보호막(16)은 플라즈마 방전시 발생된 스퍼터링에 의한 상부 유전체층(14)의 손상을 방지함과 아울러 2차 전자의 방출 효율을 높이게 된다. 보호막(16)으로는 통상 산화마그네슘(MgO)이 이용된다.
어드레스전극(20X)이 형성된 하부기판(18) 상에는 하부 유전체층(22), 격벽(24)이 형성되며, 하부 유전체층(22)과 격벽(24) 표면에는 형광체층(26R,26G,26B)이 도포된다. 어드레스전극(20X)은 제 1전극(12Y) 및 제 2전극(12Z)과 교차되는 방향으로 형성된다. 격벽(24)은 어드레스전극(20X)과 나란하게 형성되어 방전에 의해 생성된 자외선 및 가시광이 인접한 방전셀에 누설되는 것을 방지한다.
형광체층(26R,26G,26B)은 플라즈마 방전시 발생된 자외선에 의해 여기되어 적색, 녹색 또는 청색 중 어느 하나의 가시광선을 발생하게 된다. 상부기판(10)/하부기판(18)과 격벽(24) 사이에 마련된 방전공간에는 가스방전을 위한 불활성 가스가 주입된다. 서로 인접된 방전셀(1)에 각각 형성되는 제 1전극(12Y) 및 제 2전극(12Z)의 사이에는 블랙 매트릭스(30)가 형성된다.
이러한 교류 면방전형 PDP는 화상의 계조(Gray Level)를 표현하기 위하여 한 프레임을 방전횟수가 다른 여러 서브필드로 나누어 구동하고 있다. 각 서브필드는 다시 방전을 균일하게 일으키기 위한 리셋기간, 방전셀을 선택하기 위한 어드레스 기간 및 방전횟수에 따라 계조를 표현하는 서스테인 기간으로 나뉘어진다. 예를 들어, 256 계조로 화상을 표시하고자 하는 경우에 1/60 초에 해당하는 프레임 기간(16.67㎳)은 8개의 서브필드들로 나누어지게 된다.
아울러, 8개의 서브필드들 각각은 어드레스 기간과 서스테인 기간으로 다시 나누어지게 된다. 여기서, 각 서브필드의 리셋기간 및 어드레스 기간은 각 서브필드마다 동일한 반면에 서스테인 기간은 각 서브필드에서 2n(n=0,1,2,3,4,5,6,7)의 비율로 증가된다. 이와 같이 각 서브필드에서 서스테인 기간이 달라지게 되므로 화상의 계조를 표현할 수 있게 된다.
여기서, 리셋기간에는 제 1전극(12Y)에 리셋 펄스가 공급되어 리셋 방전이 일어난다. 어드레스 기간에는 제 1전극(12Y)에 주사펄스가 공급됨과 아울러 어드레스전극(20X)에 데이터 펄스가 공급되어 두 전극(12Y,20X) 간에 어드레스 방전이 일어난다. 어드레스 방전시에는 상/하부 유전체층(14,22)에 벽전하가 형성된다. 서스테인 기간에는 제 1전극(12Y) 및 제 2전극(12Z)에 교번적으로 공급되는 교류신호에 의해 두 전극(12Y,12Z) 간에 서스테인 방전이 일어난다.
이와 같은 종래의 PDP에서는 적색 형광체층(26R), 녹색 형광체층(26G) 및 청색 형광체층(26B)은 서로 상이한 물질로 형성되기 때문에 각각의 유전율이 상이하게 된다. 하지만, 어드레스 기간에 모든 방전셀에는 동일한 전압레벨을 가지는 주사펄스 및 데이터펄스가 공급된다. 따라서, 적색, 녹색 및 청색 형광체층(26R,26G,26B)의 유전율에 의하여 상이한 어드레스 방전이 발생되게 된다. 즉, 방전셀의 균일성이 저하됨과 아울러 방전셀 별로 상이하게 형성되는 벽전하에 의해 서스테인 기간에 오방전이 발생될 염려가 있다.
이와 같은 단점을 보완하기 위한 국내 공개특허 98-49446에서는 도 3과 같은 PDP를 제안하였다.
도 3을 참조하면, 종래의 다른 실시예에 의한 3전극 PDP는 상부기판(32) 상에 형성되어진 제 1전극(34Y) 및 제 2전극(34Z)과, 하부기판(40) 상에 형성되어진 어드레스 전극(42X)을 구비한다.
제 1전극(34Y)과 제 2전극(34Z)이 나란하게 형성된 상부기판(32)에는 상부 유전체층(36)과 보호막(38)이 적층된다. 상부 유전체층(36)에는 플라즈마 방전시 발생된 벽전하가 축적된다. 보호막(38)은 플라즈마 방전시 발생된 스퍼터링에 의한 상부 유전체층(36)의 손상을 방지함과 아울러 2차 전자의 방출 효율을 높이게 된다. 보호막(38)으로는 통상 산화마그네슘(MgO)이 이용된다.
어드레스전극(42X)이 형성된 하부기판(40) 상에는 하부 유전체층(44), 격벽(48)이 형성되며, 하부 유전체층(44)과 격벽(48) 표면에는 형광체층(46R,46G,46B)이 도포된다. 어드레스전극(42X)은 제 1전극(34Y) 및 제 2전극(34Z)과 교차되는 방향으로 형성된다. 격벽(48)은 어드레스전극(42X)과 나란하게 형성되어 방전에 의해 생성된 자외선 및 가시광이 인접한 방전셀에 누설되는 것을 방지한다.
형광체층(46R,46G,46B)은 플라즈마 방전시 발생된 자외선에 의해 여기되어 적색, 녹색 또는 청색 중 어느 하나의 가시광선을 발생하게 된다. 상부기판(32)/하부기판(40)과 격벽(48) 사이에 마련된 방전공간에는 가스방전을 위한 불활성 가스가 주입된다.
이러한, 종래의 다른 실시예에 의한 PDP에는 어드레스전극(42X)과 제 1전극(34Y)의 교차부에 홀(50)이 형성된다. 이와 같은 홀(50)은 형광체층(46R,46G,46B)을 제거하여 형성된다. 따라서, 어드레스 방전시에 어드레스전극(42X)과 제 1전극(34Y)간에 발생되는 어드레스 방전은 모든 방전셀에서 균일하게 발생되게 된다. 즉, 어드레스전극(42X)과 제 1전극(34Y)의 교차부에는 형광체층(46R,46G,46B)이 형성되지 않기 때문에 어드레스 방전은 형광체층의 유전율에 무관하게 발생된다.
하지만, 이와 같은 종래의 다른 실시예에 의한 PDP에서는 어드레스전극(42X)과 제 1전극(34Y)의 교차부에 형광체층(46R,46G,46B)이 형성되지 않기 때문에 제 1전극(34Y)과 제 2전극(34Z)간에 발생되는 서스테인 방전의 발광 효율이 저하되게 된다. 다시 말하여, 서스테인 방전공간 상에 홀(50)이 형성되어 있기 때문에(즉, 형광체의 도포 면적이 축소되기 때문에) 홀(50)이 형성된 부분만큼은 형광체를 여기시킬 수 없게된다.
따라서, 본 발명의 목적은 발광효율을 향상시킬 수 있도록 한 플라즈마 디스플레이 패널을 제공하는데 있다.
도 1은 종래의 3전극 교류 면방전형 플라즈마 디스플레이 패널을 나타내는 사시도.
도 2는 도 1에 도시된 교류 면방전형 플라즈마 디스플레이 패널의 방전셀 배치를 나타내는 도면.
도 3은 종래의 다른 실시예에 의한 3전극 교류 면방전형 플라즈마 디스플레이 패널을 나타내는 사시도.
도 4는 본 발명의 실시예에 의한 4전극 교류 면방전형 플라즈마 디스플레이 패널을 나타내는 사시도.
도 5는 도 4에 도시된 홀을 다른 실시예를 나타내는 도면.
도 6은 도 4에 도시된 홀의 또 다른 실시예를 나타내는 도면.
도 7은 본 발명의 다른 실시예에 의한 4전극 교류 면방전형 플라즈마 디스플레이 패널을 나타내는 사시도.
도 8은 도 7에 도시된 홀의 또 다른 실시예를 나타내는 도면.
< 도면의 주요 부분에 대한 부호의 설명 >
1 : 방전셀 10,32,62 : 상부기판
12Y,34Y : 제 1 전극 12Z,34Z : 제 2전극
14,22,36,44,64,70 : 유전체층 16,38,66 : 보호막
18,40,68 : 하부기판 20X,42X,78X : 어드레스전극
24,48,72 : 격벽 30,80,81 : 블랙 매트릭스
26R,26G,26B,46R,46G,46B,74R,74G,74B, : 형광체층
50,82,84,86,88 : 홀
상기 목적을 달성하기 위하여 본 발명의 플라즈마 디스플레이 패널은 상부기판에 형성됨과 아울러 방전셀마다 서로 인접되게 형성되는 제 1 및 제 2 전극과, 제 1 및 제 2전극의 간격보다 넓은 간격으로 제 2전극으로부터 이격되어 형성됨과 아울러 제 2전극과 서스테인 방전을 일으키기 위한 제 3전극을 구비하는 다수의 전극군과; 하부기판에 제 1 내지 제 3전극과 교차되는 방향으로 형성되는 다수의 어드레스전극과; 어드레스전극들의 사이에 어드레스전극들과 나란하게 형성되는 격벽과; 어드레스전극상에 형성되는 유전체층과; 유전체층상에 형성되는 형광체층과; 형광체가 형성되지 않도록 어드레스전극과 제 1전극의 교차부에 형성되는 홀을 구비한다.상기 홀은 어드레스전극의 폭 보다 넓게 형성된다.상기 홀은 어드레스전극과 인접되게 형성되어 있는 격벽까지 형성된다.상기 전극군의 사이에 블랙 매트릭스가 형성된다.상기 홀은 상기 제 1전극과 인접되게 형성되어 있는 블랙 매트릭스까지 형성된다.상기 홀은 어드레스전극의 폭 보다 넓게 설정된다.상기 홀은 어드레스전극과 인접되게 형성되어 있는 격벽까지 형성된다.본 발명의 플라즈마 디스플레이 패널은 서로 인접되게 형성되는 제 1 및 제 2 전극과, 제 1 및 제 2전극의 간격보다 넓은 간격으로 제 2전극으로부터 이격되어 형성됨과 아울러 제 2전극과 서스테인 방전을 일으키기 위한 제 3전극을 구비하는 다수의 제 1전극군과; 제 1전극군과 인접되며 제 1전극군과 미러 형태로 제 1전극, 제 2전극 및 제 3전극이 배치되는 다수의 제 2전극군과; 하부기판에 제 1 내지 제 3전극과 교차되는 방향으로 형성되는 다수의 어드레스전극과; 어드레스전극들의 사이에 어드레스전극들과 나란하게 형성되는 격벽과; 어드레스전극상에 형성되는 유전체층과; 유전체층상에 형성되는 형광체층과; 형광체가 형성되지 않도록 어드레스전극과 제 1전극의 교차부에 형성되는 홀을 구비한다.상기 홀은 어드레스전극의 폭 보다 넓게 형성된다.상기 홀은 어드레스전극과 인접되게 형성되어 있는 격벽까지 형성된다.상기 제 1 및 제 2전극군의 사이에 블랙 매트릭스가 형성된다.상기 홀은 블랙 매트릭스를 사이에 두로 인접되게 형성되는 제 1전극들의 사이에 형성된다.상기 홀은 어드레스전극의 폭 보다 넓게 설정된다.상기 홀은 상기 어드레스전극과 인접되게 형성되어 있는 격벽까지 형성된다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하 도 4 내지 도 8을 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.
도 4는 본 발명의 실시예에 의한 4전극 교류 면방전형 플라즈마 디스플레이 패널을 나타내는 도면이다.
도 4를 참조하면, 본 발명의 실시예에 의한 PDP는 상부기판(62) 상에 형성되어진 제 1전극(76T), 제 2전극(76Y) 및 제 3전극(76Z)과, 하부기판(68) 상에 형성되어진 어드레스 전극(78X)을 구비한다.
상부기판(62)에 형성된 제 1전극(76T) 및 제 2전극(76Y)은 좁은간격으로 형성되고, 제 3전극(76Z)은 제 2전극(76Y)으로부터 넓은 간격으로 형성된다. 제 1 내지 제 3전극(76T,76Y,76Z)이 나란하게 형성된 상부기판(62)에는 상부 유전체층(64)과 보호막(66)이 적층된다. 상부 유전체층(64)에는 플라즈마 방전시 발생된 벽전하가 축적된다. 보호막(66)은 플라즈마 방전시 스퍼터링에 의한 상부 유전체층(64)의 손상을 방지함과 아울러 2차 전자의 방출효율을 높이게 된다.
어드레스전극(78X)이 형성된 하부기판(68) 상에는 하부 유전체층(70) 및 격벽(72)이 형성되며, 하부 유전체층(70)과 격벽(72)의 표면에는 형광체층(74R,74G,74B)이 도포된다. 어드레스전극(78X)은 제 1 내지 제 3전극(74R,74G,74B)과 교차되는 방향으로 형성된다. 격벽(72)은 어드레스전극(78X)과 나란하게 형성되어 방전에 의해 생성된 자외선 및 가시광이 인접된 방전셀에 누설되는 것을 방지한다.
형광체층(74R,74G,74B)은 플라즈마 방전시 발생된 자외선에 의해 여기되어적색, 녹색 또는 청색 중 어느 하나의 가시광선을 발생하게 된다. 상부기판(62)/하부기판(68)과 격벽(72) 사이에 마련된 방전공간에는 가스방전을 위한 불활성 가스가 주입된다. 서로 인접된 방전셀에 각각 형성되는 제 3전극(76Z) 및 제 1전극(76T)의 사이에는 도 5와 같이 블랙 매트릭스(80)가 형성된다.
한편, 어드레스전극(78X)과 제 1전극(76T)이 교차되는 부분에는 홀(82)이 형성된다. 이와 같은 홀(82)은 어드레스전극(78X)상에 형성되는 형광체층(74R,74G,74B)을 제거하여 형성된다. 따라서, 어드레스전극(78X)과 제 1전극(76T)은 교차부에서 유전체층(70)을 사이에 두고 대면되게 된다.
본 발명의 실시예에 의한 PDP의 리셋기간에는 제 1 내지 제 3전극(76T,76Y,76Z) 중 어느하나의 전극에 리셋펄스가 공급되어 방전셀 내에서 리셋방전이 일어난다. 어드레스 기간에는 제 1전극(76T)에 주사펄스가 공급됨과 아울러 어드레스전극(78X)에 데이터펄스가 공급되어 제 1전극(76T)과 어드레스전극(78X)간에 어드레스 방전이 일어난다. 어드레스 방전시에는 상/하부 유전체층(62,70)에 벽전하가 형성된다. 서스테인 기간에는 제 2전극(76Y) 및 제 3전극(76Z)에 교번적으로 서스테인펄스가 공급되어 두전극(76Y,76Z) 간에 서스테인 방전이 일어난다.
이와 같은 본 발명의 실시예에서는 어드레스 방전을 일으키는 제 1전극(76T)과 어드레스전극(78X)사이에 홀(82)(즉, 형광체가 형성되지 않기 때문에)이 형성되기 때문에 형광체층(74R,74G,74B)의 유전율에 상관없이 균일한 어드레스 방전을 일으킬 수 있다. 이때, 서스테인 방전을 일으키는 제 2전극(76Y) 및 제 3전극(76Z)사에 형성되어 있는 형광체층(74R,74G,74B)은 제거되지 않기 때문에 홀(82) 형성에 의한 발광 효율의 저하를 방지하게 된다. 다시 말하여, 본 발명의 실시예에 의한 PDP에 의하면 균일한 어드레스 방전을 일으킬 수 있다. 아울러, 어드레스 방전에 의해 형성된 균일한 벽전하를 이용하여 서스테인방전을 일으키기 때문에 방전효율을 향상시킬 수 있다.
한편, 본 발명의 실시예에서는 도 5와 같이 제 1전극(76T)과 어드레스전극(78X)과의 교차부뿐만 아니라 제 1전극(76T)과 인접되게 형성되어 있는 블랙 매트릭스(80)와 중첩되도록 홀(84)이 형성될 수 있다. 이와 같은 홀(84)은 어드레스전극(78X)과 나란하게 형성됨과 아울러 어드레스전극(78X)의 폭 보다 넓게 설정된다. 아울러, 본 발명에서는 도 6과 같이 인접되게 형성되어 있는 격벽(72) 사이에 형광체를 제거하여 홀(86)을 형성할 수 있다. 이와 같은 홀(86)은 제 1전극(76T)과 어드레스전극(78X)의 교차부로부터 블랙 매트릭스(80)와 중첩되도록 형성된다.
도 7은 본 발명의 다른 실시예에 의한 플라즈마 디스플레이 패널을 나타내는 도면이다.
도 7을 참조하면, 본 발명의 다른 실시예에 의한 플라즈마 디스플레이 패널의 전극들(76T,76Y,76Z)은 블랙 매트릭스(80,81)를 중심으로 미러 형태로 배치된다. 따라서, 블랙 매트릭스(80,81)를 사이에 두고 동일한 전극들이 배치된다. 즉, 제 1블랙 매트릭스(80)를 사이에 두고 제 3전극(76Z)들이 형성되고, 제 2블랙 매트릭스(81)를 사이에 두고 제 1전극(76T)들이 형성된다.
본 발명의 다른 실시예에 의한 PDP의 리셋기간에는 제 1 내지 제 3전극(76T,76Y,76Z) 중 어느하나의 전극에 리셋펄스가 공급되어 방전셀 내에서 리셋방전이 일어난다. 어드레스 기간에는 제 1전극(76T)에 주사펄스가 공급됨과 아울러 어드레스전극(78X)에 데이터펄스가 공급되어 제 1전극(76T)과 어드레스전극(78X)간에 어드레스 방전이 일어난다. 어드레스 방전시에는 상/하부 유전체층(62,70)에 벽전하가 형성된다. 서스테인 기간에는 제 2전극(76Y) 및 제 3전극(76Z)에 교번적으로 서스테인펄스가 공급되어 두전극(Y,Z) 간에 서스테인 방전이 일어난다.
이와 같은 본 발명의 다른 실시예에서는 제 1블랙 매트릭스(80)를 사이에 두고 인접되게 형성되는 제 1전극(76T)들과 어드레스전극(78X)의 교차부로부터 제 1블랙 매트릭스(80)까지 홀(88)이 형성된다. 다시 말하여, 홀(88)은 특정의 제 1전극(76T)과 어드레스전극(78)의 교차부로부터 블랙 매트릭스(80)를 사이에 두고 인접되게 형성되어 있는 제 1전극(76T)까지 형성된다. 이와 같은 홀(82)은 어드레스전극(78X)과 중첩됨과 아울러 어드레스전극(78X)과 나란하게 형성된다. 이때, 홀(82)의 폭은 어드레스전극(78X)의 폭보다 넓게 설정된다. 이와 같은 홀(82)은 도 4에 도시된 바와 같이 제 1전극(76T)과 어드레스전극(78X)의 교차부에만 형성될 수 있다.
한편, 본 발명의 다른 실시예에서는 도 8과 같이 인접되게 형성되어 있는 격벽(72) 사이의 형광체를 제거하여 홀(90)을 형성할 수 있다. 이와 같은 홀(90)은 제 1전극(76T)과 어드레스전극(78X)의 교차부로부터 블랙 매트릭스(80)와 중첩되도록 형성된다.
상술한 바와 같이, 본 발명에 따른 플라즈마 디스플레이 패널은 어드레스 방전을 일으키는 제 1전극과 어드레스전극의 교차부에 형광체가 형성되지 않으므로 어드레스 방전시에 균일한 벽전하를 형성할 수 있다. 다시 말하여, 형광체의 유전율에 상관없이 어드레스 방전을 일으킬 수 있다. 따라서, 어드레스 방전에 의해 형성된 균일한 벽전하를 이용하여 서스테인방전을 일으키기 때문에 방전효율을 향상시킬 수 있다. 한편, 본 발명에서는 서스테인 방전을 일으키는 제 2전극과 제 3전극간에 형성되어 있는 형광체층은 제거되지 않는다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (16)

  1. 상부기판에 형성됨과 아울러 방전셀마다 서로 인접되게 형성되는 제 1 및 제 2 전극과, 상기 제 1 및 제 2전극의 간격보다 넓은 간격으로 상기 제 2전극으로부터 이격되어 형성됨과 아울러 상기 제 2전극과 서스테인 방전을 일으키기 위한 제 3전극을 구비하는 다수의 전극군과;
    하부기판에 상기 제 1 내지 제 3전극과 교차되는 방향으로 형성되는 다수의 어드레스전극과;
    상기 어드레스전극들의 사이에 상기 어드레스전극들과 나란하게 형성되는 격벽과;
    상기 어드레스전극상에 형성되는 유전체층과;
    상기 유전체층상에 형성되는 형광체층과;
    상기 형광체가 형성되지 않도록 상기 어드레스전극과 상기 제 1전극의 교차부에 형성되는 홀을 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 홀은 상기 어드레스전극의 폭 보다 넓게 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  4. 제 1 항에 있어서,
    상기 홀은 상기 어드레스전극과 인접되게 형성되어 있는 격벽까지 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  5. 제 1 항에 있어서,
    상기 전극군의 사이에 블랙 매트릭스가 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  6. 제 5 항에 있어서,
    상기 홀은 상기 제 1전극과 인접되게 형성되어 있는 블랙 매트릭스까지 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  7. 제 6 항에 있어서,
    상기 홀은 상기 어드레스전극의 폭 보다 넓게 설정되는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  8. 제 6 항에 있어서,
    상기 홀은 상기 어드레스전극과 인접되게 형성되어 있는 격벽까지 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  9. 서로 인접되게 형성되는 제 1 및 제 2 전극과, 상기 제 1 및 제 2전극의 간격보다 넓은 간격으로 상기 제 2전극으로부터 이격되어 형성됨과 아울러 상기 제 2전극과 서스테인 방전을 일으키기 위한 제 3전극을 구비하는 다수의 제 1전극군과;
    상기 제 1전극군과 인접되며 상기 제 1전극군과 미러 형태로 제 1전극, 제 2전극 및 제 3전극이 배치되는 다수의 제 2전극군과;
    하부기판에 상기 제 1 내지 제 3전극과 교차되는 방향으로 형성되는 다수의 어드레스전극과;
    상기 어드레스전극들의 사이에 상기 어드레스전극들과 나란하게 형성되는 격벽과;
    상기 어드레스전극상에 형성되는 유전체층과;
    상기 유전체층상에 형성되는 형광체층과;
    상기 형광체가 형성되지 않도록 상기 어드레스전극과 상기 제 1전극의 교차부에 형성되는 홀을 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  10. 삭제
  11. 제 9 항에 있어서,
    상기 홀은 상기 어드레스전극의 폭 보다 넓게 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  12. 제 9 항에 있어서,
    상기 홀은 상기 어드레스전극과 인접되게 형성되어 있는 격벽까지 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  13. 제 9 항에 있어서,
    상기 제 1 및 제 2전극군의 사이에 블랙 매트릭스가 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  14. 제 13 항에 있어서,
    상기 홀은 블랙 매트릭스를 사이에 두로 인접되게 형성되는 제 1전극들의 사이에 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  15. 제 14 항에 있어서,
    상기 홀은 상기 어드레스전극의 폭 보다 넓게 설정되는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  16. 제 14 항에 있어서,
    상기 홀은 상기 어드레스전극과 인접되게 형성되어 있는 격벽까지 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널.
KR10-2001-0043081A 2001-07-18 2001-07-18 플라즈마 디스플레이 패널 KR100404847B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR10-2001-0043081A KR100404847B1 (ko) 2001-07-18 2001-07-18 플라즈마 디스플레이 패널
US10/196,129 US6667581B2 (en) 2001-07-18 2002-07-17 Plasma display panel
JP2002209407A JP2003045339A (ja) 2001-07-18 2002-07-18 プラズマディスプレーパネル

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2001-0043081A KR100404847B1 (ko) 2001-07-18 2001-07-18 플라즈마 디스플레이 패널

Publications (2)

Publication Number Publication Date
KR20030008436A KR20030008436A (ko) 2003-01-29
KR100404847B1 true KR100404847B1 (ko) 2003-11-07

Family

ID=19712250

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0043081A KR100404847B1 (ko) 2001-07-18 2001-07-18 플라즈마 디스플레이 패널

Country Status (3)

Country Link
US (1) US6667581B2 (ko)
JP (1) JP2003045339A (ko)
KR (1) KR100404847B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3770819B2 (ja) * 2001-09-28 2006-04-26 株式会社ルネサステクノロジ 無線通信受信装置
KR100589338B1 (ko) * 2004-04-07 2006-06-14 삼성에스디아이 주식회사 어드레스 전극간 캐패시턴스를 낮춘 플라즈마 디스플레이패널

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0377238A (ja) * 1989-08-18 1991-04-02 Fujitsu Ltd プラズマディスプレイパネルおよびその製造方法
JPH0458437A (ja) * 1990-06-25 1992-02-25 Fujitsu Ltd プラズマディスプレイパネル
JP2000123739A (ja) * 1998-10-09 2000-04-28 Sony Corp 平面型プラズマ放電表示装置と駆動方法
KR20000032840A (ko) * 1998-11-18 2000-06-15 구자홍 플라즈마디스플레이패널
JP2000221937A (ja) * 1999-02-02 2000-08-11 Matsushita Electric Ind Co Ltd 画像表示装置
JP2001034228A (ja) * 1999-07-21 2001-02-09 Matsushita Electric Ind Co Ltd プラズマディスプレイ装置及びその駆動方法
KR20010083313A (ko) * 2000-02-10 2001-09-01 김순택 플라즈마 디스플레이 패널
KR100341313B1 (ko) * 1998-11-16 2002-06-21 구자홍 플라즈마 디스플레이 패널과 구동장치 및 방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3719743B2 (ja) * 1995-08-09 2005-11-24 株式会社日立製作所 プラズマディスプレイパネル
JP3121247B2 (ja) * 1995-10-16 2000-12-25 富士通株式会社 Ａｃ型プラズマディスプレイパネルおよび駆動方法
JP3688055B2 (ja) * 1996-04-03 2005-08-24 富士通株式会社 面放電型ｐｄｐ
US6252353B1 (en) * 1997-12-17 2001-06-26 Lg Electronics Inc. Color plasma display panel
US6376995B1 (en) * 1998-12-25 2002-04-23 Matsushita Electric Industrial Co., Ltd. Plasma display panel, display apparatus using the same and driving method thereof
US7227513B2 (en) * 1999-11-15 2007-06-05 Lg Electronics Inc Plasma display and driving method thereof
US6593702B2 (en) * 2000-07-21 2003-07-15 Lg Electronics Inc. Plasma display device including overlapping electrodes
KR100389025B1 (ko) * 2001-07-18 2003-06-25 엘지전자 주식회사 플라즈마 디스플레이 패널

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0377238A (ja) * 1989-08-18 1991-04-02 Fujitsu Ltd プラズマディスプレイパネルおよびその製造方法
JPH0458437A (ja) * 1990-06-25 1992-02-25 Fujitsu Ltd プラズマディスプレイパネル
JP2000123739A (ja) * 1998-10-09 2000-04-28 Sony Corp 平面型プラズマ放電表示装置と駆動方法
KR100341313B1 (ko) * 1998-11-16 2002-06-21 구자홍 플라즈마 디스플레이 패널과 구동장치 및 방법
KR20000032840A (ko) * 1998-11-18 2000-06-15 구자홍 플라즈마디스플레이패널
JP2000221937A (ja) * 1999-02-02 2000-08-11 Matsushita Electric Ind Co Ltd 画像表示装置
JP2001034228A (ja) * 1999-07-21 2001-02-09 Matsushita Electric Ind Co Ltd プラズマディスプレイ装置及びその駆動方法
KR20010083313A (ko) * 2000-02-10 2001-09-01 김순택 플라즈마 디스플레이 패널

Also Published As

Publication number Publication date
US20030015967A1 (en) 2003-01-23
US6667581B2 (en) 2003-12-23
KR20030008436A (ko) 2003-01-29
JP2003045339A (ja) 2003-02-14

Similar Documents

Publication Publication Date Title
KR20010077575A (ko) 플라즈마 디스플레이 패널 및 그 구동방법
KR100389025B1 (ko) 플라즈마 디스플레이 패널
KR100421489B1 (ko) 플라즈마 디스플레이 패널
KR100404847B1 (ko) 플라즈마 디스플레이 패널
KR100538323B1 (ko) 플라즈마 디스플레이 패널
KR100315125B1 (ko) 플라즈마 디스플레이 패널
KR100323973B1 (ko) 플라즈마 디스플레이 패널 및 그 구동방법
KR100378619B1 (ko) 플라즈마 디스플레이 패널의 구동방법
KR100340439B1 (ko) 플라즈마 디스플레이 패널의 전극구조
KR20020001181A (ko) 사다리 패턴 형태의 전극을 가지는 플라즈마 디스플레이패널
KR100400377B1 (ko) 플라즈마 디스플레이 패널
KR100456142B1 (ko) 플라즈마 디스플레이 패널 및 그 제조방법
KR100392955B1 (ko) 플라즈마 디스플레이 패널의 전극구조
KR100366939B1 (ko) 플라즈마 디스플레이 패널의 전극
KR100421488B1 (ko) 플라즈마 디스플레이 패널
KR100348964B1 (ko) 플로팅 전극이 삽입된 플라즈마 디스플레이 패널
KR100400378B1 (ko) 플라즈마 디스플레이 패널
KR100365504B1 (ko) 플라즈마 디스플레이 패널 및 그 제조방법
KR100353925B1 (ko) 플로팅 전극을 가지는 플라즈마 디스플레이 패널
KR100400373B1 (ko) 플라즈마 디스플레이 패널
KR100373532B1 (ko) 플라즈마 디스플레이 패널의 구동방법
KR100421483B1 (ko) 플라즈마 디스플레이 패널의 구동방법
KR100452696B1 (ko) 플라즈마 디스플레이 패널
KR20020068548A (ko) 플라즈마 디스플레이 패널
KR20020068547A (ko) 플라즈마 디스플레이 패널

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100929

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee