KR100365504B1 - 플라즈마 디스플레이 패널 및 그 제조방법 - Google Patents

플라즈마 디스플레이 패널 및 그 제조방법 Download PDF

Info

Publication number
KR100365504B1
KR100365504B1 KR1020000042028A KR20000042028A KR100365504B1 KR 100365504 B1 KR100365504 B1 KR 100365504B1 KR 1020000042028 A KR1020000042028 A KR 1020000042028A KR 20000042028 A KR20000042028 A KR 20000042028A KR 100365504 B1 KR100365504 B1 KR 100365504B1
Authority
KR
South Korea
Prior art keywords
sustain electrode
electrode
trigger
discharge
sustain
Prior art date
Application number
KR1020000042028A
Other languages
English (en)
Other versions
KR20020008968A (ko
Inventor
김재성
Original Assignee
엘지전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지전자 주식회사 filed Critical 엘지전자 주식회사
Priority to KR1020000042028A priority Critical patent/KR100365504B1/ko
Priority to US09/906,822 priority patent/US6593702B2/en
Priority to JP2001221424A priority patent/JP3561488B2/ja
Publication of KR20020008968A publication Critical patent/KR20020008968A/ko
Application granted granted Critical
Publication of KR100365504B1 publication Critical patent/KR100365504B1/ko
Priority to JP2004112067A priority patent/JP4160527B2/ja

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J11/00—Gas-filled discharge tubes with alternating current induction of the discharge, e.g. alternating current plasma display panels [AC-PDP]; Gas-filled discharge tubes without any main electrode inside the vessel; Gas-filled discharge tubes with at least one main electrode outside the vessel
    • H01J11/20—Constructional details
    • H01J11/34—Vessels, containers or parts thereof, e.g. substrates
    • H01J11/38—Dielectric or insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J11/00—Gas-filled discharge tubes with alternating current induction of the discharge, e.g. alternating current plasma display panels [AC-PDP]; Gas-filled discharge tubes without any main electrode inside the vessel; Gas-filled discharge tubes with at least one main electrode outside the vessel
    • H01J11/20—Constructional details
    • H01J11/22—Electrodes, e.g. special shape, material or configuration
    • H01J11/24—Sustain electrodes or scan electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J11/00—Gas-filled discharge tubes with alternating current induction of the discharge, e.g. alternating current plasma display panels [AC-PDP]; Gas-filled discharge tubes without any main electrode inside the vessel; Gas-filled discharge tubes with at least one main electrode outside the vessel
    • H01J11/20—Constructional details
    • H01J11/22—Electrodes, e.g. special shape, material or configuration
    • H01J11/28—Auxiliary electrodes, e.g. priming electrodes or trigger electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J9/00—Apparatus or processes specially adapted for the manufacture, installation, removal, maintenance of electric discharge tubes, discharge lamps, or parts thereof; Recovery of material from discharge tubes or lamps
    • H01J9/02—Manufacture of electrodes or electrode systems

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Gas-Filled Discharge Tubes (AREA)

Abstract

본 발명은 유지전극쌍으로부터 방출되는 전자가 롱-패스를 갖게함과 아울러 트리거전극의 배면에 형성된 벽전하의 유실을 방지하여 휘도 및 발광효율을 향상시킬 수 있도록 한 플라즈마 디스플레이 패널 및 그 제조방법에 관한 것이다.
본 발명의 플라즈마 디스플레이 패널은 유지전극쌍 및 트리거전극의 배면에 형성되는 유전체층과, 유전체층으로부터 돌출되어 형성되는 차단벽을 구비한다.
본 발명에 의하면 트리거전극들과 유지전극쌍간에 차단벽을 설치하여 트리거전극들의 배면에 형성된 벽전하들의 유실을 방지할 수 있다. 따라서, 트리거전극들의 낮은 전력을 공급할 수 있어 플라즈마 디스플레이 패널이 효율을 향상시킬 수 있다. 또한, 트리거전극들과 유지전극쌍간에 형성되는 차단벽에 의하여 유지전극쌍으로부터 방출되는 전자가 롱-패스를 갖게된다. 따라서, 전자와 불활성가스와의 충돌에 의해 발생되는 자외선의 양이 증가하게 되고, 증가된 자외선이 형광체를 여기시켜 많은 가시광선을 발생시킬 수 있다.

Description

플라즈마 디스플레이 패널 및 그 제조방법{Plasma Display Panel and Method of fabricating the Same}
본 발명은 플라즈마 디스플레이 패널 및 그 제조방법에 관한 것으로 특히, 유지전극쌍으로부터 방출되는 전자가 롱-패스를 갖게함과 아울러 트리거전극의 배면에 형성된 벽전하의 유실을 방지하여 휘도 및 발광효율을 향상시킬 수 있도록 한 플라즈마 디스플레이 패널 및 그 제조방법에 관한 것이다.
플라즈마 디스플레이 패널(Plasma Display Panel : 이하 "PDP"라 함)은 가스방전에 의해 발생되는 진공 자외선이 형광체를 여기시킬 때 형광체로부터 가시광선이 발생되는 것을 이용한 표시장치이다. PDP는 지금까지 표시수단의 주종을 이루어왔던 음극선관(Cathode Ray Tube : CRT)에 비해 두께가 얇고 가벼우며, 고선명대형화면의 구현이 가능하다는 점등의 장점이 있다. PDP는 매트릭스 형태로 배열된 다수의 방전셀들로 구성되며, 하나의 방전셀은 화면의 한 화소를 이루게 된다.
도 1은 종래의 3 전극 교류 면방전형 PDP의 방전셀 구조를 도시한 사시도이다.
도 1을 참조하면, 종래의 3 전극 교류 면방전형 PDP의 방전셀은 상부기판(10) 상에 형성되어진 주사/서스테인전극(12Y) 및 공통서스테인전극(12Z)과, 하부기판(18) 상에 형성되어진 어드레스 전극(20X)을 구비한다. 주사/서스테인전극(12Y)과 공통서스테인전극(12Z)이 나란하게 형성된 상부기판(10)에는 상부 유전체층(14)과 보호막(16)이 적층된다. 상부 유전체층(14)에는 플라즈마 방전시 발생된 벽전하가 축적된다. 보호막(16)은 플라즈마 방전시 발생된 스퍼터링에 의한 상부 유전체층(14)의 손상을 방지함과 아울러 2차 전자의 방출 효율을 높이게 된다. 보호막(16)으로는 통상 산화마그네슘(MgO)이 이용된다. 어드레스전극(20X)이 형성된 하부기판(18) 상에는 하부 유전체층(22), 격벽(24)이 형성되며, 하부 유전체층(22)과 격벽(24) 표면에는 형광체층(26)이 도포된다. 어드레스전극(20X)은 주사/서스테인전극(12Y) 및 공통서스테인전극(12Z)과 교차되는 방향으로 형성된다. 격벽(24)은 어드레스전극(20X)과 나란하게 형성되어 방전에 의해 생성된 자외선 및 가시광이 인접한 방전셀에 누설되는 것을 방지한다. 형광체층(26)은 플라즈마 방전시 발생된 자외선에 의해 여기되어 적색, 녹색 또는 청색 중 어느 하나의 가시광선을 발생하게 된다. 상부기판(10)/하부기판(18)과 격벽(24) 사이에 마련된 방전공간에는 가스방전을 위한 불활성 가스가 주입된다.
이러한 교류 면방전형 PDP는 화상의 계조(Gray Level)를 표현하기 위하여 한 프레임을 방전횟수가 다른 여러 서브필드로 나누어 구동하고 있다. 각 서브필드는 다시 방전을 균일하게 일으키기 위한 리셋기간, 방전셀을 선택하기 위한 어드레스 기간 및 방전횟수에 따라 계조를 표현하는 서스테인 기간으로 나뉘어진다. 예를 들어, 256 계조로 화상을 표시하고자 하는 경우에 1/60 초에 해당하는 프레임 기간(16.67㎳)은 8개의 서브필드들로 나누어지게 된다. 아울러, 8개의 서브필드들 각각은 어드레스 기간과 서스테인 기간으로 다시 나누어지게 된다. 여기서, 각 서브필드의 리셋기간 및 어드레스 기간은 각 서브필드마다 동일한 반면에 서스테인 기간은 각 서브필드에서 2n(n=0,1,2,3,4,5,6,7)의 비율로 증가된다. 이와 같이 각 서브필드에서 서스테인 기간이 달라지게 되므로 화상의 계조를 표현할 수 있게 된다.
여기서, 리셋기간에는 주사/서스테인전극(12Y)에 리셋 펄스가 공급되어 리셋 방전이 일어난다. 어드레스 기간에는 주사/서스테인전극(12Y)에 주사펄스가 공급됨과 아울러 어드레스전극(20X)에 데이터 펄스가 공급되어 두 전극(12Y,20X) 간에 어드레스 방전이 일어난다. 어드레스 방전시에는 상/하부 유전체층(14,22)에 벽전하가 형성된다. 서스테인 기간에는 주사/서스테인전극(12Y) 및 공통서스테인전극(12Z)에 교번적으로 공급되는 교류신호에 의해 두 전극(12Y,12Z) 간에 서스테인 방전이 일어난다.
하지만, 이와 같은 종래의 교류 면방전 PDP는 서스테인 방전공간이 상부기판(10)의 중앙에 집중되어 방전공간의 활용도가 떨어진다. 이에 따라 방전면적이 축소되어 발광효율이 저하되는 문제점이 있다. 이와 같은 문제점을 해결하기 위하여 도 2에 도시된 바와 같은 5 전극 교류 면방전형 PDP가 제안되었다.
도 2는 종래의 5 전극 교류 면방전형 PDP의 방전셀 구조를 도시한 사시도이다.
도 2를 참조하면, 종래의 5 전극 교류 면방전형 PDP는 방전셀의 중앙부에 위치하게끔 상부기판(30) 상에 형성된 제 1 및 제 2 트리거전극(34Y,34Z)과, 방전셀의 가장자리에 위치하게끔 상부기판(30) 상에 형성된 주사/서스테인전극(32Y) 및 공통서스테인전극(32Z)과, 트리거전극(34Y,34Z)들과 주사/서스테인전극(32Y) 및 공통서스테인전극(32Z)들과 직교되는 방향으로 하부기판(40)의 중앙부에 형성된 어드레스 전극(42X)을 구비한다. 주사/서스테인전극(32Y), 제 1 트리거전극(34Y), 제 2 트리거전극(34Z) 및 공통서스테인전극(32Z)이 나란하게 형성된 상부기판(30)에는 상부 유전체층(36)과 보호막(38)이 적층된다. 어드레스전극(42X)이 형성된 하부기판(40) 상에는 하부 유전체층(44) 및 격벽(46)이 형성되며, 하부 유전체층(44)과 격벽(46) 표면에는 형광체층(48)이 도포된다. 방전셀 중앙부에 좁은 간격(Ni)으로 형성된 트리거 전극들(34Y,34Z)은 서스테인 기간 중 교류펄스를 공급받아 서스테인 방전을 개시하기 위해 사용된다. 방전셀 가장자리에 넓은 간격(Wi)으로 형성된 주사/서스테인전극(32Y) 및 공통서스테인전극(32Z)은 서스테인 기간 중 교류펄스를 공급받아 트리거 전극들(34Y,34Z) 간에 방전이 개시된 다음 플라즈마 방전을 유지시키기 위해 사용된다.
도 3은 한 방전셀내의 모든 전극구조를 보여주기 위하여 하부기판에 대하여 상부기판을 90°회전시켜 도시한다.
도 3 및 도 4를 참조하여 동작과정을 상세히 설명하면 다음과 같다.
종래의 5전극 교류 면방전형 PDP는 화상의 계조(Gray Level)를 표현하기 위하여 한 프레임을 방전횟수가 다른 여러 서브필드로 나누어 구동하고 있다. 각 서브필드는 다시 방전을 균일하게 일으키기 위한 리셋기간, 방전셀을 선택하기 위한 어드레스 기간 및 방전횟수에 따라 계조를 표현하는 서스테인 기간으로 나뉘어진다. 리셋 기간에는 방전셀의 제 2 트리거전극(Tz)에 리셋 펄스가 공급되어 방전셀 초기화를 위한 리셋 방전이 일어난다. 이때, 어드레스전극(X)에는 오방전을 방지하기 위한 직류전압이 공급된다. 어드레스 기간에는 제 1 트리거전극(Ty)에 주사펄스(C)를 순차적으로 공급함과 아울러 주사펄스(C)에 동기된 데이터 펄스(Va)를 어드레스전극(X)에 공급한다. 이때, 데이터 펄스(Va)가 공급된 방전셀에서는 어드레스 방전이 일어난다. 서스테인 기간에는 제 1 트리거전극(Ty) 및 주사/서스테인전극(Sy)과 제 2 트리거전극(Tz) 및 공통서스테인전극(Sz) 간에 교번적으로 서스테인펄스를 인가한다. 이때, 트리거전극들(Ty,Tz)에 인가되는 전압(Vt)은 주사/서스테인전극(Sy) 및 공통서스테인전극(Sz)에 인가되는 전압(Vs)보다 낮은 레벨을 갖는다. 이와 같은 서스테인펄스가 인가되면, 먼저 제 1 및 제 2 트리거전극(Ty,Tz) 사이에 방전이 개시된다. 제 1 및 제 2 트리거전극(Ty,Tz) 사이에 방전이 개시되면, 이때 발생된 하전입자들의 프라이밍(Priming) 효과에 의해 주사/서스테인전극(Sy) 및 공통서스테인전극(Sz) 간의 2차 방전이 유도된다. 서스테인기간에 인가되는 서스테인 펄스는 도 5와 같이 제 1 트리거전극(Ty) 및 공통서스테인전극(Sz)과 제 2 트리거전극(Tz) 및 주사/서스테인전극(Sy) 간에 교번적으로 인가될 수도 있다. 이와 같이 트리거전극들(Ty,Tz) 간에 1차 방전이 일어나면 주사/서스테인전극(Sy) 및 공통서스테인전극(Sz) 간의 간격(Wi)이 크더라도 트리거전극들(Ty,Tz) 간의 프라이밍 방전으로 인해 서스테인 방전을 일으킬 수 있게 된다. 즉, 주사/서스테인전극(Sy) 및 공통서스테인전극(Sz)에서 방출된 전자가 롱-패스를 갖게된다. 이와 같이 전자가 롱-패스를 갖게되면 전자와 불활성가스의 충돌에 의해 발생되는 자외선의 양이 증가하게 되고, 증가된 자외선은 형광체(48)를 여기시켜 형광체(48)로부터 많은 가시광을 발생시킨다.
하지만, 이와 같은 종래의 5전극의 PDP는 트리거전극들(Ty,Tz) 사이에 1차 방전이 개시된 후, 주사/서스테인전극(Sy) 및 공통서스테인전극(Sz) 간에 2차 방전이 일어난다. 따라서, 주사/서스테인전극(Sy) 및 공통서스테인전극(Sz)의 2차 방전에 의해 트리거전극들(Ty,Tz) 간의 1차 방전에 의해 형성된 벽전하들이 유실되게 된다. 즉, 트리거전극들(Ty,Tz)의 배면에 형성된 벽전하들이 유실되게 된다. 이와 같이 트리거전극들(Ty,Tz)의 배면에 형성된 벽전하들이 유실되면, 트리거전극들(Ty,Tz) 간에 1차 방전을 일으키기 위하여 높은 전압을 인가해야 한다. 즉, 많은 전력이 소비되어 PDP의 효율이 저하되게 된다. 또한, 종래의 5전극 PDP는 방전셀의 주변부에 주사/서스테인전극(Sy) 및 공통서스테인전극(Sz)을 형성함으로써 전자들이 롱-패스를 갖게하여 PDP의 휘도를 높였다. 하지만, 크기가 한정되어 있는 방전셀에서 주사/서스테인전극(Sy) 및 공통서스테인전극(Sz)의 간격만으로 PDP의 휘도를 높이기에는 그 한계가 있다.
따라서, 본 발명의 목적은 휘도 및 발광효율을 향상시킬 수 있는 플라즈마 디스플레이 패널 및 그 제조방법을 제공하는데 있다.
도 1은 종래의 3전극 교류 면방전형 플라즈마 디스플레이 패널의 방전셀 구조를 나타내는 사시도.
도 2는 종래의 5전극 교류 면방전형 플라즈마 디스플레이 패널의 방전셀 구조를 나타내는 사시도.
도 3은 도 2에 도시된 5전극 교류 면방전형 플라즈마 디스플레이 패널을 나타내는 단면도.
도 4는 도 2에 도시된 5전극 교류 면방전형 플라즈마 디스플레이 패널에 공급되는 파형을 나타내는 제 1 파형도.
도 5는 도 2에 도시된 5전극 교류 면방전형 플라즈마 디스플레이 패널에 공급되는 파형을 나타내는 제 2 파형도.
도 6은 본 발명의 실시예에 의한 플라즈마 디스플레이 패널을 나타내는 단면도.
도 7은 도 6에 도시된 플라즈마 디스플레이 패널의 서스테인 방전을 나타내는 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
10,30,50 : 상부기판 12Y,32Y,Sy : 주사/서스테인전극
12Z,32Z,Sz : 공통서스테인전극 14,22,36,44,52,56 : 유전체층
16,38,54 : 보호막 18,40,58 : 하부기판
20X,42X,X : 어드레스전극 24,46 : 격벽
26,48 : 형광체층 34Y,34Z,Ty,Tz : 트리거전극
60,61 : 차단벽
상기 목적을 달성하기 위하여, 본 발명의 플라즈마 디스플레이 패널은 유지전극쌍 및 트리거전극의 배면에 형성되는 유전체층과, 유전체층으로부터 돌출되어 형성되는 차단벽을 구비한다.
본 발명의 플라즈마 디스플레이 패널의 제조방법은 유지전극쌍 및 트리거전극의 배면에 유전체층이 형성되는 단계와, 유전체층으로부터 돌출됨과 아울러 유지전극쌍 및 트리거전극의 사이에 차단벽이 형성되는 단계를 포함한다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 도 6 및 도 7을 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.
도 6은 본 발명의 실시예에 의한 PDP의 방전셀 구조를 나타내는 단면도이다.
도 6을 참조하면, 본 발명의 실시예에 의한 PDP는 방전셀의 중앙부에 위치하게끔 상부기판(50) 상에 형성된 제 1 및 제 2 트리거전극(Ty,Tz)과, 방전셀의 가장자리에 위치하게끔 상부기판(50) 상에 형성된 주사/서스테인전극(Sy) 및 공통서스테인전극(Sz)과, 트리거전극(Ty,Tz)들과 주사/서스테인전극(Sy) 및 공통서스테인전극(Sz)들과 직교되는 방향으로 하부기판(58)의 중앙부에 형성된 어드레스전극(X)을 구비한다. 주사/서스테인전극(Sy), 제 1 트리거전극(Ty), 제 2 트리거전극(Tz) 및 공통서스테인전극(Sz)이 나란하게 형성된 상부기판(50)에는 상부 유전체층(52)과 보호막(54)이 적층된다. 주사/서스테인전극(Sy) 및 제 1 트리거전극(Ty) 사이에 형성된 유전체층(52)은 소정높이 만큼 돌출되어 제 1 차단벽(60)을 형성하고, 공통서스테인전극(Sz) 및 제 2 트리거전극(Tz) 사이에 형성된 유전체층(52)은 소정높이 만큼 돌출되어 제 2 차단벽(61)을 형성한다. 이와 같은 제 1 차단벽(60) 및 제 2 차단벽(61)은 유전체층(52)으로부터 20㎛이상의 높이로 돌출된다. 어드레스전극(X)이 형성된 하부기판(58) 상에는 하부 유전체층(56) 및 격벽(도시되지 않음)이 형성되며, 하부 유전체층(56)과 격벽의 표면에는 형광체층(도시되지 않음)이 도포된다. 이와 같은 본 발명의 PDP의 동작과정을 도 4의 파형도를 참조하여 상세히 설명하기로 한다. 먼저, 리셋 기간에는 방전셀의 제 2 트리거전극(Tz)에 리셋 펄스가 공급되어 방전셀 초기화를 위한 리셋 방전을 일어난다. 이때, 어드레스전극(X)에는 오방전을 방지하기 위한 직류전압이 공급된다. 어드레스 기간에는 제 1 트리거전극(Ty)에 주사펄스를 순차적으로 공급함과 아울러 주사펄스에 동기된 데이터 펄스를 어드레스전극(X)에 공급한다. 이때, 데이터가 공급된 방전셀에는 어드레스 방전이 일어난다. 서스테인 기간에는 제 1 트리거전극(Ty) 및 주사/서스테인전극(Sy)과 제 2 트리거전극(Tz) 및 공통서스테인전극(Sz) 간에 교번적으로 서스테인펄스를 인가한다. 이와 같은 서스테인펄스가 인가되면, 먼저 제 1 및 제 2 트리거전극(Ty,Tz) 사이에 방전이 개시된다. 제 1 및 제 2 트리거전극(Ty,Tz) 사이에 방전이 일어나면 벽전하 및 하전입자가 생성되어 방전셀 내로 공급된다. 이때, 벽전하는 제 1 및 제 2 트리거전극(Ty,Tz)의 배면, 즉 제 1 및 제 2 차단벽(60,61) 사이에 형성되고 하전입자는 주사/서스테인전극(Sy) 및 공통서스테인전극(Sz)으로 공급된다. 제 1 및 제 2 트리거전극(Ty,Tz) 사이에 방전이 개시되면, 이때 발생된 하전입자들의 프라이밍 효과에 의해 주사/서스테인전극(Sy) 및 공통서스테인전극(Sz) 간의 2차 방전이 유도된다. 이때, 제 1 및 제 2 트리거전극(Ty,TZ)의 배면에 형성된 벽전하들은 제 1 및 제 2 차단벽(60,61)에 의해 보호되기 때문에 유실되지 않는다. 따라서, 다음 제 1 및 제 2 트리거전극(Ty,Tz)의 방전 때 낮은 전압을 인가할 수 있다. 또한, 주사/서스테인전극(Sy) 및 공통서스테인전극(Sz) 간에 2차 방전에 의해서 방출된 전자들은 제 1 및 제 2 차단벽(60,61)에 의하여 도 7과 같이 롱-패스를 갖게된다. 이와 같이 전자가 롱-패스를 갖게되면 전자와 불활성가스의 충돌에 의해 발생되는 자외선의 양이 증가하게 되고, 증가된 자외선은 형광체를 여기시켜 형광체로부터 많은 가시광을 발생시킨다. 즉, PDP의 휘도를 충분히 향상시킬 수 있다.
상술한 바와 같이, 본 발명에 따른 플라즈마 디스플레이 패널 및 그 제조방법에 의하면 트리거전극들과 유지전극쌍간에 적어도 하나 이상의 차단벽을 설치하여 트리거전극들의 배면에 형성된 벽전하들의 유실을 방지할 수 있다. 따라서, 트리거전극들의 낮은 전력을 공급할 수 있어 플라즈마 디스플레이 패널이 효율을 향상시킬 수 있다. 또한, 트리거전극들과 유지전극쌍간에 형성되는 차단벽에 의하여 유지전극쌍으로부터 방출되는 전자가 롱-패스를 갖게된다. 따라서, 전자와 불활성가스와의 충돌에 의해 발생되는 자외선의 양이 증가하게 되고, 증가된 자외선이 형광체를 여기시켜 많은 가시광선을 발생시킬 수 있다. 즉, 플라즈마 디스플레이 패널의 휘도를 향상시킬 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (6)

  1. 상부기판에 형성되는 유지전극쌍과, 상기 유지전극쌍 사이에 형성되는 적어도 하나이상의 트리거전극을 구비하는 플라즈마 디스플레이 패널에 있어서,
    상기 유지전극쌍 및 트리거전극의 배면에 형성되는 유전체층과,
    상기 유전체층으로부터 돌출되어 형성되는 차단벽을 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  2. 제 1 항에 있어서,
    상기 차단벽은 상기 유지전극쌍과 상기 트리거전극의 사이에 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  3. 제 1 항에 있어서,
    상기 차단벽은 상기 유전체와 동일 재질로 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  4. 제 1 항에 있어서,
    상기 유전체와 상기 차단벽을 덮도록 보호막이 형성되는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  5. 상부기판에 형성되는 유지전극쌍과, 상기 유지전극쌍 사이에 형성되는 적어도 하나이상의 트리거전극을 구비하는 플라즈마 디스플레이 패널의 제조방법에 있어서,
    상기 유지전극쌍 및 트리거전극의 배면에 유전체층이 형성되는 단계와,
    상기 유전체층으로부터 돌출됨과 아울러 상기 유지전극쌍 및 트리거전극의 사이에 차단벽이 형성되는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 제조방법.
  6. 삭제
KR1020000042028A 2000-07-21 2000-07-21 플라즈마 디스플레이 패널 및 그 제조방법 KR100365504B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020000042028A KR100365504B1 (ko) 2000-07-21 2000-07-21 플라즈마 디스플레이 패널 및 그 제조방법
US09/906,822 US6593702B2 (en) 2000-07-21 2001-07-18 Plasma display device including overlapping electrodes
JP2001221424A JP3561488B2 (ja) 2000-07-21 2001-07-23 プラズマディスプレーパネル
JP2004112067A JP4160527B2 (ja) 2000-07-21 2004-04-06 プラズマディスプレーパネル

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000042028A KR100365504B1 (ko) 2000-07-21 2000-07-21 플라즈마 디스플레이 패널 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20020008968A KR20020008968A (ko) 2002-02-01
KR100365504B1 true KR100365504B1 (ko) 2002-12-18

Family

ID=19679272

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000042028A KR100365504B1 (ko) 2000-07-21 2000-07-21 플라즈마 디스플레이 패널 및 그 제조방법

Country Status (1)

Country Link
KR (1) KR100365504B1 (ko)

Also Published As

Publication number Publication date
KR20020008968A (ko) 2002-02-01

Similar Documents

Publication Publication Date Title
KR100426186B1 (ko) 플라즈마 디스플레이 패널 및 그 구동방법
JP4160527B2 (ja) プラズマディスプレーパネル
KR100389025B1 (ko) 플라즈마 디스플레이 패널
KR100315125B1 (ko) 플라즈마 디스플레이 패널
KR100538323B1 (ko) 플라즈마 디스플레이 패널
KR100378619B1 (ko) 플라즈마 디스플레이 패널의 구동방법
KR100365504B1 (ko) 플라즈마 디스플레이 패널 및 그 제조방법
KR100400377B1 (ko) 플라즈마 디스플레이 패널
KR100392955B1 (ko) 플라즈마 디스플레이 패널의 전극구조
KR100348964B1 (ko) 플로팅 전극이 삽입된 플라즈마 디스플레이 패널
KR100353925B1 (ko) 플로팅 전극을 가지는 플라즈마 디스플레이 패널
KR100365506B1 (ko) 플라즈마 디스플레이 패널 및 그 구동방법
KR100404847B1 (ko) 플라즈마 디스플레이 패널
KR100400378B1 (ko) 플라즈마 디스플레이 패널
KR100366939B1 (ko) 플라즈마 디스플레이 패널의 전극
KR20020001181A (ko) 사다리 패턴 형태의 전극을 가지는 플라즈마 디스플레이패널
KR100421483B1 (ko) 플라즈마 디스플레이 패널의 구동방법
KR100373530B1 (ko) 플라즈마 디스플레이 패널의 전극구조
KR100373532B1 (ko) 플라즈마 디스플레이 패널의 구동방법
KR100364668B1 (ko) 플라즈마 디스플레이 패널의 구동방법
KR100400373B1 (ko) 플라즈마 디스플레이 패널
KR100421488B1 (ko) 플라즈마 디스플레이 패널
KR100421484B1 (ko) 플라즈마 디스플레이 패널의 구동방법
KR20020068548A (ko) 플라즈마 디스플레이 패널
KR20020058951A (ko) 플라즈마 디스플레이 패널 및 그 구동방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
N231 Notification of change of applicant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20091127

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee