KR100378619B1 - 플라즈마 디스플레이 패널의 구동방법 - Google Patents

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Abstract

본 발명은 발광효율을 향상시킬 수 있도록 한 플라즈마 디스플레이 패널의 구동방법에 관한 것이다.
이 플라즈마 디스플레이 패널의 구동방법은 서스테인기간 동안 서스테인전극쌍과 트리거 전극에 서스테인펄스를 인가하는 단계와, 서스테인기간 동안 서스테인전극쌍 중 어느 한 전극과 어드레스전극 사이에 방전이 일어나게 하고 트리거전극에 방전이 일어나지 않게 하기 위한 펄스신호를 어드레스전극에 인가하는 단계를 포함한다.
본 발명에 의하면, 주사/서스테인전극 또는 공통서스테인전극과 어드레스전극간에 약한 방전을 일으켜 서스테인방전을 개시한다. 따라서, 플라즈마 디스플레이 패널의 발광효율을 향상시킬 수 있다.

Description

플라즈마 디스플레이 패널의 구동방법{Driving Method of Plasma Display Panel}
본 발명은 플라즈마 디스플레이 패널의 구동방법에 관한 것으로 특히, 발광효율을 향상시킬 수 있도록 한 플라즈마 디스플레이 패널의 구동방법에 관한 것이다.
플라즈마 디스플레이 패널(Plasma Display Panel : 이하 "PDP"라 함)은 가스방전에 의해 발생되는 진공 자외선이 형광체를 여기시킬 때 형광체로부터 가시광선이 발생되는 것을 이용한 표시장치이다. PDP는 지금까지 표시수단의 주종을 이루어왔던 음극선관(Cathode Ray Tube : CRT)에 비해 두께가 얇고 가벼우며, 고선명 대형화면의 구현이 가능하다는 점등의 장점이 있다. PDP는 매트릭스 형태로 배열된 다수의 방전셀들로 구성되며, 하나의 방전셀은 화면의 한 화소를 이루게 된다.
도 1은 종래의 3전극 교류 면방전형 PDP의 방전셀 구조를 도시한 사시도이다.
도 1을 참조하면, 종래의 3전극 교류 면방전형 PDP의 방전셀은 상부기판(10) 상에 형성되어진 주사/서스테인전극(12Y) 및 공통서스테인전극(12Z)과, 하부기판(18) 상에 형성되어진 어드레스전극(20X)을 구비한다. 주사/서스테인전극(12Y)과 공통서스테인전극(12Z)이 나란하게 형성된 상부기판(10)에는 상부 유전체층(14)과 보호막(16)이 적층된다. 상부 유전체층(14)에는 플라즈마 방전시 발생된 벽전하가 축적된다. 보호막(16)은 플라즈마 방전시 발생된 스퍼터링에 의한 상부 유전체층(14)의 손상을 방지함과 아울러 2차 전자의 방전 효율을 높이게 된다. 보호막(16)으로는 통상 산화마그네슘(MgO)이 이용된다. 어드레스전극(20X)이 형성된 하부기판(18) 상에는 하부 유전체층(22), 격벽(24)이 형성되며, 하부 유전체층(22)과 격벽(24) 표면에는 형광체층(26)이 도포된다. 어드레스전극(20X)은 주사/서스테인전극(12Y) 및 공통서스테인전극(12Z)과 교차되는 방향으로 형성된다. 격벽(24)은 어드레스전극(20X)과 나란하게 형성되어 방전에 의해 생성된 자외선 및 가시광이 인접한 방전셀에 누설되는 것을 방지한다. 형광체층(26)은 플라즈마 방전시 발생된 자외선에 의해 여기되어 적색, 녹색 또는 청색 중 어느 하나의 가시광선을 발생하게 된다. 상부기판(10)/하부기판(18)과 격벽(24) 사이에 마련된 방전공간에는 가스방전을 위한 불활성 가스가 주입된다.
이러한 교류 면방전형 PDP는 화상의 계조(Gray Level)를 표현하기 위하여 한 프레임을 방전횟수가 다른 여러 서브필드로 나누어 구동하고 있다. 각 서브필드는 다시 방전을 균일하게 일으키기 위한 리셋기간, 방전셀을 선택하기 위한 어드레스 기간 및 방전횟수에 따라 계조를 표현하는 서스테인기간으로 나뉘어진다. 예를 들어, 256 계조로 화상을 표시하고자 하는 경우에 1/60 초에 해당하는 프레임 기간(16.67㎳)은 8개의 서브필드들로 나누어지게 된다. 아울러, 8개의 서브필드들 각각은 어드레스기간과 서스테인기간으로 다시 나누어지게 된다. 여기서, 각 서브필드의 리셋기간 및 어드레스 기간은 각 서브필드마다 동일한 반면에 서스테인기간은 각 서브필드에서 2n(n=0,1,2,3,4,5,6,7)의 비율로 증가된다. 이와 같이 각 서브필드에서 서스테인기간이 달라지게 되므로 화상의 계조를 표현할 수 있게 된다.
여기서, 리셋기간에는 주사/서스테인전극(12Y)에 리셋 펄스가 공급되어 리셋 방전이 일어난다. 어드레스 기간에는 주사/서스테인전극(12Y)에 주사펄스가 공급됨과 아울러 어드레스전극(20X)에 데이터 펄스가 공급되어 두 전극(12Y,20X) 간에 어드레스 방전이 일어난다. 어드레스 방전시에는 상/하부 유전체층(14,22)에 벽전하가 형성된다. 서스테인기간에는 주사/서스테인전극(12Y) 및 공통서스테인전극(12Z)에 교번적으로 공급되는 교류신호에 의해 두 전극(12Y,12Z) 간에 서스테인 방전이 일어난다.
하지만, 이와 같은 종래의 교류 면방전 PDP는 서스테인 방전공간이 상부기판(10)의 중앙에 집중되어 방전공간의 활용도가 떨어진다. 이에 따라 방전면적이 축소되어 발광효율이 저하되는 문제점이 있다. 이와 같은 문제점을 해결하기 위하여 도 2에 도시된 바와 같은 5 전극 교류 면방전형 PDP가 제안되었다.
도 2는 종래의 5 전극 교류 면방전형 PDP의 방전셀 구조를 도시한 사시도이다.
도 2를 참조하면, 종래의 5 전극 교류 면방전형 PDP는 방전셀의 중앙부에 위치하게끔 상부기판(30) 상에 형성된 제 1 및 제 2 트리거전극(34Y,34Z)과, 방전셀의 가장자리에 위치하게끔 상부기판(30) 상에 형성된 주사/서스테인전극(32Y) 및 공통서스테인전극(32Z)과, 트리거전극(34Y,34Z)들과 주사/서스테인전극(32Y) 및 공통서스테인전극(32Z)들과 직교되는 방향으로 하부기판(40)의 중앙부에 형성된 어드레스 전극(42X)을 구비한다. 주사/서스테인전극(32Y), 제 1 트리거전극(34Y), 제 2 트리거전극(34Z) 및 공통서스테인전극(32Z)이 나란하게 형성된 상부기판(30)에는 상부 유전체층(36)과 보호막(38)이 적층된다. 어드레스전극(42X)이 형성된 하부기판(40) 상에는 하부 유전체층(44) 및 격벽(46)이 형성되며, 하부 유전체층(44)과 격벽(46) 표면에는 형광체층(48)이 도포된다. 방전셀 중앙부에 좁은 간격(Ni)으로 형성된 트리거 전극들(34Y,34Z)은 서스테인 기간 중 교류펄스를 공급받아 서스테인 방전을 개시하기 위해 사용된다. 방전셀 가장자리에 넓은 간격(Wi)으로 형성된 주사/서스테인전극(32Y) 및 공통서스테인전극(32Z)은 서스테인 기간 중 교류펄스를 공급받아 트리거 전극들(34Y,34Z) 간에 방전이 개시된 다음 플라즈마 방전을 유지시키기 위해 사용된다. 이와 같은 5전극 PDP를 구동하기 위하여 도 3에 도시된 파형이 인가된다.
도 3을 참조하면, 종래의 5전극 교류 면방전형 PDP는 화상의 계조(Gray Level)를 표현하기 위하여 한 프레임을 방전횟수가 다른 여러 서브필드로 나누어 구동하고 있다. 각 서브필드는 다시 방전을 균일하게 일으키기 위한 리셋기간, 방전셀을 선택하기 위한 어드레스 기간 및 방전횟수에 따라 계조를 표현하는 서스테인 기간으로 나뉘어진다. 리셋 기간에는 방전셀의 제 2 트리거전극(Tz)에 리셋 펄스가 공급되어 방전셀 초기화를 위한 리셋 방전이 일어난다. 이때, 어드레스전극(X)에는 오방전을 방지하기 위한 직류전압이 공급된다. 어드레스 기간에는 제 1 트리거전극(Ty)에 주사펄스(C)를 순차적으로 공급함과 아울러 주사펄스(C)에 동기된 데이터 펄스(Va)를 어드레스전극(X)에 공급한다. 이때, 데이터 펄스(Va)가 공급된 방전셀에서는 어드레스 방전이 일어난다. 서스테인 기간에는 제 1 트리거전극(Ty) 및 주사/서스테인전극(Sy)과 제 2 트리거전극(Tz) 및 공통서스테인전극(Sz) 간에 교번적으로 서스테인펄스를 인가한다. 이때, 트리거전극들(Ty, Tz)에 인가되는 전압(Vt)은 주사/서스테인전극(Sy) 및 공통서스테인전극(Sz)에 인가되는 전압(Vs) 보다 낮은 레벨을 갖는다. 서스테인 기간에 어드레스전극(X)에는 오방전 방지를 위한 직류전압이 공급된다.
서스테인 방전과정을 도 4a 및 도 4b를 참조하여 상세히 설명하기로 한다. 서스테인 펄스가 제 1 트리거전극(Ty), 주사/서스테인전극(Sy), 제 2 트리거전극(Tz) 및 공통서스테인전극(Sz)에 인가되면, 먼저 제 1 트리거전극(Ty)과 제 2 트리거전극(Tz)간에 방전이 일어난다. 제 1 트리거전극(Ty)과 제 2 트리거전극(Tz)간에 방전이 일어난 후 제 2 트리거전극(Tz)과 공통서스테인전극(Sz) 또는 제 1 트리거전극(Ty)과 주사/서스테인전극(Sy) 간에 방전이 일어난다. 제 2 트리거전극(Tz)과 공통서스테인전극(Sz) 또는 제 1 트리거전극(Ty)과 주사/서스테인전극(Sy) 간에 방전이 일어난 후 주사/서스테인전극(Sy) 및 공통서스테인전극(Sz) 간에 방전이 일어난다. 이때, 주사/서스테인전극(Sy) 및 공통서스테인전극(Sz) 간의 간격(Wi)이 크더라도 제 1 및 제 2 트리거전극(Ty, Tz)과 제 2 트리거전극(Tz)과공통서스테인전극(Sz) 또는 제 1 트리거전극(Ty)과 주사/서스테인전극(Sy) 간의 프라이밍 방전으로 인해 비교적 낮은 전압레벨의 서스테인 펄스로도 방전을 일으킬 수 있게 된다. 이러한 방법에 의해 좁은 간격(Ni)으로 형성된 트리거전극들(Ty, Tz)을 이용하여 방전을 개시시킴으로써 방전 개시전압의 상승을 억제하면서도 프라이밍 효과에 의해 주사/서스테인전극(Sy) 및 공통서스테인전극(Sz) 간에 방전 경로가 긴 서스테인 방전을 일으킬 수 있다.
이와 같이 동작하는 5전극 PDP에서 휘도에 기여하는 방전은 주사/서스테인전극(Sy) 및 공통서스테인전극(Sz) 간에 일어나는 방전이다. 트리거전극들(Ty, Tz) 및 제 2 트리거전극(Tz)과 공통서스테인전극(Sz) 또는 제 1 트리거전극(Ty)과 주사/서스테인전극(Sy) 간에 일어나는 방전은 주사/서스테인전극(Sy) 및 공통서스테인전극(Sz) 간에 방전이 일어날 수 있도록 하전입자를 생성하기 위한 방전이다. 따라서, 트리거전극들(Ty, Tz) 및 제 2 트리거전극(Tz)과 공통서스테인전극(Sz) 또는 제 1 트리거전극(Ty)과 주사/서스테인전극(Sy) 간에는 미세방전이 일어나야 한다. 하지만 서로 좁은간격(Ni)으로 형성되어 있는 트리거전극들(Ty, Tz) 사이에 강한 방전이 일어나게 된다. 또한, 제 2 트리거전극(Tz)과 공통서스테인전극(Sz) 또는 제 1 트리거전극(Ty)과 주사/서스테인전극(Sy) 간에도 강한 방전이 발생한다. 이와 같이 트리거전극들(Ty, Tz) 및 제 2 트리거전극(Tz)과 공통서스테인전극(Sz) 또는 제 1 트리거전극(Ty)과 주사/서스테인전극(Sy) 간에 강한 방전이 일어나면 주사/서스테인전극(Sy) 및 공통서스테인전극(Sz) 간의 방전이 약하게 되어 PDP의 발광효율이 저하된다.
따라서, 본 발명의 목적은 발광 효율을 향상시킬 수 있는 PDP의 구동방법을 제공하는데 있다.
도 1은 종래의 3전극 교류 면방전 플라즈마 디스플레이 패널의 방전셀 구조를 나타내는 사시도.
도 2는 종래의 5전극 교류 면방전 플라즈마 디스플레이 패널의 방전셀 구조를 나타내는 사시도.
도 3은 도 2에 도시된 5전극 플라즈마 디스플레이 패널에 인가되는 구동파형을 나타내는 파형도.
도 4a 내지 도 4b는 도 3에 도시된 구동파형에 의해 플라즈마 디스플레이 패널에서 발생하는 서스테인 방전을 나타내는 단면도.
도 5는 본 발명의 실시예에 의한 플라즈마 디스플레이 패널에 공급되는 구동파형을 나타내는 파형도.
도 6은 도 5에 도시된 구동파형에 의해 플라즈마 디스플레이 패널에서 발생하는 서스테인 방전을 나타내는 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
10,30 : 상부기판 12Y,32Y : 주사/서스테인전극
12Z,32Z : 공통서스테인전극 14,22,36,44 : 유전체층
16,38 : 보호막 18,40 : 하부기판
20X,42X : 어드레스전극 24,46 : 격벽
26,48 : 형광체층 34Y,34Z : 트리거전극
상기 목적을 달성하기 위하여, 본 발명에 따른 PDP의 구동방법은 서스테인기간 동안 서스테인전극쌍과 트리거 전극에 서스테인펄스를 인가하는 단계와, 서스테인기간 동안 서스테인전극쌍 중 어느 한 전극과 어드레스전극 사이에 방전이 일어나게 하고 트리거전극에 방전이 일어나지 않게 하기 위한 펄스신호를 어드레스전극에 인가하는 단계를 포함한다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 도 5 내지 도 6b를 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.
도 5는 본 발명의 플라즈마 디스플레이 패널의 구동파형을 나타내는 파형도이다.
도 5를 참조하면, 본 발명의 5전극 교류 면방전형 PDP는 화상의 계조를 표현하기 위하여 한 프레임을 방전횟수가 다른 여러 서브필드로 나누어 구동한다. 각 서브필드는 다시 방전을 균일하게 일으키기 위한 리셋기간, 방전셀을 선택하기 위한 어드레스 기간 및 방전횟수에 따라 계조를 표현하는 서스테인 기간으로 나뉘어진다. 리셋 기간에는 방전셀의 제 2 트리거전극(Tz)에 리셋 펄스가 공급되어 방전셀 초기화를 위한 리셋 방전이 일어난다. 이때, 어드레스전극(X)에는 오방전을 방지하기 위한 직류전압이 공급된다. 어드레스 기간에는 제 1 트리거전극(Ty)에 주사펄스(C)를 순차적으로 공급함과 아울러 주사펄스(C)에 동기된 데이터 펄스(Va)를 어드레스전극(X)에 공급한다. 이때, 데이터 펄스(Va)가 공급된 방전셀에서는 어드레스 방전이 일어난다. 서스테인 기간에는 제 1 트리거전극(Ty) 및 주사/서스테인전극(Sy)과 제 2 트리거전극(Tz) 및 공통서스테인전극(Sz) 간에 교번적으로 서스테인펄스가 인가된다. 이때, 트리거전극들(Ty, Tz)에 인가되는 전압(Vt)은 주사/서스테인전극(Sy) 및 공통서스테인전극(Sz)에 인가되는 전압(Vs) 보다 낮은 레벨을 갖는다. 또한, 서스테인 기간에 어드레스전극(X)에는 각각의 트리거전극들(Ty, Tz), 주사/서스테인전극(Sy) 및 공통서스테인전극(Sz)에 인가되는 서스테인펄스의 2배의 주파수를 가지는 펄스가 공급된다. 이와 같이, 어드레스전극(X)에 공급되는 펄스는 교번적으로 제 1 트리거전극(Ty) 및 주사/서스테인전극(Sy)과 제 2 트리거전극(Tz) 및 공통서스테인전극(Sz)에 공급되는 서스테인 펄스에 동기되어 공급된다. 어드레스전극(X)에 공급되는 펄스는 주사/서스테인전극(Sy) 및 공통서스테인전극(Sz)에 인가되는 전압(Vs)값보다 낮은 Vs/3 이상의 전압값을 갖는다. 서스테인 방전과정을 도 6을 참조하여 상세히 설명하기로 한다. 먼저, 서스테인 펄스가 제 1 트리거전극(Ty), 주사/서스테인전극(Sy), 제 2 트리거전극(Tz) 및 공통서스테인전극(Sz)에 인가되고, 어드레스전극에 Vs/3 이상의 전압값을 갖는 펄스가 인가되면 주사/서스테인전극(Sy) 또는 공통서스테인전극(Sz)과 어드레스전극(X)간에 방전이 일어난다. 주사/서스테인전극(Sy) 또는 공통서스테인전극(Sz)과 어드레스전극(X)간에 방전이 일어난 후 주사/서스테인전극(Sy) 및 공통서스테인전극(Sz)간에 서스테인 방전이 일어난다. 즉, 주사/서스테인전극(Sy), 공통서스테인전극(Sz)과 어드레스전극(X) 사이에서 약한 대향방전이 발생된다. 이때, 트리거전극들(Ty, Tz)에서는 방전이 일어나지 않고 벽전하만이 형성되어 서스테인 방전이 쉽게 일어날 수 있도록 도와준다. 이를 종래의 5전극 PDP와 비교해보면, 본 발명에서는 주사/서스테인전극(Sy) 및 공통서스테인전극(Sz) 간에 서스테인방전이 일어나기 전에 한 번의 약한 방전만이 발생한다. 따라서, 본 발명에서는 PDP의 발광효율을 향상시킬 수 있다. 또한, 본 발명에서는 트리거전극들(Ty, Tz) 간에 방전이 일어나지 않기 때문에 트리거전극들(Ty, Tz)에 벽전하 형성을 위한 낮은 전압을 인가할 수 있다. 즉, PDP의 소비전력을 최소화 할 수 있다. 또한, 본 발명에서는 서스테인 방전을 개시하기 위하여 어드레스전극(X) 및 주사/서스테인전극(Sy) 또는 공통서스테인전극(Sz)이 이용되므로 방전셀의 중앙부에 위치되는 트리거전극들(Ty, Tz)을 제거될 수 있다. 즉, 트리거전극(Ty, Tz)이 제거되어도 주사/서스테인전극(Sy) 및 공통서스테인전극(Sz)의 간격을 넓게 하여 PDP의 발광효율을 향상시킬 수 있다.
상술한 바와 같이, 본 발명에 따른 플라즈마 디스플레이 패널의 구동방법에 의하면 주사/서스테인전극 또는 공통서스테인전극과 어드레스전극간에 약한 방전을 일으켜 서스테인방전을 개시한다. 따라서, 플라즈마 디스플레이 패널의 발광효율을 향상시킬 수 있다. 또한, 서스테인 기간에 트리거전극들은 방전을 일으키지 않고, 벽전하만을 형성하기 때문에 트리거전극들에 인가되는 전압을 최소화 할 수 있다. 나아가, 본 발명에서는 서스테인 방전에 이용되지 않은 트리거전극들을 제거하여 플라즈마 디스플레이 패널의 제조비용을 절감할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (5)

  1. 적어도 하나 이상의 트리거전극과 서스테인전극쌍이 제1 기판 상에 형성되고 상기 트리거전극 및 상기 서스테인전극쌍과 교차되는 어드레스전극이 제2 기판 상에 형성되며 한 프레임 기간이 리셋기간, 어드레스기간 및 서스테인 기간으로 나뉘어 구동되는 플라즈마 디스플레이 패널의 구동방법에 있어서,
    상기 서스테인기간 동안 상기 서스테인전극쌍과 상기 트리거 전극에 서스테인펄스를 인가하는 단계와,
    상기 서스테인기간 동안 상기 서스테인전극쌍 중 어느 한 전극과 상기 어드레스전극 사이에 방전이 일어나게 하고 상기 트리거전극에 방전이 일어나지 않게 하기 위한 펄스신호를 상기 어드레스전극에 인가하는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  2. 제 1 항에 있어서,
    상기 펄스신호는 상기 서스테인펄스의 2배의 주파수를 가지는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  3. 제 1 항에 있어서,
    상기 펄스신호는 상기 서스테인전극쌍과 상기 트리거전극 각각에 교번적으로 인가되는 상기 서스테인펄스 모두에 동기되어 공급되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  4. 제 1 항에 있어서,
    상기 트리거전극에 상기 서스테인펄스보다 낮은 전압을 가지는 펄스를 인가하는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  5. 제 1 항에 있어서,
    상기 펄스신호의 전압값은 상기 서스테인펄스의 전압 대비 약 1/3이상인 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
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