KR100335460B1 - 플라즈마 디스플레이 패널 - Google Patents

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Abstract

본 발명은 패드의 수를 감소시킴과 아울러 주사/서스테인 회로보드의 설계 자유도를 확보할 수 있도록 한 플라즈마 디스플레이 패널에 관한 것이다.
본 발명의 플라즈마 디스플레이 패널은 수직한 방향으로 인접한 셀들 각각에 배치되고 상호 전기적으로 접속된 주사/서스테인전극들과, 수직한 방향으로 인접한 셀들 각각에 배치되고 상호 전기적으로 접속된 공통서스테인전극들과, 주사/서스테인전극 및 공통서스테인전극의 사이에 배치된 제 1 및 제 2 트리거전극들을 구비한다.
본 발명에 의하면, 수직한 방향으로 인접한 셀들에 배치된 주사/서스테인전극라인들 및 공통서스테인전극라인들은 각각 하나의 패드에 공통으로 접속된다. 따라서, 패드의 수가 종래에 비해 반으로 감소하기 때문에 회로의 구성을 단순화 할 수 있다. 나아가, 주사/서스테인회로보드에 제 1 트리거전극들만을 위한 패드가 형성되기 때문에 주사/서스테인회로보드의 설계자유도를 확보할 수 있다.

Description

플라즈마 디스플레이 패널{Plasma Display Panel}
본 발명은 플라즈마 디스플레이 패널에 관한 것으로 특히, 패드(PAD)의 수를 감소시킴과 아울러 주사/서스테인 회로보드의 설계 자유도를 확보할 수 있도록 한 플라즈마 디스플레이 패널에 관한 것이다.
플라즈마 디스플레이 패널(Plasma Display Panel : 이하 "PDP"라 함)은 가스방전에 의해 발생되는 진공 자외선이 형광체를 여기시킬 때 형광체로부터 가시광선이 발생되는 것을 이용한 표시장치이다. PDP는 지금까지 표시수단의 주종을 이루어왔던 음극선관(Cathode Ray Tube : CRT)에 비해 두께가 얇고 가벼우며, 고선명 대형화면의 구현이 가능하다는 점등의 장점이 있다. PDP는 매트릭스 형태로 배열된 다수의 방전셀들로 구성되며, 하나의 방전셀은 화면의 한 화소를 이루게 된다.
도 1은 종래의 3 전극 교류 면방전형 PDP의 방전셀 구조를 도시한 사시도이다.
도 1을 참조하면, 종래의 3 전극 교류 면방전형 PDP의 방전셀은 상부기판(10) 상에 형성되어진 주사/서스테인전극(12Y) 및 공통서스테인전극(12Z)과, 하부기판(18) 상에 형성되어진 어드레스 전극(20X)을 구비한다. 주사/서스테인전극(12Y)과 공통서스테인전극(12Z)이 나란하게 형성된 상부기판(10)에는 상부 유전체층(14)과 보호막(16)이 적층된다. 상부 유전체층(14)에는 플라즈마 방전시 발생된 벽전하가 축적된다. 보호막(16)은 플라즈마 방전시 발생된 스퍼터링에 의한 상부 유전체층(14)의 손상을 방지함과 아울러 2차 전자의 방출 효율을 높이게 된다. 보호막(16)으로는 통상 산화마그네슘(MgO)이 이용된다. 어드레스전극(20X)이 형성된 하부기판(18) 상에는 하부 유전체층(22), 격벽(24)이 형성되며, 하부 유전체층(22)과 격벽(24) 표면에는 형광체층(26)이 도포된다. 어드레스전극(20X)은 주사/서스테인전극(12Y) 및 공통서스테인전극(12Z)과 교차되는 방향으로 형성된다. 격벽(24)은 어드레스전극(20X)과 나란하게 형성되어 방전에 의해 생성된 자외선 및 가시광이 인접한 방전셀에 누설되는 것을 방지한다. 형광체층(26)은 플라즈마 방전시 발생된 자외선에 의해 여기되어 적색, 녹색 또는 청색 중 어느 하나의 가시광선을 발생하게 된다. 상부기판(10), 하부기판(18)과 격벽(24) 사이에 마련된 방전공간에는 가스방전을 위한 불활성 가스가 주입된다.
이러한 교류 면방전형 PDP는 화상의 계조(Gray Level)를 표현하기 위하여 한 프레임을 방전횟수가 다른 여러 서브필드로 나누어 구동하고 있다. 각 서브필드는 다시 방전을 균일하게 일으키기 위한 리셋기간, 방전셀을 선택하기 위한 어드레스 기간 및 방전횟수에 따라 계조를 표현하는 서스테인 기간으로 나뉘어진다. 예를 들어, 256 계조로 화상을 표시하고자 하는 경우에 1/60 초에 해당하는 프레임 기간(16.67㎳)은 8개의 서브필드들로 나누어지게 된다. 아울러, 8개의 서브필드들 각각은 어드레스 기간과 서스테인 기간으로 다시 나누어지게 된다. 여기서, 각 서브필드의 리셋기간 및 어드레스 기간은 각 서브필드마다 동일한 반면에 서스테인 기간은 각 서브필드에서 2n(n=0,1,2,3,4,5,6,7)의 비율로 증가된다. 이와 같이 각 서브필드에서 서스테인 기간이 달라지게 되므로 화상의 계조를 표현할 수 있게 된다.
여기서, 리셋기간에는 주사/서스테인전극(12Y)에 리셋 펄스가 공급되어 리셋 방전이 일어난다. 어드레스 기간에는 주사/서스테인전극(12Y)에 주사펄스가 공급됨과 아울러 어드레스전극(20X)에 데이터 펄스가 공급되어 두 전극(12Y,20X) 간에 어드레스 방전이 일어난다. 어드레스 방전시에는 상/하부 유전체층(14,22)에 벽전하가 형성된다. 서스테인 기간에는 주사/서스테인전극(12Y) 및 공통서스테인전극(12Z)에 교번적으로 공급되는 교류신호에 의해 두 전극(12Y,12Z) 간에 서스테인 방전이 일어난다.
하지만, 이와 같은 종래의 교류 면방전 PDP는 서스테인 방전공간이 상부기판(10)의 중앙에 집중되어 방전공간의 활용도가 떨어진다. 이에 따라 방전면적이 축소되어 발광효율이 저하되는 문제점이 있다. 이와 같은 문제점을 해결하기 위하여 도 2에 도시된 바와 같은 5 전극 교류 면방전형 PDP가 제안되었다.
도 2는 종래의 5 전극 교류 면방전형 PDP의 방전셀 구조를 도시한 사시도이다.
도 2를 참조하면, 종래의 5 전극 교류 면방전형 PDP는 방전셀의 중앙부에 위치하게끔 상부기판(30) 상에 형성된 제 1 및 제 2 트리거전극(34Y,34Z)과, 방전셀의 가장자리에 위치하게끔 상부기판(30) 상에 형성된 주사/서스테인전극(32Y) 및공통서스테인전극(32Z)과, 트리거전극(34Y,34Z)들과 주사/서스테인전극(32Y) 및 공통서스테인전극(32Z)들과 직교되는 방향으로 하부기판(40)의 중앙부에 형성된 어드레스 전극(42X)을 구비한다. 주사/서스테인전극(32Y), 제 1 트리거전극(34Y), 제 2 트리거전극(34Z) 및 공통서스테인전극(32Z)이 나란하게 형성된 상부기판(30)에는 상부 유전체층(36)과 보호막(38)이 적층된다. 어드레스전극(42X)이 형성된 하부기판(40) 상에는 하부 유전체층(44) 및 격벽(46)이 형성되며, 하부 유전체층(44)과 격벽(46) 표면에는 형광체층(48)이 도포된다. 방전셀 중앙부에 좁은 간격(Ni)으로 형성된 트리거 전극들(34Y,34Z)은 서스테인 기간 중 교류펄스를 공급받아 서스테인 방전을 개시하기 위해 사용된다. 방전셀 가장자리에 넓은 간격(Wi)으로 형성된 주사/서스테인전극(32Y) 및 공통서스테인전극(32Z)은 서스테인 기간 중 교류펄스를 공급받아 트리거 전극들(34Y,34Z) 간에 방전이 개시된 다음 플라즈마 방전을 유지시키기 위해 사용된다.
도 3 은 한 방전셀내의 모든 전극구조를 보여주기 위하여 하부기판에 대하여 상부기판을 90。 회전시켜 도시한다.
도 3을 참조하여 동작과정을 상세히 설명하면 다음과 같다.
종래의 5전극 교류 면방전형 PDP는 화상의 계조(Gray Level)를 표현하기 위하여 한 프레임을 방전횟수가 다른 여러 서브필드로 나누어 구동하고 있다. 각 서브필드는 다시 방전을 균일하게 일으키기 위한 리셋기간, 방전셀을 선택하기 위한 어드레스 기간 및 방전횟수에 따라 계조를 표현하는 서스테인 기간으로 나뉘어진다. 리셋 기간에는 방전셀의 제 2 트리거전극(34Z)에 리셋 펄스가 공급되어 방전셀 초기화를 위한 리셋 방전이 일어난다. 어드레스 기간에는 제 1 트리거전극(34Y)에 주사펄스를 순차적으로 공급함과 아울러 주사펄스에 동기된 데이터 펄스를 어드레스전극(42X)에 공급한다. 이때, 데이터가 공급된 방전셀에서는 어드레스 방전이 일어난다. 서스테인 기간에는 제 1 및 제 2 트리거전극(34Y,34Z)과 주사/서스테인전극(32Y) 및 공통서스테인전극(32Z)에 서로 다른 레벨의 교류 펄스를 교번적으로 인가한다. 먼저, 제 1 및 제 2 트리거전극(34Y,34Z) 사이에 방전이 개시되면, 이때 발생된 하전입자들의 프라이밍(Priming) 효과에 의해 주사/서스테인전극(32Y) 및 공통서스테인전극(32Z)간의 2차 방전이 유도된다. 주사/서스테인전극(32Y) 및 공통서스테인전극(32Z) 간의 간격(Wi)이 크더라도 제 1 및 제 2 트리거전극(34Y,34Z) 간의 프라이밍 방전으로 인해 비교적 낮은 전압레벨의 서스테인 펄스로도 방전을 일으킬 수 있게 된다. 이러한 방법에 의해 좁은 간격(Ni)으로 형성된 트리거 전극들(34Y,34Z)을 이용하여 1차적으로 방전을 개시시킴으로써 방전 개시 전압의 상승을 억제하면서도 프라이밍 효과에 의해 주사/서스테인전극(32Y) 및 공통서스테인전극(32Z) 간에 방전 경로가 긴 서스테인 방전을 일으킬 수 있다. 그리하여 자외선의 발생량을 증가시킴과 아울러 발광 면적을 넓혀 발광효율을 향상시키게 된다.
도 4는 도 2에 도시된 PDP의 상부기판 전극구조를 나타내는 도면이다.
도 4를 참조하면, 종래의 PDP의 상부기판에 형성된 전극들은 주사/서스테인전극(Sy), 제 1 트리거전극(Ty), 제 2 트리거전극(Tz) 및 공통서스테인전극(Sz)의 순으로 배치되어 있다. 주사/서스테인전극들(Sy1 내지 Syn) 및 제 1트리거전극들(Ty1 내지 Tyn)은 주사/서스테인회로보드로부터 각종 구동파형을 공급받는다. 이를 위하여 주사/서스테인전극들(Sy1 내지 Syn) 및 제 1 트리거전극들(Ty1 내지 Tyn)은 도시되지 않은 패드들(PAD)과 접속되어 있다. 공통서스테인전극들(Sz1 내지 Szn) 및 제 2 트리거전극들(Tz1 내지 Tzn)은 공통서스테인회로보드로부터 각종 구동파형을 공급받는다. 이를 위하여 공통서스테인전극들(Sz1 내지 Szn) 및 제 2 트리거전극들(Tz1 내지 Tzn)은 도시되지 않은 패드들(PAD)들과 접속되어 있다.
이와 같이 종래의 5 전극 PDP는 모든 전극라인들이 각각의 패드들(PAD)과 접속된다. 즉, 주사/서스테인전극들(Sy1 내지 Syn), 제 1 트리거전극들(Ty1 내지 Tyn), 공통서스테인전극들(Sz1 내지 Szn) 및 제 2 트리거전극들(Tz1 내지 Tzn)의 수만큼의 패드들(PAD)이 형성된다. 따라서, 많은 패드들(PAD)이 형성되기 때문에 제조비용이 상승하게 된다. 또한, 모든 패드들(PAD)에 구동파형을 공급해야 하기 때문에 회로의 구성이 복잡해진다. 그리고, PDP의 주사/서스테인회로보드에는 파형발생기, 전력 회수장치, 드라이브 IC(Integrated Circuit) 및 포토커플러(Photo Coupler)등 많은 회로들이 설치된다. 따라서, 주사/서스테인회로보드의 설계자유도를 확보하기가 어렵다.
따라서, 본 발명의 목적은 패드의 수를 감소시킴과 아울러 주사/서스테인 회로보드의 설계 자유도를 확보할 수 있도록 한 플라즈마 디스플레이 패널에 관한 것이다.
도 1은 종래의 3전극 플라즈마 디스플레이 패널의 방전셀 구조를 나타내는 사시도이다.
도 2는 종래의 5전극 플라즈마 디스플레이 패널의 방전셀 구조는 나타내는 사시도이다.
도 3은 도 2에 도시된 5전극 플라즈마 디스플레이 패널의 방전셀 구조는 나타내는 단면도이다.
도 4는 도 2에 도시된 5전극 플라즈마 디스플레이 패널의 상부기판에 형성된 전극의 구조를 나타내는 도면이다.
도 5는 본 발명의 실시예에 의한 5전극 플라즈마 디스플레이 패널의 상부기판에 형성된 전극의 구조를 나타내는 도면이다.
< 도면의 주요 부분에 대한 부호의 설명 >
10,30 : 상부기판 12Y,32Y,Sy : 주사/서스테인전극
12Z,32Z,Sz : 공통서스테인전극 14,22,36,44 : 유전체층
16,38 : 보호막 18,40 : 하부기판
20X,42X : 어드레스전극 24,46 : 격벽
26,48 : 형광체층 34Y,34Z,Ty,Tz : 트리거전극
상기 목적을 달성하기 위하여 본 발명의 플라즈마 디스플레이 패널은 수직한 방향으로 인접한 셀들 각각에 배치되고 상호 전기적으로 접속된 주사/서스테인전극들과, 수직한 방향으로 인접한 셀들 각각에 배치되고 상호 전기적으로 접속된 공통서스테인전극들과, 주사/서스테인전극 및 공통서스테인전극의 사이에 배치된 제 1 및 제 2 트리거전극들을 구비한다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 도 5를 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.
도 5는 본 발명의 PDP의 상부기판 전극구조를 나타내는 도면이다.
도 5를 참조하면, 본 발명의 PDP의 상부기판에 형성된 전극들 중 수직한 방향으로 인접된 셀들에 배치된 주사/서스테인전극라인들(Sy)은 서로 인접되게 배치된다. 또한, 수직한 방향으로 인접된 셀들에 배치된 공통서스테인전극라인들(Sz)은 서로 인접되게 배치된다. 즉, 수직한 방향으로 인접된 셀들 중 기수 번째 셀들에서 전극들은 주사/서스테인전극(Sy), 제 1 트리거전극(Ty), 제 2 트리거전극(Tz) 및 공통서스테인전극(Sz)의 순으로 배치되고, 우수 번째 셀들에서 전극들은 공통서스테인전극(Sz), 제 2 트리거전극(Tz), 제 1 트리거전극(Ty) 및주사/서스테인전극(Sy)의 순으로 배치된다. 이와 같이 수직방향으로 인접된 셀들에 배치된 주사/서스테인전극들(Sy)은 하나의 패드에 접속된다. 또한, 수직방향으로 인접된 셀들에 배치된 공통서스테인전극들(Sz)도 하나의 패드에 접속된다. 주사/서스테인전극들(Sy) 및 공통서스테인전극들(Sz)과 접속된 패드들은 공통서스테인회로보드로부터 구동파형을 공급받는다. 즉, 도 5에 도시된 바와 같이 주사/서스테인회로보드 측에는 제 1 트리거전극들(Ty)의 패드들만이 형성된다. 이를 종래와 대비해 보면, 본 발명에서는 주사/서스테인회로보드 측에 형성되는 PAD의 수를 종래에 비해 절반으로 감축시킬 수 있다. 따라서, 주사/서스테인전극에 구동파형을 공급하기 위하여 주사/서스테인회로보드에 실장 되었던 회로들이 공통서스테인회로보드에 실장 된다. 또한, 수직으로 인접된 셀에 배치된 주사/서스테인전극들(Sy) 및 공통서스테인전극라인들(Sz)은 각각 하나의 패드들과 접속되므로 구동파형을 공급하기 위한 회로구성이 간단해 진다.
상술한 바와 같이, 본 발명에 따른 플라즈마 디스플레이 패널에 의하면 수직한 방향으로 인접한 셀들 각각에 배치된 주사/서스테인전극은 전기적으로 접속된다. 또한, 수직한 방향으로 인접한 셀들 각각에 배치된 공통서스테인전극은 전기적으로 접속된다. 즉, 수직한 방향으로 인접한 셀들 각각에 배치된 주사/서스테인전극은 하나의 패드에 연결된다. 또한, 수직한 방향으로 인접한 셀들 각각에 배치된 주사/서스테인전극도 하나의 패드에 연결된다. 따라서, 주사/서스테인회로보드에는 제 1 트리거전극들과 접속되기 위한 패드만이 형성된다. 즉, 패드의 숫자가 반으로 감소하기 때문에 회로의 구성을 단순화 할 수 있다. 또한, 감소되는 회로 및 패드의 수만큼 제조비용이 감소된다. 나아가, 주사/서스테인회로보드에 제 1 트리거전극들만을 위한 패드가 형성되기 때문에 주사/서스테인회로보드의 설계자유도를 확보할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (5)

  1. 수직한 방향으로 인접한 셀들 각각에 배치되고 상호 전기적으로 접속된 주사/서스테인전극들과,
    수직한 방향으로 인접한 상기 셀들 각각에 배치되고 상호 전기적으로 접속된 공통서스테인전극들과,
    상기 주사/서스테인전극 및 공통서스테인전극의 사이에 배치된 제 1 및 제 2 트리거전극들을 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  2. 제 1 항에 있어서,
    수직방향의 기수 번째 상기 셀들은 주사/서스테인전극, 제 1 트리거전극, 제 2 트리거전극 및 공통서스테인전극의 순으로 배치되고,
    수직방향의 우수 번째 상기 셀들은 공통서스테인전극, 제 2 트리거전극, 제 1 트리거전극 및 주사/서스테인전극의 순으로 배치되는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  3. 제 1 항에 있어서,
    상기 수직한 방향으로 인접한 상기 셀들에 배치된 주사/서스테인전극들은 하나의 패드에 접속되고,
    상기 수직한 방향으로 인접한 상기 셀들에 배치된 공통서스테인전극들은 하나의 패드에 접속되는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  4. 제 3 항에 있어서,
    상기 제 1 트리거전극들과 직렬 접속된 제 1 패드들과,
    상기 제 1 패드의 반대편에 배치되고 상기 주사/서스테인전극들과 전기적으로 접속된 제 2 패드들과,
    상기 제 1 패드의 반대편에 배치되고 상기 공통서스테인전극과 전기적으로 접속된 제 3 패드들과,
    상기 제 1 패드와 반대편에 배치되고 상기 제 2 트리거전극들과 전기적으로 접속된 제 4 패드들을 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널.
  5. 제 4 항에 있어서,
    상기 제 1 패드들은 주사/서스테인회로보드로부터 구동파형을 공급받고,
    상기 제 2 패드, 제 3 패드 및 제 4 패드는 공통서스테인회로보드로부터 구동파형을 공급받는 것을 특징으로 하는 플라즈마 디스플레이 패널.
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