JPH09266213A - シリコンウエーハおよびその製造方法 - Google Patents

シリコンウエーハおよびその製造方法

Info

Publication number
JPH09266213A
JPH09266213A JP8099371A JP9937196A JPH09266213A JP H09266213 A JPH09266213 A JP H09266213A JP 8099371 A JP8099371 A JP 8099371A JP 9937196 A JP9937196 A JP 9937196A JP H09266213 A JPH09266213 A JP H09266213A
Authority
JP
Japan
Prior art keywords
polycrystalline silicon
layer
silicon wafer
ratio
orientation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP8099371A
Other languages
English (en)
Other versions
JP3391184B2 (ja
Inventor
Norihiro Kobayashi
徳弘 小林
Katsunori Koarai
克典 小荒井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shin Etsu Handotai Co Ltd
Original Assignee
Shin Etsu Handotai Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shin Etsu Handotai Co Ltd filed Critical Shin Etsu Handotai Co Ltd
Priority to JP09937196A priority Critical patent/JP3391184B2/ja
Priority to TW086103676A priority patent/TW387115B/zh
Priority to US08/826,440 priority patent/US5863659A/en
Priority to EP97302060A priority patent/EP0798770B1/en
Priority to DE69700554T priority patent/DE69700554T2/de
Priority to MYPI97001321A priority patent/MY132487A/en
Publication of JPH09266213A publication Critical patent/JPH09266213A/ja
Application granted granted Critical
Publication of JP3391184B2 publication Critical patent/JP3391184B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304Mechanical treatment, e.g. grinding, polishing, cutting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00Stock material or miscellaneous articles
    • Y10T428/12All metal or with adjacent metals
    • Y10T428/12493Composite; i.e., plural, adjacent, spatially distinct metal components [e.g., layers, joint, etc.]
    • Y10T428/12528Semiconductor component
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00Stock material or miscellaneous articles
    • Y10T428/12All metal or with adjacent metals
    • Y10T428/12493Composite; i.e., plural, adjacent, spatially distinct metal components [e.g., layers, joint, etc.]
    • Y10T428/12674Ge- or Si-base component

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Recrystallisation Techniques (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

(57)【要約】 (修正有) 【課題】 高いゲッタリング能力を有し、しかも、シリ
コンウエーハに及ぼすストレスが小さい多結晶シリコン
膜を持つシリコンウエーハを提供する。 【解決手段】 一主面に多結晶シリコン膜を有するシリ
コンウエーハにおいて、多結晶シリコン膜が、配向性
(220)成分の比率が異なるx層(xは2以上の整数
である)の多結晶シリコン層が積層された多層構造を有
し、その際、シリコンウエーハに接している第1の多結
晶シリコン層の配向性(220)成分の比率が、第1の
多結晶シリコン層の上に積層された第2〜第xの多結晶
シリコン層の配向性(220)成分の比率よりも大きい
ことを特徴とする、シリコンウエーハ。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、シリコンウエーハ
およびその製造方法に係り、特に、素子を作製する一主
面(以下、表面と呼ぶ。)の反対側の一主面(以下、裏
面と呼ぶ。)にゲッタリングに用いられる多結晶シリコ
ン膜を有するシリコンウエーハおよびその製造方法に関
する。
【0002】
【従来の技術】シリコンウエーハから半導体素子を作製
する工程においては、様々な要因により、重金属等の不
純物が発生して、素子領域となるシリコンウエーハの表
面付近の汚染の原因となる。不純物によって素子領域と
なるシリコンウエーハの表面付近が汚染されると、素子
特性の劣化を引き起こし、素子の良品率を低下させるこ
ととなる。そこで、不純物を意図的に素子領域外の部分
に集める技術、すなわちゲッタリング技術が一般に用い
られている。このゲッタリング技術の代表的な手法の一
つとして、シリコンウエーハの裏面にゲッタリングに用
いられる多結晶シリコン膜を形成する手法がある。
【0003】この多結晶シリコン膜の形成は、通常、減
圧化学気相成長法(LPCVD法)により多結晶シリコ
ンをシリコンウエーハの裏面に成長させることにより行
われる。減圧化学気相成長法により形成された多結晶シ
リコン膜のゲッタリング膜としての特性を表す項目とし
て、ゲッタリング能力は勿論のこと、シリコンウエーハ
に及ぼすストレスが挙げられる。すなわち、多結晶シリ
コン膜は、それが裏面に形成されたシリコンウエーハに
ストレスを及ぼす。そして、その結果、裏面に多結晶シ
リコン膜を持つシリコンウエーハでは、多結晶シリコン
膜を持たないシリコンウエーハと比較して、ウエーハの
反りが大きくなる。
【0004】
【発明が解決しようとする課題】ウエーハの大きい反り
は、素子形成プロセスにおいて不都合であるので、シリ
コンウエーハに及ぼすストレスが小さい多結晶シリコン
膜を持つシリコンウエーハが所望されている。特に、シ
リコンウエーハの口径が大きくなるほど、多結晶シリコ
ン膜がシリコンウエーハに及ぼすストレスの大きさが同
じであっても、ウエーハの反りは大きくなる。近年、半
導体デバイスの高集積化、高精度化が進み、シリコンウ
エーハも大口径化の一途をたどっているので、できる限
り多結晶シリコン膜がシリコンウエーハに及ぼすストレ
スを小さくして、大口径のシリコンウエーハの反りを小
さくすることが所望されている。
【0005】しかし、シリコンウエーハに及ぼすストレ
スを小さくしようとすると、図5に示すように、多結晶
シリコン膜のゲッタリング能力が低下してしまう。この
ストレスとゲッタリング能力の関係は、減圧化学気相成
長法により多結晶シリコン膜をシリコンウエーハの裏面
に形成する際のパラメータである減圧化学気相成長炉内
の温度、圧力、反応ガスであるSiH4 の流量を変化さ
せても変わらない。従って、ゲッタリング能力を低下さ
せないで、シリコンウエーハに及ぼすストレスを小さく
することはできないと考えられた。
【0006】ところで、多結晶シリコン膜中の配向性
(220)成分の比率に着目すると、図3および図4に
示すように、配向性(220)成分の比率が高くなるほ
ど、多結晶シリコン膜のゲッタリング能力が高くなり、
かつ、シリコンウエーハに及ぼすストレスが大きくな
る。これは、多結晶シリコン膜は種々のグレインサイズ
のシリコン結晶からなっているが、グレインサイズの小
さいシリコン結晶は、配向性(220)成分を多く含
み、グレインサイズの小さいシリコン結晶ほど、グレイ
ンバウンダリーの表面積が多くなる結果ゲッターサイト
が多くなりゲッタリング能力が高まると同時に、グレイ
ンサイズの小さいシリコン結晶ほど、グレイン間の応力
が大きくなって、多結晶シリコン膜がシリコンウエーハ
に及ぼすストレスが大きくなるためである。
【0007】これに関連して、ゲッタリング能力を高め
ることを目的として、多結晶シリコン膜中の配向性(2
20)成分を多くすることがすでに提案されている(特
開平4−333238号公報)が、これは、上述した通
り、シリコンウエーハに働くストレスが大きくなって、
その結果、ウエーハの反りが大きくなるという欠点を有
している。
【0008】
【課題を解決するための手段】そこで、本発明者らは、
上記問題に鑑みて種々検討を重ねた結果、減圧化学気相
成長法により形成する多結晶シリコン膜を、図2に示す
ような従来どおりの単層構造ではなく、図1に示すよう
な、配向性(220)成分の比率が異なる複数の多結晶
シリコン層が積層された多層構造(ただし図1は、二層
構造の場合を示している)とし、かつ、シリコンウエー
ハに接している一層目の多結晶シリコン層の配向性(2
20)成分の比率を、その上に積層された二層目以降の
多結晶シリコン層の配向性(220)成分の比率よりも
大きくすることによって、多結晶シリコン膜のゲッタリ
ング能力を低下させないで、シリコンウエーハに及ぼす
ストレスを小さくすることができること、あるいは、シ
リコンウエーハに及ぼすストレスは変えずに、ゲッタリ
ング能力を高めることができることを見い出した。
【0009】これは、次の現象に基づく。 1)多層構造の多結晶シリコン膜全体の配向性(22
0)成分の比率は、一層目の多結晶シリコン層の配向性
(220)成分の比率に強く依存する。例えば、二層構
造の場合で説明すると、二層構造の多結晶シリコン膜全
体の配向性(220)成分の比率は、一層目の多結晶シ
リコン層の配向性(220)成分の比率および二層目の
多結晶シリコン層の配向性(220)成分の比率の平均
値より、一層目の多結晶シリコン層の配向性(220)
成分の比率に近い値となる。従って、一層目の多結晶シ
リコン層の配向性(220)成分の比率が、二層目の多
結晶シリコン層の配向性(220)成分の比率よりも大
きい場合には、この現象は、以下の式で表される: 二層構造の多結晶シリコン膜全体の配向性(220)成
分の比率>(一層目の多結晶シリコン層の配向性(22
0)成分の比率+二層目の多結晶シリコン層の配向性
(220)成分の比率)/2 従って、このような二層構造の多結晶シリコン膜全体の
ゲッタリング能力は、一層目の多結晶シリコン層のゲッ
タリング能力および二層目の多結晶シリコン層のゲッタ
リング能力の和よりも大きくなる。
【0010】2)シリコンウエーハに及ぼすストレス
は、それぞれの多結晶シリコン層がシリコンウエーハに
及ぼすストレスの和になる。この現象を、二層構造の場
合を例にとって、式で表すと以下のようになる: 二層構造の多結晶シリコン膜がシリコンウエーハに及ぼ
すストレス=一層目の多結晶シリコン層がシリコンウエ
ーハに及ぼすストレス+二層目の多結晶シリコン層がシ
リコンウエーハに及ぼすストレス この関係を、配向性(220)成分の比率を用いて表す
と、次のようになる: 二層構造の多結晶シリコン膜がシリコンウエーハに及ぼ
すストレス=(一層目の多結晶シリコン層の配向性(2
20)成分の比率+二層目の多結晶シリコン層の配向性
(220)成分の比率)/2に対応するストレス
【0011】すなわち、二層構造の多結晶シリコン膜全
体の配向性(220)成分の比率が、二層構造と同一厚
さで単層構造の多結晶シリコン膜の配向性(220)成
分の比率と同一の場合、一層目の多結晶シリコン層の配
向性(220)成分の比率および二層目の多結晶シリコ
ン層の配向性(220)成分の比率の平均値が、単層構
造の多結晶シリコン膜の配向性(220)成分の比率よ
りも小さくなるので、図6に示すように、二層構造の多
結晶シリコン膜がシリコンウエーハに及ぼすストレス
は、単層構造の場合よりも小さくなる。
【0012】逆に、二層構造の多結晶シリコン膜全体が
シリコンウエーハに及ぼすストレスが、二層構造と同一
厚さで単層構造の多結晶シリコン膜がシリコンウエーハ
に及ぼすストレスと同一である場合、図7に示すよう
に、二層構造の多結晶シリコン膜全体の配向性(22
0)成分の比率が、単層構造の多結晶シリコン膜の配向
性(220)成分の比率よりも大きくなる、換言すれ
ば、二層構造の多結晶シリコン膜のゲッタリング能力
は、単層構造の場合よりも大きくなるのである。
【0013】従って、本発明は、ゲッタリングに用いる
多結晶シリコン膜が高いゲッタリング能力を有し、しか
も、シリコンウエーハに及ぼすストレスが小さく、その
ため反りが小さい、一主面(裏面)に多結晶シリコン膜
を有するシリコンウエーハを提供することを目的とし、 1)一主面(裏面)に多結晶シリコン膜を有するシリコ
ンウエーハにおいて、多結晶シリコン膜が、配向性(2
20)成分の比率が異なるx層(xは2以上の整数であ
る)の多結晶シリコン層が積層された多層構造を有し、
その際、シリコンウエーハに接している第1の多結晶シ
リコン層の配向性(220)成分の比率が、第1の多結
晶シリコン層の上に積層された第2〜第xの多結晶シリ
コン層の配向性(220)成分の比率よりも大きいこと
を特徴とする、シリコンウエーハ(請求項1)、および 2)シリコンウエーハの少なくとも一主面に多結晶シリ
コン膜を形成し、次いで、半導体素子を形成するシリコ
ンウエーハの一主面(表面)を鏡面研磨することによ
る、一主面(裏面)に多結晶シリコン膜を有するシリコ
ンウエーハの製造方法において、多結晶シリコン膜を、 i)第1の多結晶シリコン層を、シリコンウエーハの少
なくとも一主面にまず形成し、 ii)次いで、第1の多結晶シリコン層の配向性(22
0)成分の比率よりも小さい比率の第2〜第x(xは2
以上の整数である)の多結晶シリコン層を、それぞれ第
1〜第x−1の多結晶シリコン層の上に積層することに
より形成することを特徴とする、シリコンウエーハの製
造方法(請求項4)を要旨とするものである。
【0014】本発明においては、第1の多結晶シリコン
層の配向性(220)成分の比率を90%以上とし、第
2〜第xの多結晶シリコン層の配向性(220)成分の
比率を90%未満とするのが好ましい(請求項2および
5)。このような多結晶シリコン膜は、十分なゲッタリ
ング能力を有していて、かつ、シリコンウエーハに及ぼ
すストレスは小さくなり、大口径のシリコンウエーハで
あっても、その反りは許容できる範囲となるからであ
る。
【0015】さらに好ましくは、第1の多結晶シリコン
層の配向性(220)成分の比率を92%以上、特に9
5%以上とし、第2〜第xの多結晶シリコン層の配向性
(220)成分の比率を80%未満、特に70%未満と
する。また、本発明においては、多結晶シリコン膜を二
層構造とするのが好ましい(請求項3および6)。二層
構造とすれば、多結晶シリコン膜のゲッタリング能力を
低下させないで、シリコンウエーハに及ぼすストレスを
小さくすることができ、他方、三層以上の構造とする
と、積層工程が増えて、量産性が低下してしまうからで
ある。
【0016】
【発明の実施の形態】以下、本発明の実施の形態を説明
する。シリコンウエーハの製造方法は、通常、図8
(a)に示すように、単結晶製造装置によって製造され
たシリコン単結晶棒をスライスして薄円盤状のシリコン
ウエーハを得るスライス工程Aと、該スライス工程Aで
得られたシリコンウエーハの割れや欠けを防ぐためにそ
の外周エッジ部を面取りする工程Bと、面取りされたシ
リコンウエーハをラッピングしてこれを平坦化するラッ
ピング工程Cと、面取りおよびラッピングされたシリコ
ンウエーハの表面および裏面に残留する加工歪を除去す
るエッチング工程Dと、エッチングされたシリコンウエ
ーハの表面を研磨する鏡面研磨工程Eと、表面が鏡面研
磨されたシリコンウエーハを洗浄してこれに付着した研
磨材や異物を除去する洗浄工程Fとからなる。
【0017】本発明による、シリコンウエーハの裏面に
多結晶シリコン膜を有するシリコンウエーハは、通常、
図8(b)に示すように、エッチング工程Dを行った
後、シリコンウエーハの裏面に減圧化学気相成長法によ
り多結晶シリコン膜を形成させ、次いで鏡面研磨工程E
以下を行うことにより製造されるが、エッチング工程D
を行った後、シリコンウエーハの裏面を鏡面研磨し、次
いで減圧化学気相成長法により多結晶シリコン膜を形成
させ、その後、鏡面研磨工程E以下を行うことにより製
造してもよい。
【0018】そして、本発明においては、多結晶シリコ
ン膜を、単一の多結晶シリコン層からなる単層構造では
なく、配向性(220)成分の比率が異なる複数の多結
晶シリコン層からなる多層構造とするが、その形成方法
の一例を、二層構造の場合を例にとって、説明する。
【0019】シリコンウエーハの裏面に多結晶シリコン
膜を形成するためには、シリコンウエーハの裏面に酸化
膜が存在していることが必要であるので、まず、裏面に
自然酸化膜が形成されたシリコンウエーハを用意する
か、またはシリコンウエーハの裏面に熱酸化や化学気相
成長によって薄い酸化膜を形成する。
【0020】次いで、多結晶シリコン層の配向性(22
0)成分の比率が大きくなる、好ましくは90%以上と
なる条件で、酸化膜が形成されたシリコンウエーハの裏
面に、減圧化学気相成長法によって、多結晶シリコンを
堆積させて、第1の、すなわち一層目の多結晶シリコン
層を形成する。この場合、一層目の多結晶シリコン層中
には、グレインサイズの小さいシリコン結晶が多くな
り、その結果、この多結晶シリコン層がシリコンウエー
ハに及ぼすストレスは大きくなる。
【0021】次いで、一層目の多結晶シリコン層の上
に、減圧化学気相成長法によって、一層目よりも配向性
(220)成分の比率が小さくなる、好ましくは90%
未満となる条件で、多結晶シリコンを堆積させて、第2
の、すなわち二層目の多結晶シリコン層を、積層する。
この場合、二層目の多結晶シリコン層中には、一層目に
比べてグレインサイズの小さいシリコン結晶が少なくな
り、その結果、二層目の多結晶シリコン層がシリコンウ
エーハに及ぼすストレスは、一層目に比べて小さくな
る。
【0022】二層目の多結晶シリコン層の配向性(22
0)成分の比率を、一層目よりも小さくする条件として
は、例えば、二層目の多結晶シリコン層を積層する際の
減圧化学気相成長炉内の温度を、一層目の多結晶シリコ
ン層を形成する際の温度よりも高くすることが挙げられ
る。あるいは、減圧化学気相成長炉内の温度や反応ガス
の流量などのパラメータを変化させることによっても、
二層目の多結晶シリコン層の配向性(220)成分の比
率を、一層目よりも小さくできる。
【0023】このように多層構造の多結晶シリコン膜を
シリコンウエーハの裏面に形成した後、半導体素子を形
成するシリコンウエーハの表面に鏡面研磨工程Eを施す
が、その際、半導体素子を形成するためのシリコンウエ
ーハの表面に付着している不要な多結晶シリコンも除去
される。
【0024】減圧化学気相成長炉を用いてシリコンウエ
ーハの裏面に多結晶シリコン膜を形成する際には、通
常、多結晶シリコン膜を形成する裏面のみならず、半導
体素子を形成する表面にも多結晶シリコン層が形成さ
れ、酸化膜も同様に、裏面のみならず表面にも形成され
るが、説明の便宜上、本明細書においては「裏面」と記
載した。
【0025】
【実施例】まず、チョクラルスキー法により作製された
シリコン単結晶棒からのシリコンウエーハ(直径150
mm、主面が(100)面、厚さ630μm、抵抗率1
0Ω・cm)を4枚用意した。これらのシリコンウエー
ハは全面に自然酸化膜が形成されている。次の工程に進
む前に、これらのシリコンウエーハの反りを測定した。
【0026】次いで、このうちの2枚に、減圧化学気相
成長炉を用いて、表1に示す条件で、一方には多層構造
の多結晶シリコン膜(本発明例)を形成し、他方には単
層構造の多結晶シリコン膜(比較例)を形成した。な
お、多層構造の多結晶シリコン膜を形成する際、一層目
の多結晶シリコン層の形成後、炉外に取り出さずそのま
ま連続して、一層目の多結晶シリコン層の上に二層目の
多結晶シリコン層を積層した。
【0027】
【表1】
【0028】次いで、多結晶シリコン膜は、シリコンウ
エーハの裏面のみならず表面にも形成されるので、シリ
コンウエーハの表面の多結晶シリコン膜を鏡面研磨する
ことによって除去した後、シリコンウエーハの反りを再
度測定した。多結晶シリコン膜の形成前の反りとの差か
ら、多結晶シリコン膜がシリコンウエーハに及ぼすスト
レスの大きさを求めた。また、X線回折装置を用いて、
形成された多結晶シリコン膜の配向性を分析し、配向性
(220)、(111)、(311)信号のピーク値の
和に占める(220)信号のピーク値の比率、すなわ
ち、二層構造の多結晶シリコン膜全体の配向性(22
0)成分の比率および単層構造の多結晶シリコン膜の配
向性(220)成分の比率を算出した。結果を、表2に
示す。
【0029】
【表2】
【0030】表2から、二層構造の多結晶シリコン膜が
シリコンウエーハに及ぼすストレスが、単層構造の場合
と同一であっても、二層構造の多結晶シリコン膜全体の
配向性(220)成分の比率は、単層構造の場合よりも
大きくなり、従って、二層構造の多結晶シリコン膜のゲ
ッタリング能力は、同じストレスをシリコンウエーハに
及ぼす単層構造の多結晶シリコン膜のゲッタリング能力
よりも高くなることがわかる。
【0031】残りの2枚のシリコンウエーハには、配向
性(220)成分の比率が同一になる条件で、二層構造
の多結晶シリコン膜と、単層構造の多結晶シリコン膜を
形成した。二層構造の多結晶シリコン膜がシリコンウエ
ーハに及ぼすストレスは、単層構造の場合よりも小さか
った。従って、二層構造の多結晶シリコン膜がシリコン
ウエーハに及ぼすストレスは、同じゲッタリング能力を
有する単層構造の多結晶シリコン膜がシリコンウエーハ
に及ぼすストレスよりも小さくなることがわかる。
【0032】なお、本発明は、上記実施の形態に限定さ
れるものではない。上記実施の形態は例示であり、本発
明の特許請求の範囲に記載された技術的思想と実質的に
同一な構成を有し、同様な作用効果を奏するものは、い
かなるものであっても本発明の技術的範囲に包含され
る。
【0033】
【発明の効果】本発明によれば、多結晶シリコン膜のゲ
ッタリング能力を低下させないで、シリコンウエーハに
及ぼすストレスを小さくすることができる。従って、口
径が大きくても反りが小さく、かつ、ゲッタリング能力
が高い多結晶シリコン膜を裏面に有するシリコンウエー
ハが提供できる。
【図面の簡単な説明】
【図1】 本発明による二層構造の多結晶シリコン膜を
有するシリコンウエーハの一例を示す一部断面図であ
る。
【図2】 従来の単層構造の多結晶シリコン膜を有する
シリコンウエーハの一例を示す一部断面図である。
【図3】 配向性(220)成分の比率とゲッタリング
能力との関係を示すグラフである。
【図4】 配向性(220)成分の比率とストレスとの
関係を示すグラフである。
【図5】 ゲッタリング能力とストレスとの関係を示す
グラフである。
【図6】 配向性(220)成分の比率が同じ場合の、
単層構造の多結晶シリコン膜と、二層構造の多結晶シリ
コン膜の、シリコンウエーハに及ぼすストレスを比較し
たグラフである。
【図7】 シリコンウエーハに及ぼすストレスが同じ場
合の、単層構造の多結晶シリコン膜と、二層構造の多結
晶シリコン膜の配向性(220)成分の比率を比較した
グラフである。
【図8】 シリコンウエーハの製造方法の工程の一例を
示す図である。 (a)多結晶シリコン膜を形成しない場合 (b)多結晶シリコン膜を形成する場合

Claims (6)

    【特許請求の範囲】
  1. 【請求項1】 一主面に多結晶シリコン膜を有するシリ
    コンウエーハにおいて、多結晶シリコン膜が、配向性
    (220)成分の比率が異なるx層(xは2以上の整数
    である)の多結晶シリコン層が積層された多層構造を有
    し、その際、シリコンウエーハに接している第1の多結
    晶シリコン層の配向性(220)成分の比率が、第1の
    多結晶シリコン層の上に積層された第2〜第xの多結晶
    シリコン層の配向性(220)成分の比率よりも大きい
    ことを特徴とする、シリコンウエーハ。
  2. 【請求項2】 第1の多結晶シリコン層の配向性(22
    0)成分の比率が90%以上であり、第2〜第xの多結
    晶シリコン層の配向性(220)成分の比率が90%未
    満である、請求項1記載のシリコンウエーハ。
  3. 【請求項3】 xが2である、請求項1または2記載の
    シリコンウエーハ。
  4. 【請求項4】 シリコンウエーハの少なくとも一主面に
    多結晶シリコン膜を形成し、次いで、半導体素子を形成
    するシリコンウエーハの一主面を鏡面研磨することによ
    る、一主面に多結晶シリコン膜を有するシリコンウエー
    ハの製造方法において、多結晶シリコン膜を、 i)第1の多結晶シリコン層を、シリコンウエーハの少
    なくとも一主面にまず形成し、 ii)次いで、第1の多結晶シリコン層の配向性(22
    0)成分の比率よりも小さい比率の第2〜第x(xは2
    以上の整数である)の多結晶シリコン層を、それぞれ第
    1〜第x−1の多結晶シリコン層の上に積層することに
    より形成することを特徴とする、シリコンウエーハの製
    造方法。
  5. 【請求項5】 第1の多結晶シリコン層の配向性(22
    0)成分の比率が90%以上であり、第2〜第xの多結
    晶シリコン層の配向性(220)成分の比率が90%未
    満である、請求項4記載の製造方法。
  6. 【請求項6】 xが2である、請求項4または5記載の
    製造方法。
JP09937196A 1996-03-28 1996-03-28 シリコンウエーハおよびその製造方法 Expired - Fee Related JP3391184B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP09937196A JP3391184B2 (ja) 1996-03-28 1996-03-28 シリコンウエーハおよびその製造方法
TW086103676A TW387115B (en) 1996-03-28 1997-03-24 Silicon wafer, and method of manufacturing the same
US08/826,440 US5863659A (en) 1996-03-28 1997-03-24 Silicon wafer, and method of manufacturing the same
EP97302060A EP0798770B1 (en) 1996-03-28 1997-03-26 Silicon wafer with superimposed polycrystalline silicon films on one main surface and its fabrication method
DE69700554T DE69700554T2 (de) 1996-03-28 1997-03-26 Siliziumscheibe mit auf einer Oberfläche gestapelten polykristallinen Siliziumschichten,und ihr Herstellungsverfahren
MYPI97001321A MY132487A (en) 1996-03-28 1997-03-27 Silicon wafer, and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP09937196A JP3391184B2 (ja) 1996-03-28 1996-03-28 シリコンウエーハおよびその製造方法

Publications (2)

Publication Number Publication Date
JPH09266213A true JPH09266213A (ja) 1997-10-07
JP3391184B2 JP3391184B2 (ja) 2003-03-31

Family

ID=14245690

Family Applications (1)

Application Number Title Priority Date Filing Date
JP09937196A Expired - Fee Related JP3391184B2 (ja) 1996-03-28 1996-03-28 シリコンウエーハおよびその製造方法

Country Status (6)

Country Link
US (1) US5863659A (ja)
EP (1) EP0798770B1 (ja)
JP (1) JP3391184B2 (ja)
DE (1) DE69700554T2 (ja)
MY (1) MY132487A (ja)
TW (1) TW387115B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160145600A (ko) * 2014-04-24 2016-12-20 신에쯔 한도타이 가부시키가이샤 접합 soi 웨이퍼의 제조방법

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3090201B2 (ja) * 1997-06-04 2000-09-18 日本電気株式会社 多結晶シリコン膜及び半導体装置
US6479166B1 (en) 1998-10-06 2002-11-12 Case Western Reserve University Large area polysilicon films with predetermined stress characteristics and method for producing same
US6268068B1 (en) * 1998-10-06 2001-07-31 Case Western Reserve University Low stress polysilicon film and method for producing same
JP2002231665A (ja) * 2001-02-06 2002-08-16 Sumitomo Metal Ind Ltd エピタキシャル膜付き半導体ウエーハの製造方法
US8846500B2 (en) 2010-12-13 2014-09-30 Semiconductor Components Industries, Llc Method of forming a gettering structure having reduced warpage and gettering a semiconductor wafer therewith
JP6118757B2 (ja) * 2014-04-24 2017-04-19 信越半導体株式会社 貼り合わせsoiウェーハの製造方法
JP6353814B2 (ja) * 2015-06-09 2018-07-04 信越半導体株式会社 貼り合わせsoiウェーハの製造方法
CN113035688B (zh) * 2019-12-09 2023-02-28 华润微电子(重庆)有限公司 一种半导体结构及其制作方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4053335A (en) * 1976-04-02 1977-10-11 International Business Machines Corporation Method of gettering using backside polycrystalline silicon
US4608096A (en) * 1983-04-04 1986-08-26 Monsanto Company Gettering
US5189508A (en) * 1988-03-30 1993-02-23 Nippon Steel Corporation Silicon wafer excelling in gettering ability and method for production thereof
JPH07120657B2 (ja) * 1988-04-05 1995-12-20 三菱電機株式会社 半導体基板
JP3063143B2 (ja) * 1990-10-29 2000-07-12 日本電気株式会社 Si基板の製造方法
JP2649876B2 (ja) * 1991-05-08 1997-09-03 三菱電機株式会社 基 板
DE4304849C2 (de) * 1992-02-21 2000-01-27 Mitsubishi Electric Corp Halbleitervorrichtung und Verfahren zur Herstellung einer Halbleitervorrichtung
JPH0722428A (ja) * 1993-06-30 1995-01-24 Sony Corp シリコンウェハの製造方法及びシリコンウェハ
JP3232168B2 (ja) * 1993-07-02 2001-11-26 三菱電機株式会社 半導体基板およびその製造方法ならびにその半導体基板を用いた半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160145600A (ko) * 2014-04-24 2016-12-20 신에쯔 한도타이 가부시키가이샤 접합 soi 웨이퍼의 제조방법

Also Published As

Publication number Publication date
TW387115B (en) 2000-04-11
MY132487A (en) 2007-10-31
JP3391184B2 (ja) 2003-03-31
EP0798770A3 (en) 1998-02-25
DE69700554T2 (de) 2000-04-13
DE69700554D1 (de) 1999-11-04
US5863659A (en) 1999-01-26
EP0798770A2 (en) 1997-10-01
EP0798770B1 (en) 1999-09-29

Similar Documents

Publication Publication Date Title
WO2019012866A1 (ja) シリコンウェーハの製造方法
JP3391184B2 (ja) シリコンウエーハおよびその製造方法
US11832521B2 (en) Methods of forming group III-nitride single crystal piezoelectric thin films using ordered deposition and stress neutral template layers
JP3447477B2 (ja) 半導体基板を研磨する方法
JPH0817163B2 (ja) エピタキシャルウェーハの製造方法
JP3454033B2 (ja) シリコンウェーハおよびその製造方法
CN110060959B (zh) 贴合晶片的制造方法
US5849636A (en) Method for fabricating a semiconductor wafer
JP2005082870A (ja) 積層基板の洗浄方法および基板の貼り合わせ方法
JP2664744B2 (ja) 窒化アルミニウム薄膜回路基板
US5970365A (en) Silicon wafer including amorphous silicon layer formed by PCVD and method of manufacturing wafer
JP3175619B2 (ja) 半導体基板の製造方法
US6576501B1 (en) Double side polished wafers having external gettering sites, and method of producing same
JP2766417B2 (ja) 貼り合わせ誘電体分離ウェーハの製造方法
JP2000277525A (ja) 半導体用シリコンウエハ及びその製造方法
TW506008B (en) Semiconductor wafer manufacturing process
JP4529065B2 (ja) シリコン単結晶ウェーハの製造方法
JP3149210B2 (ja) 半導体用処理部材
JP2002313795A (ja) 高融点金属膜付シリコン単結晶ウェーハ及びその製造方法並びにシリコン単結晶中の不純物ゲッタリング方法
JP5500784B2 (ja) 多層シリコン半導体ウェーハ及びその作製方法
JPH08306652A (ja) ディスクリート用ウェハの製造方法
JP2703276B2 (ja) 窒化アルミニウム薄膜回路基板
US6599758B2 (en) Post-epitaxial thermal oxidation for reducing microsteps on polished semiconductor wafers
JPH04315427A (ja) 半導体装置の製造方法
JPH10116757A (ja) SiCダミーウエハ

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080124

Year of fee payment: 5

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080124

Year of fee payment: 5

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090124

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090124

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100124

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110124

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110124

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120124

Year of fee payment: 9

LAPS Cancellation because of no payment of annual fees