JP2000277525A - 半導体用シリコンウエハ及びその製造方法 - Google Patents

半導体用シリコンウエハ及びその製造方法

Info

Publication number
JP2000277525A
JP2000277525A JP8416599A JP8416599A JP2000277525A JP 2000277525 A JP2000277525 A JP 2000277525A JP 8416599 A JP8416599 A JP 8416599A JP 8416599 A JP8416599 A JP 8416599A JP 2000277525 A JP2000277525 A JP 2000277525A
Authority
JP
Japan
Prior art keywords
thickness
silicon wafer
silicon
wafer
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP8416599A
Other languages
English (en)
Inventor
Hiroyuki Sakagami
裕之 坂上
Ryuji Takeda
隆二 竹田
Akira Tanaka
朗 田中
Kenichi Takesako
健一 竹迫
Koichi Kondo
浩一 近藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Coorstek KK
Original Assignee
Toshiba Ceramics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Ceramics Co Ltd filed Critical Toshiba Ceramics Co Ltd
Priority to JP8416599A priority Critical patent/JP2000277525A/ja
Publication of JP2000277525A publication Critical patent/JP2000277525A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Recrystallisation Techniques (AREA)

Abstract

(57)【要約】 【課題】 格子間酸素濃度[Oi]の低いウエハを高温
下で熱処理してもゲッタリング能力を失うことがなく、
且つ、スリップ等の欠陥発生が抑制されたゲッタリング
能力保持性及びスリップ発生抑止性に優れた裏面ポリシ
リコン膜付き半導体用シリコンウエハ及びそのシリコン
ウエハの製造方法を提供する。 【解決手段】 シリコンウエハ1の鏡面加工面の裏面側
に厚さ5乃至20nmのシリコン酸化膜2を介して0.
5乃至2.0μmの厚さのポリシリコン膜3を形成した
ことを特徴とする。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は半導体用シリコンウ
エハ及びその製造方法に関し、特に、デバイスを作製す
る鏡面加工面の裏面側にシリコン酸化膜を介して特定の
ポリシリコン膜が形成された、ゲッタリング能力維持性
に優れ、結晶欠陥が少ない半導体用シリコンウエハ及び
その製造方法に関する。
【0002】
【従来の技術】近年、デバイスプロセスの微細化に伴
い、半導体用シリコンウエハ表層に所謂COPと呼ばれ
る結晶欠陥の存在が少ないもの、即ち、ウエハのデバイ
ス形成表層の完全性がより高いものが強く求められるよ
うになってきている。そして、表層にCOP(結晶欠
陥)の少ない半導体ウエハを得るため、一般に、ウエハ
を、H2 ,Ar、N2 などの還元性乃至非酸化性雰囲気
中で、1000乃至1200℃、5乃至120分間程度
熱処理することが行われている。また、デバイスプロセ
ス側の要求により、最近では、シリコンウエハ中に存在
する格子間酸素の濃度[Oi]の低いウエハが使用され
る傾向にある。ところが、格子間酸素濃度[Oi]の低
いウエハは、素子性能に有害な影響を与える不純物、重
金属、点欠陥などをトッラップする能力、即ち、ゲッタ
リング性能が低い。この改善のため、従来、一般に、デ
バイスを作製する鏡面加工面の反対側、即ち裏面側にポ
リシリコン(多結晶シリコン)膜を成膜することが行わ
れている。
【0003】
【発明が解決しようとする課題】ところが、格子間酸素
濃度[Oi]の低いシリコンウエハを、COPの少ない
半導体ウエハを得るため等の目的で熱処理した場合、前
記ポリシリコン膜の再結晶化が起きがちである。即ち、
もともとポリシリコンは多結晶体で結晶化しているが、
その微細な結晶が、熱処理によって再結晶化され、粒径
が成長して粗大化してしまう。また、多結晶中の個々の
結晶の方向はランダムな配列になっているが、これが、
熱処理再結晶化により、シリコンバルク部分(シリコン
基板部分)を構成する単結晶の方向と同一方向に沿って
揃ってしまう。半導体用シリコンウエハのデバイス作製
途中でポリシリコン膜が完全に再結晶化されてしまう
と、膜中の多結晶の方向がほぼ完全に揃ってしまい、且
つ粒界もなくなり基板単結晶シリコンと一体化して区別
できなくなるため、結果としてゲッタリング能力が失わ
れてしまう。
【0004】このため、それまでトラップしていた不純
物を再放出してしまい、これがデバイスプロセスに於け
る歩留まりを低下させる原因となっていた。従って、デ
バイス作製途中でゲッタリング能力がなくならない、ゲ
ッタリング能力保持寿命の長い裏面ポリシリコン膜付き
シリコンウエハの出現が強く望まれていた。
【0005】また、格子間酸素濃度[Oi]の低いウエ
ハを1000乃至1200℃の高温下で熱処理した場
合、スリップと呼ばれる結晶欠陥が発生し易くなる。例
えば、図3に示したように、通常、シリコンウエハWの
熱処理は、縦型熱処理炉中で、その外周部をウエハボー
ト6に支持された状態で行われるが、この場合支持部分
7を起点として応力がかかる。この時シリコンウエハの
格子間酸素濃度[Oi]が高いウエハの場合は、シリコ
ンウエハ自体の機械的強度が強いため、スリップの発生
はないが、格子間酸素濃度[Oi]が低いシリコンウエ
ハでは機械的強度が弱いためスリップが発生する。この
スリップと呼ばれる欠陥の生成もまた、上記ゲッタリン
グ能力消失の場合と同様にデバイスプロセスにおける歩
留まり低下の要因となる。
【0006】本発明は上記技術的課題を解決するために
なされたものであり、例え、格子間酸素濃度[Oi]の
低いウエハを高温下で熱処理してもゲッタリング能力を
失うことがなく、且つ、スリップ等の欠陥発生が抑制さ
れたゲッタリング能力保持性及びスリップ発生抑止性に
優れた裏面ポリシリコン膜付き半導体用シリコンウエハ
を提供することにある。また、上記半導体用シリコンウ
エハの製造方法を提供するに有る。
【0007】
【課題を解決するための手段】本発明によれば、デバイ
スを作製する鏡面加工面の裏面側に厚さ5乃至20nm
のシリコン酸化膜を介して0.5乃至2.0μmの厚さ
の多結晶シリコン膜を形成したことを特徴とする半導体
用シリコンウエハが提供される。
【0008】また、本発明によれば、前記半導体用シリ
コンウエハの一好適態様として、前記多結晶シリコン膜
を構成するシリコン結晶の最大粒径が1μm以下で、平
均粒径が0.5μm以下であることを特徴とする半導体
用シリコンウエハが提供される。更に、前記シリコン酸
化膜が実質的に非晶質SiO2 から構成されていること
を特徴とする半導体用シリコンウエハが提供される。ま
た、本発明によれば、バルクでの酸素濃度が1×1018
ATOMS/cm3 以下であることを特徴とする半導体用シリコ
ンウエハが提供される。
【0009】また、本発明によれば、シリコンウエハの
デバイス形成面の裏面側に厚さ5乃至20nmのシリコ
ン酸化膜を介して0.5乃至20μm厚さのポリシリコ
ン膜を形成した後、100乃至1200℃の還元性雰囲
気中で熱処理することを特徴とする半導体用シリコンウ
エハの製造方法が提供される。また、上記半導体用シリ
コンウエハの製造方法における好適態様として、前記還
元性雰囲気が水素ガス雰囲気であることを特徴とする半
導体用シリコンウエハの製造方法、及び、前記シリコン
ウエハに於けるバルクでの酸素濃度が1×10 18ATOMS/
cm3 以下であることを特徴とする半導体用シリコンウエ
ハの製造方法が夫々提供される。
【0010】更に、本発明によれば、シリコンウエハの
両面に厚さ5乃至20nmシリコン酸化膜を形成し、次
いで、該酸化膜を介して、0.5乃至20μmのポリシ
リコン膜を両面に形成た後、片面の酸化膜およびポリシ
リコン膜を除去してシリコンウエハの表面を鏡面研磨
し、1000乃至1200℃の非酸化性雰囲気中で熱処
理することを特徴とする半導体用シリコンウエハの製造
方法が提供される。
【0011】本発明の半導体用シリコンウエハは、シリ
コンウエハの裏面、即ちデバイスを作製する鏡面加工面
の反対側面に特定厚さのシリコン酸化膜層を介して特定
厚さの多結晶シリコン(ポリシリコン)膜を形成させた
点が構成上の顕著な特徴である。これにより本発明の半
導体用シリコンウエハは、シリコン基板裏面に直接ポリ
シリコン膜層を形成した従来の半導体用シリコンウエハ
に比べてそのゲッタリング性能を長期保持し、更にスリ
ップ欠陥発生抑止効果を顕著に向上させることができ
る。
【0012】即ち、従来の半導体用シリコンウエハのよ
うにシリコン基板上に直接ポリシリコン膜を形成させた
ものは、高温で熱処理を受けた場合、基板(単結晶シリ
コン)がポリシリコン層に作用してポリシリコンを再結
晶化させ、既に前記したように該膜層を構成する多結晶
の結晶方位が揃えられ、そのゲッタリング性能を失わせ
てしまう。しかしながら、本発明の場合、シリコン基板
とポリシリコン膜との間にシリコン酸化物層が存在して
いることにより、デバイス作製過程において様々な熱処
理が実施されたとしても、ポリシリコン膜の再結晶化を
抑制することができ、従来よりも長期間ゲッタリング能
力を維持することができる。
【0013】また、裏面処理を施さない通常の従来型シ
リコンウエハでは、1000℃以上の高温で熱処理する
場合、シリコンウエハとウエハボート支持部との接触部
を起点として応力歪みが発生して熱処理後の降温中にウ
エハ中にスリップが発生する不都合を生じる。しかしな
がら、本発明のシリコンウエハの場合は、ポリシリコン
成膜時、下地に非晶質構造のシリコン酸化物層が存在し
ていることにより、該ポリシリコン膜層を構成する微細
多結晶は特定の結晶方位を持たないランダム配置のもの
となる。そして、上記のような高温熱処理を受け、その
処理中にポリシリコンとウエハボート支持部とが接触
し、例え、そこに応力が生じたとしても、ポリシリコン
膜の粒界が均等に応力を分散させるため、基板の単結晶
シリコンまではその応力が伝達されない。また、ポリシ
リコン膜、シリコン酸化物膜自体が緩衝材としての役割
を果たし生じた応力を吸収分散させる。その結果本発明
のシリコンウエハにおいては、シリコンウエハのスリッ
プ発生を抑制する。
【0014】後述する実施例を参照することにより明ら
かなように、本発明において、上記半導体ウエハ裏面に
形成させるシリコン酸化膜及びポリシリコン膜の膜厚が
上記効果に及ぼす影響は臨界的である。本発明の半導体
用シリコンウエハは、そのシリコン基板(バルク部分)
の格子間酸素濃度が低いもの、即ち[Oi]濃度が1×
1018atoms/cm3 以下のものである場合、特に顕著な改
善効果を示す。
【0015】なお、この様な本発明の半導体用シリコン
ウエハは、例えば、シリコン基板の裏面側を酸化する等
の方法で厚さ5乃至20nmのSiO2 、SiO等から
なる非晶質シリコン酸化物膜層を形成させ、この層上に
厚さ0.5乃至20μmのポリシリコン(多結晶)膜を
形成させ、次いで1000乃至1200℃の還元性雰囲
気中(例えば水素ガス雰囲気中)で熱処理する方法、又
は、シリコン基板の両面に5乃至20nmの厚さの非晶
質シリコン酸化膜層を形成し、次いで、該酸化膜を介し
て0.5乃至20μmのポリシリコン膜を両面に形成
し、その後、片面の酸化膜層及びポリシリコン膜層を除
去して露出したシリコン基板面を鏡面研磨し、1000
乃至1200℃の非酸化性雰囲気中で熱処理する等の方
法で製造される。
【0016】
【発明の実施の形態】以下に、添付図面を参照して本発
明を更に詳細に説明する。図1は、裏面にシリコン酸化
物層を介してポリシリコン膜層を形成した本発明の半導
体用シリコンウエハの断面構造を模式的に示した図であ
り、図2は従来の半導体用シリコンウエハの断面構造を
示した模式図である。なお、図2において、(a)は裏
面側にポリシリコン等の膜層が形成されず、裏面が実質
的に単結晶シリコンからなる従来の普通のシリコンウエ
ハ1の図であり、(b)は裏面にポリシリコン3が直接
積層された従来の裏面ポリシリコン付きウエハ1を示
す。尚、図中の符号4は鏡面加工面側を示し、符号5は
裏面側を示している。
【0017】図2(a)示されているように裏面にポリ
シリコン膜が形成されたシリコンウエハは従来から存在
したが、本発明のシリコンウエハ1は図1に示すよう
に、裏面側に特定厚さのシリコン酸化層2を介して特定
厚さのポリシリコン膜層3が積層形成されていることが
特徴である。
【0018】本発明の半導体用シリコンウエハにおい
て、バルク部分となるシリコン基板としては、FZ法、
CZ法等で作製されたシリコン単結晶から得られる8イ
ンチ、12インチ等の通常のシリコンウエハ用基板が特
に限定されることなく用いられるが、基板(バルク部
分)の格子間酸素濃度が低いものを用いた場合、例え
ば、[Oi]濃度が1×1018atoms/cm3 以下のものの
場合に、この種の従来品に比較して顕著なゲッタリング
能力保持性及びスリップ発生抑止性の改善効果を発揮す
る。
【0019】本発明における特徴部分であるシリコン酸
化物層の組成としては、例えばSiO2 やSiO2 とS
iOとが混在したシリコン酸化物膜層等を挙げることが
でき、この様なシリコン酸化物層は、例えば、縦型熱処
理炉中で酸素又は酸素と水素の混合ガス雰囲気中で酸化
したり、常圧CVD法を用いて成膜したりして作製され
る。該酸化物層は非晶質であることが、ポリシリコン膜
の再結晶化防止及びウエハのスリップ発生防止の観点か
ら特に好ましい。
【0020】この酸化物層の膜厚は、本発明に於いては
5乃至20nmの範囲に限定される。本発明において該
膜厚が上記範囲に限定される理由は下記の通りである。
即ち、膜厚が5nm未満では、従来品と比較して、デバ
イス作製時の熱処理工程等におけるゲッタリング維持性
能を充分に発揮させることができない。このことは、デ
バイス作製経過時間(ウエハが熱処理を受ける時間にほ
ぼ比例)と、該シリコン酸化物層厚さと、その上に積層
されたポリシリコン膜が有するゲッタリング保持能力と
の関係を示した図4を参照することにより良く理解でき
る。即ち、シリコン酸化物層の厚さが厚くなる程、ゲッ
タリング能力が長時間にわたって維持されることになる
が、膜圧が5nm未満では期待されるゲッタリング維持
性能を得ることができない。
【0021】また、この様なシリコン酸化物膜層は、例
えば1000乃至1200℃の高温下に於いて水素ガス
等の還元雰囲気中で熱処理された場合、処理途中でエッ
チング(還元)されて減少するため、この点をも考慮し
た膜厚とすることが必要となる。このことは、例えば、
シリコンウエハ(8インチサイズ、面方位[100]、
[Oi]1×1018atoms/cm3 、裏面ポリシリコン厚さ
1.5μm)を、1000℃(図8(c))、1100
℃(図8(b))、1200℃(図8(a))の各温
度、水素ガス雰囲気中で熱処理した場合の上記シリコン
酸化物層のエッチング量を示した図8(a)、(b)、
(c)を参照することにより容易に理解される。即ち、
図8(a)に示すように、1200℃の熱処理を120
min行うとシリコン酸化物層はほとんどエッチングさ
れてしまう。
【0022】一方、シリコン酸化物層の膜厚が、20n
mを越える場合、上記ゲッタリング性能に関しては特に
不都合はなく充分な効果を示す。しかしながら、図5
(厚さ725μmの8インチサイズシリコンウエハにシ
リコン酸化物層の膜厚を変化させながら、その上に種々
の厚さのポリシリコン膜層を積層した際のウエハに生ず
る反り(Warp)量の関係図)から明らかなように、
シリコン酸化物層の膜厚が20nmを越えるとウエハに
生ずる反りの量が極めて大きくなる。この反り量が40
μmを越えるとウエハ自体が不良品とされる。従って、
本発明の場合、前記シリコン酸化物層の膜厚は、2μm
程度の厚さのポリシリコン層を積層した場合にも比較的
反りが大きくならない20nm以下の厚さであることが
必要である。
【0023】次に、上記シリコン酸化物層上に形成され
るポリシリコン膜層は、通常LP−CVD(Low Pressu
re Chemical Vapor Deposition)法を用いて、SiH4
を熱分解することにより成膜するが、本発明において
は、この膜厚が0.5乃至2.0μmの範囲に限定され
る。即ち、ポリシリコン層の膜厚とウエハのゲッタリン
グ能力との関係図である図6に示されているように、該
膜の厚さが0.5μm以下ではウエハのゲッタリング能
力が乏しい。
【0024】また、前記図5から明らかなようにウエハ
の反り量を40μm以内にするにはポリシリコン層の膜
厚は2.0μm以内であることが必要で、好ましくは反
り量が30μm程度内に収まる膜厚0.5乃至1.5μ
m程度である。
【0025】また、本発明のポリシリコン膜を構成する
シリコン多結晶は、その粒径が最大でも1μm以下であ
ることが好ましく、粒径が1μmを越えると粒界面積の
減少、粒成長による粒界ストレスの緩和等によりゲッタ
リング能力が低下する傾向を示す。ウエハ製造工程、デ
バイス作製工程で熱処理を受けるとポリシリコンは粒成
長してゲッタリング能力が低下するため、作製するポリ
シリコン膜の結晶粒径は最大1μm以下で、且つ、ウエ
ハ作製時に受ける表面完全化熱処理の条件が、温度10
00℃以上で1時間程度であることを考慮すれば、この
熱処理後になおゲッタリング能力を維持するには結晶粒
径が平均で0.5μm以下であることが好ましい。上記
の様な最大粒径、平均粒径の多結晶構造を有するポリシ
リコン膜の場合、還元雰囲気中で1200℃、2時間の
熱処理を行っても平均粒径は0.85μm、粒径1.0
μm以下の粒子が60%以上を占め、充分なゲッタリン
グ能力を維持することができる。
【0026】上記本発明の半導体用シリコンウエハを製
造する方法としては、例えば、シリコン基板の裏面側を
酸化する等の方法で厚さ5乃至20nmのSiO2 、S
iO等からなる非晶質シリコン酸化物膜層を形成させ、
この層上に厚さ0.5乃至20μmのポリシリコン(多
結晶)膜を形成させ、次いで1000乃至1200℃の
還元性雰囲気中(例えば水素ガス雰囲気中)で熱処理す
る方法、又は、シリコン基板の両面に5乃至20nmの
厚さの非晶質シリコン酸化膜層を形成し、次いで、該酸
化膜を介して0.5乃至20μmのポリシリコン膜を両
面に形成し、その後、片面の酸化膜層及びポリシリコン
膜層を除去して露出したシリコン基板面を鏡面研磨し、
1000乃至1200℃の非酸化性雰囲気中で熱処理す
る等の方法等で製造される。
【0027】
【実施例】「実施例1」図11に示した製作プロセスに
基づき本発明の半導体用シリコンウエハを作製した。シ
リコン基板として直径8インチ、面方位(100)、P
タイプ、[Oi]1.1 〜1.2 ×1018atoms/cm3 のシリ
コンウエハを用い、サンプルを作製した(図11
(a))。上記シリコン基板を縦型熱処理炉で酸化処理
し、0、5,10,20nmの各厚さのSiO2 膜を表
面に形成させた基板を作製した(図11(b))。次
に、このSiO2 膜上に厚さ1.5μmのポリシリコン
膜を成膜した(図11(c))。SiO2 膜とポリシリ
コン膜とを成膜したあとでは、シリコンウエハの両面
(鏡面加工側及びその裏面側)にわたり膜が形成されて
いるが、半導体シリコンウエハとしては鏡面加工面側の
みを除去する必要があるため、再度、鏡面加工、又はH
FとHNO3 を含む水溶液でエッチングするなどして除
去した(図11(d))。
【0028】次にこれ等を図3に示したウエハボートに
搭載し、縦型熱処理炉にて処理温度1200℃、水素1
00%雰囲気中で1時間又は2時間熱処理した。上記処
理温度1200℃での熱処理後のスリップ発生状況を表
1に示す。なお、スリップの評価は、X線トポグラフを
用いて行った。測定は透視トラバース法を用い、シリコ
ンの(400)回折を出力55KV、290mAで、M
oのKα1 回折を用い、観察した。
【0029】
【表1】 従来のシリコンウエハ(表1中の試料No.1〜4)で
は、熱処理後、大量のスリップが発生したが、本発明の
半導体用シリコンウエハ(試料No.5〜8)では、従
来の半分程度まで減少、あるいは全く発生しなかった。
【0030】「実施例2」実施例1と同様のプロセスに
基づき本発明の半導体用シリコンウエハを作製した。バ
ルク基板として径8インチ、厚さ725μm、面方位
(100)、Pタイプ、[Oi]1×1018atoms/cm3
のシリコンウエハを用い、サンプルを作製した。シリコ
ン酸化膜(SiO2 膜)は熱酸化により成膜し、膜厚は
0,5、10,20nmの各厚さのものを作製した。次
にこれ等夫々にLP−CVD法により、1.5μmのポ
リシリコン膜を成膜した。SiO2 膜とポリシリコン膜
を成膜したあとでは、シリコンウエハの両面(鏡面加工
面側、及び裏面側)にわたり膜が形成されているが、半
導体用シリコンウエハとしては鏡面加工面側のみ除去す
る必要があるため、再度、鏡面加工、またはHFとHN
3 を含む水溶液でエッチングして除去した。次に、上
記各サンプルウエハを、熱処理中にウエハに加わる応力
が少なくなるようウエハ直径の80%の円周上の3点で
ウエハを支持する構造の縦型ウエハボートに搭載し、縦
型熱処理炉中で温度1200℃、水素ガス100%雰囲
気中で1,5,30,60、120分間熱処理を行っ
た。熱処理後のスリップ発生状況を図9に示す。なお、
スリップの評価は、X線トポグラフを用い実施例1と同
様に行った。
【0031】従来のシリコンウエハ(SiO2 膜厚0n
m、ポリシリコン膜厚0nm、図2(a)参照)では熱
処理後、スリップの発生が認められたが(図9)、本発
明のシリコンウエハ(SiO2 膜厚5、10、20n
m、ポリシリコン膜厚1.5μm、図1参照)では、ス
リップの発生は認められなかった(図9)。
【0032】また、ポリシリコン膜をバルクシリコン面
に直接形成させた従来型ウエハ(SiO2 膜厚0nm、
図2(b)参照)の場合でも、シリコン単結晶バルクの
みよりなる普通のウエハに比べるとスリップ発生は減少
していることが判る。又、上記各サンプルウエハを、デ
バイス形成過程を想定し、様々な条件での熱処理を連続
的に行った。前記デバイス過程想定熱処理後の各サンプ
ルウエハの再結晶化率を図7に示す。従来の裏面ポリシ
リコン付きシリコンウエハ(SiO2 膜厚0nm)は熱
処理を行うと、すぐにポリシリコンの再結晶化が進行す
るのに対し、本発明のシリコンウエハでは5乃至20n
mのSiO2 膜がポリシリコン膜とバルクシリコン単結
晶との間に存在するため従来品に比べ顕著に完全再結晶
化までの期間が長くなっていることが判る。つまり、こ
のことは、ゲッタリング能力を従来よりも長時間維持し
続けることが可能であることを意味し、ひいてはデバイ
スプロセスに於ける歩留まりの向上を見込むことができ
る。
【0033】次に、ポリシリコン膜を構成するシリコン
多結晶の粒界成長状況を測定するため、上記サンプルウ
エハの内、SiO2 膜厚が5nm、ポリシリコン膜厚が
1.5μmのサンプルをアルゴン雰囲気中、1200℃
で60分間及び120分間熱処理したものについて熱処
理前、60分後、120分後の各時点でのポリシリコン
膜中の結晶粒径分布を測定評価した。結果を図10
(a)〜(d)に示した。この図からわかるように、ポ
リシリコンの粒径は熱処理を受けて成長することがわか
る。
【0034】「実施例3」実施例2と同様のシリコンウ
エハを用い、熱酸化により5nmのSiO2 膜を成膜
し、LP−CVD法により0.5、2.0μmのポリシ
リコン膜を成膜したサンプルを用い、縦型熱処理炉で処
理温度1000,1100,及び1200℃、水素10
0%雰囲気中、30,60,120分間熱処理を実施し
た。これ等サンプルをX線トポグラフで評価したとこ
ろ、スリップの発生は全く認められなかった。
【0035】「実施例4」実施例2と同様のシリコンウ
エハを用い、常圧CVD酸化により5,10nmのSi
2 膜を成膜し、LP−CVD法により2.0μmのポ
リシリコン膜を成膜したサンプルを、処理温度1200
℃にて、水素100%雰囲気中で60,120分間熱処
理を行った。これ等サンプルをX線トポグラフにより評
価したが、スリップの発生は認められなかった。
【0036】「実施例5」実施例2と同様のシリコンウ
エハを用い、熱酸化により9nmのSiO2 膜を成膜
し、LP−CVD法により1.0μmのポリシリコン膜
を成膜したサンプルを、処理温度1200℃にて、アル
ゴン100%雰囲気中で60分間熱処理を行った。この
サンプルをX線トポグラフにより評価したが、スリップ
の発生は認められなかった。
【0037】
【発明の効果】本発明の半導体用シリコンウエハは、デ
バイスを作製する鏡面加工面の裏面側に特定厚さのシリ
コン酸化膜を介して特定厚さのポリシリコン膜が形成さ
れた構成を有しているため、高温、長時間の熱処理に対
しても優れたゲッタリング能力維持性を備え、且つ熱処
理時に於けるスリップ等の結晶欠陥の発生が少ない利点
を有する。
【図面の簡単な説明】
【図1】図1は、本発明の半導体用シリコンウエハの断
面構造を模式的に示した図である。
【図2】図2は、従来の半導体用シリコンウエハの断面
構造を示した模式図であって、(a)は裏面が実質的に
単結晶シリコンからなる従来の普通のシリコンウエハの
図、(b)は裏面にポリシリコンが直接積層された従来
の裏面ポリシリコン付きウエハの図である。
【図3】図3は、縦型熱処理炉中での縦型ウエハボート
によるシリコンウエハの支持状態を示す図である。
【図4】図4は、デバイス作製経過時間とゲッタリング
能力との関係を示す線図である。
【図5】図5は、ウエハ裏面に形成されたSiO2
厚、ポリシリコン膜厚とウエハの熱処理時の反りとの関
係を示す線図である。
【図6】図6は、ポリシリコン膜厚とゲッタリング能力
との関係を示す線図である。
【図7】図7は、デバイス作製経過時間とウエハのSi
2 膜厚とポリシリコン膜結晶化率との関係を示す線図
である。
【図8】図8は、熱処理条件とSiO2 膜エッチング量
との関係を示す線図であって、(a)は熱処理温度12
00℃、(b)は1100℃、(c)は1000℃の場
合を示す図である。
【図9】図9は、実施例2に於けるウエハの熱処理条件
とスリップ発生状況の関係を示した線図である。
【図10】図10は、本発明のシリコンウエハの熱処理
条件とポリシリコン膜の結晶粒径との関係を示す線図で
あって、(a)は熱処理前、(b)は1200℃×1h
r、(c)は1200℃×2hr、(d)は1200℃
×1hr、1200℃×2hrの推移を示した図であ
る。
【図11】図11は、本発明の裏面ポリシリコン付きシ
リコンウエハの製造工程を示す概略工程図である。
【符号の説明】
1 シリコン基板(シリコンバルク部) 2 SiO2 膜 3 ポリシリコン膜 4 鏡面加工面側 5 裏面側 6 ウエハボート 7 ウエハ支持部
フロントページの続き (72)発明者 田中 朗 新潟県北蒲原郡聖籠町東港六丁目861番地 5 新潟東芝セラミックス株式会社内 (72)発明者 竹迫 健一 新潟県北蒲原郡聖籠町東港六丁目861番地 5 新潟東芝セラミックス株式会社内 (72)発明者 近藤 浩一 新潟県北蒲原郡聖籠町東港六丁目861番地 5 新潟東芝セラミックス株式会社内

Claims (8)

    【特許請求の範囲】
  1. 【請求項1】 デバイスを作製する鏡面加工面の裏面側
    に厚さ5乃至20nmのシリコン酸化膜を介して0.5
    乃至2.0μmの厚さのポリシリコン膜を形成したこと
    を特徴とする半導体用シリコンウエハ。
  2. 【請求項2】 前記ポリシリコン膜を構成するシリコン
    多結晶の最大粒径が1μm以下で、平均粒径が0.5μ
    m以下であることを特徴とする請求項1記載の半導体用
    シリコンウエハ。
  3. 【請求項3】 前記シリコン酸化膜が実質的に非晶質S
    iO2 から構成されていることを特徴とする請求項1又
    は請求項2記載の半導体用シリコンウエハ。
  4. 【請求項4】 バルクでの酸素濃度が1×1018ATOMS/
    cm3 以下であることを特徴とする請求項1乃至請求項3
    のいずれかに記載の半導体用シリコンウエハ。
  5. 【請求項5】 シリコンウエハのデバイス形成面の裏面
    側に厚さ5乃至20nmのシリコン酸化膜を介して0.
    5乃至2.0μm厚さのポリシリコン膜を形成した後、
    1000乃至1200℃の還元性雰囲気中で熱処理する
    ことを特徴とする半導体用シリコンウエハの製造方法。
  6. 【請求項6】 前記還元性雰囲気が水素ガス雰囲気であ
    ることを特徴とする請求項4記載の半導体用シリコンウ
    エハの製造方法。
  7. 【請求項7】 前記シリコンウエハに於けるバルクでの
    酸素濃度が1×10 18ATOMS/cm3 以下であることを特徴
    とする請求項4又は請求項5記載のいずれかに記載の半
    導体用シリコンウエハの製造方法。
  8. 【請求項8】 シリコンウエハの両面に厚さ5乃至20
    nmシリコン酸化膜を形成し、次いで、該酸化膜を介し
    て、0.5乃至2.0μmのポリシリコン膜を両面に形
    成た後、片面の酸化膜およびポリシリコン膜を除去して
    シリコンウエハの表面を鏡面研磨し、1000乃至12
    00℃の非酸化性雰囲気中で熱処理することを特徴とす
    る半導体用シリコンウエハの製造方法。
JP8416599A 1999-03-26 1999-03-26 半導体用シリコンウエハ及びその製造方法 Pending JP2000277525A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP8416599A JP2000277525A (ja) 1999-03-26 1999-03-26 半導体用シリコンウエハ及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP8416599A JP2000277525A (ja) 1999-03-26 1999-03-26 半導体用シリコンウエハ及びその製造方法

Publications (1)

Publication Number Publication Date
JP2000277525A true JP2000277525A (ja) 2000-10-06

Family

ID=13822891

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8416599A Pending JP2000277525A (ja) 1999-03-26 1999-03-26 半導体用シリコンウエハ及びその製造方法

Country Status (1)

Country Link
JP (1) JP2000277525A (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002324802A (ja) * 2001-02-21 2002-11-08 Shin Etsu Handotai Co Ltd アニールウェーハの製造方法
WO2010131412A1 (ja) * 2009-05-15 2010-11-18 株式会社Sumco シリコンウェーハおよびその製造方法
JP2016047595A (ja) * 2001-07-20 2016-04-07 サエス ゲッターズ ソチエタ ペルアツィオニ マイクロエレクトロニクス、マイクロオプトエレクトロニクスまたはマイクロメカニクスのデバイスのための支持体
CN108666215A (zh) * 2017-03-28 2018-10-16 上海新昇半导体科技有限公司 一种晶片吸杂方法
JP2019149471A (ja) * 2018-02-27 2019-09-05 株式会社Sumco 半導体ウェーハのゲッタリング能力の評価方法および該評価方法を用いた半導体ウェーハの製造方法
CN113496871A (zh) * 2020-04-03 2021-10-12 重庆超硅半导体有限公司 一种外延基底用硅晶片之背面膜层及制造方法
JP7529000B2 (ja) 2022-11-15 2024-08-06 株式会社Sumco 積層ウェーハの製造方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002324802A (ja) * 2001-02-21 2002-11-08 Shin Etsu Handotai Co Ltd アニールウェーハの製造方法
JP2016047595A (ja) * 2001-07-20 2016-04-07 サエス ゲッターズ ソチエタ ペルアツィオニ マイクロエレクトロニクス、マイクロオプトエレクトロニクスまたはマイクロメカニクスのデバイスのための支持体
WO2010131412A1 (ja) * 2009-05-15 2010-11-18 株式会社Sumco シリコンウェーハおよびその製造方法
CN108666215A (zh) * 2017-03-28 2018-10-16 上海新昇半导体科技有限公司 一种晶片吸杂方法
CN108666215B (zh) * 2017-03-28 2021-04-09 上海新昇半导体科技有限公司 一种晶片吸杂方法
JP2019149471A (ja) * 2018-02-27 2019-09-05 株式会社Sumco 半導体ウェーハのゲッタリング能力の評価方法および該評価方法を用いた半導体ウェーハの製造方法
CN113496871A (zh) * 2020-04-03 2021-10-12 重庆超硅半导体有限公司 一种外延基底用硅晶片之背面膜层及制造方法
JP7529000B2 (ja) 2022-11-15 2024-08-06 株式会社Sumco 積層ウェーハの製造方法

Similar Documents

Publication Publication Date Title
US7977219B2 (en) Manufacturing method for silicon wafer
US5738942A (en) Semiconductor silicon wafer and process for producing it
JP5018066B2 (ja) 歪Si基板の製造方法
WO2001017024A1 (fr) Procede de fabrication d'une tranche du type silicium sur isolant collee et tranche du type silicium sur isolant collee
JP5499428B2 (ja) 貼り合わせウェーハの製造方法
JP2009272471A (ja) 貼り合わせウェーハの製造方法
JP2003502836A (ja) イントリンシックゲッタリングを有するエピタキシャルシリコンウエハの製造方法
JP3022044B2 (ja) シリコンウエハの製造方法およびシリコンウエハ
JP2000277525A (ja) 半導体用シリコンウエハ及びその製造方法
WO2006008957A1 (ja) シリコンエピタキシャルウェーハおよびその製造方法
WO2010131412A1 (ja) シリコンウェーハおよびその製造方法
WO2002049091A1 (fr) Procede de fabrication d'une tranche de recuit et tranche obtenue
JPS60247935A (ja) 半導体ウエハの製造方法
JPH09266212A (ja) シリコンウエーハおよびその製造方法
JP3022045B2 (ja) シリコンウエハの製造方法及びシリコンウエハ
JPH05326467A (ja) 半導体基板及びその製造方法
US6576501B1 (en) Double side polished wafers having external gettering sites, and method of producing same
JPH0897222A (ja) シリコンウェーハの製造方法およびシリコンウェーハ
JPH0897221A (ja) シリコンウェーハの製造方法及びシリコンウェーハ
JP3922674B2 (ja) シリコンウエハの製造方法
JP7529000B2 (ja) 積層ウェーハの製造方法
JP2652346B2 (ja) シリコンウエーハの製造方法
JPH0897220A (ja) シリコンエピタキシャルウェーハの製造方法及びシリコンエピタキシャルウェーハ
JP2652344B2 (ja) シリコンウエーハ
JP2005064256A (ja) エピタキシャルウエーハの製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040324

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060425

A521 Written amendment

Effective date: 20060623

Free format text: JAPANESE INTERMEDIATE CODE: A523

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20070119

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20070711

A072 Dismissal of procedure

Free format text: JAPANESE INTERMEDIATE CODE: A072

Effective date: 20071106