JPH09191075A

JPH09191075A - 半導体装置

Info

Publication number: JPH09191075A
Application number: JP9012573A
Authority: JP
Inventors: Toshio Kanno; 利夫管野; Seiichiro Tsukui; 誠一郎津久井; Osamu Sakai; 修酒井
Original assignee: Hitachi Ltd; Hitachi Tohbu Semiconductor Ltd
Current assignee: Hitachi Ltd; Renesas Eastern Japan Semiconductor Inc
Priority date: 1997-01-27
Filing date: 1997-01-27
Publication date: 1997-07-22
Anticipated expiration: 2013-04-02
Also published as: JP2736052B2

Abstract

(57)【要約】【課題】半導体装置であるメモリ・モジュールの設計
仕様の変更に柔軟に対応する。【解決手段】半導体装置であるメモリ・モジュール１
ｄのワード・ビット構成をジャンパチップによって変更
可能とした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、配線基板およびこ
れを用いた半導体装置技術に関し、例えば、メモリ・モ
ジュールに適用して有効な技術に関するものである。

【０００２】

【従来の技術】メモリ・モジュール等のような半導体装
置を製造する場合は、それを構成する配線基板を、その
モジュールの用途や目的に応じて個別に作成するのが一
般的であった。

【０００３】なお、配線基板上に電子部品を実装してな
るモジュールについては、例えば、特開昭６２−１９５
１５９号公報に記載があり、この公報には、配線基板に
接合されたモジュール端子の接合強度を向上させる技術
について説明されている。

【０００４】

【発明が解決しようとする課題】ところが、上記した半
導体装置技術においては、以下のような問題点があるこ
とを本発明者は見出した。

【０００５】すなわち、この種の半導体装置において
は、製品が完成した後、その製品の仕様変更に基づいて
配線の経路を変更することが困難であるため、たとえわ
ずかな仕様変更が生じても、その都度、配線基板を作成
し直さなければならず、半導体装置用の配線基板の製造
の効率化を図ることができないという問題がある。

【０００６】例えば、メモリ・モジュールには、モジュ
ール用の配線基板上に搭載された各メモリのデータ入出
力方式によって２つの仕様がある。

【０００７】１つは、各メモリの入力端子と出力端子と
を１つの共通の外部端子として引き出す仕様であり、も
う１つは、各メモリの入力端子と出力端子とをそれぞれ
別々の外部端子として引き出す仕様である。

【０００８】ところが、一方の仕様の製品を製造してい
た際に、他方の仕様の製品に製造が変更された場合に、
この各々の仕様においは配線基板の配線経路が若干異な
るので、その変更された仕様に応じた専用の配線基板を
初めから製造し直さなければならず、配線基板が無駄に
なってしまったり、その製造に費やした金銭、時間およ
び労力が無駄となってしまったりする場合がある。

【０００９】また、このような問題は、メモリ・モジュ
ールの全体のワード・ビット構成（仕様）の変更によっ
ても生じる問題であり、ワード・ビット構成が変更され
る度に、その変更された仕様に応じた専用の配線基板を
初めから製造し直さなければならず、配線基板が無駄に
なってしまったり、その製造に費やした金銭、時間およ
び労力が無駄となってしまったりする場合がある。

【００１０】このように、上記した半導体装置技術にお
いては、製品の完成までに多大な時間を要する上、金
銭、時間および労力の無駄が生じ製品の製品コストが高
くなるという問題が生じる。

【００１１】本発明の目的は、半導体装置の設計仕様の
変更に柔軟に対応することのできる技術を提供すること
にある。

【００１２】また、本発明の目的は、半導体装置の製造
効率を向上させることのできる技術を提供することにあ
る。

【００１３】また、本発明の目的は、半導体装置の製造
コストを低減することのできる技術を提供することにあ
る。

【００１４】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１５】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１６】本発明の半導体装置は、少なくとも２以上
のメモリを配線基板面上に搭載し、搭載されたメモリ同
士を電気的に接続する配線を備え、外部装置との電気的
な接続のために前記配線基板面上に配置された複数の外
部端子を備える半導体装置であって、前記少なくとも２
以上のメモリの各々の同一機能の制御端子と前記外部端
子との接続状態を面実装形の導通手段によって変更する
ことにより、前記少なくとも２以上のメモリの各々の制
御端子を互いに電気的に接続して共通の外部端子として
引き出す構造とするのか、前記少なくとも２以上のメモ
リの各々の制御端子を別々の外部端子として引き出す構
造とするのかについての機能の変更が可能なように、前
記配線基板面上に端子電極を設けたものである。

【００１７】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する（なお、実施の形態を説明す
るための全図において同一機能を有するものには同一の
符号を付し、その繰り返しの説明は省略する）。

【００１８】（実施の形態１）図１は本発明の一実施の
形態である配線基板の主面を示す平面図、図２（ａ）〜
（ｃ）はアクセスタイムに応じた導通手段の実装状態を
示す配線基板の要部平面図、図３（ａ）〜（ｄ）はこの
配線基板を構成する各配線層の平面図、図４（ａ),
（ｂ）は導通手段であるジャンパチップの構造を示す
図、図５はこの配線基板を用いたメモリ・モジュールの
主面を示す平面図である。

【００１９】図５に示す本実施の形態１のメモリ・モジ
ュール１ａは、例えば、アクセスタイム１００ｎｓの２
５６Ｋ×３６ビット構成のダイナミックＲＡＭ（ＤＲＡ
Ｍ）モジュールである。なお、アクセスタイムは、例え
ば、ＲＡＳ（Row Address Strobe) 信号を基準にした場
合である。

【００２０】メモリ・モジュール１ａを構成する配線基
板２ａの主面には、電子部品である大小２種類の半導体
メモリ３ａ，３ｂと、これら半導体メモリ３ａ，３ｂの
下面側に配置され図示されないが、同じく電子部品であ
るバイパス・コンデンサと、導通手段であるジャンパチ
ップ４とが実装されている。

【００２１】また、配線基板２ａの長辺の一方には、例
えば、７２個のモジュール端子（外部端子）５が配線基
板２ａの長手方向に沿って配置されている。なお、各モ
ジュール端子５の幅は、例えば、1.０４ｍｍ程度、隣り
合うモジュール端子５，５の間隔は、例えば、1.２７ｍ
ｍ程度である。

【００２２】本実施の形態１においては、上記したモジ
ュール端子５のうち、例えば、左から６９、７０番目の
モジュール端子５ａ，５ｂは、アクセスタイムを識別す
るための機能識別用のモジュール端子として構成されて
いる。

【００２３】上記した大形の半導体メモリ３ａは、配線
基板２ａの長手方向に、例えば、８個配列して実装され
ており、これを構成する、例えば、ＳＯＪ（Small Outl
ineJ-lead) 形のパッケージの内部には、２５６Ｋ×４
ビット構成のＤＲＡＭチップ（図示せず）が収容されて
いる。

【００２４】また、小形の半導体メモリ３ｂは、配線基
板２ａ面の両端側にそれぞれ２個ずつ実装されており、
これを構成する、例えば、ＰＬＣＣ(Plastic Leaded Ch
ip Carrier) 形のパッケージの内部には、２５６×１ビ
ット構成のＤＲＡＭチップ（図示せず）が収容されてい
る。

【００２５】なお、半導体メモリ３ａ，３ａのリード端
子間、及び半導体メモリ３ａ，３ｂのリード端子間の間
隔は、例えば、0.２ｍｍ程度である。

【００２６】図示しないバイパス・コンデンサは、例え
ば、0.２μＦのセラミック・コンデンサであり、ノイズ
等を防止する観点から、半導体メモリ３ａ，３ｂの各々
の電源電圧（Ｖcc）端子とＧＮＤ端子との間に電気的に
接続されている。

【００２７】本実施の形態１に用いられるジャンパチッ
プ４を図４（ａ）および（ｂ）に示す。図４（ｂ）は図
４（ａ）のＸ−Ｘ’線に沿う断面図である。ジャンパチ
ップ４は、例えばセラミックからなるチップ本体基板６
の両端に、導電性金属（例えばパラジウム銀系厚膜）か
らなる第一次電極７ｃが印刷形成されている。その上
に、導体８ａ（例えば銀）が印刷形成され、電気的に接
続される。そして、導体の上には保護ガラス８ｂが形成
されている。更に、前記第一次電極７ｃの上には、第二
次電極７ｂ（例えばニッケル、半田等），外部電極７ａ
（例えば錫−鉛、半田等）がメッキされている。

【００２８】上記した配線基板２ａは、例えば、ガラス
エポキシ樹脂からなり、第３図（ａ）〜（ｄ）に示すよ
うに、例えば、４層配線構造となっている。このような
多層配線基板２ａの形成は、まずガラスエポキシ樹脂か
らなる板状部材の全面に銅箔を圧着した後、エッチング
処理により内層パターン９を形成し、板状部材を積層プ
レスする。次に、ドリル、あるいはパンチ加工により多
層配線層間を導通するスルーホール１０を形成した後、
スルーホールメッキ、表面のパターン形成することによ
り得られるものである。

【００２９】配線基板２ａの主面側（図３（ａ））と裏
面側（図３（ｄ））との配線層には、上記のように主に
内層パターン９が形成されている。

【００３０】また、配線基板２ａの内側２層（図３
（ｂ),（ｃ））のうち、１層は、ノイズ等を防止する観
点からＧＮＤ配線専用となっており、他の１層は可能な
限りＶcc配線に用いられている。

【００３１】そして、図１に示すように、配線基板２ａ
の主面には、上記した半導体メモリ３ａ，３ｂを実装す
る複数のランド１１ａが、各半導体メモリ３ａ，３ｂの
リード端子に対応するように配置されており、また、上
記したバイパス・コンデンサを実装する複数のランド１
１ｂが配置されている。なお、ランド１１ａは、上記し
た内層パターン９（図３（ａ),（ｄ））などを介してモ
ジュール端子５と電気的に接続されている。

【００３２】また、本実施の形態１においては、配線基
板２ａの主面右側、小形の半導体メモリ３ｂを実装する
複数のランド１１ａの下方に、互いに独立するランド１
２ａ，１２ｂと、同じく互いに独立するランド１２ｃ，
１２ｄとが配置されている。

【００３３】ランド１２ａとランド１２ｃとは、それぞ
れ配線１３，１４を介してアクセスタイムを識別するた
めの電極であるモジュール端子５ａ，５ｂにそれぞれ電
気的に接続されている。また、ランド１２ｂとランド１
２ｄとは、スルーホール１０を介してＧＮＤ電極と電気
的に接続されている。なお、配線基板２ａの寸法は、２
5.４×１０８ｍｍ程度である。

【００３４】ところで、従来、アクセスタイムを識別す
るには、例えば、メモリ・モジュールのモジュール端子
の所定の２つをアクセスタイム識別用の端子として、そ
れら端子が、ＮＣ，ＧＮＤ電位の時は８５ｎｓ、ともに
ＧＮＤ電位の時は１００ｎｓ、ともにＮＣの時は１２０
ｎｓというように予め決めておくことにより行ってい
た。

【００３５】したがって、従来は、メモリ・モジュール
の回路機能が同一であっても、アクセスタイムが、例え
ば、８５ｎｓ〜１２０ｎｓの間で変更される度に、識別
用のモジュール端子部分の配線のみを変えるために、異
なる別個の配線基板を作成しなければならなかった。

【００３６】しかし、本実施の形態１の配線基板２ａに
おいては、図２（ａ）に示すように、ランド１２ｃとラ
ンド１２ｄとの間に、ジャンパチップ４を半田により実
装し、これらランド１２ｃ，１２ｄ間を導通させること
によって、モジュール端子５ｂをＧＮＤ電位とすること
ができる。

【００３７】したがって、図２（ａ）によれば、モジュ
ール端子５ａ，５ｂをＮＣ，ＧＮＤ電位にすることがで
きるため、アクセスタイム８５ｎｓのメモリ・モジュー
ルに対応させることができる。

【００３８】また、配線基板２ａは、図２（ｂ）に示す
ように、ジャンパチップ４，４の実装によって、ランド
１２ａ，１２ｂ間、及びランド１２ｃ，１２ｄ間を導通
させ、モジュール端子５ａ，５ｂをともにＧＮＤ電位と
することができるため、回路機能としてアクセスタイム
１００ｎｓのメモリ・モジュール１ａに対応させること
ができる。

【００３９】さらに、配線基板２ａは、図２（ｃ）に示
すように、ジャンパチップ４の実装を行わないことによ
り、モジュール端子５ａ，５ｂともにＮＣにすることが
できるため、アクセスタイム１２０ｎｓのメモリ・モジ
ュールに対応させることができる。

【００４０】すなわち、本実施の形態１の配線基板２ａ
は、ジャンパチップを選択的に着脱することによって、
同一の配線基板２ａで上記した３種類のアクセスタイム
の変更に対応することができる。

【００４１】このように本実施の形態によれば、メモリ
・モジュール１ａのアクセスタイムが、種々変更された
場合であってもジャンパチップ４の選択的な着脱によっ
て、これに対応することができるため、配線基板２ａを
標準化することができる。

【００４２】このため、メモリ・モジュール１ａの製造
時間を大幅に短縮することができる上、その設計コス
ト、及び製造コスト等を低減させ、メモリ・モジュール
１ａを安価に提供することができる。

【００４３】（実施の形態２）図６（ａ),（ｂ）は本発
明の他の実施の形態であるメモリ・モジュールの主面と
裏面とを示す平面図、図７は図６（ａ),（ｂ）に示した
メモリ・モジュールの側面図である。

【００４４】図６（ａ),（ｂ）、及び図７に示す本実施
の形態２のメモリ・モジュール１ｂは、例えば、５１２
Ｋ×３６ビット構成のＤＲＡＭモジュールである。

【００４５】メモリ・モジュール１ｂを構成する配線基
板２ｂの主面（図６（ａ））、及び裏面（図６（ｂ））
には、半導体メモリ３ａ，３ｂが実施の形態１と同様に
実装されている。

【００４６】なお、このメモリ・モジュール１ｂにおい
ては、データのアクセスに際して、一面側の半導体メモ
リ３ａ，３ｂが動作している間、他面側の半導体メモリ
３ａ，３ｂは動作しないようなっている。

【００４７】したがって、実施の形態１で説明したバイ
パス・コンデンサは、配線基板２ｂの主面側と裏面側と
の半導体メモリ３ａ，３ａ、または半導体メモリ３ｂ，
３ｂの間で共有されるようになっている。

【００４８】ところで、本実施の形態２においては、モ
ジュール端子５のうち、例えば、左から６９、７０番目
のモジュール端子５ａ，５ｂを、例えば、半導体メモリ
３ａ，３ｂの実装方式を識別するための端子とする。

【００４９】従来、実装方式を識別するには、実施の形
態１で説明したアクセスタイムと同様に、例えば、モジ
ュール端子の所定の２端子を実装方式の識別用端子にし
て、それら端子が、ＮＣ，ＧＮＤ電位の時は片面実装、
ともにＧＮＤ電位の時は両面実装というように予め決め
ておくことにより行っていた。

【００５０】したがって、従来は、実装方式が変更され
る度に、識別用のモジュール端子部分の配線を変えるだ
けのために初めから配線基板を作成しなければならなか
った。

【００５１】しかし、本実施の形態２の配線基板２ｂに
おいては、実施の形態１の第２図（ａ）〜（ｃ）で示し
たように、配線基板２ｂを作成した後からでも、ジャン
パチップ４の実装の仕方によって、モジュール端子５
ａ，５ｂをＮＣ，ＧＮＤ電位にしたり、ともにＧＮＤ電
位にしたりすることができるため、同一の配線基板２ｂ
で上記した識別される実装方式の変更に対応することが
できる。

【００５２】このように本実施の形態２によれば、半導
体メモリ３ａ，３ｂの実装方式が、片面実装または両面
実装というように変更されても、同一の配線基板２ｂで
それに対応することができる。

【００５３】（実施の形態３）図８は本発明のさらに他
の実施の形態であるメモリ・モジュールの回路構成を示
す回路ブロック図、図９（ａ）〜（ｃ）は入出力方式に
応じた導通手段の実装状態を示す図８に示した配線基板
の要部平面図である。

【００５４】本実施の形態３においては説明を簡単にす
るため、図８に示すように、例えば、主要素子として４
つのＤＲＡＭ１５〜ＤＲＡＭ１８によりメモリ・モジュ
ール１ｃを説明する。

【００５５】各ＤＲＡＭ１５〜１８のＣＡＳ（Column A
ddress Strobe)信号端子は、制御信号配線１９ａを介し
て配線基板２ｃに形成されたモジュール端子５ｃと電気
的に接続されており、外部からＣＡＳ信号が与えられる
ようになっている。

【００５６】また、各ＤＲＡＭ１５〜１８のＲＡＳ（Ro
w Address Strobe) 信号端子は、制御信号配線１９ｂを
介してモジュール端子５ｄと電気的に接続され、外部か
らＲＡＳ信号が与えられるようになっている。

【００５７】さらに、各ＤＲＡＭ１５〜１８のＷＥ(Wri
te enable)端子は、制御信号配線１９ｃを介してモジュ
ール端子５ｅと電気的に接続され、外部からデータの書
き込み、あるいは読み出しの制御が行われるようになっ
ている。

【００５８】そして、これらＲＡＳ、及びＣＡＳ信号
と、ＷＥ信号とによってＤＲＡＭ１５〜１８のデータの
アクセスが制御されている。

【００５９】また、各ＤＲＡＭ１５〜１８のアドレス端
子は、アドレス信号配線２０を介してモジュール端子５
ｆと電気的に接続され、外部からメモリセルのアドレス
が指定されるようになっている。なお、アドレス指定に
際しては、例えば、マルチプレクス方式により、行と列
のアドレスが所定数の同一のモジュール端子５ｆから入
力されるようになっている。

【００６０】本実施の形態３におけるメモリ・モジュー
ル１ｃの各ＤＲＡＭ１５〜１８は、データ入力端子Ｄin
とデータ出力端子Ｄout とを備えている。

【００６１】データ入力端子Ｄinは、データ線２１を介
してモジュール端子５ｇと電気的に接続され、かつ、配
線２２を介して実施の形態１，２で説明したジャンパチ
ップ４を実装する実装領域Ａ（第９図参照）のランド１
２ｅと電気的に接続されている。

【００６２】また、データ出力端子Ｄout は、配線２３
を介してランド１２ｅと電気的に独立して形成されたラ
ンド１２ｆと電気的に接続されている。

【００６３】そして、これらランド１２ｅ，１２ｆと電
気的に独立して実装領域Ａに形成されたランド１２ｇ
は、配線２４を介してモジュール端子５ｈと電気的に接
続されている。

【００６４】次に、本実施の形態３の作用を図８、及び
図９（ａ）〜（ｃ）により説明する。

【００６５】図９は、実装領域Ａにおけるランド１２ｅ
〜１２ｇに実施の形態１，２で説明したジャンパチップ
４が実装されていない状態を示しており、データ出力端
子Ｄout は開放状態、モジュール端子５ｈはＮＣの状態
である。

【００６６】ここで、図９（ｂ）に示すように、ランド
１２ｆ，１２ｇにジャンパチップ４を実装することによ
って、これらランド１２ｆ，１２ｇ間を導通させると、
データ出力端子Ｄout とモジュール端子５ｈとが電気的
に接続される。

【００６７】すなわち、モジュール端子５ｈはデータ出
力用の端子となり、また、モジュール端子５ｇはデータ
入力用の端子となる。したがって、各ＤＲＡＭ１５〜１
８において、データの入出力（Ｉ／Ｏ）方式は、Ｉ／Ｏ
セパレート方式となる。

【００６８】一方、図９（ｃ）に示すように、ランド１
２ｆ，１２ｅにジャンパチップ４を実装することによっ
て、これらランド１２ｆ，１２ｅ間を導通させると、デ
ータ入力端子Ｄinとデータ出力端子Ｄout とが電気的に
接続される。

【００６９】すなわち、モジュール端子５ｇは、Ｉ／Ｏ
共通の電極となる。なお、その際、モジュール端子５ｈ
はＮＣとなる。したがって、各ＤＲＡＭ１５〜１８にお
いて、データのＩ／Ｏ方式は、Ｉ／Ｏコモン方式とな
る。

【００７０】このように本実施の形態３によれば、メモ
リ・モジュール１ｃの各ＤＲＡＭ１５〜１８のデータＩ
/ Ｏ方式が、Ｉ／Ｏコモン方式やＩ／Ｏセパレート方式
に変更されても、同一の配線基板２ｃでそれに対応する
ことができる。

【００７１】（実施の形態４）図１０は本発明のさらに
他の実施の形態である半導体装置の回路構成を示す回路
ブロック図、図１１及び図１２はワード・ビット構成に
応じた導通手段の実装状態を示す図１０に示した半導体
装置の回路ブロック図である。

【００７２】図１０に示す本実施の形態４の半導体装置
であるメモリ・モジュール１ｄにおける各ＤＲＡＭ１５
〜１８は、例えば、各々が１Ｍ×１ビット構成であり、
これらＤＲＡＭ１５〜１８の選択は、ＲＡＳ信号により
制御されるようになっている。

【００７３】本実施の形態４においては、実装領域Ａに
電気的に互いに独立する端子電極であるランド１２ｈ〜
１２ｍが配置されている。各実装領域Ａにおけるランド
（第１の制御用の端子電極）１２ｈは、配線２５を介し
て、ＤＲＡＭ１５のＲＡＳ信号端子とモジュール端子５
ｄとを電気的に接続する制御信号配線１９ｂに電気的に
接続されている。

【００７４】また、各実装領域Ａにおけるランド（第２
の制御用の端子電極）１２ｉは、各ＤＲＡＭ１６〜１８
のＲＡＳ信号端子に電気的に接続されている。各実装領
域Ａにおけるランド（第１の外部用の端子電極）１２
ｊ、ランド（第２の外部用の端子電極）１２ｋは、それ
ぞれモジュール端子５ｉ、モジュール端子５ｊに電気的
に接続されている。

【００７５】さらに、各実装領域Ａにおけるランド（第
１の入出力用の端子電極）１２ｌは、配線２６を介し
て、ＤＲＡＭ１５のデータ入力端子Ｄin、及びデータ出
力端子Ｄout とモジュール端子５ｋとを電気的に接続す
る配線２７と電気的に接続されている。

【００７６】また、各実装領域Ａにおけるランド（第２
の入出力用の端子電極）１２ｍは、各ＤＲＡＭ１６〜１
８のデータ入力端子Ｄin、及びデータ出力端子Ｄout と
電気的に接続されている。

【００７７】ところで、このようなメモリ・モジュール
１ｄを、例えば、１Ｍ×４ビット構成として用いる場
合、図１１に示すように、各実装領域Ａにおけるランド
１２ｈとランド１２ｉとをジャンパチップ４により導通
させ、各ＤＲＡＭ１５〜１８のＲＡＳ信号を共通にす
る。

【００７８】さらに、これとともに、各実装領域Ａにお
けるランド１２ｋとランド１２ｍとをジャンパチップ４
により導通させ、Ｉ／Ｏ信号が各ＤＲＡＭ１５〜１８か
ら入出力されるようにする。

【００７９】すなわち、データのアクセスに際して各Ｄ
ＲＡＭ１５〜１８は、モジュール端子５ｄから入力され
たＲＡＳ信号に同期して同時に動作し、各ＤＲＡＭ１５
〜１８からそれぞれＩ／Ｏ・０〜Ｉ／Ｏ・３の４ビット
のデータが入出力される。

【００８０】一方、メモリ・モジュール１ｄを、例え
ば、４Ｍ×１ビット構成として用いる場合、図１２に示
すように、各実装領域Ａにおけるランド１２ｉとランド
１２ｊとをジャンパチップ４により導通させ、各ＤＲＡ
Ｍ１５〜１８をＲＡＳ０〜ＲＡＳ３信号により個別に選
択できるようにする。

【００８１】さらに、これとともに、各実装領域Ａにお
けるランド１２ｌとランド１２ｍとをジャンパチップ４
により導通させ、各ＤＲＡＭ１５〜１８のＩ／Ｏ信号が
モジュール端子５ｋのみから入出力されるようにする。

【００８２】すなわち、データのアクセスに際して、Ｒ
ＡＳ０〜ＲＡＳ３信号により、各ＤＲＡＭ１５〜１８の
うち所定のＤＲＡＭが選択され、その選択されたＤＲＡ
ＭからＩ／Ｏの１ビットのデータが入出力される。

【００８３】このように本実施の形態４によれば、メモ
リ・モジュール１ｄのワード・ビット構成が、例えば、
４Ｍ×１ビット構成、あるいは１Ｍ×４ビット構成とい
うように変更されても、同一の配線基板２ｄでそれに対
応することができる。

【００８４】（実施の形態５）図１３は本発明のさらに
他の実施の形態であるメモリ・モジュールの回路構成を
示す回路ブロック図、図１４は欠陥救済時における導通
手段の実装状態を示す図１３に示したメモリ・モジュー
ルの回路ブロック図である。

【００８５】図１３に示す本実施の形態５のメモリ・モ
ジュール１ｅの配線基板２ｅには、配線基板２ｅ上のＤ
ＲＡＭ１５〜１８のいずれかに故障が生じた場合、その
故障したＤＲＡＭの代替素子を実装するためのＤＲＡＭ
実装領域Ｂが設けられている。なお、ＤＲＡＭ実装領域
Ｂは、配線基板２ｅの主面、裏面のどちらに設けられて
いても良い。

【００８６】ＤＲＡＭ実装領域Ｂには、ＣＡＳ信号用ラ
ンド２８ａ、ＲＡＳ信号用ランド２８ｂ、ＷＥ信号用ラ
ンド２８ｃ、及びアドレス指定用ランド２９、データ入
出力用ランド３０ａ，３０ｂなどが配置されている。

【００８７】上記したＲＡＳ信号用のランド２８ｂは、
配線３１を介して各実装領域Ａ1 〜Ａ4 のランド１２
ｐ、及びモジュール端子５ｄと電気的に接続されてい
る。

【００８８】また、上記したデータ入力用のランド３０
ａ、及びデータ出力用のランド３０ｂは、配線３２を介
して各実装領域Ａ1 〜Ａ4 のランド１２ｑと電気的に接
続されている。

【００８９】ところで、本実施の形態５のメモリ・モジ
ュール１ｄにおいて、例えば、ＤＲＡＭ１８が故障した
場合のメモリ・モジュール１ｄの欠陥救済技術を第１４
図により説明すると以下のとおりである。

【００９０】すなわち、ＤＲＡＭ実装領域Ｂに正常な回
路動作を行う冗長用ＤＲＡＭ３３を実装し、各実装領域
Ａ1 〜Ａ3 におけるランド１２ｉとランド１２ｐ、及び
ランド１２ｋとランド１２ｍとをジャンパチップ４によ
り導通させ、かつ、実装領域Ａ4 におけるランド１２ｋ
とランド１２ｑとをジャンパチップ４により導通させ
る。

【００９１】これにより、故障したＤＲＡＭ１８は、メ
モリ・モジュール１ｄの回路系から電気的に独立した状
態となり、その代わり冗長用ＤＲＡＭ３３がメモリ・モ
ジュール１ｄの回路系に電気的に接続される。

【００９２】このように本実施の形態５によれば、故障
したＤＲＡＭ１８を取り外すことなく、ジャンパチップ
４の実装の仕方によって、故障したＤＲＡＭ１８と冗長
用ＤＲＡＭ３３とを配線系統上で容易に交換できる。

【００９３】このため、メモリ・モジュール１ｄにおけ
るＤＲＡＭ１５〜１８が高密度に実装されていても信頼
性の高い欠陥救済を行うことができ、欠陥救済によるメ
モリ・モジュール１ｄの歩留り低下を確実に防止するこ
とができる。

【００９４】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。

【００９５】例えば、前記実施の形態１においては、識
別の対象としてアクセスタイムを、また、前記実施の形
態２においては、半導体メモリの実装方式を説明した
が、これに限定されるものではなく、製品の他の識別に
おいても適用できる。

【００９６】また、前記実施の形態１〜５においては、
導通手段がジャンパチップであり、このジャンパチップ
の実装の仕方によって、配線経路を選択的に切り換える
場合について説明したが、これに限定されるものではな
く、例えば、導通手段を論理回路が構成された集積回路
チップとし、この集積回路チップ内部の論理回路のスイ
ッチング動作により、所定ランド間の導通、非導通を選
択的に切り換えるようにしても良い。

【００９７】また、前記実施の形態１〜５においては、
それぞれアクセスタイムの識別、実装方式の識別、Ｉ／
Ｏ方式の変換、ワード・ビット構成の変換、冗長構成に
ついて説明したが、これに限定されるものではなく、例
えば、配線基板上のモジュール端子の信号配置（あるい
は電源電圧配置）が標準タイプと若干異なる場合におい
ても適用することができる。

【００９８】また、前記実施の形態１〜５においては、
配線経路の変換技術をそれぞれ分けて説明したが、これ
に限定されるものではなく、例えば、実施の形態１と実
施の形態２とを組み合わせたり、実施の形態３と実施の
形態４とを組み合わせたり、あるいは実施の形態１〜５
を同一の配線基板上で実現したりすることもできる。

【００９９】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるメモリ
・モジュールに適用した場合について説明したが、これ
に限定されず種々適用可能であり他の半導体装置に適用
することもできる。

【０１００】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。

【０１０１】(1).本発明の半導体装置によれば、面実装
形の導通手段によってメモリのワード・ビット構成を変
更することが可能となる。すなわち、例えばメモリ・モ
ジュール等のような半導体装置の設計仕様の変更に柔軟
に対応することが可能となる。

【０１０２】(2).上記(1) により、例えばメモリ・モジ
ュール等のような半導体装置の設計仕様の変更に応じて
配線基板を初めから作り直す必要等を無くすことができ
るので、半導体装置の製造効率を向上させることがで
き、半導体装置の製造時間を大幅に短縮することが可能
となる。

【０１０３】(3).上記(1) および(2) により、配線基板
の作り直し等による金銭、時間および労力の無駄を無く
すことができるので、メモリ・モジュール等のような半
導体装置の製造コストを大幅に低減させることが可能と
なる。

【図面の簡単な説明】

【図１】本発明の一実施の形態である配線基板の主面を
示す平面図である。

【図２】（ａ）〜（ｃ）はアクセスタイムに応じた導通
手段の実装状態を示す配線基板の要部平面図である。

【図３】（ａ）〜（ｄ）はこの配線基板を構成する各配
線層の平面図である。

【図４】（ａ）は導通手段であるジャンパチップの構造
を示す平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線に沿
う断面図である。

【図５】この配線基板を用いたメモリ・モジュールの主
面を示す平面図である。

【図６】（ａ),（ｂ）は本発明の他の実施の形態である
メモリ・モジュールの主面と裏面とを示す平面図であ
る。

【図７】図６（ａ),（ｂ）に示したメモリ・モジュール
の側面図である。

【図８】本発明のさらに他の実施の形態であるメモリ・
モジュールの回路構成を示す回路ブロック図である。

【図９】（ａ）〜（ｃ）は入出力方式に応じた導通手段
の実装状態を示す図８に示した配線基板の要部平面図で
ある。

【図１０】本発明のさらに他の実施の形態である半導体
装置の回路構成を示す回路ブロック図である。

【図１１】ワード・ビット構成に応じた導通手段の実装
状態を示す図１０に示した半導体装置の回路ブロック図
である。

【図１２】ワード・ビット構成に応じた導通手段の実装
状態を示す図１０に示した半導体装置の回路ブロック図
である。

【図１３】本発明のさらに他の実施の形態であるメモリ
・モジュールの回路構成を示す回路ブロック図である。

【図１４】欠陥救済時における導通手段の実装状態を示
す図１３に示したメモリ・モジュールの回路ブロック図
である。

【符号の説明】

１ａ〜１ｃ, １ｅメモリ・モジュール１ｄメモリ・モジュール（半導体装置）２ａ〜２ｅ配線基板３ａ，３ｂ半導体メモリ４ジャンパチップ（導通手段）５〜５ｋモジュール端子６チップ本体７ａ，７ｂチップ電極８導体９内層パターン１０スルーホール１１ａ，１１ｂランド１２ａ〜１２ｎ，１２p ，１２ｑランド（端子電極）１２ｈランド（第１の制御用の端子電極）１２ｉランド（第２の制御用の端子電極）１２ｊランド（第１の外部用の端子電極）１２ｋランド（第２の外部用の端子電極）１２ｌランド（第１の入出力用の端子電極）１２ｍランド（第２の入出力用の端子電極）１３，１４，２１〜２７，３１，３２配線１５〜１８ＤＲＡＭ１９ａ〜１９ｃ制御信号配線２０アドレス信号配線２８ａＣＡＳ信号用ランド２８ｂＲＡＳ信号用ランド２８ｃＷＥ信号用ランド２９アドレス指定用ランド３０ａデータ入力用ランド３０ｂデータ出力用ランド３３冗長用ＤＲＡＭ

───────────────────────────────────────────────────── フロントページの続き (72)発明者酒井修東京都小平市上水本町５丁目20番１号株式会社日立製作所武蔵工場内

Claims

【特許請求の範囲】

【請求項１】少なくとも２以上のメモリを配線基板面
上に搭載し、搭載されたメモリ同士を電気的に接続する
配線を備え、外部装置との電気的な接続のために前記配
線基板面上に配置された複数の外部端子を備える半導体
装置であって、前記少なくとも２以上のメモリの各々の
同一機能の制御端子と前記外部端子との接続状態を面実
装形の導通手段によって変更することにより、前記少な
くとも２以上のメモリの各々の制御端子を互いに電気的
に接続して共通の外部端子として引き出す構造とするの
か、前記少なくとも２以上のメモリの各々の制御端子を
別々の外部端子として引き出す構造とするのかについて
の機能の変更が可能なように、前記配線基板面上に端子
電極を設けたことを特徴とする半導体装置。
【請求項２】請求項１記載の半導体装置において、前
記機能構成の変更は、半導体装置全体のワード構成を変
更することであることを特徴とする半導体装置。
【請求項３】少なくとも２以上のメモリを配線基板面
上に搭載し、搭載されたメモリ同士を電気的に接続する
配線を備え、外部装置との電気的な接続のために前記配
線基板面上に配置された複数の外部端子を備える半導体
装置であって、前記少なくとも２以上のメモリの各々の
入出力端子と前記外部端子との接続状態を面実装形の導
通手段によって変更することにより、前記少なくとも２
以上のメモリの各々の入出力端子を互いに電気的に接続
して共通の外部端子として引き出す構造とするのか、前
記少なくとも２以上のメモリの各々の入出力端子を別々
の外部端子として引き出す構造とするのかについての機
能の変更が可能なように、前記配線基板面上に端子電極
を設けたことを特徴とする半導体装置。
【請求項４】請求項３記載の半導体装置において、前
記機能構成の変更は、半導体装置全体のビット構成を変
更することであることを特徴とする半導体装置。
【請求項５】少なくとも２以上のメモリを配線基板面
上に搭載し、搭載されたメモリ同士を電気的に接続する
配線を備え、外部装置との電気的な接続のために前記配
線基板面上に配置された複数の外部端子を備える半導体
装置であって、前記少なくとも２以上のメモリのうちの
所定のメモリの入力端子および出力端子は共通に接続さ
れて前記外部端子に電気的に接続されるとともに、前記
所定のメモリ以外のメモリの各々に対応するように配置
された第１の入出力用の端子電極に電気的に接続されて
終端され、前記所定のメモリの制御端子は前記外部端子
に電気的に接続されるとともに、前記所定のメモリ以外
のメモリの各々に対応するように配置された第１の制御
用の端子電極に電気的に接続されて終端され、前記所定
のメモリ以外のメモリの各々の制御端子であって、前記
所定のメモリの制御端子と同一機能の制御端子は、前記
配線基板上において前記第１の制御用の端子電極の近傍
に配置された第２の制御用の端子電極に電気的に接続さ
れて終端され、前記所定のメモリ以外のメモリの各々の
入力端子および出力端子は共通に接続され、前記配線基
板上において前記第１の入出力用の端子電極の近傍に配
置された第２の入出力用の端子電極に電気的に接続され
て終端され、前記第１の制御用の端子電極および第２の
制御用の端子電極の近傍には、前記外部端子と電気的に
接続される第１の外部用の端子電極が配置され、前記第
１の入出力用の端子電極および第２の入出力用の端子電
極の近傍には、前記外部端子と電気的に接続される第２
の外部用の端子電極が配置され、前記第１の制御用の端
子電極、第２の制御用の端子電極および第１の外部用の
端子電極間、前記第１の入出力用の端子電極、第２の入
出力用の端子電極および第２の外部用の端子電極間の各
々における面実装形の導通手段による電気的な接続状態
を変更することにより、前記少なくとも２以上のメモリの各々の制御端子を互い
に電気的に接続して共通の外部端子として引き出す構造
とするのか、前記少なくとも２以上のメモリの各々の制
御端子を別々の外部端子として引き出す構造とするの
か、および前記少なくとも２以上のメモリの各々の入出
力端子を互いに電気的に接続して共通の外部端子として
引き出す構造とするのか、前記少なくとも２以上のメモ
リの各々の入出力端子を別々の外部端子として引き出す
構造とするのかについての機能変更が可能なように、第
１の制御信号用の端子電極、第２の制御信号用の端子電
極、前記第１の入出力用の端子電極、第２の入出力用の
端子電極、第１の外部用の端子電極および第２の外部用
の端子電極を配置したことを特徴とする半導体装置。
【請求項６】請求項５記載の半導体装置において、前
記機能構成の変更は、半導体装置全体のワード・ビット
構成を変更することであることを特徴とする半導体装
置。
【請求項７】請求項１〜６のいずれか一項に記載の半
導体装置において、前記面実装形の導通手段が、内部に
形成された論理回路のスイッチング動作により、前記端
子電極間の電気的な接続状態の切り換えが可能な集積回
路チップであることを特徴とする半導体装置。