JPH09181938A - 水平同期信号発生回路 - Google Patents

Abstract

(57)【要約】 【課題】奇数フィールドや偶数フィールドにかかわら
ず、垂直同期期間後の水平同期入力を正確に取り出し、
水平同期信号出力を行う。 【解決手段】カウント値デコーダ１７の出力信号Ｂ，Ｄ
のうちの１つを選択し入力マスク信号ＭＩとして出力す
るセレクタ１２と、自己生成信号ＣとＡＮＤゲート２の
出力信号とを入力してセレクタ１２の動作を切替るセレ
クタ用Ｆ／Ｆとを備え、複合同期信号ＳＹが正常に入力
している場合と異常入力に対応して水平同期出力信号Ｓ
Ｈを自己生成した場合とでエッジ検出信号Ｅの無効期間
を変更する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は水平同期信号発生回
路に関し、特にテレビジョンやＶＴＲなどの映像用複合
同期信号から水平同期信号を分離生成する水平同期信号
発生回路に関する。

【０００２】

【従来の技術】一般に、この種の複合同期信号は、テレ
ビジョン（以下ＴＶ）受像機がブラウン管に映像を走査
するタイミングを示す信号である水平同期信号と垂直同
期信号とを含み、水平同期信号発生回路は、この複合同
期信号から水平同期信号を分離する回路である。

【０００３】複合同期信号の波形を示す図６を参照する
と、この複合同期信号には上述のように、水平同期信号
Ｈと垂直同期信号Ｖとを含む。これら水平・垂直同期信
号の機能は、水平同期信号Ｈのタイミングで水平（左
右）方向の走査を初期化し、垂直同期信号Ｖのタイミン
グで垂直（上下）方向の走査を初期化する。また、この
複合同期信号はＴＶチューナが受信復調した複合映像信
号から抽出されるものであり、受信時の電波状態により
ノイズの重畳や同期信号の欠落等の乱れが生じることが
ある。このことは、水平同期信号発生回路の構成、動作
を考える上で重要な要素である。

【０００４】複合同期信号は、さらに、垂直同期信号Ｖ
の近傍に切り込みパルスＰや等化パルスＱと呼ばれる信
号を含む。また、水平同期信号Ｈと垂直同期信号Ｖとの
位相関係の相違により奇数フィールドと偶数フィールド
と呼ばれるの２種類の複合同期信号のパタンがある。水
平同期信号発生回路はこのような複合同期信号から水平
同期信号を抽出する機能を有する。以降、説明の便宜
上、複合同期信号に含まれて入力する水平同期信号を水
平同期入力，抽出・出力した水平同期信号を水平同期出
力とそれぞれ呼び、垂直同期信号の入力期間を単に垂直
同期期間と呼ぶ。

【０００５】従来の水平同期信号発生回路をブロックで
示す図７を参照すると、この従来の水平同期信号発生回
路は、複合同期信号ＳＹがハイレベル（１）からロウレ
ベル（０）への遷移を検出してパルス状のエッジ検出信
号Ｅを出力する立下がりエッジ検出回路１と、カウント
クロックＣＫのパルス数をアップカウントしカウンタク
リア信号ＣＣによりカウント値を零に初期化するカウン
タ６と、カウンタ６のカウントを監視しカウント値Ｎが
第１から第３の設定値に到達するとそれぞれＨ出力リセ
ット信号Ａとマスク解除信号Ｂと自己生成出力信号Ｃを
セット（１）しカウンタクリア信号ＣＣの供給に応答し
て信号Ａ，Ｂ，Ｃをリセット（０）するカウント値デコ
ーダ７と、マスク解除信号Ｂの発生に応答して入力マス
ク信号ＭＩをセットしエッジ検出信号Ｅの供給に応答し
て入力マスク信号ＭＩをリセットするマスク信号用フリ
ップフロップ（以下マスク信号用Ｆ／Ｆ）５と、エッジ
検出信号Ｅと入力マスク信号ＭＩの論理積をとるＡＮＤ
ゲート２と、ＡＮＤゲート２の出力と自己生成出力信号
Ｃの論理和をとるＯＲゲート３と、ＯＲゲート３のハイ
レベル出力に応答して出力の水平同期出力ＳＨをセット
しＨ出力リセット信号Ａのハイレベルに応答して水平同
期出力ＳＨをリセットするＨ信号用フリップフロップ
（以下Ｈ信号用Ｆ／Ｆ）４とを備える。

【０００６】次に、図７および各部の波形をタイムチャ
ートで示す図７を参照して、従来の水平同期信号発生回
路の動作について説明すると、まず、立下がりエッジ検
出回路１が複合同期信号ＳＹの立下がりを検出するとエ
ッジ検出信号Ｅを発生する。このエッジ検出信号Ｅによ
りＡＮＤゲート２の出力がハイレベルになり（このとき
入力マスク信号ＭＩはハイレベルとする）、さらにＯＲ
ゲート３が出力するカウンタクリア信号ＣＣもハイレベ
ルになる。カウンタクリア信号ＣＣはカウンタ６を零に
初期化すると同時に、Ｈ信号用Ｆ／Ｆをセットし水平同
期出力ＳＨをハイレベルにする。並行してエッジ検出信
号Ｅはマスク信号用Ｆ／Ｆをリセットするため、これ以
降マスク解除信号Ｂの発生までの間、エッジ検出信号Ｅ
の入力は無効になる。さらにカウンタ６の初期化と同時
にカウンタクリア信号ＣＣはカウント値デコーダ７の出
力Ａ，Ｂ，Ｃをそれぞれロウレベルに初期化する。

【０００７】カウンタ６はカウンタクリア信号ＣＣによ
り初期化された後、再びカウントクロックＣＫの入力で
アップカウントを開始する。その後カウント値デコーダ
７はカウンタ６のカウント値Ｎが第１の設定値であるか
どうかを監視しており、一致した時にＨ出力リセット信
号Ａをハイレベルにする。

【０００８】このＨ出力リセット信号Ａの供給に応答し
てＨ信号用Ｆ／Ｆ４はリセットされ、出力の水平同期出
力ＳＨはロウレベルになる。複合同期信号ＳＹ中の水平
同期入力のパルス幅が約５μｓであるので、第１の設定
値もカウンタ６の初期化後５μｓで一致が生ずる値に設
定しておく。これで複合同期信号ＳＹから最初の水平同
期入力が取り出せたことになる。さらにカウンタ６がア
ップカウントを続けて、カウント値Ｎが第２の設定値と
一致するとマスク解除信号Ｂを発生し、マスク信号用Ｆ
／Ｆが入力マスク信号ＭＩをセットする。

【０００９】これ以降立下がりエッジ検出回路１が出力
するエッジ検出信号Ｅが有効になる。すなわち第２の設
定値は、ノイズなどによる複合同期信号ＳＹの誤入力を
防止するためにエッジ検出信号Ｅを無効にする期間とな
る。通常、水平同期入力の周期（約６３．５μｓ）の９
３〜９５％程度、ここでは６０μｓに設定する。

【００１０】複合同期信号ＳＹに水平同期入力の欠落が
無い場合、カウント値Ｎが第３の設定値に到達する前
に、立下がりエッジ検出回路１が複合同期信号ＳＹの立
下がりを検出してエッジ検出信号Ｅを出力する。エッジ
検出信号Ｅの出力によりＯＲゲート３はカウンタクリア
信号ＣＣをセットし、カウンタ６を零に初期化する。さ
らにカウンタ６の初期化によりカウント値デコーダの各
出力信号Ａ〜Ｃはリセットされる。これ以降の動作は前
述と同様であるので省略する。

【００１１】ところが、電波の受信状態が一時的に劣化
すると、複合同期信号ＳＹに欠落が生じることがある。
この場合の救済策として水平同期出力ＳＨを自己生成す
る。入力マスク信号ＭＩがハイレベルになった後もエッ
ジ検出信号Ｅが発生しないため、ＡＮＤゲート２はロウ
レベルのままでカウンタクリア信号ＣＣも発生しない。
そのためカウンタ６はカウント動作を続ける。その後、
カウンタ６のカウント値がカウント値デコーダ７の第３
の設定値と一致すると、自己生成出力信号Ｃをハイレベ
ルにするため、ＯＲゲート３の出力もハイレベルにな
る。これによりエッジ検出信号Ｅが発生した時とほぼ同
様になり、カウンタクリア信号ＣＣがカウンタ６やカウ
ント値デコーダを初期化するとともに、Ｈ信号用Ｆ／Ｆ
４が水平同期出力ＳＨをハイレベルにする。ただし、エ
ッジ検出信号Ｅが発生したときと異なる点は、マスク信
号用Ｆ／Ｆ５がリセットされないことである。したがっ
て、これ以降入力する複合同期信号ＳＹの立下がりエッ
ジを必ず受け付ける。複合同期信号ＳＹに欠落が生じて
水平同期出力ＳＨを自己生成した場合、その後入力する
複合同期信号ＳＹを無視することなく優先的に受け付け
ることを意味する。

【００１２】このように従来の水平同期信号発生回路
は、外部からの複合同期信号ＳＹの立下がりエッジを検
出して水平同期出力ＳＨを出力する。またエッジ検出
後、入力マスク期間に入りノイズ等による誤動作を防止
している。さらに複合同期信号ＳＹの欠落に備えて水平
同期出力ＳＨを自己生成する機能も有する。

【００１３】ところが、実際のＶＴＲセットでは垂直同
期信号の期間中は水平同期信号や切り込みパルス、等化
パルスなどが、水平同期信号発生回路に入力しないこと
がある。これは、入力複合同期信号波形において、複合
同期信号の出力素子（図示せず）と複合同期信号入力端
子ＴＩとの接続方法に依存して、図３に示すように垂直
同期期間中の上記パルスのレベルが大きく減衰し潰れた
状態となってしまうからである。例えば、複合同期信号
の伝送用信号線をプルアップ抵抗を介して電源と接続し
ているような場合、出力側のインピーダンスがロウレベ
ルとハイレベルで異なり、ロウレベルからハイレベルへ
の遷移時間がハイレベルからロウレベルへの遷移時間に
対して長くなるため、幅の狭いパルスのハイレベルは潰
れてしまう。

【００１４】また、複合同期信号には垂直同期期間と水
平同期入力との位相関係により、図６に示すように奇数
フィールドと偶数フィールドとの２通りの場合がある。

【００１５】これら２点のために次のような不都合が生
じる。すなわち、上述のような垂直同期信号期間中の水
平同期信号や等化パルス等狭幅パルスが欠落した複合同
期信号波形が入力すると、垂直同期期間中は必ず自己生
成した水平同期出力ＳＨを出力することになり、その後
入力する複合同期信号ＳＹの立下がりを常に水平同期入
力として受け付けてしまう。しかし、垂直同期期間と水
平同期入力の位相関係は２通りあり、ちょうど奇数フィ
ールドの場合は、誤って等化パルスを水平同期入力とし
て受け付けてしまうことになる。

【００１６】

【発明が解決しようとする課題】上述した従来の水平同
期信号発生回路は、垂直同期期間中の水平同期入力を含
む狭幅パルスが欠落した複合同期信号波形が入力する
と、垂直同期期間中は必ず自己生成した水平同期出力を
出力し、その後入力する複合同期信号の立下がりを常に
水平同期入力として認識することにより、奇数フィール
ドの場合に誤って等化パルスを水平同期入力として受け
付けてしまうため、垂直同期期間直後の水平同期入力の
正常な抽出ができず対応の水平同期出力を出力できなく
なることがあるという欠点があった。

【００１７】本発明の目的は、垂直同期期間に上記狭パ
ルスの欠落のある複合同期信号の入力しても奇数フィー
ルド，偶数フィールドにかかわらず、垂直同期期間後の
水平同期入力を正確に抽出し、対応する水平同期信号を
出力する水平同期信号発生回路を提供することにある。

【００１８】

【課題を解決するための手段】本発明の水平同期信号発
生回路は、水平同期信号と垂直同期信号とを含む複合同
期信号の供給に応答してこの複合同期信号の前縁または
後縁を検出しエッジ検出信号を出力するエッジ検出回路
と、クロック信号を計数して計数値を出力しカウンタク
リア信号の供給に応答して前記計数値を零に初期化する
カウンタと、自己生成出力時期に対応する第１の設定値
と複数の第２の設定値を持ち前記計数値と前記第１，第
２の設定値の各々との一致に応答して対応する第１の一
致情報信号と複数の第２の一致情報信号とを出力しかつ
前記カウンタクリア信号の供給に応答して前記複数の一
致情報信号を初期化するカウント値デコーダと、前記エ
ッジ検出信号と入力マスク信号とを入力しこの入力マス
ク信号のレベルに応答して前記エッジ検出信号を有効ま
たは無効にして第１の論理信号を出力する第１の論理回
路と、前記第１の一致情報信号と前記第１の論理信号と
の論理和をとり第２の論理信号を出力する第２の論理回
路と、前記第２の論理信号の供給に応答して所望の水平
同期出力信号を立上げ予め決められた期間経過後立下げ
る出力手段とを備え、前記複合同期信号から前記水平同
期信号を分離して前記水平同期出力信号を発生する水平
同期信号発生回路において、前記第２の一致情報信号の
うちの１つを選択し前記入力マスク信号として出力する
セレクタと、前記第１の一致情報信号と前記第１の論理
信号とを入力して前記セレクタの動作を切替るセレクタ
制御手段とを備え、前記複合同期信号が正常に入力して
いる場合と異常入力に対応して前記水平同期出力信号を
自己生成した場合とで前記エッジ検出信号の無効期間を
変更することを特徴とするものである。

【００１９】

【発明の実施の形態】次に、本発明の第１の実施の形態
を図７と共通の構成要素は共通の文字を付して同様にブ
ロックで示す図１を参照すると、この図に示す本実施の
形態の水平同期信号発生回路は、従来と共通の立下がり
エッジ検出回路１と、ＡＮＤゲート２と、ＯＲゲート３
と、Ｈ信号用Ｆ／Ｆ４と、カウンタ６とに加えて、自己
生成出力信号Ｃのハイレベルに応答して出力のセレクト
信号ＳＳをセットしＡＮＤゲート２の出力のハイレベル
に応答して信号ＳＳをリセットするセレクタ用フリップ
フロップ（以下セレクタ用Ｆ／Ｆ）１１と、セレクト信
号ＳＳのレベルに応答してカウント値デコーダ１７の出
力信号Ｂ，Ｄのいずれかを選択し入力マスク信号ＭＩと
して出力するセレクタ１２と、カウント値用デコーダ７
の代りに従来と同一の第１から第３の設定値（信号Ａか
ら信号Ｃ）に加えて第４の設定値（信号Ｄ）を持つよう
機能を変更したカウント値デコーダ１７とを備え、従来
のマスク信号用Ｆ／Ｆ５を削除する。

【００２０】カウント値デコーダ１７の追加された信号
Ｄは水平同期入力の中間に入力する等化パルスを無効に
する無効信号でありこの無効信号の幅は通常水平同期入
力の周期の２分の１＋αとし、本実施の形態では３５μ
ｓに設定する。

【００２１】セレクタ１２は、セレクト信号ＳＳがロウ
レベル時はカウント値デコーダ１７の出力信号Ｂを選択
し、ハイレベル時は信号Ｄを選択する。

【００２２】次に、図１および各部の波形をタイムチャ
ートで示す図２を参照してを参照して本実施の形態の動
作について説明すると、この実施の形態は従来例に比べ
て、エッジ検出信号Ｅを有効または無効にする条件だけ
が異なるので、その部分を重点に説明する。まず図２を
参照すると、複合同期信号ＳＹに水平同期入力の欠落な
どの乱れがない場合、カウンタ６はカウンタクリア信号
ＣＣにより周期的に初期化されるので、カウント値デコ
ーダ１７の出力Ｃ（自己生成出力信号Ｃ）はハイレベル
にはならない。したがってセレクタ用Ｆ／Ｆ１１の出力
のセレクト信号ＳＳは常にロウレベルであるので、セレ
クタ１２はカウント値デコーダ１７の出力信号Ｂを選択
し、入力マスク信号ＭＩとする。すなわち、立下がりエ
ッジ検出回路１が複合同期信号ＳＹの立下がりの検出後
つまりエッジ検出信号Ｅの出力後、６０μｓの間はエッ
ジ検出信号Ｅを無効とする状態が反復される。次に、水
平同期入力の欠落が生じた場合、従来例と同様に自己生
成出力信号Ｃがハイレベルになる。それによりセレクタ
用Ｆ／Ｆ１１がセットされセレクト信号ＳＳがハイレベ
ルとなるので、セレクタ１２はカウント値デコーダ１７
の出力Ｄを選択して入力マスク信号ＭＩとする。したが
ってこの場合は、自己生成による水平同期出力ＳＨを出
力後３５μｓの間、エッジ検出信号Ｅの無効期間が存在
する。この無効期間の存在が、垂直同期期間中の狭幅パ
ルス信号の欠落した場合の水平同期入力検出に大きく役
立ち、奇数／偶数フィールドの相違に無関係に正常に水
平同期入力を抽出し、対応する水平同期出力ＳＨを出力
できる。

【００２３】垂直同期期間中に狭幅パルスが欠落した複
合同期信号と入力マスク信号と水平同期信号の関係を奇
数／偶数各フィールド毎に示す図３を参照して、奇数フ
ィールドと偶数フィールドでの水平同期入力の抽出動作
を説明すると、従来において誤った抽出の可能性がある
のは、垂直同期期間直後の水平同期入力である。そこで
本実施の形態において奇数／偶数フィールドのどちらで
も正しく水平同期入力を抽出できることを示す。

【００２４】まず図３（Ａ）の奇数フィールドの場合、
垂直同期期間の開始と水平同期入力Ｈとのタイミングが
一致しており、ここでの複合同期信号ＳＹの立下がりを
立下がりエッジ検出回路１が検出する。その後は従来例
と同様である。実際に入力端子ＴＩに入力する複合同期
信号ＳＹは垂直同期期間中の狭幅パルス信号が潰れてし
まうため、垂直同期期間中は必ず自己生成による水平同
期出力ＳＨを出力する。ここで自己生成出力信号Ｃがハ
イレベルとなるため、セレクタ１２はカウント値デコー
ダ１７の出力信号Ｄを入力マスク用信号ＭＩとして選択
する。垂直同期期間は水平同期入力Ｈの３周期分の長さ
であるので、自己生成による水平同期出力を３回行う。
３回目の自己生成出力の時点では垂直同期期間は完全に
終了している。その後複合同期信号ＳＹの立下がりが入
力するが、図からも明らかなようにそれは水平同期入力
Ｈではなく等化パルスＰである。本実施の形態では水平
同期出力ＳＨを自己生成した後は３５μｓの入力無効期
間があるために、この等化パルスＰは無効となり対応の
水平同期出力ＳＨは出力されない。この入力無効期間
は、等化パルスの次に入力する水平同期入力時にはすで
に終了しており、このこの時の入力信号すなわち水平同
期入力は受け付けることができる。その後の動作はまた
従来例と同様に動作する。

【００２５】次に図３（Ｂ）の偶数フィールドの場合、
水平同期入力と水平同期入力との中間から垂直同期期間
が開始するため、自己生成による３回目の水平同期出力
ＳＨの後、最初に入力する複合同期信号ＳＹの立下がり
が水平同期入力Ｈである。したがって、そのまま水平同
期入力Ｈを受け付ければよい。このときは３５μｓの入
力無効期間はすでに終了しており入力を無効にはしな
い。

【００２６】このように本実施の形態では、複合同期信
号ＳＹの垂直同期期間中の切り込みパルスや水平同期入
力等の狭幅入力信号が欠落してしまった場合でも、奇数
／偶数フィールドにかかわらず正確に水平同期入力を検
出して水平同期出力ＳＨを発生することが可能である。

【００２７】次に、本発明の第２の実施の形態を図１と
共通の構成要素には共通の参照文字／数字を付して同様
にブロックで示す図４を参照すると、この実施の形態の
前述の第１の実施の形態との相違点は、カウンタクリア
信号ＣＣを生成するためＯＲゲート２の出力信号と強制
カウンタクリア信号ＦＣとのＯＲをとるＯＲゲート１３
を追加したことである。

【００２８】第１の実施の形態では複合同期信号ＳＹの
立下がりエッジを検出するか、もしくはカウント値デコ
ーダ１７が自己生成出力信号Ｃを発生した場合にカウン
タ６を零に初期化していたが、本実施の形態では前述し
た条件以外に強制的にカウンタ６を初期化できるように
する。すなわち強制カウンタクリア信号ＦＣがハイレベ
ルになると他の状態によらずカウンタ６を初期化する。

【００２９】次に水平同期入力と入力無効期間との関係
をタイムチャートで示す図５を参照してカウンタ６の強
制的な初期化機能が必要な理由について説明すると、第
１の実施の形態において自己生成した水平同期出力ＳＨ
の出力後、３５μｓの間、エッジ検出信号Ｅを無効にす
る。そのためカウンタ６の動作開始タイミングや入力す
る複合同期信号ＳＹの位相が変化した場合などに、図５
（Ａ）に示すように水平同期入力が上述の入力無効期間
と重なり、常に自己生成による水平同期出力ＳＨを発生
してしまう可能性がある。そこで、カウンタ６を任意の
タイミングで初期化できる機能を内蔵し、水平同期入力
時期と入力無効期間とが重ならないようにする。

【００３０】強制カウンタクリア信号ＦＣの入力タイミ
ング例を図５（Ｂ）に示す。この操作は、本水平同期信
号発生回路の動作開始時や複合同期信号ＳＹの位相が変
化した場合に実行すればよく、垂直同期の検出毎に実行
することはない。このカウンタ６の初期化以外の動作
は、第１実施の形態と同様であるので省略する。

【００３１】

【発明の効果】以上説明したように、本発明の水平同期
信号発生回路は、第２の一致情報信号のうちの１つを選
択し入力マスク信号として出力するセレクタと、自己生
成出力信号とエッジ検出信号対応の第１の論理信号とを
入力して上記セレクタの動作を切替るセレクタ制御手段
とを備えることにより、水平同期出力信号の自己生成後
にも水平同期信号周期の２分の１程度の期間複合同期信
号の入力を無効とすることにより、垂直同期期間中に水
平同期入力が欠落した複合同期信号の入力の場合でも、
自己生成した水平同期信号出力直後の水平同期入力を等
化パルスと誤認することなく分離できるため、複合同期
信号の奇数／偶数フィールドに無関係に正確に水平同期
入力だけを抽出し、水平同期出力信号として出力できる
という効果がある。

【図面の簡単な説明】

【図１】本発明の水平同期信号発生回路の第１の実施の
形態を示すブロック図である。

【図２】本実施の形態の水平同期信号発生回路における
動作の一例を示すタイムチャートである。

【図３】奇数／偶数フィールド毎の入力波形と入力無効
期間と水平同期出力との関係をそれぞれ示すタイムチャ
ートである。

【図４】本発明の水平同期信号発生回路の第２の実施の
形態を示すブロック図である。

【図５】異常時と強制カウンタクリア時の水平同期入力
と入力無効期間との関係をそれぞれ示すタイムチャート
である。

【図６】複合同期信号の理論波形を示す説明図である。

【図７】従来の水平同期信号発生回路の一例を示すブロ
ック図である。

【図８】従来の水平同期信号発生回路における動作の一
例を示すタイムチャートである。

【符号の説明】

１ 立下がりエッジ検出回路 ２ ＡＮＤゲート ３，１３ ＯＲゲート ４ Ｈ信号用Ｆ／Ｆ ５ マスク信号用Ｆ／Ｆ ６ カウンタ ７，１７ カウント値用デコーダ １１ セレクタ用Ｆ／Ｆ １２ セレクタ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 水平同期信号と垂直同期信号とを含む複
   合同期信号の供給に応答してこの複合同期信号の前縁ま
   たは後縁を検出しエッジ検出信号を出力するエッジ検出
   回路と、クロック信号を計数して計数値を出力しカウン
   タクリア信号の供給に応答して前記計数値を零に初期化
   するカウンタと、自己生成出力時期に対応する第１の設
   定値と複数の第２の設定値を持ち前記計数値と前記第
   １，第２の設定値の各々との一致に応答して対応する第
   １の一致情報信号と複数の第２の一致情報信号とを出力
   しかつ前記カウンタクリア信号の供給に応答して前記複
   数の一致情報信号を初期化するカウント値デコーダと、
   前記エッジ検出信号と入力マスク信号とを入力しこの入
   力マスク信号のレベルに応答して前記エッジ検出信号を
   有効または無効にして第１の論理信号を出力する第１の
   論理回路と、前記第１の一致情報信号と前記第１の論理
   信号との論理和をとり第２の論理信号を出力する第２の
   論理回路と、前記第２の論理信号の供給に応答して所望
   の水平同期出力信号を立上げ予め決められた期間経過後
   立下げる出力手段とを備え、前記複合同期信号から前記
   水平同期信号を分離して前記水平同期出力信号を発生す
   る水平同期信号発生回路において、 前記第２の一致情報信号のうちの１つを選択し前記入力
   マスク信号として出力するセレクタと、 前記第１の一致情報信号と前記第１の論理信号とを入力
   して前記セレクタの動作を切替るセレクタ制御手段とを
   備え、 前記複合同期信号が正常に入力している場合と異常入力
   に対応して前記水平同期出力信号を自己生成した場合と
   で前記エッジ検出信号の無効期間を変更することを特徴
   とする水平同期信号発生回路。
2. 【請求項２】 前記カウンタクリア信号が、前記第２の
   論理信号であることを特徴とする請求項１記載の水平同
   期信号発生回路。
3. 【請求項３】 外部からの制御信号信号の供給に応答し
   て前記カウンタクリア信号を生成する強制カウンタクリ
   ア手段を備えることを特徴とする請求項１記載の水平同
   期信号発生回路。