JPH0917129A - ライトデータの調整ビット決定方法、調整ビット決定回路、ライトデータ作成回路及びディスク装置 - Google Patents

ライトデータの調整ビット決定方法、調整ビット決定回路、ライトデータ作成回路及びディスク装置

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JPH0917129A
JPH0917129A JP7166612A JP16661295A JPH0917129A JP H0917129 A JPH0917129 A JP H0917129A JP 7166612 A JP7166612 A JP 7166612A JP 16661295 A JP16661295 A JP 16661295A JP H0917129 A JPH0917129 A JP H0917129A
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Masayuki Ishiguro
雅之 石黒
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Fujitsu Ltd
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Fujitsu VLSI Ltd
Fujitsu Ltd
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Abstract

(57)【要約】 【目的】低消費電力及び小規模回路を可能にするための
ライトデータの調整ビット決定方法を提供することを目
的とする。 【構成】エンコーダ３４は、ユーザデータを２ビット単
位でＤＳＶ値に変換する。加算値選択回路３５、加算器
３６及び区間ＤＳＶレジスタ３７は、エンコーダ３４か
らのＤＳＶ値を累算し区間ＤＳＶ値Ｂを求める。又、加
算値選択回路３５、加算器３６、区間ＤＳＶレジスタ３
７及びセクタＤＳＶレジスタ３８は、各区間ＤＳＶ値Ｂ
を累算して先頭のデータからの累算されたセクタＤＳＶ
値Ａを求める。決定回路４０は区間ＤＳＶレジスタ３７
の区間ＤＳＶ値ＢとセクタＤＳＶレジスタ３８のセクタ
ＤＳＶ値Ａを比較して調整ビットの値を決定する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はパルス幅変調(PWM:Pulse
Width Modulation)方式で記録媒体に記録するライトデ
ータの調整ビット決定方法、調整ビット決定回路、ライ
トデータ作成回路及びディスク装置に関するものであ
る。
【０００２】近年、光磁気ディスク等の記録媒体は、さ
らなる高密度が求められている。そこで、記録媒体への
データ記録方式において、従来のＰＰＭ(Pit Position
Modulation) 方式に代わって高密度化に優れたパルス幅
変調(PWM:Pulse Width Modulation)方式が注目されてい
る。このＰＷＭ方式でデータを記録する装置は、低消費
電力化及び回路規模の低減が望まれている。
【０００３】
【従来の技術】記録媒体へのデータ記録方式において、
ＰＷＭ方式はＰＰＭ方式より高密度化を図る上で優れて
いる。ＰＷＭ方式の記録は、データを読み出すときに正
確に且つ確実に読み出すことができるように、ＤＣレベ
ルの和が０又は０に近い値になるようにデータを記録し
ている。ＤＣレベルの和とは、ある記録区間において
「１」が記録される領域幅の総和（正の値）と、「０」
が記録される領域幅の総和（負の値）とを加算した値を
いう。つまり、ＤＣレベルの和が０とは、ある記録区間
において「１」が記録される領域幅の総和と、「０」が
記録される領域幅の総和が等しいことを意味する。
【０００４】ところで、一般に記録媒体の各セクタは、
ＩＤ部とデータ部とからなる。ＩＤ部は、記録内容が予
め決められているため、ＤＣレベルの和を０にするため
の調整（以下、ビット調整という）は簡単に決まる。し
かしながら、データ部は、ユーザのためのデータ（ユー
ザデータ）が一様でないので、その時々でビット調整が
なされている。図６は、データ部８０における記録フォ
ーマットの概要を示す。但し、図６はＲＬＬコード(run
-length limited code）に変換した後の記録フォーマッ
トの概要を示す。このデータ部８０でのビット調整は、
データ部８０にある複数の再同期パターン領域８１の中
の１ビットからなる調整ビット領域（以下、調整ビット
という）８１ａを書き換えることによって行われてい
る。
【０００５】図７は、従来の調整ビット８１ａの値を決
定するための調整ビット決定回路のブロック回路を示
す。エンコーダ５１は、ユーザデータを入力する。エン
コーダ５１は、ユーザデータを予め定められたＲＬＬコ
ード(run-length limited code：詳しくはＲＬＬ（１，
７）コード）に基づいて１バイトのデータを１２チャネ
ルビットに変換し第１及び第２の調整ビット挿入回路５
２，５３に出力する。この変換は、エンコーダ５１に内
蔵された変換テーブルを用いて行われる。
【０００６】第１及び第２の調整ビット挿入回路５２，
５３は、エンコーダ５１にてチャネルビットに変換され
たユーザデータを順次入力し、このユーザデータに予め
用意された再同期パターンデータを加えて対応する第１
及び第２の変調回路５４，５５に出力する。第１の調整
ビット挿入回路５２と、第２の調整ビット挿入回路５３
は、付加する再同期パターン領域８１の調整ビット８１
ａに記録する調整ビット値が相違する。つまり、第１の
調整ビット挿入回路５２は、調整ビット値を「１」とし
ている。第２の調整ビット挿入回路５３は、調整ビット
値を「０」としている。尚、この第１及び第２の調整ビ
ット挿入回路５２，５３は、付加される再同期パターン
のデータを前記したＲＬＬ（１，７）コードに基づいて
内部で変換している。
【０００７】第１の変調回路５４は、ＲＬＬ（１，７）
コードに変換されたデータ部８０のデータ（ユーザデー
タ、及び、調整ビットが「１」になっている各再同期パ
ターン等）を変調する。つまり、第１の変調回路５４
は、ＲＬＬ（１，７）コードに変換された各データをＰ
ＰＭからＰＷＭに変調し第１のアップダウンカウンタ５
６に出力する。第２の変調回路５５は、ＲＬＬ（１，
７）コードに変換されたデータ部８０のデータ（ユーザ
データ、及び、調整ビット値が「０」になっている各再
同期パターン等）を変調する。第２の変調回路５５は、
ＲＬＬ（１，７）コードに変換された各データをＰＰＭ
からＰＷＭに変調し第２のアップダウンカウンタ５７に
出力する。
【０００８】第１及び第２のアップダウンカウンタ５
６，５７は、それぞれ第１及び第２の変調回路５４，５
５にてＰＷＭに変調されたデータ（信号）を予め定めた
サンプリング周波数でサンプリングする。そして、その
サンプリング値がＨレベル（論理値「１」）の時、１加
算する。又、そのサンプリング値がＬレベル（論理値
「０」）の時、１減算する。即ち、第１及び第２のアッ
プダウンカウンタ５６，５７は、それぞれＤＣレベルの
和を求めている。この和の計算は、一般にＤＳＶ(Digit
al Sum Value) 計算といわれている。
【０００９】つまり、第１のアップダウンカウンタ５６
は、第１の変調回路５４にてＰＷＭに変調されたデータ
をサンプリングしてＤＳＶ計算を行う。第２のアップダ
ウンカウンタ５７は、第２の変調回路５５にてＰＷＭに
変調されたデータをサンプリングしてＤＳＶ計算を行
う。
【００１０】第１及び第２のアップダウンカウンタ５
６，５７は、このＤＳＶ計算をデータ部８０の先頭のデ
ータ（第３のＶＦＯ領域８２のデータ）から行ってい
る。そして、両カウンタ５６，５７にて最初の再同期パ
ターン領域８１の次の再同期パターン領域８１の調整ビ
ット８１ａの直前までＤＳＶ計算が完了すると、両カウ
ンタ５６，５７は、その時までのカウント値Ｎ１，Ｎ２
をコンパレータ５８に出力する。コンパレータ５８は、
第１のアップダウンカウンタ５６のカウント値Ｎ１と第
２のアップダウンカウンタ５７のカウント値Ｎ２とを比
較する。
【００１１】カウント値Ｎ１がカウント値Ｎ２より小さ
い場合、コンパレータ５８は調整ビット値が「１」とす
る選択信号Ｚを出力する。つまり、最初の同期パターン
領域８１の調整ビット８１ａに「１」を記録したほう
が、最初の同期パターン領域８１の調整ビット８１ａに
「０」を記録したより、ＤＣレベルの和が０に近いから
である。
【００１２】反対に、カウント値Ｎ２がカウント値Ｎ１
より小さい場合、コンパレータ５８は調整ビット値が
「０」とする選択信号Ｚを出力する。つまり、最初の同
期パターン領域８１の調整ビット８１ａに「０」を記録
したほうが、最初の同期パターン領域８１の調整ビット
８１に「１」を記録したより、ＤＣレベルの和が０に近
いからである。
【００１３】続いて、３番目の再同期パターン領域８１
の調整ビット８１ａの直前までＤＳＶ計算が完了する
と、両カウンタ５６，５７は、その時までのカウント値
Ｎ１，Ｎ２を同様にコンパレータ５８に出力する。コン
パレータ５８は、同様に大小を比較して１つ前の２番目
の再同期パターン領域８１の調整ビット８１ａのための
選択信号Ｚを出力する。
【００１４】以後、同様にして、データ部８０の各再同
期パターン８１に設けられた調整ビット８１ａの値を決
定する。従って、光ディスクには、ＤＣレベルの和が０
又は０に近い値になるようにデータが記録されることに
なる。
【００１５】
【発明が解決しようとする課題】ところで、上記調整ビ
ット決定回路は、予め調整ビット８１ａに「１」を記録
したデータに基づいてＤＳＶ計算を行う回路５２，５
４，５６と、予め調整ビット８１ａに「０」を記録した
データに基づいてＤＳＶ計算を行う回路５３，５５，５
７の２つの回路が必要となり、回路規模が大きくなる問
題があった。又、調整ビット決定回路は、回路規模が大
きくなる分だけ消費電力も大きくなるとともにコストも
増加していた。
【００１６】さらに、エンコーダ５１は、ユーザデータ
をＲＬＬ（１，７）コードに変換するため、入力したユ
ーザデータを１．５倍のデータ長に変換する。そのた
め、エンコーダ５１は、入力するユーザデータの周期に
対して１．５倍のデータ長に変換されたデータを速い周
期で調整ビット挿入回路５２，５３に出力する必要があ
る。つまり、この１．５倍の周波数のクロックで調整ビ
ット挿入回路５２，５３、変調回路５４，５５、及び、
カウンタ５６，５７は動作することになる。従って、動
作周波数が高い分だけ、調整ビット決定回路の消費電力
は増加する。
【００１７】本発明は上記問題点を解決するためになさ
れたものであって、その目的は消費電力の低減を可能に
するとともに回路規模の小規模化を可能にするライトデ
ータの調整ビット決定方法、調整ビット決定回路、ライ
トデータ作成回路及びディスク装置を提供することにあ
る。
【００１８】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明は、記録媒体の各セクタ毎に
設けられたデータ部にユーザデータを記録するためにそ
のユーザデータをコード変換した後、そのコード変換し
たユーザデータをパルス幅変調して作成されるライトデ
ータの複数の個所にそのライトデータのＤＣレベルの和
が０又は０に近づくように設けられた調整ビットに対し
てその各調整ビットに記録するための値をライトデータ
のＤＳＶ値を求めて決定するライトデータの調整ビット
決定方法において、データ部の調整ビットで区分される
複数の区間に対し、その区間毎にその区間に属するデー
タの区間ＤＳＶ値を求めるとともに、各区間ＤＳＶ値を
累算してデータ部の先頭から累算した区間までのデータ
のセクタＤＳＶ値を求め、そのセクタＤＳＶ値と、次の
新たな区間の区間ＤＳＶ値とを比較し、セクタＤＳＶ値
にその新たな区間の区間ＤＳＶ値を加算したとき、新た
な区間までのセクタＤＳＶ値がＤＣレベルの和が０又は
０に近づく値になるようにその新たな区間に属する調整
ビットの値を決定するようにした。
【００１９】
【作用】従って、請求項１に記載の発明によれば、区間
ＤＳＶ値を累算することにより、データ部の先頭から累
算した区間までのデータのセクタＤＳＶ値を求めること
ができる。セクタＤＳＶ値と次の新たな区間の区間ＤＳ
Ｖ値とを比較することにより、その新たな区間に属する
調整ビットの値について、新たな区間までのセクタＤＳ
Ｖ値がＤＣレベルの和が０又は０に近づくにはどのよう
な値にすればよいか判断することができる。
【００２０】
【実施例】以下、本発明を具体化した一実施例を図１〜
図５に従って説明する。図１は、光ディスク装置の構成
を示す。光ディスク装置は、記録媒体としての光ディス
ク１１に対してデータの書き込み及び光ディスク１１に
記録したデータの読み取りを行う。光ディスク装置で扱
う光ディスク１１は、データがＰＷＭ方式で記録され
る。
【００２１】光ディスク１１は、第１のモータ１２によ
って回転される。第１のモータ１２は回転制御回路１３
にて制御される。ドライブヘッド１４は、第２のモータ
１５によって駆動されて光ディスク１１の半径方向に移
動する。第２のモータ１５は径方向移動制御回路１６に
て制御される。ドライブヘッド１４は、光ピックアップ
を含む。光ピックアップは、光ディスク１１に対してデ
ータの書き込み及び光ディスク１１に記録したデータの
読み取りを行う。ドライブヘッド制御回路１７は、光デ
ィスク１１に対するデータの記録及び再生のためにドラ
イブヘッド１４を制御する。ドライブヘッド１４は、光
ディスク１１から読み出したデータを信号処理回路１８
を介してディスクコントローラ１９に出力する。
【００２２】ディスクコントローラ１９は、この読み出
されたデータをＰＷＭからＰＰＭに復調してリードデー
タとして出力する。又、ディスクコントローラ１９は、
ユーザデータをＰＰＭからＰＷＭに変調してライトデー
タＷＤを作成する。ディスクコントローラ１９は、その
ライトデータＷＤを信号処理回路１８を介してドライブ
ヘッド１４に出力する。ドライブヘッド１４は、このＰ
ＷＭに変調されたライトデータＷＤを光ディスク１１に
記録する。
【００２３】サーボコントローラ２０は、データの書き
込み及び読み出しのためにドライブヘッド１４を目的の
セクタの所属するトラックにシークさせたり、光ディス
ク１１の回転数を設定するための各種の制御信号を制御
回路１３，１６，１７に出力する。
【００２４】図２は、ディスクコントローラ１９内に設
けられたライトデータＷＤを生成するためのブロック回
路を示す。ライトデータＷＤを生成するための回路は、
ＣＲＣ・ＥＣＣ作成回路２１、遅延バッファ２２、ライ
トデータ作成回路２３、及び、調整ビット決定回路２４
とから構成されている。
【００２５】ＣＲＣ・ＥＣＣ作成回路２１は、外部メモ
リ２５から光ディスク１１に書き込むためのユーザデー
タを入力し、１セクタ毎の誤り検査符号（ＣＲＣ）及び
誤り訂正符号（ＥＣＣ）を作成する。遅延バッファ２２
は、外部メモリ２５からの１セクタ分のユーザデータを
順次入力する。又、遅延バッファ２２は、外部メモリ２
５から入力した１セクタ分のユーザデータに対してＣＲ
Ｃ・ＥＣＣ作成回路２１が作成した誤り検査符号（ＣＲ
Ｃ）及び誤り訂正符号（ＥＣＣ）をユーザデータとして
入力する。遅延バッファ２２は、入力したこれらユーザ
データを予め定めた時間だけ遅延させてライトデータ作
成回路２３に出力する。
【００２６】ライトデータ作成回路２３は、内部に第３
のロックアップパターン（ＶＦＯ）、同期パターン、再
同期パターン、及び、ポストアンブル（ＰＡ）の各デー
タが内部に用意されている。ライトデータ作成回路２３
は、これら内部に用意された各データとユーザデータと
をＰＰＭからＰＷＭに変調してライトデータＷＤを作成
する。
【００２７】ライトデータ作成回路２３は、変調前に図
４に示すフォーマットのように第３のロックアップパタ
ーン（ＶＦＯ）領域７２、同期パターン領域７３、以降
はユーザデータ領域７４と再同期パターン領域７５が交
互に配置され、最後にポストアンブル（ＰＡ）領域７６
が配置されるように１セクタ分のデータ部７１を形成す
る。ライトデータ作成回路２３は、このデータ部７１の
データを順番にＲＬＬ（１，７）コードに変換する。図
４はその各セクタのデータ部７１における記録フォーマ
ットの概要を示す。ライトデータ作成回路２３は、ＲＬ
Ｌ（１，７）コードに変換する際、各再同期パターン領
域７５に割り当てられている調整ビット７５ａのビット
値を調整ビット決定回路２４からの選択信号Ｚに基づい
て書き込むようになっている。ライトデータ作成回路２
３は、ＲＬＬ（１，７）コードに変換したデータをＰＰ
ＭからＰＷＭに変調しライトデータＷＤとして出力す
る。このライトデータＷＤは、ＤＣレベルが０又は極め
て０に近いビット調整されたデータとなる。
【００２８】調整ビット決定回路２４は、外部メモリ２
５からの１セクタ分のユーザデータを順次入力する。
又、調整ビット決定回路２４は、外部メモリ２５から入
力した１セクタ分のユーザデータに対してＣＲＣ・ＥＣ
Ｃ作成回路２１が作成した誤り検査符号（ＣＲＣ）及び
誤り訂正符号（ＥＣＣ）をユーザデータとして入力す
る。調整ビット決定回路２４は、第３のロックアップパ
ターン（ＶＦＯ）領域、同期パターン領域、再同期パタ
ーン領域、及び、ポストアンブル（ＰＡ）領域に記録さ
れる各データが内部に用意されている。調整ビット決定
回路２４は、これら用意された各データとユーザデータ
とでＤＳＶ計算を行い各再同期パターン領域７５中の調
整ビット７５ａの値を決定し選択信号Ｚとしてライトデ
ータ作成回路２３に出力する。
【００２９】調整ビット決定回路２４は、前記ライトデ
ータ作成回路２３がデータ部７１の各再同期パターン領
域７５中の調整ビット７５ａをＰＷＭに変調する前にそ
のビット値が決定されている必要がある。従って、本実
施例では、ライトデータ作成回路２３の前段に遅延バッ
ファ２２が設けられている。図５は、各ユーザデータ領
域７４に記録されるユーザデータのデータ転送の概要を
示す。即ち、調整ビット決定回路２４が、２番目のユー
ザデータ領域７４に記録されるユーザデータを入力した
とき、少し遅れて、ライトデータ作成回路２３は１番目
のユーザデータ領域７４に記録されるユーザデータの入
力が開始される。このようにライトデータ作成回路２３
に対するユーザデータの入力を遅らすことにより、調整
ビット決定回路２４は、事前に調整ビット７５ａのビッ
ト値を求めることができる。
【００３０】図３は、調整ビット決定回路２４のブロッ
ク回路を示す。ロード値切替え回路３１は、外部メモリ
２５及びＣＲＣ・ＥＣＣ作成回路２１からのユーザデー
タを入力する。又、ロード値切替え回路３１は、第１及
び第２の制御回路としてのＤＳＶシーケンサ３２から同
期パターンデータの一部（後２ビット）と再同期パター
ンデータの一部（前２ビットと後２ビット）を入力す
る。ロード値切替え回路３１は、フォーマットに従う順
序でユーザデータ、同期パターンデータの一部、及び、
再同期パターンデータの一部をシリアライザ３３に８ビ
ット単位で出力する。シリアライザ３３は、８ビット単
位で入力されたデータを２ビット単位にして２系統の出
力端子からＤＳＶエンコーダ３４に出力する。２系統の
うち、１つは変換対象となる２ビットの入力ビットであ
り、もう１つは、後続２ビットの入力ビットである。
【００３１】ＤＳＶエンコーダ３４は、入力したデータ
に基づいてＤＳＶ計算を行う。ＤＳＶエンコーダ３４
は、ＲＬＬ（１，７）コードに変換する前のユーザデー
タに基づいてＤＳＶ計算を行う。ＤＳＶ計算は、ＲＬＬ
（１，７）コードに変換する前の２ビットのデータ（入
力データ）の単位で行う。
【００３２】ＲＬＬ（１，７）コードに変換する前の２
ビットのデータ（入力ビット）は、ＲＬＬ（１，７）コ
ードに変換すると、３ビットのデータ（チャネルビッ
ト）に変換される。この３ビットのチャネルビットは、
対象となる２ビットの入力ビット値と、その入力ビット
の１つ前のビット値（チャネルビットに変換されたビッ
ト値）と入力ビットの１つ及び２つ後のビット値（後続
の入力２ビットのビット値）によって決まる。
【００３３】つまり、入力ビットが「０，０」であって
も、１つ前のチャネルビットの状態と１つ後ろの入力ビ
ットの状態で、チャネルビットは、「０，０，０」、
「０，０，１」、又は、「０，１，０」となる。又、入
力ビットが「１，１」と「０，１」であっても、前の１
チャネルビットと後の２ビットの状態で、チャネルビッ
トは、同じ「０，１，０」となる。そして、「０，
０」、「０，１」、「１，０」、及び、「１，１」の４
通りの入力ビットに対して入力ビットの前の１チャネル
ビットと後の２ビットの状態で、チャネルビットは
「０，０，０」、「０，０，１」、「０，１，０」、
「１，０１」、又は、「１，０，０」の５通りのチャネ
ルビットに変換される。
【００３４】ＤＳＶエンコーダ３４は、この４通りの入
力ビットに対する５通りのチャネルビットの変換テーブ
ル３４ａと前の１チャネルビット値の状態を記憶するレ
ジスタ３４ｂを備えている。従って、ＤＳＶエンコーダ
３４は、シリアライザ３３から入力した２ビット単位の
ユーザデータ（入力ビット）を、変換テーブル３４ａと
前の１チャネルビット値を記憶するレジスタ３４ｂとシ
リアライザ３３から入力される後続２ビットのデータを
使用して３ビットのチャネルビットに変換する。
【００３５】また、ＤＳＶエンコーダ３４は、チャネル
ビットに変換したデータをＰＷＭに変調したときの信号
レベルを記憶するＰＷＭ値記憶レジスタ３４ｃを備えて
いる。ＰＷＭ値記憶レジスタ３４ｃは、チャネルビット
に変換したデータに「１」が２つ含まれていたときに記
憶値を反転する。
【００３６】ＤＳＶエンコーダ３４は、前記３ビットの
チャネルビットについてＤＳＶ計算する。この計算は、
以下のようにして行う。すなわち、３ビットのチャネル
ビットは、前記したように５通りの値をとる。そして、
この５通りチャネルビットのＤＳＶ値は、それぞれＰＷ
Ｍ値記憶レジスタ３４ｃの状態、即ちＨレベル
（「１」）かＬレベル（「０」）かによって決められ
る。
【００３７】例えば、チャネルビットが「０，０，０」
であってレジスタ３４ｃがＨレベルのとき、ＤＳＶ値
は、「＋３」となる。又、チャネルビットが「０，０，
０」であってレジスタ３４ｃがＬレベルのとき、ＤＳＶ
値は、「−３」となる。
【００３８】因みに、チャネルビットが「０，０，１」
であってレジスタ３４ｃがＨレベルのとき、ＤＳＶ値は
「＋１」となる。又、チャネルビットは「０，０，１」
であってレジスタ３４ｃがＬレベルのとき、ＤＳＶ値は
「−１」となる。
【００３９】又、チャネルビットが「０，１，０」であ
ってレジスタ３４ｃがＨレベルのとき、ＤＳＶ値は「−
１」となる。又、チャネルビットが「０，１，０」であ
ってレジスタ３４ｃがＬレベルのとき、ＤＳＶ値は「＋
１」となる。
【００４０】さらに、チャネルビットが「１，０，１」
であってレジスタ３４ｃがＨレベルのとき、ＤＳＶ値は
「−１」となる。又、チャネルビットが「１，０，１」
であってレジスタ３４ｃがＬレベルのとき、ＤＳＶ値は
「＋１」となる。
【００４１】さらに又、チャネルビットが「１，０，
０」であってレジスタ３４ｃがＨレベルのとき、ＤＳＶ
値は「−３」となる。又、チャネルビットが「１，０，
０」であってレジスタ３４ｃがＬレベルのとき、ＤＳＶ
値は「＋３」となる。
【００４２】従って、３ビットのチャネルビットと、Ｐ
ＷＭ値記憶レジスタ３４ｃの状態がわかれば、当該チャ
ネルビットのＤＳＶ値は求まる。ＤＳＶエンコーダ３４
は、チャネルビットの状態を記憶するレジスタ３４ｃを
備えている。又、ＤＳＶエンコーダ３４は、５通りのチ
ャネルビットとＰＷＭ値記憶レジスタ３４ｃの状態に対
するＤＳＶ値の変換値テーブル３４ｄを備えている。
【００４３】ＤＳＶエンコーダ３４は、変換値テーブル
３４ｄで求めたＤＳＶ値を加算値選択回路３５に出力す
る。このＤＳＶ値は、２ビットのデータで出力される。
即ち、上記したように、５通りの３ビットのチャネルビ
ットとＰＷＭ値記憶レジスタ３４ｃの状態に対するＤＳ
Ｖ値は、「＋３」、「＋１」、「−１」、「−３」の４
通りしかないからである。
【００４４】又、ＤＳＶエンコーダ３４は、ＤＳＶシー
ケンサ３２から再同期パターンのデータの一部分（前２
ビットと後２ビットを除く間のデータ）である旨の固定
値選択信号を入力する。この再同期パターンデータの一
部分は、予め決まっている固定パターンである。但し、
調整ビットは「０」としている。
【００４５】従って、この固定パターンに対するＤＳＶ
値は、直前のＰＷＭ信号のレベル、即ちＰＷＭ値記憶レ
ジスタ３４ｃの状態によって一義的に決まる。因みに、
調整ビットを予め「０」とした固定パターンに対するＤ
ＳＶ値は、「＋３」、又は、「−３」である。従って、
ＤＳＶエンコーダ３４は、ＤＳＶシーケンサ３２から固
定値選択信号を入力すると、ＰＷＭ値記憶レジスタ３４
ｃの状態によって「＋３」又は「−３」のＤＳＶ値を加
算値選択回路３５に直ちに出力する。また、この後、Ｐ
ＷＭ値記憶レジスタ３４ｃの内容を反転する。これは、
固定パターンに含まれる「１」の数が３つであるためで
ある。
【００４６】加算値選択回路３５はＤＳＶシーケンサ３
２から選択信号及び第１の初期ＤＳＶ値を入力する。
又、加算値選択回路３５はセクタＤＳＶレジスタ３８か
らＤＳＶ値を入力する。加算値選択回路３５は、選択信
号に基づいてＤＳＶエンコーダ３４とセクタＤＳＶレジ
スタ３８のいずれか一方を選択する。ＤＳＶエンコーダ
３４を選択したとき、加算値選択回路３５は、ＤＳＶエ
ンコーダ３４からのＤＳＶ値を順次加算器３６に出力す
る。セクタＤＳＶレジスタ３８を選択したとき、加算値
選択回路３５は、セクタＤＳＶレジスタ３８からのＤＳ
Ｖ値を加算器３６に出力する。
【００４７】尚、加算値選択回路３５は、ＤＳＶエンコ
ーダ３４を選択しているとき、ＤＳＶシーケンサ３２か
らの第１の初期ＤＳＶ値を入力したとき同初期値を加算
器３６に出力する。ＤＳＶシーケンサ３２からの第１の
初期ＤＳＶ値は、データ部７１の第３のロックアップパ
ターンと同期パターン（後２ビットを除く）からなるＤ
ＳＶ値である。第３のロックアップパターンと同期パタ
ーン（後２ビットを除く）は、予め決められたパターン
なので、ＰＷＭに変調しても常に同じ状態になる。その
結果、ＤＳＶ値は固定値となる。因みに、第３のロック
アップパターンのＤＳＶ値は「０」である。同期パター
ンのＤＳＶ値は「＋９」となる。
【００４８】加算器３６は、加算値選択回路３５からの
ＤＳＶ値と、補数作成回路３９を介して区間ＤＳＶレジ
スタ３７からのＤＳＶ値を加算する。加算器３６は、そ
の加算値を両レジスタ３７，３８に出力する。両レジス
タ３７，３８は、ＤＳＶシーケンサ３２の制御信号に基
づきゲートを開き加算器３６からの加算値を入力し保持
するようになっている。
【００４９】区間ＤＳＶレジスタ３７は、データ部７１
の予め定められた複数の区間Ｌ毎のＤＳＶ値を保持する
ためのレジスタである。区間Ｌは、図４に示すように、
データ部７１の予め定めた範囲を示すものである。これ
ら区間Ｌは、最初の区間Ｌと最後の区間Ｌを除いて、再
同期パターン領域７５の調整ビット７５ａから次の再同
期パターン領域７５の調整ビット７５ａの前までの範囲
をいう。最初の区間Ｌは、最初のデータ領域７４から最
初の再同期パターン領域７５の調整ビット７５ａの前ま
での範囲をいう。又、最後の区間Ｌは、最後の再同期パ
ターン領域７４の調整ビット７５ａからポストアンブル
領域７６の前までの範囲をいう。
【００５０】区間ＤＳＶレジスタ３７は、その時々のＤ
ＳＶ値を補数作成回路３９を介して加算器３６に出力す
る。補数作成回路３９は、決定回路４０からの出力信号
Ｚｉに基づいて区間ＤＳＶレジスタ３７の保持している
ＤＳＶ値に対して２の補数を求めるかどうか決めてい
る。すなわち、決定回路４０の出力信号Ｚｉが「０」の
とき、補数作成回路３９は、２の補数を求めることなく
区間ＤＳＶレジスタ３７のＤＳＶ値をそのまま加算器３
６に出力する。又、決定回路４０の出力信号Ｚｉが
「１」のとき、補数作成回路３９は、区間ＤＳＶレジス
タ３７のＤＳＶ値に対して２の補数を求めその補数値を
加算器３６に出力する。尚、区間Ｌ毎のＤＳＶ値を計算
を行っているとき、決定回路４０は「０」の出力信号Ｚ
ｉを出力している。従って、加算器３６は、加算値選択
回路３５を介してＤＳＶエンコーダ３４からのＤＳＶ値
と区間ＤＳＶレジスタ３７からその時までの区間Ｌにお
けるＤＳＶ値の累算とを加算してその新たな区間Ｌにお
けるＤＳＶ値の累算を求めていることになる。この加算
動作を繰り返すことにより、区間ＤＳＶレジスタ３７は
予め定めた区間Ｌにおける全体のＤＳＶ値（以下、区間
ＤＳＶ値という）Ｂの累算が保持されることになる。こ
の区間ＤＳＶ値Ｂの計算は、ＤＳＶシーケンサ３２から
の制御信号に基づいて加算値選択回路３５、加算器３
６、区間ＤＳＶレジスタ３７、補数作成回路３９、及
び、決定回路４０等を制御することによりなされる。
【００５１】セクタＤＳＶレジスタ３８は、データ部７
１の先頭（第３のロックアップパターン）からのＤＳＶ
値を保持するレジスタである。セクタＤＳＶレジスタ３
８は、その保持したＤＳＶ値を加算値選択回路３５を介
して加算器３６に出力する。加算器３６は、セクタＤＳ
Ｖレジスタ３８からのＤＳＶ値と前記区間ＤＳＶレジス
タ３７からのその時の区間における区間ＤＳＶ値Ｂとを
加算してデータ部７１の先頭からその新たな区間までの
ＤＳＶ値（以下、セクタＤＳＶ値という）Ａの累算を求
める。そして、セクタＤＳＶレジスタ３８は、先頭から
その新たな区間ＬまでのセクタＤＳＶ値Ａを保持する。
この先頭からのセクタＤＳＶ値Ａの計算は、ＤＳＶシー
ケンサ３２からの制御信号に基づいて加算値選択回路３
５、加算器３６、レジスタ３７，３８、補数作成回路３
９、及び、決定回路４０等を制御することによりなされ
る。
【００５２】決定回路４０は、区間ＤＳＶレジスタ３７
の区間ＤＳＶ値Ｂと、セクタＤＳＶレジスタ３８のセク
タＤＳＶ値Ａを入力する。決定回路４０は、セクタＤＳ
Ｖ値Ａと区間ＤＳＶ値Ｂを比較し、再同期パターン領域
７５の調整ビット７５ａの値を決定する。決定回路４０
は比較結果に基づいて出力信号Ｚｉをフリップフロップ
回路４１に出力する。決定回路４０は、比較結果に基づ
いてその時の区間ＤＳＶレジスタ３７が区間ＤＳＶ値Ｂ
を保持している区間Ｌに属する調整ビット７５ａを
「１」にすべき場合には「１」の出力信号Ｚｉを出力す
る。又、決定回路４０は比較結果に基づいてその時の区
間ＤＳＶレジスタ３７が区間ＤＳＶ値Ｂを保持している
区間Ｌに属する調整ビット７５ａを「０」にすべき場合
には「０」の出力信号Ｚｉを出力する。
【００５３】詳述すると、決定回路４０は、セクタＤＳ
Ｖ値Ａの値が「０」、区間ＤＳＶ値Ｂの値が正又は負の
値ときには「０」の出力信号Ｚｉを出力する。つまり、
セクタＤＳＶ値Ａが「０」とき、区間ＤＳＶ値Ｂの値が
正又は負であっも調整ビット７５ａを「０」とすること
を意味する。これは、先の区間ＬまでのセクタＤＳＶ値
Ａが「０」であって新たな区間Ｌの区間ＤＳＶ値Ｂが正
又は負であることは、その新たな区間Ｌに属する調整ビ
ット７５ａを「０」にしようと「１」にしようと、新た
な区間ＬまでのセクタＤＳＶ値Ａの絶対値は変わらな
い。そのため、決定回路４０は「０」の出力信号Ｚｉを
出力する。
【００５４】決定回路４０は、区間ＤＳＶ値Ｂの値が
「０」、セクタＤＳＶ値Ａの値が正又は負の値ときには
「０」の出力信号Ｚｉを出力する。つまり、区間ＤＳＶ
値Ｂが「０」とき、セクタＤＳＶ値Ａの値が正又は負で
あっも調整ビット７５ａを「０」とすることを意味す
る。これは、調整ビット７５ａの値を「０」でＤＳＶ計
算した新たな区間の区間ＤＳＶ値Ｂが「０」であるとい
うことは、先の区間ＬまでのセクタＤＳＶ値Ａを加えて
も新たな区間ＬまでのセクタＤＳＶ値Ａは変わらない。
そのため、決定回路４０は「０」の出力信号Ｚｉを出力
する。
【００５５】決定回路４０は、セクタＤＳＶ値Ａと区間
ＤＳＶ値Ｂが共に正の値のときには、「１」の出力信号
Ｚｉを出力する。両ＤＳＶ値Ａ，Ｂが共に正の値の時は
調整ビットを「１」とすることを意味する。これは、先
の区間ＬまでがセクタＤＳＶ値Ａが正の値であって、調
整ビット７５ａの値を「０」でＤＳＶ計算した新たな区
間Ｌの区間ＤＳＶ値Ｂも正であることは、調整ビット７
５ａを「０」にすると、さらに新たな区間Ｌまでのセク
タＤＳＶ値Ａはさらに大きな正の値になる。これは、調
整ビット７５ａの値を「０」という前提のＤＳＶ計算に
て区間ＤＳＶ値Ｂを求めたからである。そこで、新たな
区間ＬまでのセクタＤＳＶ値Ａを「０」に近づけるため
には、その新たな区間Ｌに属する調整ビット７５ａの値
を「１」という前提のＤＳＶ計算をすれば区間ＤＳＶ値
Ｂは負となり、新たな区間ＬまでのセクタＤＳＶ値Ａは
「０」に近づく。そこで、決定回路４０は「１」の出力
信号Ｚｉを出力する。
【００５６】決定回路４０は、セクタＤＳＶ値Ａが正の
値、区間ＤＳＶ値Ｂが負の値のときには、「０」の出力
信号Ｚｉを出力する。この場合、調整ビット７５ａは
「０」となることを意味する。これは、先の区間Ｌまで
がセクタＤＳＶ値Ａが正の値であって、調整ビット７５
ａの値を「０」でＤＳＶ計算した新たな区間Ｌの区間Ｄ
ＳＶ値Ｂが負であることは、新たな区間Ｌに属する調整
ビット７５ａを「０」にすると、新たな区間Ｌまでのセ
クタＤＳＶ値Ａは「０」に近づく値になる。そこで、決
定回路４０は、「０」の出力信号Ｚｉを出力する。
【００５７】決定回路４０は、セクタＤＳＶ値Ａが負の
値、区間ＤＳＶ値Ｂが正の値のときには、「０」の出力
信号Ｚｉを出力する。この場合、調整ビット７５ａは
「０」となることを意味する。これは、先の区間Ｌまで
がセクタＤＳＶ値Ａが負の値であって、調整ビット７５
ａの値を「０」でＤＳＶ計算した新たな区間Ｌの区間Ｄ
ＳＶ値Ｂが正であることは、その新たな区間Ｌに属する
調整ビット７５ａを「０」にすると、新たな区間Ｌまで
のセクタＤＳＶ値Ａは「０」に近づく値になる。そこ
で、決定回路４０は「０」の出力信号Ｚｉを出力する。
【００５８】決定回路４０は、セクタＤＳＶ値Ａと区間
ＤＳＶ値Ｂが共に負の値のときには、「１」の出力信号
Ｚｉを出力する。この場合、調整ビット７５ａは「１」
となることを意味する。これは、先の区間Ｌまでがセク
タＤＳＶ値Ａが負の値であって、調整ビット７５ａの値
を「０」でＤＳＶ計算した新たな区間Ｌの区間ＤＳＶ値
Ｂも負であることは、調整ビット７５ａを「０」にする
と、さらに新たな区間ＬまでのセクタＤＳＶ値Ａは大き
な負の値になる。これは、調整ビット７５ａの値が
「０」という前提で行ったＤＳＶ計算にて区間ＤＳＶ値
Ｂを求めたからである。そこで、新たな区間Ｌまでのセ
クタＤＳＶ値Ａを「０」に近づけるためには、その新た
な区間Ｌに属する調整ビット７５ａの値を「１」という
前提のＤＳＶ計算をすれば区間ＤＳＶ値Ｂは負となり、
新たな区間ＬまでのセクタＤＳＶ値Ａは「０」に近づ
く。その結果、決定回路４０は「１」の出力信号Ｚｉを
出力する。
【００５９】決定回路４０は、この比較動作をＤＳＶシ
ーケンサ３２からの制御信号に基づいて行い、その時の
出力信号Ｚｉを補数作成回路３９及びフリップフロップ
４１に出力する。又、決定回路４０は、比較動作をして
いないときには、ＤＳＶシーケンサ３２からの制御信号
に基づいて「０」の出力信号Ｚｉを補数作成回路３９に
出力する。従って、補数作成回路３９は、「０」の出力
信号Ｚｉに基づいて区間ＤＳＶレジスタ３７のその時々
のＤＳＶ値及び区間ＤＳＶ値Ｂを加算器３６に出力す
る。又、補数作成回路３９は「１」の出力信号Ｚｉに基
づいて区間ＤＳＶレジスタ３７の区間ＤＳＶ値Ｂに対す
る２の補数を求めその補数値を加算器３６に出力する。
【００６０】フリップフロップ４１は、決定回路４０の
比較動作に基づく出力信号Ｚｉを保持するとともに選択
信号Ｚとして前記ライトデータ作成回路２３に出力す
る。このフリップフロップ４１の保持及び出力の動作
は、ＤＳＶシーケンサ３２からの制御信号に基づいて行
われる。
【００６１】ＤＳＶシーケンサ３２は、ＤＳＶカウンタ
４２と接続されている。ＤＳＶシーケンサ３２は、ＤＳ
Ｖカウンタ４２を制御する制御信号を出力するとともに
初期値を出力する。ＤＳＶカウンタ４２は、ＤＳＶエン
コーダ３４がＤＳＶ計算を行いるデータ部７１中のビッ
ト位置をビット数にてカウントする。ＤＳＶシーケンサ
３２は、ＤＳＶカウンタ４２からのカウント値に基づい
てＤＳＶエンコーダ３４がどの区間Ｌのどのビット位置
の処理を行っているかを判断する。ＤＳＶシーケンサ３
２は、ＤＳＶカウンタ４２からのカウント値に基づいて
各回路３１〜４１に対して各再同期パターン領域７５の
調整ビット７５ａを求めるための制御信号を出力する。
【００６２】上記のように構成された調整ビット決定回
路２４の作用を説明する。今、ディスクコントローラ１
９は、外部メモリ２５に記憶されたユーザデータを光デ
ィスク１１に記録するために入力する。調整ビット決定
回路２４及び遅延バッファ２２、及び、ＣＲＣ・ＥＣＣ
作成回路２１はこのユーザデータを入力する。 ＣＲＣ
・ＥＣＣ作成回路２１は、ユーザデータを入力して１セ
クタ毎の誤り検査符号（ＣＲＣ）及び誤り訂正符号（Ｅ
ＣＣ）を作成してユーザデータとして調整ビット決定回
路２４及び遅延バッファ２２に出力する。
【００６３】調整ビット決定回路２４のＤＳＶシーケン
サ３２は、順次入力するユーザデータに基づいて調整ビ
ットの値を決定するための動作を実行する。ＤＳＶシー
ケンサ３２は、ＤＳＶエンコーダ３４のレジスタ３４
ｂ，３４ｃ、区間ＤＳＶレジスタ３７、セクタＤＳＶレ
ジスタ３８、及び、フリップフロップ４１の内容を
「０」にセットする。続いて、ＤＳＶシーケンサ３２
は、ディスクコントローラ１９の図示しないメインＣＰ
Ｕからのゲートオン信号に応答して第１の初期ＤＳＶ値
を加算値選択回路３５及び加算器３６を介して区間ＤＳ
Ｖレジスタ３７に出力する。第１の初期ＤＳＶ値は、図
４において、データ部７１のロックアップパターン領域
７２に記録されるデータ及び同期パターン領域７３に記
録されるデータ（最終の３ビットのチャネルビット（Ｒ
ＬＬ（１．７）コード変換前の２ビット）のデータは除
く）について予め求められているＤＳＶ値（この場合、
「＋９」）である。つまり、この時点では、事前にＤＳ
Ｖ値が分かっているため、ＤＳＶシーケンサ３２は、ロ
ード値切替え回路３１、シリアライザ３３、及び、ＤＳ
Ｖエンコーダ３４を使ってロックアップパターン領域７
２に記録されるデータ及び同期パターン領域７３に記録
されるデータのＤＳＶ値の計算を行わないようにしてい
る。
【００６４】従って、区間ＤＳＶレジスタ３７は、デー
タ部７１の先頭のデータから同期パターン領域７３に記
録されるデータ（最終の３ビットのチャネルビット（Ｒ
ＬＬ（１，７）コード変換前の２ビット）のデータは除
く）までのＤＳＶ値が記憶される。
【００６５】又、ＤＳＶシーケンサ３２は、ＤＳＶカウ
ンタ４２に初期値をセットする。この初期値は、ＲＬＬ
（１，７）コードに変換される前のデータ部７１におい
て、そのＤＳＶ計算をする同期パターン領域７３の最後
の２ビットから再同期パターン領域７５の前２ビットま
での範囲に記録されるデータのビット長である。つま
り、ＤＳＶカウンタ４２は、この初期値から減算し、Ｄ
ＳＶ計算が行われているユーザデータのどのビットまで
行われているか計測している。
【００６６】又、ＤＳＶシーケンサ３２は、ＤＳＶエン
コーダ３４のレジスタ３４ｂを「１」にセットする。こ
れは、同期パターンデータの後ろから４チャネルビット
目の状態をセットするためである。
【００６７】これら初期設定が完了すると、ＤＳＶシー
ケンサ３２は、最初の区間Ｌの区間ＤＳＶ値の計算処理
を実行する。ＤＳＶシーケンサ３２は、ロード値切替え
回路３１に対してＲＬＬ（１，７）コード変換前におけ
る同期パターンデータの後２ビットのデータを入力した
後、切替え回路３１をユーザデータの入力を可能な状態
にする。ロード値切替え回路３１に前記同期パターンデ
ータの後２ビットのデータを入力する理由は、該２ビッ
トが後２ビットの値によってＲＬＬ（１，７）コードに
変換された場合にそのＲＬＬ（１，７）コード変換後の
３ビットのチャネルビットが変わるからである。ロード
値切替え回路３１は、最初に同期パターンデータの後２
ビットのデータの後にユーザデータを順番にシリアライ
ザ３３に出力する。
【００６８】シリアライザ３３は、２ビットの単位でＤ
ＳＶエンコーダ３４にデータ（入力ビット）を出力す
る。ＤＳＶエンコーダ３４は、変換テーブル３４ａとレ
ジスタ３４ｂの内容を使って入力ビットを３ビットのチ
ャネルビットに変換する。ＤＳＶエンコーダ３４は、変
換値テーブル３４ｄとレジスタ３４ｃの内容を使ってそ
の３ビットのチャネルビットのＤＳＶ値を求める。
【００６９】このＤＳＶ値は、最初の区間Ｌのユーザデ
ータ領域７４に記録されるデータについて２ビットの単
位でＤＳＶ計算を行い、そのＤＳＶ値を順番に加算値選
択回路３５に出力する。加算値選択回路３５は、ＤＳＶ
シーケンサ３２からの制御信号に基づいてＤＳＶエンコ
ーダ３４からのＤＳＶ値を加算器３６に出力する。加算
器３６はこの加算値選択回路３５からのＤＳＶ値を入力
する毎に同ＤＳＶ値と区間ＤＳＶレジスタ３７が保持し
ているＤＳＶ値とを加算して区間ＤＳＶレジスタ３７に
保持する。尚、この時点では決定回路４０の出力信号Ｚ
ｉは、シーケンサ４２により「０」に保持されているた
め、補数作成回路３９は、区間ＤＳＶレジスタ３７のＤ
ＳＶ値をそのまま加算器３６に出力する。
【００７０】ＤＳＶカウンタ４２は、入力ビットが変換
されＤＳＶ値が求められるごとに減算されていく。ＤＳ
Ｖカウンタ４２の値が「１」になると、即ち、最初の区
間Ｌにおけるユーザデータ領域７４までのＤＳＶ値の計
算が完了すると、ＤＳＶシーケンサ３２は、ロード値切
替え回路３１に対して再同期パターンデータの前２ビッ
トのデータを出力し、該２ビットのＤＳＶ値をＤＳＶエ
ンコーダ３４にて求める。続いて、ＤＳＶエンコーダ３
４は再同期パターンデータの前２ビットのＤＳＶ値を加
算値選択回路３５を介して加算器３６に出力する。加算
器３６は、その前２ビットのＤＳＶ値と、区間ＤＳＶレ
ジスタ３７に保持しているデータ部７１の先頭から最初
のユーザデータ領域７４までのＤＳＶ値とを加算する。
【００７１】続いて、ＤＳＶカウンタ４２の値が「０」
になると、ＤＳＶシーケンサ３２は、再同期パターンデ
ータの前２ビットと後２ビットを除いたデータに対する
ＤＳＶ値を求めるための固定値選択信号をＤＳＶエンコ
ーダ３４に出力する。ＤＳＶエンコーダ３４は、固定値
選択信号に応答してレジスタ３４ｃの状態から直ちに
「＋３」又は「−３」の値を選択して加算器３６に出力
する。従って、区間ＤＳＶレジスタ３７は、先頭から最
初の再同期パターン領域７５の調整ビット７５ａの前ま
でのＤＳＶ値を保持する。
【００７２】最初の区間Ｌにおける区間ＤＳＶ値Ｂ（正
確にはロックアップパターン領域７２，同期パターン領
域７３のＤＳＶ値を含む）が求まると、ＤＳＶシーケン
サ３２は、セクタＤＳＶレジスタ３８の保持しているセ
クタＤＳＶ値Ａと区間ＤＳＶレジスタ３７の保持してい
る区間ＤＳＶ値Ｂとを加算器３６にて加算し、その加算
値を新たなセクタＤＳＶ値ＡとしてセクタＤＳＶレジス
タ３８に出力する。この時、セクタＤＳＶレジスタ３８
は初期化されて「０」なので加算後のセクタＤＳＶ値Ａ
は区間ＤＳＶ値Ｂが保持される。従って、セクタＤＳＶ
レジスタ３８は先頭から最初の再同期パターン領域７５
の調整ビット７５ａの前までのセクタＤＳＶ値Ａを保持
する。
【００７３】尚、ＤＳＶシーケンサ３２は、最初の区間
ＬのＤＳＶ計算なので決定回路４０にてセクタＤＳＶ値
Ａと区間ＤＳＶ値Ｂとの比較動作をしないように、両レ
ジスタ３７，３８及び決定回路４０を制御している。
【００７４】次に、ＤＳＶシーケンサ３２は、ＤＳＶカ
ウンタ４２に初期値をセットする。この初期値は、ＲＬ
Ｌ（１，７）コードに変換される前のデータ部７１にお
いて、先の最初の同期パターン領域７５の後２ビットか
ら次の同期パターン領域７３の最後の２ビットの前まで
の範囲（区間Ｌ）に記録されるデータのビット長であ
る。
【００７５】又、ＤＳＶシーケンサ３２は、ＤＳＶエン
コーダ３４のレジスタ３４ｂ、区間レジスタ３７の内容
を「０」にセットする。レジスタ３４ｂの内容を「０」
にセットするのは、調整ビット７５ａを「０」として計
算するためである。つまり、２番目の区間ＬのＤＳＶ値
の計算において、該調整ビット７５ａの次のビット（再
同期パターンデータの最後の３ビットのチャネルビット
（ＲＬＬ（１，７）コード変換前でいうと２ビットの入
力ビット）は、該調整ビット７５ａの状態に基づいてＲ
ＬＬ（１，７）コード変換されるからである。
【００７６】続いて、シーケンサ３２は第２の初期ＤＳ
Ｖ値をＤＳＶエンコーダ３４、加算値選択回路３５及び
加算器３６を介して区間ＤＳＶレジスタ３７に出力す
る。第２の初期ＤＳＶ値は、調整ビット部分のＤＳＶ値
に相当するものであり、レジスタ３４ｃが「０」であれ
ば「−１」となり、レジスタ３４ｃが「１」であれば
「＋１」となる。
【００７７】これら初期設定が完了すると、ＤＳＶシー
ケンサ３２は、２番目の区間Ｌの区間ＤＳＶ値の計算処
理を実行する。ＤＳＶシーケンサ３２は、ロード値切替
え回路３１に対してＲＬＬ（１，７）コード変換前の再
同期パターンデータの後２ビットのデータを入力した
後、切替え回路３１をユーザデータの入力を可能な状態
にする。ロード値切替え回路３１に再同期パターンデー
タの後２ビットのデータを入力する理由は、前記したよ
うに該２ビットが後続の１ビットによってＲＬＬ（１，
７）コードに変換された場合にその３ビットのチャネル
ビットが変わるからである。ロード値切替え回路３１
は、最初に再同期パターンデータの後２ビットのデータ
の後に次のユーザデータを順番にシリアライザ３３に出
力する。
【００７８】シリアライザ３３は、前記と同様に２ビッ
トの単位でＤＳＶエンコーダ３４にデータ（入力ビッ
ト）を出力する。ＤＳＶエンコーダ３４は、変換テーブ
ル３４ａとレジスタ３４ｂの内容を使って入力ビットを
３ビットのチャネルビットに変換する。ＤＳＶエンコー
ダ３４は、前記と同様に変換値テーブル３４ｄとレジス
タ３４ｃの内容を使ってその３ビットのチャネルビット
のＤＳＶ値を求める。そのＤＳＶ値は、前記と同様に区
間ＤＳＶレジスタ３７に保持される。
【００７９】ＤＳＶカウンタ４２の値が「１」になる
と、即ち、２番目の区間Ｌにおけるユーザデータ領域７
４までのＤＳＶ値の計算が完了すると、ＤＳＶシーケン
サ３２は、ロード値切替え回路３１に対してＲＬＬ
（１，７）コード変換前の再同期パターンデータの前２
ビットのデータを出力し、該２ビットのＤＳＶ値をＤＳ
Ｖエンコーダ３４にて求める。続いて、ＤＳＶエンコー
ダ３４は前記再同期パターンデータの前２ビットのＤＳ
Ｖ値を加算値選択回路３５を介して加算器３６に出力す
る。加算器３６は、その前２ビットのＤＳＶ値と、区間
ＤＳＶレジスタ３７に保持されているデータ部７１の２
番目の区間Ｌのユーザデータ領域７４のデータのＤＳＶ
値とを加算する。
【００８０】続いて、ＤＳＶカウンタ４２の値が「０」
になると、ＤＳＶシーケンサ３２は、前記と同様に固定
値選択信号をＤＳＶエンコーダ３４に出力する。ＤＳＶ
エンコーダ３４は、固定値選択信号に応答して１つ前の
状態から直ちに「＋３」又は「−３」の値を選択して加
算器３６に出力する。従って、区間ＤＳＶレジスタ３７
は、２番目の区間Ｌの区間ＤＳＶ値Ｂを保持する。
【００８１】２番目の区間Ｌの区間ＤＳＶ値Ｂが求まる
と、ＤＳＶシーケンサ３２は、比較動作を実行する。両
レジスタ３７，３８は、ＤＳＶシーケンサ３２からの制
御信号に応答して保持しているセクタＤＳＶ値Ａ及び区
間ＤＳＶ値Ｂを決定回路４０にそれぞれ出力する。決定
回路４０はセクタＤＳＶ値Ａと区間ＤＳＶ値Ｂを比較す
る。
【００８２】決定回路４０は、セクタＤＳＶ値Ａの値が
「０」、区間ＤＳＶ値Ｂの値が正又は負の値ときには
「０」の出力信号Ｚｉを出力する。これは、２番目の区
間Ｌに属する調整ビット７５ａを「０」にしようと
「１」にしようと、２番目の区間ＬまでのセクタＤＳＶ
値Ａは正負どちらかの値になるため、決定回路４０は
「０」の出力信号Ｚｉを出力する。
【００８３】又、決定回路４０は、区間ＤＳＶ値Ｂの値
が「０」、セクタＤＳＶ値Ａの値が正又は負の値ときに
は「０」の出力信号Ｚｉを出力する。これは、調整ビッ
ト７５ａの値を「０」でＤＳＶ計算した２番目の区間Ｌ
の区間ＤＳＶ値Ｂが「０」であるということは、２番目
の区間ＬまでのセクタＤＳＶ値Ａを加えても２番目の区
間ＬまでのセクタＤＳＶ値Ａは変わらないため、決定回
路４０は「０」の出力信号Ｚｉを出力する。
【００８４】又、決定回路４０は、セクタＤＳＶ値Ａと
区間ＤＳＶ値Ｂが共に正の値のときには、「１」の出力
信号Ｚｉを出力する。これは、２番目の区間Ｌに属する
調整ビット７５ａを「０」として計算すると、さらに２
番目の区間ＬまでのセクタＤＳＶ値Ａはさらに大きな正
の値になる。そこで、２番目の区間ＬまでのセクタＤＳ
Ｖ値Ａを「０」に近づけるため、決定回路４０は「１」
の出力信号Ｚｉを出力する。
【００８５】又、決定回路４０は、セクタＤＳＶ値Ａが
正の値、区間ＤＳＶ値Ｂが負の値のときには、「０」の
出力信号Ｚｉを出力する。これは、２番目の区間Ｌに属
する調整ビット７５ａを「０」にすると、２番目の区間
ＬまでのセクタＤＳＶ値Ａは「０」に近づく値になる。
そこで、決定回路４０は「０」の出力信号Ｚｉを出力す
る。
【００８６】又、決定回路４０は、セクタＤＳＶ値Ａが
負の値、区間ＤＳＶ値Ｂが正の値のときには、「０」の
出力信号Ｚｉを出力する。これは、２番目の区間Ｌに属
する調整ビット７５ａを「０」にすると、２番目の区間
ＬまでのセクタＤＳＶ値Ａは「０」に近づく値になる。
そこで、決定回路４０は「０」の出力信号Ｚｉを出力す
る。
【００８７】又、決定回路４０は、セクタＤＳＶ値Ａと
区間ＤＳＶ値Ｂが共に負の値のときには、「１」の出力
信号Ｚｉを出力する。これは、２番目の区間Ｌに属する
調整ビット７５ａを「０」にすると、さらに２番目の区
間ＬまでのセクタＤＳＶ値Ａは大きな負の値になる。そ
こで、２番目の区間ＬまでのセクタＤＳＶ値Ａを「０」
に近づけるために、決定回路４０は「１」の出力信号Ｚ
ｉを出力する。
【００８８】決定回路４０は、出力信号Ｚｉをフリップ
フロップ４１を介して選択信号Ｚとしてライトデータ作
成回路２３に出力する。ライトデータ作成回路２３は、
この選択信号Ｚに基づいて遅延バッファ２２を介して入
力したユーザデータのＲＬＬ（１，７）コード変換のデ
ータにおける最初の再同期パターン領域７５の調整ビッ
ト７５ａ、即ち２番目の区間Ｌに属する調整ビット７５
ａに値を書き込む。即ち、選択信号Ｚが「０」ならば、
その調整ビット７５ａは「０」となる。又、選択信号Ｚ
が「１」ならば、その調整ビット７５ａは「１」とな
る。
【００８９】又、決定回路４０は、出力信号Ｚｉを補数
作成回路３９に出力する。補数作成回路３９は、選択信
号Ｚが「０」ならば区間ＤＳＶレジスタ３７の区間ＤＳ
Ｖ値Ｂをそのまま加算器３６に出力する。又、補数作成
回路３９は、選択信号Ｚが「１」ならば区間ＤＳＶレジ
スタ３７の区間ＤＳＶ値Ｂの２の補数をとりその補数値
を加算器３６に出力する。
【００９０】一方、加算値選択回路３５は、ＤＳＶシー
ケンサ３２の制御信号に基づいてセクタＤＳＶレジスタ
３８のセクタＤＳＶ値Ａを加算器３６に出力する。加算
器３６は、この両値を加算してセクタＤＳＶレジスタ３
８に出力する。つまり、選択信号Ｚが「０」のとき、加
算器３６は区間ＤＳＶレジスタ３７が保持するそのまま
の区間ＤＳＶ値ＢとセクタＤＳＶレジスタ３８のセクタ
ＤＳＶ値Ａを加算する。即ち、加算器３６は、２番目の
区間Ｌに属する調整ビット７５ａを「０」として求めた
２番目の区間ＬのＤＳＶ値Ｂと最初の区間ＬのセクタＤ
ＳＶ値Ａの和をセクタＤＳＶレジスタ３８に出力する。
又、選択信号Ｚが「１」のとき、加算器３６は区間ＤＳ
Ｖレジスタ３７が保持する区間ＤＳＶ値Ｂの２補数値と
セクタＤＳＶレジスタ３８のセクタＤＳＶ値Ａを加算す
る。即ち、これはセクタＤＳＶレジスタ３８のセクタＤ
ＳＶ値Ａから区間ＤＳＶ値Ｂを減算したことを意味し、
加算器３６は、２番目の区間Ｌに属する調整ビット７５
ａを「１」として求めた２番目の区間ＬのＤＳＶ値Ｂと
最初の区間ＬのセクタＤＳＶ値Ａの和をセクタＤＳＶレ
ジスタ３８に出力する。
【００９１】従って、セクタＤＳＶレジスタ３８は、図
４において、データ部７１の先頭のデータから２番目の
区間Ｌまでのビット調整されたセクタＤＳＶ値Ａが保持
されていることになる。
【００９２】２番目の区間ＬまでのセクタＤＳＶ値Ａが
求まると、ＤＳＶシーケンサ３２は、３番目の区間Ｌの
ための初期セットを行う。この場合、２番目の区間Ｌに
おける調整ビット７５ａが「０」のときは、前記と同様
な初期セットが行われる。しかし、調整ビット７５ａが
「１」のときは、その「１」の調整ビット７５ａに基づ
く状態をレジスタ３４ｃにセットする必要がある。即
ち、２番目の区間ＬのＤＳＶ値の計算において、その調
整ビット７５ａを「０」として計算したが、調整ビット
７５ａが結果的に「１」になった場合、ＰＷＭ信号のＨ
レベルとＬレベルとが逆転する。そのため、レジスタ３
４ａの内容を反転しなければならない。
【００９３】以後、ＤＳＶシーケンサ３２は、最後の区
間Ｌになるまで同様な処理を実行して、各調整ビット７
５ａの値を決定するとともにセクタＤＳＶ値Ａを求め
る。そして、最後の区間Ｌにおいては、再同期パターン
領域７５が存在しないため、ＤＳＶシーケンサ３２は、
ユーザデータ領域７４まで、即ちポストアンブル（Ｐ
Ａ）領域７６の前までの区間ＤＳＶ値Ｂを求めるための
制御を行う。そして、最後の区間Ｌに属する調整ビット
７５ａの値を決定すると、調整ビット決定回路２４は１
セクタ分のビット調整のための処理を終了する。
【００９４】このように本実施例によれば、１セクタの
データ部７１において、予め定めた区間Ｌを複数設定
し、その区間Ｌ毎に区間ＤＳＶ値Ｂを求める。又、その
区間Ｌ毎に求めた区間ＤＳＶ値Ｂを累算して先頭のデー
タからその区間までのセクタＤＳＶ値Ａを求めるように
した。そして、先頭のデータからその区間までのセクタ
ＤＳＶ値Ａと、新たな区間Ｌの区間ＤＳＶ値Ｂとを比較
して、その新たな区間Ｌに属する調整ビット７５ａの値
を決定するようにした。従って、本実施例の調整ビット
決定回路２４は、従来のように先頭のデータから累算し
てセクタＤＳＶ値Ａを求める回路を２系統も設ける場合
に比べて回路規模が小さくなる。その結果、回路規模が
小さくにる分だけ消費電力の低減を図ることができる。
【００９５】又、本実施例では、ＤＳＶ計算のおいて、
ＲＬＬ（１，７）コード変換前のユーザデータを２ビッ
ト単位でＤＳＶ値を求めるようにした。即ち、本実施例
の調整ビット決定回路２４は、その２ビットのユーザデ
ータを変換テーブル３４ａ及び変換値テーブル３４ｄ等
を使用してＤＳＶ計算を行った。従って、本実施例の調
整ビット決定回路２４の動作周波数は、ユーザデータの
周波数の１／２となり従来に比べてはるかに低くなる。
従って、本実施例の調整ビット決定回路２４は、動作周
波数が低くなる分だけ消費電力は低減される。
【００９６】又、本実施例では、データ部７１のロック
アップパターン領域７２，同期パターン領域７３、及
び、再同期パターン領域７５のデータにおいて、予め定
まったデータ部分をＤＳＶエンコーダ３４でユーザデー
タのようなＤＳＶ計算をしないで直ちに固定値として求
めて出力した。従って、ＤＳＶ計算としてはその分だけ
処理速度が速くなり調整ビットの決定処理動作の高速化
を図ることができる。
【００９７】尚、本発明は前記実施例の他、以下の態様
で実施するようにしてもよい。 （１）上記実施例では光ディスク１１を記録媒体とした
光ディスク装置に具体化したが、磁気ディスクを記録媒
体としたディスク装置に具体化してもよい。
【００９８】（２）上記実施例では、ＤＳＶ値を計算す
る際に調整ビットの値を「０」として行ったが、これを
「１」として行ってもよい。 （３）上記実施例では２ビットの単位でＤＳＶ値を求め
たが、２ビット以外のビットの単位でＤＳＶ値を求めて
もよい。
【００９９】（４）上記実施例では、両テーブル３４
ａ，３４ｄの２つを設けたが、１つのテーブルでユーザ
データから直ちにＤＳＶ値を求めてもよい。
【０１００】
【発明の効果】以上詳述したように、本発明によれば、
低消費電力及び小規模回路でＰＷＭ方式の記録媒体にラ
イトデータを記録することができる優れた効果がある。
【図面の簡単な説明】
【図１】 光ディスク装置の基本構成を示すブロック
図。
【図２】 ライトデータを作成するためのブロック回路
図。
【図３】 調整ビット決定回路のブロック回路図。
【図４】 ＲＬＬ（１，７）コード変換後の記録フォー
マットの概要図。
【図５】 ユーザデータの転送タイミングを説明する
図。
【図６】 データ部の記録フォーマットの概要図。
【図７】 従来の調整ビット決定回路のブロック回路
図。
【符号の説明】
１１ 光ディスク １９ ディスクコントローラ ２３ ライトデータ作成回路 ２４ 調整ビット決定回路 ３１ ロード値切替え回路 ３２ ＤＳＶシーケンサ ３３ シリアライザ ３４ ＤＳＶエンコーダ ３５ 加算値選択回路 ３６ 加算器 ３７ 区間ＤＳＶレジスタ ３８ セクタＤＳＶレジスタ ４０ 決定回路 ７５ 再同期パターン領域 ７５ａ 調整ビット Ｌ 区間 Ｚ 選択信号

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 記録媒体の各セクタ毎に設けられたデー
    タ部にユーザデータを記録するためにそのユーザデータ
    をコード変換した後、そのコード変換したユーザデータ
    をパルス幅変調して作成されるライトデータの複数の個
    所にそのライトデータのＤＣレベルの和が０又は０に近
    づくように設けられた調整ビットに対してその各調整ビ
    ットに記録するための値をライトデータのＤＳＶ値を求
    めて決定するライトデータの調整ビット決定方法におい
    て、 前記データ部の調整ビットで区分される複数の区間に対
    し、その区間毎にその区間に属するデータの区間ＤＳＶ
    値を求めるとともに、各区間ＤＳＶ値を累算してデータ
    部の先頭から累算した区間までのデータのセクタＤＳＶ
    値を求め、 そのセクタＤＳＶ値と、次の新たな区間の区間ＤＳＶ値
    とを比較し、セクタＤＳＶ値にその新たな区間の区間Ｄ
    ＳＶ値を加算したとき、新たな区間までのセクタＤＳＶ
    値がＤＣレベルの和が０又は０に近づく値になるように
    その新たな区間に属する調整ビットの値を決定するよう
    にしたライトデータの調整ビット決定方法。
  2. 【請求項２】 請求項１に記載のライトデータの調整ビ
    ット決定方法において、前記ユーザデータは、２ビット
    の単位で予め用意された変換テーブルにてＤＳＶ値に変
    換され、その２ビットに対するＤＳＶ値を順次累算して
    区間ＤＳＶ値を求めるようにしたライトデータの調整ビ
    ット決定方法。
  3. 【請求項３】 請求項２に記載のライトデータの調整ビ
    ット決定方法において、前記変換テーブルは、２ビット
    の単位でユーザデータをＲＬＬ（１，７）コードに変換
    するための変換テーブルと、その変換されたデータに対
    するＤＳＶ値を予め用意した変換値テーブルとからなる
    とともに、調整ビットの値を予め定めた値として２ビッ
    トのユーザデータをＤＳＶ値に変換するライトデータの
    調整ビット決定方法。
  4. 【請求項４】 請求項２に記載のライトデータの調整ビ
    ット決定方法において、前記ユーザデータを除くデータ
    部に記録される他の固定のデータは、予め定められたＤ
    ＳＶ値が用意されていてその用意されたＤＳＶ値にて区
    間ＤＳＶ値が求められるようにしたライトデータの調整
    ビット決定方法。
  5. 【請求項５】 記録媒体の各セクタ毎に設けられたデー
    タ部にユーザデータを記録するためにそのユーザデータ
    をパルス幅変調して作成されるライトデータの複数の個
    所にそのライトデータのＤＣレベルの和が０又は０に近
    づくように設けられた調整ビットに対してその各調整ビ
    ットに記録するための値をライトデータのＤＳＶ値を求
    めて決定するライトデータの調整ビット決定回路におい
    て、 前記ユーザデータを２ビットの単位で入力し、その２ビ
    ットのユーザデータをＤＳＶ値に変換するためのエンコ
    ーダと、 前記エンコーダからのＤＳＶ値を累算するための第１の
    加算回路と、 前記データ部の調整ビットで区分される複数の区間に対
    し、その区間毎にその区間に属するデータの区間ＤＳＶ
    値を求めるように前記第１の加算回路を制御するための
    第１の制御回路と、 前記第１の加算回路が求めた各区間の区間ＤＳＶ値を累
    算するための第２の加算回路と、 前記第１の加算回路が求めた区間ＤＳＶを累算してデー
    タ部の先頭から第１の加算回路が求めた区間までのセク
    タＤＳＶ値を求めるように前記第２の加算回路を制御す
    るための第２の制御回路と、 第２の加算回路が求めたセクタＤＳＶ値と、第１の加算
    回路が求めた次の新たな区間の区間ＤＳＶ値を比較し、
    そのセクタＤＳＶ値にその新たな区間の区間ＤＳＶ値を
    加算したとき、新たな区間までのセクタＤＳＶ値がＤＣ
    レベルの和が０又は０に近づく値になるようにその新た
    な区間に属する調整ビットの値を決定するための決定回
    路とからなるライトデータの調整ビット決定回路。
  6. 【請求項６】 請求項５に記載のライトデータの調整ビ
    ット決定回路において、前記エンコーダは、調整ビット
    の値を予め定めた値として２ビットのユーザデータをＤ
    ＳＶ値に変換するライトデータの調整ビット決定回路。
  7. 【請求項７】 請求項５に記載のライトデータの調整ビ
    ット決定回路を備えたライトデータ作成回路。
  8. 【請求項８】 請求項７に記載のライトデータ作成回路
    を備えたディスク装置。
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