JP3010643B2 - １―７ｒｌｌ変調方式エンコーダ回路 - Google Patents
１―７ｒｌｌ変調方式エンコーダ回路Info
- Publication number
- JP3010643B2 JP3010643B2 JP1244784A JP24478489A JP3010643B2 JP 3010643 B2 JP3010643 B2 JP 3010643B2 JP 1244784 A JP1244784 A JP 1244784A JP 24478489 A JP24478489 A JP 24478489A JP 3010643 B2 JP3010643 B2 JP 3010643B2
- Authority
- JP
- Japan
- Prior art keywords
- code
- shift register
- bit
- shift
- pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Signal Processing For Digital Recording And Reproducing (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
【発明の詳細な説明】 技術分野 本発明は１−7RLL（Run Length Limited）変調方式エ
ンコーダ回路に関し、特に磁気ディスク装置の記録媒体
にディジタルデータを書込むための書込み情報から書込
みパルス列信号を発生する１−7RLL変調方式エンコーダ
回路に関するものである。
ンコーダ回路に関し、特に磁気ディスク装置の記録媒体
にディジタルデータを書込むための書込み情報から書込
みパルス列信号を発生する１−7RLL変調方式エンコーダ
回路に関するものである。
従来技術 磁気記録装置においては、ビットシリアルなNRZデー
タを１−７コードに変調して記録する方式がある。一般
的にNRZデータから１−７コードへの変調は、ビットシ
リアルに入力されるNRZデータを２ビット単位でフレー
ミングし、その２ビットのNRZデータをそれに続くNRZデ
ータのビット列と前回の変換コードを参照して３ビット
のデータに変換して行われる。その代表的な変換のアル
ゴリズムを第４図に示す。
タを１−７コードに変調して記録する方式がある。一般
的にNRZデータから１−７コードへの変調は、ビットシ
リアルに入力されるNRZデータを２ビット単位でフレー
ミングし、その２ビットのNRZデータをそれに続くNRZデ
ータのビット列と前回の変換コードを参照して３ビット
のデータに変換して行われる。その代表的な変換のアル
ゴリズムを第４図に示す。
この３ビットにコード変換された書込みパルス列信号
は、パルス間隔が２周期から８周期の整数周期で規定さ
れるクロック情報を含むセルフクロック方式のパルス列
信号である。従って、書込まれた１−7RLL変調方式の書
込みパルス列信号を読出して再生する場合、位相同期発
振回路によりクロックを再生する必要がある。
は、パルス間隔が２周期から８周期の整数周期で規定さ
れるクロック情報を含むセルフクロック方式のパルス列
信号である。従って、書込まれた１−7RLL変調方式の書
込みパルス列信号を読出して再生する場合、位相同期発
振回路によりクロックを再生する必要がある。
よって、この位相同期発振回路を読出しパルス列信号
に同期引込みさせる必要上、書込みパルス列信号の先頭
領域に位相同期発振回路の同期引込み用連続パターンが
設置される。この同期引込み用連続パターンは最も単純
な基本パターンであるNRZ方式の書込み情報パルス列で
オール“0"の連続パターンとされている。
に同期引込みさせる必要上、書込みパルス列信号の先頭
領域に位相同期発振回路の同期引込み用連続パターンが
設置される。この同期引込み用連続パターンは最も単純
な基本パターンであるNRZ方式の書込み情報パルス列で
オール“0"の連続パターンとされている。
このオール“0"の連続パターンが１−7RLLコードとさ
れる場合には、第４図に示すアルゴリズムにより、“…
01001001…”の３周期パルス間隔のパターンに必然的に
決定されてしまうことになる。
れる場合には、第４図に示すアルゴリズムにより、“…
01001001…”の３周期パルス間隔のパターンに必然的に
決定されてしまうことになる。
この様に、従来技術においては、位相同期発振回路の
同期引込み用連続パターンとして、書込みパルス列信号
で連続する３周期パルス間隔パターンを使用している。
よって、位相同期発振回路を高速かつ安定に同期引込み
を行うに最適な最短パルス間隔である２周期パルス間隔
パターン（…01010101…）を使用することができないと
いう欠点がある。
同期引込み用連続パターンとして、書込みパルス列信号
で連続する３周期パルス間隔パターンを使用している。
よって、位相同期発振回路を高速かつ安定に同期引込み
を行うに最適な最短パルス間隔である２周期パルス間隔
パターン（…01010101…）を使用することができないと
いう欠点がある。
発明の目的 そこで、本発明はかかる従来のものの欠点を解決すべ
くなされたものであって、その目的とするところは、位
相同期発振回路を高速かつ安定に同期引込みを行うに最
適な最短パルス間隔である２周期パルス間隔パターン
を、同期引込み用連続パターンとして用いることが可能
な１−7RLL変調方式エンコーダ回路を提供することにあ
る。
くなされたものであって、その目的とするところは、位
相同期発振回路を高速かつ安定に同期引込みを行うに最
適な最短パルス間隔である２周期パルス間隔パターン
を、同期引込み用連続パターンとして用いることが可能
な１−7RLL変調方式エンコーダ回路を提供することにあ
る。
発明の構成 本発明によれば、ビットシリアルなディジタル入力デ
ータを１−7RLLコードに変調すべく３ビットのシフトレ
ジスタを含む１−7RLL変調方式エンコーダ回路であっ
て、前記１−7RLLコード列信号における最高繰返し周波
数の連続パルスパターンを発生する手段と、前記入力デ
ータが有効となったときに、その時点から予め定められ
た時間経過点までの該入力データの先頭領域に相当する
間前記シフトレジスタへ前記連続パルスパターンを順次
取込んでシフト制御する手段とを含むことを特徴とする
１−7RLL変調方式エンコーダ回路が得られる。
ータを１−7RLLコードに変調すべく３ビットのシフトレ
ジスタを含む１−7RLL変調方式エンコーダ回路であっ
て、前記１−7RLLコード列信号における最高繰返し周波
数の連続パルスパターンを発生する手段と、前記入力デ
ータが有効となったときに、その時点から予め定められ
た時間経過点までの該入力データの先頭領域に相当する
間前記シフトレジスタへ前記連続パルスパターンを順次
取込んでシフト制御する手段とを含むことを特徴とする
１−7RLL変調方式エンコーダ回路が得られる。
実施例 以下に図面を参照して本発明の実施例を説明する。
第１図は本発明の実施例の回路ブロック図である。図
において、記憶媒体に書込むためのビットシリアルなNR
Z方式の書込み情報パルス列信号S1とシフトクロック信
号S2とが、４ビット構成のNRZコードシフトレジスタ１
へ供給されている。
において、記憶媒体に書込むためのビットシリアルなNR
Z方式の書込み情報パルス列信号S1とシフトクロック信
号S2とが、４ビット構成のNRZコードシフトレジスタ１
へ供給されている。
このシフトレジスタ１の各ビットのパラレル出力信号
S6〜S9は、１−7RLLコードシフトレジスタ３の最終ビッ
トS13と共に論理コード変換器２に入力され、予め定め
られたアルゴリズムに従って３ビットの論理コードに変
換される。
S6〜S9は、１−7RLLコードシフトレジスタ３の最終ビッ
トS13と共に論理コード変換器２に入力され、予め定め
られたアルゴリズムに従って３ビットの論理コードに変
換される。
論理コード変換器２の３ビット出力S10〜S12は３ビッ
ト構成の１−7RLLコードシフトレジスタ３へ入力され、
その最終ビットS13が１−7RLL変調方式の書込みパルス
列信号（第４図のZ1〜Z3）となる。
ト構成の１−7RLLコードシフトレジスタ３へ入力され、
その最終ビットS13が１−7RLL変調方式の書込みパルス
列信号（第４図のZ1〜Z3）となる。
以上の構成が周知の１−7RLL変調用エンコーダ回路で
あり、以下の構成が本発明の特徴部分の構成となる。
あり、以下の構成が本発明の特徴部分の構成となる。
２周期パターン発生器４は１−7RLLコード列信号にお
ける最高繰返し周波数の連続パルスパターンS14（…010
10101…）を発生するものであり、１−7RLLコードシフ
トレジスタ３のシフト／ロードクロック信号S3を1/2分
周する分周器である。この２周期パターンS14は１−7RL
Lコードシフトレジスタ３のシリアルデータ入力端子に
入力され、シフト／ロード切替制御信号S17が論理“1"
を示すときに、シフトクロックS3のタイミングでこの２
周期パターンS14が順次取込まれつつシフトされること
になる。
ける最高繰返し周波数の連続パルスパターンS14（…010
10101…）を発生するものであり、１−7RLLコードシフ
トレジスタ３のシフト／ロードクロック信号S3を1/2分
周する分周器である。この２周期パターンS14は１−7RL
Lコードシフトレジスタ３のシリアルデータ入力端子に
入力され、シフト／ロード切替制御信号S17が論理“1"
を示すときに、シフトクロックS3のタイミングでこの２
周期パターンS14が順次取込まれつつシフトされること
になる。
シフト／ロード切替制御信号S17を生成する回路が、
遅延器５とアンドゲート６とナンドゲート７とからなっ
ている。書込み制御信号S5は直接２入力アンドゲート６
の１入力となると共に、遅延器５により一定時間だけ遅
延されて（S15）アンドゲート６の他入力となる。
遅延器５とアンドゲート６とナンドゲート７とからなっ
ている。書込み制御信号S5は直接２入力アンドゲート６
の１入力となると共に、遅延器５により一定時間だけ遅
延されて（S15）アンドゲート６の他入力となる。
このアンドゲート６の出力S16はロード制御信号S4と
共に２入力ナンドゲート７へ供給され、このナンドゲー
ト７の出力がシフト／ロード切替制御信号S17となるの
である。
共に２入力ナンドゲート７へ供給され、このナンドゲー
ト７の出力がシフト／ロード切替制御信号S17となるの
である。
かかる構成において、書込みNRZパルス列信号S1はシ
フトクロック信号S2の到来毎に４ビット構成のNRZコー
ドシフトレジスタ１に格納される。このシフトレジスタ
１の４ビットパラレル出力信号S6〜S9は１−7RLLコード
シフトレジスタ３の出力である書込み１−7RLLパルス列
信号S13と共に、論理コード変換器２に入力される。論
理コード変換器２は入力された各信号を参照し、１−7R
LL変調方式規則に従ってNRZコードシフトレジスタ１の
後半２ビットのNRZコード信号S8,S9を３ビットの１−7R
LLコード信号S10〜S12に変換する。
フトクロック信号S2の到来毎に４ビット構成のNRZコー
ドシフトレジスタ１に格納される。このシフトレジスタ
１の４ビットパラレル出力信号S6〜S9は１−7RLLコード
シフトレジスタ３の出力である書込み１−7RLLパルス列
信号S13と共に、論理コード変換器２に入力される。論
理コード変換器２は入力された各信号を参照し、１−7R
LL変調方式規則に従ってNRZコードシフトレジスタ１の
後半２ビットのNRZコード信号S8,S9を３ビットの１−7R
LLコード信号S10〜S12に変換する。
ここで、第２図，第３図の動作タイムチャートを参照
すると、書込み制御信号S5が有効の間、すなわち論理
“1"の間は書込データS1が有効であることを示してお
り、この書込み制御信号S5が無効から有効に切替ってか
ら遅延器５の遅延時間の間はアンドゲート６の出力S16
は論理“0"である。この間ナンドゲート７の出力S17
は、ロード制御信号S4の状態に無関係に論理“1"である
から、１−7RLLコードシフトレジスタ３は強制的にシフ
ト動作状態に制御されることになる。
すると、書込み制御信号S5が有効の間、すなわち論理
“1"の間は書込データS1が有効であることを示してお
り、この書込み制御信号S5が無効から有効に切替ってか
ら遅延器５の遅延時間の間はアンドゲート６の出力S16
は論理“0"である。この間ナンドゲート７の出力S17
は、ロード制御信号S4の状態に無関係に論理“1"である
から、１−7RLLコードシフトレジスタ３は強制的にシフ
ト動作状態に制御されることになる。
このときのシフトレジスタ３のシリアルデータ入力端
子には、２周期パターン発生器４の出力S14が印加され
ているので、これがシフトレジスタ３へ順次取込まれて
シフトされることになる。その様子が第３図に示されて
おり、シフトレジスタ３はシフト／ロード切替制御信号
S17が“1"のとき（すなわち、シフトモードを示すと
き）シフトクロックS3の立上りで２周期パターンS14の
レベルを取込んで順次シフトし、その最終ビットS13が
出力となる。従って、この間は…01010101…の２周期パ
ルス間隔のパターンがシフトレジスタ３から出力される
のである。
子には、２周期パターン発生器４の出力S14が印加され
ているので、これがシフトレジスタ３へ順次取込まれて
シフトされることになる。その様子が第３図に示されて
おり、シフトレジスタ３はシフト／ロード切替制御信号
S17が“1"のとき（すなわち、シフトモードを示すと
き）シフトクロックS3の立上りで２周期パターンS14の
レベルを取込んで順次シフトし、その最終ビットS13が
出力となる。従って、この間は…01010101…の２周期パ
ルス間隔のパターンがシフトレジスタ３から出力される
のである。
遅延器５の遅延時間の後は、アンドゲート６の出力S1
6は論理“1"となるので、ナンドゲート７の出力S17は１
−7RLLコードロード制御信号S4の反転信号となる。この
ロード制御信号は１−7RLLコードシフト／ロードクロッ
クS3の３周期毎に有効となる制御信号であり、よって１
−7RLLコードシフトレジスタ３は３ビットパラレル入力
のロードを行って通常の１−7RLLパルス列信号S13を生
成する様に動作する。
6は論理“1"となるので、ナンドゲート７の出力S17は１
−7RLLコードロード制御信号S4の反転信号となる。この
ロード制御信号は１−7RLLコードシフト／ロードクロッ
クS3の３周期毎に有効となる制御信号であり、よって１
−7RLLコードシフトレジスタ３は３ビットパラレル入力
のロードを行って通常の１−7RLLパルス列信号S13を生
成する様に動作する。
尚、第２図において信号S13内のA,Cは２周期パターン
が存在していることを示し、Ｂは１−7RLLコードに変換
されたデータの存在期間を示している。
が存在していることを示し、Ｂは１−7RLLコードに変換
されたデータの存在期間を示している。
以上の動作により、書込み制御信号S5が有効になって
から一定時間の間、換言すれば位相同期発振回路の同期
引込み用連続パターンである書込みパルス列信号の先頭
領域における書込１−7RLLパルス列信号を、最短パルス
間隔である２周期パルス間隔のパターンとすることがで
きる。よって、位相同期発振回路の同期引込みを高速か
つ安定に行い得るのである。
から一定時間の間、換言すれば位相同期発振回路の同期
引込み用連続パターンである書込みパルス列信号の先頭
領域における書込１−7RLLパルス列信号を、最短パルス
間隔である２周期パルス間隔のパターンとすることがで
きる。よって、位相同期発振回路の同期引込みを高速か
つ安定に行い得るのである。
発明の効果 叙上の如く、本発明によれば、入力データが有効にな
ってから一定期間の先頭領域に、１−7RLLコード信号列
の最高繰返し周波数の連続パルスパターンを強制的に発
生させることができるので、データ読出し時における位
相同期発振回路の高速かつ安定な同期引込みを行うこと
が可能となるという効果がある。
ってから一定期間の先頭領域に、１−7RLLコード信号列
の最高繰返し周波数の連続パルスパターンを強制的に発
生させることができるので、データ読出し時における位
相同期発振回路の高速かつ安定な同期引込みを行うこと
が可能となるという効果がある。
第１図は本発明の実施例の回路ブロック図、第２図及び
第３図は本発明の実施例の回路動作を示すタイムチャー
ト、第４図は１−7RLL変調方式のアルゴリズムを示す図
である。 主要部分の符号の説明 １……NRZコードシフトレジスタ ２……論理コード変換器 ３……１−7RLLコードシフトレジスタ ４……２周期パターン発生器 ５……遅延器 ６……アンドゲート ７……ナンドゲート
第３図は本発明の実施例の回路動作を示すタイムチャー
ト、第４図は１−7RLL変調方式のアルゴリズムを示す図
である。 主要部分の符号の説明 １……NRZコードシフトレジスタ ２……論理コード変換器 ３……１−7RLLコードシフトレジスタ ４……２周期パターン発生器 ５……遅延器 ６……アンドゲート ７……ナンドゲート
Claims (1)
- 【請求項１】ビットシリアルなディジタル入力データを
１−7RLLコードに変調すべく３ビットのシフトレジスタ
を含む１−7RLL変調方式エンコーダ回路であって、前記
１−7RLLコード列信号における最高繰返し周波数の連続
パルスパターンを発生する手段と、前記入力データが有
効となったときに、その時点から予め定められた時間経
過点までの該入力データの先頭領域に相当する間前記シ
フトレジスタへ前記連続パルスパターンを順次取込んで
シフト制御する手段とを含むことを特徴とする１−7RLL
変調方式エンコーダ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1244784A JP3010643B2 (ja) | 1989-09-20 | 1989-09-20 | １―７ｒｌｌ変調方式エンコーダ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1244784A JP3010643B2 (ja) | 1989-09-20 | 1989-09-20 | １―７ｒｌｌ変調方式エンコーダ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03107215A JPH03107215A (ja) | 1991-05-07 |
| JP3010643B2 true JP3010643B2 (ja) | 2000-02-21 |
Family
ID=17123875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1244784A Expired - Fee Related JP3010643B2 (ja) | 1989-09-20 | 1989-09-20 | １―７ｒｌｌ変調方式エンコーダ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3010643B2 (ja) |
-
1989
- 1989-09-20 JP JP1244784A patent/JP3010643B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03107215A (ja) | 1991-05-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4928187A (en) | Method and apparatus for encoding and decoding binary data | |
| US4866544A (en) | Data modulation and demodulation system for magnetic recording system | |
| JPH06195893A (ja) | データ記録方法及び装置 | |
| JPH0223945B2 (ja) | ||
| US5546427A (en) | Method and apparatus for digital code resynchronization in data encoding/decoding | |
| CN100461275C (zh) | 信息刻录装置及其相关方法 | |
| JP3224418B2 (ja) | 記録データ列２次変調方法 | |
| JP2592054B2 (ja) | データ記録方法 | |
| WO1998057325A1 (fr) | Procede et dispositif pour l'enregistrement et la reproduction de donnees | |
| JP3010643B2 (ja) | １―７ｒｌｌ変調方式エンコーダ回路 | |
| JPH0917129A (ja) | ライトデータの調整ビット決定方法、調整ビット決定回路、ライトデータ作成回路及びディスク装置 | |
| JPS634269B2 (ja) | ||
| JP3352348B2 (ja) | 符号変調回路 | |
| JPS6361812B2 (ja) | ||
| JP2587556B2 (ja) | クロック再生回路 | |
| JPS61188743A (ja) | デイスク記録情報複写装置 | |
| JP2592559B2 (ja) | 情報記録再生装置の位相同期回路 | |
| JPS60114053A (ja) | 符号変換方式 | |
| SU1191936A1 (ru) | Устройство дл записи-воспроизведени цифровой информации на магнитном носителе | |
| JP2648909B2 (ja) | 書込みタイミング補償装置 | |
| JPS634270B2 (ja) | ||
| SU980138A1 (ru) | Устройство записи-воспроизведени цифровой информации на магнитном носителе | |
| JP3462896B2 (ja) | Ｅｆｍ信号用同期信号発生器 | |
| JP2673068B2 (ja) | レート２／５（２、１８、２）符号を使用する２進データの符号化および復号の方法及び装置 | |
| SU1037336A1 (ru) | Устройство дл записи и воспроизведени сигналов цифровой информации |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |