JPH09146022A - 画像形成装置 - Google Patents

Abstract

(57)【要約】 【課題】 複数のビーム間での位相同期のずれ量を小さ
くする。 【解決手段】 一方のレーザビーム用の位相同期回路１
０４は、ビデオクロック信号ＶＣＬＫを同期検知パルス
ＤＥＴＰ１と位相同期させてＶＣＬＫＡを出力する。Ｖ
ＣＬＫＡは分周回路１０６で分周されＶＣＬＫ１として
第１のレーザダイオードの駆動に用いられると共に、Ｆ
ＩＦＯ１０１の読出クロックとなる。他方のレーザビー
ム用の位相同期回路１０５は、位相同期回路１０４で生
成されたＶＣＬＫＡをさらに同期検知パルスＤＥＴＰ２
と位相同期させてＶＣＬＫＢを出力する。ＶＣＬＫＢは
分周回路１０７で分周されＶＣＬＫ２として第２のレー
ザダイオードの駆動に用いられると共に、ＦＩＦＯ１０
２の読出クロックとなる。ビデオデータＶＤＡＴＡはＦ
ＩＦＯ１０１，１０２によって２ライン化され、これに
基づいて２本のレーザビームが同時駆動される。

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】本発明は、レーザビームを用
いて感光体に潜像を形成するディジタル複写機やプリン
タ等の画像形成装置に関する。

【０００２】

【従来の技術】ディジタル画像信号に応じてレーザビー
ムを駆動して感光体に照射させることによりディジタル
画像を形成するレーザプリンタや、これを利用したディ
ジタル複写機等の画像形成装置が知られている。このよ
うな装置では、従来より、１本のレーザビームをポリゴ
ンミラーで走査して感光体に照射させる機構となってい
ることから、その動作を高速化するためには、ポリゴン
ミラーの回転速度を高速化する必要があるとともに、ビ
デオクロックの周波数を大きくする必要がある。しか
し、ポリゴンミラーは機械的部品であるため、その回転
速度を上げるためには高精度の加工技術や制御技術が必
要となって困難を伴い、コストアップの要因ともなる。
一方、ビデオクロック周波数が過度に高くなると、レー
ザビームを発生するためのレーザダイオードの変調が困
難になるという問題がある。

【０００３】そこで、このような問題を解決するため、
例えば特開昭５７−８８８７号公報では、複数のレーザ
ビームを用い、これをそれぞれの同期検知信号により位
相合わせしたクロックによって同時駆動するようにした
ビーム記録装置が開示されている。この装置では、例え
ばｎ本のビームを用いると、ビデオクロック周波数は１
／ｎになってビデオクロック周波数を小さくでき、逆に
同一周波数ならばｎ倍の高速化が可能となる。しかも、
ポリゴンミラーの回転速度を特に上げる必要もない。

【０００４】

【発明が解決しようとする課題】しかしながら、上記の
複数ビームによる方法では、各ビームのクロックの位相
を、それぞれのビームの同期検知素子を用いて同期させ
るようになっているため、位相同期のずれ量が順次加算
されて増大し、例えば描かれた縦線が曲がるという現象
が生じるという問題があった。そこで、本発明の目的
は、位相同期のずれ量を小さくして画像を忠実に再現す
ることができる画像形成装置を提供することにある。

【０００５】

【課題を解決するための手段】請求項１記載の画像形成
装置は、複数のレーザビームのそれぞれに対応して同期
検知素子を設け、複数ラインの画像データを同時に記録
するようにした画像形成装置であって、一のビームに対
応して設けられた同期検知素子を用いて、当該ビーム用
のビデオクロックの位相を同期させる位相同期手段と、
前記位相同期手段によって位相同期がとられたビデオク
ロックを用いて当該ビームの位置合わせを行う位置合わ
せ手段と、前記一のビームについて位相同期のとられた
ビデオクロックの位相を、さらに他のビームに対応して
設けられた同期検知素子を用いて同期させる他の位相同
期手段と、前記他の位相同期手段によって位相同期がと
られたビデオクロックを用いて前記他のビームの位置合
わせを行う他の位置合わせ手段とを備えて前記目的を達
成する。

【０００６】この画像形成装置では、一のビーム用の同
期検知素子を用いて当該ビーム用のビデオクロックの位
相同期がとられ、この位相同期がとられたビデオクロッ
クを用いて当該ビームの位置合わせが行われる。一方、
前記一のビームについて位相同期のとられたビデオクロ
ックは、さらに他のビーム用の同期検知素子を用いて位
相同期がとられ、この同期のとられたビデオクロックを
用いて前記他のビームの位置合わせが行われる。

【０００７】請求項２記載の画像形成装置は、請求項１
記載の画像形成装置において、さらに、主走査ライン単
位で画像データを書き込むためのラインメモリを各ビー
ムごとに備えるとともに、ダミーの同期検知信号を生成
する回路を備え、前記ダミーの同期検知信号を用いて、
前記各ラインメモリに対するラインデータの書込動作を
順次行う一方、前記各同期検知素子から実際に出力され
た同期検知信号を用いて前記各ラインメモリの書込リセ
ットと読出リセットとを行うように構成したものであ
る。

【０００８】この画像形成装置では、各ラインメモリに
対するラインデータの書込動作がダミーの同期検知信号
を用いて順次行われる一方、前記各ラインメモリの書込
リセットと読出リセットとは各同期検知素子から実際に
出力された同期検知信号を用いてそれぞれ行われる。

【０００９】請求項３記載の画像形成装置は、請求項２
記載の画像形成装置において、さらに、前記各ラインメ
モリへのデータ書込みに用いる書込クロックを分周する
手段を各ビームごとに備え、前記分周手段によって分周
されたクロックを用いて前記各ラインメモリからの画像
データの読出しを行うように構成したものである。この
画像形成装置では、書込クロックを分周して作成したク
ロックを用いて、各ラインメモリからの画像データの読
出しが行われる。

【００１０】

【実施の形態】以下、図１ないし図１５を参照して、本
発明の好適な実施の形態を詳細に説明する。図１は、本
発明の一実施の形態に係る画像形成装置の光学系の水平
方向の配置を表す図である。この光学系は、ＬＤ制御板
１０によって制御されるレーザダイオードユニット（以
下、ＬＤユニットという。）１１と、ＬＤユニット１１
から出たレーザビーム（以下、単にビームという。）を
平行にするためのコリメートレンズ１２と、コリメート
レンズ１２で平行になったビームを垂直方向に圧縮する
ためのビームコンプレッサ１３と、高速で回転すること
によってビームコンプレッサ１３を通ったビームを反射
して水平方向（主走査方向）にスキャンさせるポリゴン
ミラー１４とを具備している。

【００１１】そして、さらにこの光学系は、前記ポリゴ
ンミラー１４で反射したビームの照射により表面に潜像
が形成される感光体１５と、感光体１５の表面上の全域
にわたってビームの焦点を合わせるためのｆθレンズ１
６，１７と、感光体１５に隣接して配置された２つの同
期検知素子１８，１９とを備えている。２つの同期検知
素子は、感光体１５から近い方から同期検知素子１８，
１９の順に配置されている。

【００１２】図２は、ポリゴンミラー１４から感光体１
５に至る光路の図１の矢印Ａの方向から見た状態を簡略
化して表す図である。この図に示したように、ポリゴン
ミラー１４で反射した２本の平行ビームは、垂直方向に
間隔ｃを保持しつつｆθレンズ１６，１７を通って感光
体１５に入射するようになっている。

【００１３】図３（ａ）は、ＬＤユニット１１の構成を
表し、図３（ｂ）は図１の光学系の垂直方向の配置を表
す図である。なお、図３（ｂ）では、ポリゴンミラー１
４による反射を省略している。図３（ａ）に示したよう
に、ＬＤユニット１１は、基板１１ａと、基板１１ａ上
に配置された２個のＬＤ１１ｂ−１およびＬＤ１１ｂ−
２とを備えている。ＬＤ１１ｂ−１とＬＤ１１ｂ−２と
の水平距離はｈ、垂直距離はｖに設定されている。この
ＬＤユニット１１は、図３（ｂ）に示したように、垂直
方向に配置されている。

【００１４】ＬＤユニット１１のＬＤ１１ｂ−１，ＬＤ
１１ｂ−２から出た各ビームは、互いに垂直方向に重な
るようにして、それぞれコリメートレンズ１２、ビーム
コンプレッサ１３、ｆθレンズ１６，１７を通り、垂直
方向にずらして配置された同期検知素子１８，１９にそ
れぞれ入射する。ここで、ビームコンプレッサ１３は、
ビームを垂直方向（副走査方向）にのみ集光するように
なっているため、図２および図３（ｂ）に示した２本の
ビーム２１，２２の垂直方向の間隔ｃは、図３（ａ）に
示したＬＤ１１ｂ−１とＬＤ１１ｂ−２との間の垂直距
離ｖよりも遙にに小さくなっている。

【００１５】図４は、同期検知素子１８を含む同期検知
回路の構成を表す図である。この回路は、カソード端を
電源に接続したフォトダイオードからなる同期検知素子
１８と、一端を同期検知素子１８のアノード端に接続し
他端を接地接続した抵抗器１８ａと、一方の入力端を同
期検知素子１８のアノード端に接続し、他方の入力端に
参照電圧Ｖｒｅｆを印加するようにしたコンパレータ１
８ｂとを備えている。同期検知素子１８がＬＤ１１ｂ−
１からのビーム２１を受光すると、抵抗器１８ａに電流
Ｉが流れ、Ｒの一方の入力端に電圧Ｖ１（＝ＩＲ）が入
力される。そして、Ｖ１が参照電圧Ｖｒｅｆを越える
と、コンパレータ１８ｂの出力端から正の同期検知パル
スＤＥＴＰ１が出力される。なお、同期検知素子１８は
フォトダイオードに限定されることはなく、他の光電変
換素子でもよい。なお、他方の同期検知素子１９を含む
同期検知回路の構成および動作についても同様であり、
同期検知素子１９へのビーム２２の入射に応じて正の同
期検知パルスＤＥＴＰ２が出力されるようになってい
る。

【００１６】図５は、この画像形成装置の制御回路の要
部構成を表す図である。この回路は、原稿情報を読み取
るためのＣＣＤ（電荷結合素子）５０と、ＣＣＤ５０の
出力端に接続された画像処理ゲートアレイ（ＩＰＵ）６
０と、ＩＰＵ６０に接続されたビデオ処理ゲートアレイ
（ＧＡＶＤ）７０と、ＧＡＶＤ７０に接続された２つの
ファイフォメモリ（ＦＩＦＯ）７１，７２およびデータ
分割・同期制御部１００と、データ分割・同期制御部１
００に接続された２つのＬＤ制御部１０−１，１０−２
および２つのファイフォメモリ（ＦＩＦＯ）１０１，１
０２とを備えている。

【００１７】ＧＡＶＤ７０には、ＩＰＵ６０からＳＤＡ
ＴＡおよびＳＣＬＫが入力されるほか、同期検知パルス
ＤＥＴＰ１およびビデオクロックＶＣＬＫが入力される
ようになっている。ＦＩＦＯ７１，７２は、読み取りと
書き込みの画素周波数が異なることから設けられたタイ
ミング調整用の先入れ先出しメモリである。

【００１８】データ分割・同期制御部１００は、例えば
ＡＳＩＣ（ＡｐｐｌｉｃａｔｉｏｎＳｐｅｃｉｆｉｃ
ＩＣ）で構成されており、ＧＡＶＤ７０からビデオデー
タＶＤＡＴＡおよびビデオクロックＶＣＬＫが入力され
るほか、同期検知素子１８，１９を含む上記の同期検知
回路からそれぞれ同期検知パルスＤＥＴＰ１，ＤＥＴＰ
２が入力され、これらに基づき位相同期のための制御等
を行うようになっている。そして、このデータ分割・同
期制御部１００は、ＬＤ１１ｂ−１（図３）を駆動制御
するＬＤ制御部１０−１に対しビデオデータＶＤＡＴＡ
１およびビデオクロックＶＣＬＫ１を出力するととも
に、ＬＤ１１ｂ−２（図３）を駆動制御するＬＤ制御部
１０−２に対しビデオデータＶＤＡＴＡ２およびビデオ
クロックＶＣＬＫ２を出力するようになっている。

【００１９】図６は、ＡＳＩＣで構成されたデータ分割
・同期制御部１００の機能ブロックを表すものである。
この図に示したように、データ分割・同期制御部１００
は、ＦＩＦＯ１０１，１０２に対する書込み／読出し制
御、位相制御、クロックの分周、ダミー同期信号の発
生、および信号ＬＣＬＲの発生等の諸機能を備えてい
る。ＦＩＦＯ１０１，１０２は、ＧＡＶＤ７０から入力
される１ビームデータを２ビームデータに変換するのに
用いられる先入れ先出しメモリである。

【００２０】図７は、図６に示したデータ分割・同期制
御部１００の要部回路をＦＩＦＯ１０１，１０２を含め
て具体的に表す図である。この回路は、ＪＫフリップフ
ロップ１０３と、ＦＩＦＯ１０１，１０２と、２つの位
相同期回路１０４，１０５と、２つの分周回路１０６，
１０７とを備えている。ＪＫフリップフロップ１０３の
Ｊ，Ｋ端子はともに電源に接続（“Ｈ”レベルに固定）
され、クロック端子には後述する信号ＬＣＬＲが入力さ
れ、ゲート端子には、副走査画像領域有効信号ＦＧＡＴ
Ｅ信号が入力されるようになっている。

【００２１】ＪＫフリップフロップ１０３の出力端子Ｑ
は２分岐され、その一方は反転されてＦＩＦＯ１０１の
ライトイネーブル端子ＷＥに接続され、他方はそのまま
ＦＩＦＯ１０２のライトイネーブル端子ＷＥに接続され
ている。

【００２２】ＦＩＦＯ１０１，１０２の各ライトデータ
端子ＷＤＡＴＡには、ＧＡＶＤ７０（図５）からビデオ
データＶＤＡＴＡが入力され、各ライトリセット端子Ｗ
ＲＥＳには、同期検知素子１８を含んで構成された（ビ
ーム２１に対する）同期検知回路（図４）からの同期検
知パルスＤＥＴＰ１が入力され、さらに、各ライトクロ
ック端子ＷＣＫには、ＧＡＶＤ７０からビデオクロック
ＶＣＬＫが入力されるようになっている。

【００２３】また、ＦＩＦＯ１０１のリードリセット端
子ＲＲＥＳには、図４の同期検知回路から同期検知パル
スＤＥＴＰ１が入力され、ＦＩＦＯ１０２のリードリセ
ット端子ＲＲＥＳには、同期検知素子１９を含んで構成
された（ビーム２２に対する）同期検知回路から同期検
知パルスＤＥＴＰ２が入力されるようになっている。さ
らに、ＦＩＦＯ１０１，１０２の各リードイネーブル端
子ＲＥには、後述するリードイネーブル信号ＲＥ１，Ｒ
Ｅ２がそれぞれ入力されるようになっている。一方、Ｆ
ＩＦＯ１０１，１０２の各リードデータ端子ＲＤＡＴＡ
からは、それぞれビデオデータＶＤＡＴＡ１，ＶＤＡＴ
Ａ２が出力され、ＬＤ制御部１０−１，１０−２に供給
する。

【００２４】位相同期回路１０４には同期検知パルスＤ
ＥＴＰ１が入力され、位相同期回路１０５には同期検知
パルスＤＥＴＰ２が入力されるようになっている。位相
同期回路１０４は、入力されたビデオクロック信号ＶＣ
ＬＫの位相を同期検知パルスＤＥＴＰ１に同期させ、ビ
デオクロック信号ＶＣＬＫＡを出力する。このビデオク
ロック信号ＶＣＬＫＡは、分周回路１０６および位相同
期回路１０５に入力されるようになっている。一方、位
相同期回路１０５は、入力されたビデオクロック信号Ｖ
ＣＬＫＡの位相を同期検知パルスＤＥＴＰ２に同期さ
せ、ビデオクロック信号ＶＣＬＫＢを出力する。このビ
デオクロック信号ＶＣＬＫＢは分周回路１０７に入力さ
れるようになっている。

【００２５】分周回路１０６の出力信号は、ＦＩＦＯ１
０１のリードクロック端子ＲＣＬＫに入力されるととも
に、ＬＤ制御部１０−１にビデオクロックＶＣＬＫ１と
して供給されるようになっている。一方、分周回路１０
７の出力信号は、ＦＩＦＯ１０２のリードクロック端子
ＲＣＬＫに入力されるとともに、ＬＤ制御部１０−２に
ビデオクロックＶＣＬＫ２として供給されるようになっ
ている。

【００２６】図８は、図７で示したライトイネーブル信
号ＲＥ１，ＲＥ２を生成するための回路構成を表す図で
ある。このライトイネーブル信号生成回路１１０は、２
つのカウンタ１１１，１１２と、２つのコンパレータ１
１３，１１４とを備えている。カウンタ１１１には、分
周回路１０６（図７）から出力されたビデオクロック信
号ＶＣＬＫ１が入力され、カウンタ１１２には、分周回
路１０７（図７）から出力されたビデオクロック信号Ｖ
ＣＬＫ２が入力される。カウンタ１１１の出力端子Ｑは
コンパレータ１１３の入力端子Ａに接続され、カウンタ
１１２の出力端子Ｑはコンパレータ１１４の入力端子Ａ
に接続されている。

【００２７】コンパレータ１１３の他の入力端子Ｂには
所定の設定値１が入力され、コンパレータ１１４の他の
入力端子Ｂには所定の設定値２が入力される。カウンタ
１１１およびコンパレータ１１３の各リセット端子には
同期検知パルスＤＥＴＰ１が入力され、カウンタ１１２
およびコンパレータ１１４の各リセット端子には同期検
知パルスＤＥＴＰ２が入力されるようになっている。そ
して、コンパレータ１１３，１１４は、それぞれのカウ
ンタ１１１，１１２から出力されるカウント値とそれぞ
れの設定値１，２とを比較して、その比較結果に応じて
ライトイネーブル信号ＲＥ１，ＲＥ２を出力するように
なっている。

【００２８】図９は、信号ＬＣＬＲを生成するための回
路構成を表す図である。この回路は、カウンタ１２１
と、コンパレータ１２２と、ワンショット発生回路１２
３と、オアゲート１２４と、直列３段に接続されたフリ
ップフロップ１２５〜１２７と、インバータ１２８と、
アンドゲート１２９とを備えている。カウンタ１２１に
はＶＣＬＫが入力され、出力端子Ｑからカウント値を出
力する。コンパレータ１２２にはカウンタ１２１からの
カウント値と所定の設定値とが入力され、両者を比較す
る。コンパレータ１２２の出力端はワンショット発生回
路１２３に接続され、ワンショット発生回路１２３の出
力端はオアゲート１２４の一方の入力端に接続されてい
る。

【００２９】オアゲート１２４の他方の入力端には同期
検知パルスＤＥＴＰ１が入力される。オアゲート１２４
の出力端は、３段のフリップフロップのうちの最初のフ
リップフロップ１２５の入力端子Ｄに接続されている。
これらのフリップフロップ１２５〜１２７のクロック端
子にはＶＣＬＫが入力される。フリップフロップ１２７
の出力端子Ｑは、インバータ１２８を介してアンドゲー
ト１２９の一方の入力端に接続されている。アンドゲー
ト１２９の他方の入力端はフリップフロップ１２５の出
力端子Ｑに接続されている。そして、アンドゲート１２
９の出力端子からは信号ＬＣＬＲが出力されるようにな
っている。

【００３０】この回路で、ワンショット発生回路１２３
からはダミー同期検知パルスＤＥＴＰ１が出力され、オ
アゲート１２４で本物の同期検知パルスＤＥＴＰ１とオ
アを取られてパルス信号ＤＥＴＰ１Ａとなる。ダミー同
期検知パルスＤＥＴＰ１は、カウンタ１２１によるＶＣ
ＬＫのカウント値が設定値と等しくなったときに出力さ
れる所定のパルス幅のパルス信号である。

【００３１】次に、以上のような構成の画像形成装置の
動作を図１０を参照して説明する。図９の回路は、本物
の同期検知パルスＤＥＴＰ１とダミー同期検知パルスＤ
ＥＴＰ１とが重畳（混合）されたパルス信号ＤＥＴＰ１
Ａ（図１０（ａ））と、信号ＬＣＬＲ（同図（ｂ））と
を生成する。この図に示したように、信号ＬＣＬＲは、
パルス信号ＤＥＴＰ１Ａが“Ｈ”レベルの期間中におい
て２クロック分だけ“Ｈ”レベルとなる信号であり、後
述のように、ＪＫフリップフロップ１０３をトグル動作
させる。

【００３２】図７において、ＦＩＦＯ１０１，１０２
は、ともに、ＷＲＥＳに入力される本物の同期検知パル
スＤＥＴＰ１（図１０（ｄ））によってライトリセット
（ライトアドレスのリセット）され、ＶＣＬＫに同期し
てビデオデータＶＤＡＴＡが書き込まれる。これによ
り、ＧＡＶＤ７０からの１ラインのビデオデータがＦＩ
ＦＯ１０１，１０２によって２ライン化される。また、
ＦＩＦＯ１０１は本物の同期検知パルスＤＥＴＰ１（図
１０（ｇ））によってリードリセット（リードアドレス
のリセット）され、ＦＩＦＯ１０２は同期検知パルスＤ
ＥＴＰ２（図１０（ｈ））によってリードリセットされ
る。

【００３３】ＪＫフリップフロップ１０３は、信号ＬＣ
ＬＲに応じて出力をトグル的に反転させる。そして、Ｊ
Ｋフリップフロップ１０３の出力端子Ｑが“Ｌ”レベル
のときは、ＦＩＦＯ１０１のライトイネーブル端子ＷＥ
は“Ｈ”レベルとなってライトイネーブル状態となり
（図１０（ｅ））、ＦＩＦＯ１０２のＷＥは“Ｌ”レベ
ルとなってライトディスエーブル状態となる（同図
（ｆ））。ＪＫフリップフロップ１０３の出力端子Ｑが
“Ｈ”レベルのときは、この逆、すなわちＦＩＦＯ１０
１がライトディスイネーブル状態となり、ＦＩＦＯ１０
２はライトイネーブル状態となる。

【００３４】図８において、カウンタ１１１はＶＣＬＫ
１をカウントし、そのカウント値が設定値１と等しくな
ると、リセット信号ＲＥ１（図１０（ｉ））を“Ｈ”レ
ベルにする。これにより、ＦＩＦＯ１０１はリードイネ
ーブル状態となる。同様に、カウンタ１１２はＶＣＬＫ
２をカウントし、そのカウント値が設定値２と等しくな
ると、リセット信号ＲＥ２（図１０（ｊ））を“Ｈ”レ
ベルにする。これにより、ＦＩＦＯ１０２はリードイネ
ーブル状態となる。

【００３５】位相同期回路１０４は、ビデオクロック信
号ＶＣＬＫの位相を同期検知パルスＤＥＴＰ１に同期さ
せて、ビデオクロック信号ＶＣＬＫＡを出力する。この
ビデオクロック信号ＶＣＬＫＡは、分周回路１０６で分
周され、ビデオクロックＶＣＬＫ１としてＬＤ１１ｂ−
１用のＬＤ制御部１０−１に供給されるとともに、ＦＩ
ＦＯ１０１のＲＣＬＫに入力され、その読出クロックと
なる。一方、位相同期回路１０５は、位相同期回路１０
４で生成されたビデオクロックＶＣＬＫＡの位相をさら
に同期検知パルスＤＥＴＰ２に同期させて、ビデオクロ
ックＶＣＬＫＢを出力する。

【００３６】このビデオクロックＶＣＬＫＢは分周回路
１０７で分周され、ビデオクロックＶＣＬＫ２としてＬ
Ｄ１１ｂ−２用のＬＤ制御部１０−２に供給されるとと
もに、ＦＩＦＯ１０２のＲＣＬＫに入力され、その読出
クロックとなる。なお、ＧＡＶＤ７０からのビデオデー
タＶＤＡＴＡをＦＩＦＯ１０１，１０２によって２ライ
ン化して２ビーム（ビーム２１，２２）を同時駆動する
ので、ＦＩＦＯ１０１，１０２からビデオデータを読み
出すためのビデオクロックＶＣＬＫ１，ＶＣＬＫ２は、
ともに、元のビデオクロックＶＣＬＫを１／２に分周し
たものでよい。

【００３７】図１０（ｉ），（ｊ）に示したように、Ｆ
ＩＦＯ１０１用のリードイネーブル信号ＲＥ１の立ち上
がりタイミングと、ＦＩＦＯ１０２用のリードイネーブ
ル信号ＲＥ２の立ち上がりタイミングとの間隔ｄを調整
することにより、ビーム２１とビーム２２との間の主走
査ずれをなくすように調整することができる。

【００３８】次に、位相同期の方法を具体的に説明す
る。図１１は、位相同期回路１０４の具体的回路構成を
表す図である。この位相同期回路１０４は、元のビデオ
クロックＶＣＬＫ（ｔ１）を順次その１／８位相ずつ遅
延させて７つの遅延信号ｔ２〜ｔ８を出力する遅延素子
１４１，１４２と、入力端子Ａ１〜Ａ８に入力された信
号ｔ１〜ｔ８を同期検知パルスＤＥＴＰ１でラッチし、
出力端子Ｑ１〜Ｑ８およびその反転出力端子ＸＱ１〜Ｘ
Ｑ８から出力するフリップフロップ１４３，１４４と、
８個の３入力のナンドゲート１４５−１〜１４５−８
と、８入力のノアゲート１４６とを備えている。ナンド
ゲート１４５−１〜１４５−８の各第１入力端は、フリ
ップフロップ１４３，１４４の出力端子Ｑ１〜Ｑ８にそ
れぞれ接続され、各第２入力端は、フリップフロップ１
４３，１４４の反転出力端子ＸＱ２，ＸＱ３，……ＸＱ
１にそれぞれ接続されている。各第３入力端には信号ｔ
１〜ｔ８がそれぞれ入力される。

【００３９】ノアゲート１４６の各入力端は、ナンドゲ
ート１４５−１〜１４５−８の各出力端に接続されてい
る。ノアゲート１４６の出力端からは同期クロックＶＣ
ＬＫＡが出力されるようになっている。なお、位相同期
回路１０５についても同様の回路構成であるが、この回
路では、元のビデオクロックとしてＶＣＬＫＡが入力さ
れるとともに、同期検知パルスとしてＤＥＴＰ２が入力
され、位相同期のとれたクロックとしてＶＣＬＫＢが出
力される。

【００４０】図１２は、図１１の位相同期回路１０４の
動作を表すタイミング図である。この図に示したよう
に、位相同期回路１０４は、元の入力クロックｔ１（同
図（ａ））に対して位相がそれぞれ１／８ずつ遅れた遅
延信号ｔ２〜ｔ８（同図（ｂ）〜（ｈ））を遅延素子１
４１，１４２によって生成し、８つのｔ１〜ｔ８の中で
同期検知パルスＤＥＴＰ１（同図（ｉ））と最も位相の
近いものを同期クロックＶＣＬＫＡ（同図（ｊ））とし
て出力する。この図では、ｔ２が選択されて出力され
る。この場合の位相同期精度は１／８ドットとなる。

【００４１】次に、本実施の形態に係る２ビーム用ビデ
オクロックの同期方式における効果を従来方式との比較
において説明する。図１３は、図５におけるデータ分割
・同期制御部１００の要部を従来方式で構成した回路で
あり、本実施の形態における図７の回路に対応するもの
である。なお、この図で、図７と同一構成要素には同一
符号を付し、説明を省略する。この回路では、位相同期
回路１０４によって同期検知パルスＤＥＴＰ１を元のビ
デオクロック信号ＶＣＬＫに同期させ、これにより同期
のとれたクロックを分周してビデオクロック信号ＶＣＬ
Ｋ１とする点は図７と同様であるが、位相同期回路１０
５によって同期検知パルスＤＥＴＰ２を元のビデオクロ
ック信号ＶＣＬＫに同期させ、これにより同期のとれた
クロックを分周してビデオクロック信号ＶＣＬＫ２′と
する点で図７と異なる。すなわち、この回路では、２つ
の位相同期回路１０４，１０５のいずれにおいて元のビ
デオクロック信号ＶＣＬＫに基づいて同期をとるように
している。この場合には、例えば位相同期回路１０４，
１０５の位相同期精度が１／８ドットであったとする
と、図１４に示したように、ビデオクロック信号ＶＣＬ
Ｋ１（同図（ｂ））とＶＣＬＫ２′（同図（ｃ））との
間には、最大で１／４ドット（１／８＋１／８ドット）
のずれが生じることとなる。

【００４２】これに対して、本実施の形態に係る図７の
回路構成では、同期検知パルスＤＥＴＰ１を用いてビデ
オクロック信号ＶＣＬＫの位相同期をとって生成したク
ロック信号ＶＣＬＫＡを用いて、同期検知パルスＤＥＴ
Ｐ２の位相同期をとるようにしたので、図１５に示した
ように、ビデオクロック信号ＶＣＬＫ１（同図（ａ））
とＶＣＬＫ２（同図（ｂ），（ｃ））との間には、最大
でも１／８ドットのずれしか生じない。なお、本実施の
形態では、２本のレーザビームを用いて２ラインの画像
データを同時記録する場合について説明したが、これに
限定されるものではなく、３本以上のビームを用いた場
合にも適用できるのはもちろんである。

【００４３】

【発明の効果】以上説明したように、請求項１記載の画
像形成装置によれば、一のビーム用の同期検知素子を用
いて当該ビーム用のビデオクロックの位相同期をとり、
この位相同期がとられたビデオクロックを用いて当該ビ
ームの位置合わせを行う一方、前記一のビームについて
位相同期のとられたビデオクロックについて、さらに他
のビーム用の同期検知素子を用いて位相同期をとり、こ
の同期のとられたビデオクロックを用いて前記他のビー
ムの位置合わせを行うようにしたので、複数の各ビーム
の主走査方向の位置ずれ量を小さくすることができる。

【００４４】特に、請求項２記載の画像形成装置によれ
ば、各ラインメモリに対するラインデータの書込動作を
ダミーの同期検知信号を用いて順次行う一方、前記各ラ
インメモリの書込リセットと読出リセットとを各同期検
知素子から実際に出力された同期検知信号を用いてそれ
ぞれ行うようにしたので、簡潔な構成で回路を実現する
ことができる。請求項３記載の画像形成装置によれば、
書込クロックを分周して作成したクロックを用いて各ラ
インメモリからの画像データの読出しを行うようにした
ので、簡潔な構成で回路を実現することができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態に係る画像形成装置の光
学系の概略構成を表す図である。

【図２】図１のポリゴンミラーから感光体に至る光路を
簡略化して表す図である。

【図３】（ａ）はＬＤユニットの構成を表し、（ｂ）は
図１の光学系の垂直方向の配置を表す図である。

【図４】同期検知回路の構成を表す回路図である。

【図５】画像形成装置の制御回路の要部を表す回路図で
ある。

【図６】データ分割・同期制御部の機能ブロックを表す
図である。

【図７】図５のデータ分割・同期制御部の要部回路を具
体的に表す回路図である。

【図８】図７のライトイネーブル信号を生成する回路の
構成を表す回路図である。

【図９】信号ＬＣＬＲを生成する回路の構成を表す回路
図である。

【図１０】図７の回路の動作を説明するためのタイミン
グ図である。

【図１１】位相同期回路の具体的回路構成を表す回路図
である。

【図１２】図１１の位相同期回路の動作を表すタイミン
グ図である。

【図１３】図５のデータ分割・同期制御部の要部を従来
方式で構成した場合の回路図である。

【図１４】図１３の回路における２つのビデオクロック
信号の間のずれ量を示すためのタイミング図である。

【図１５】図７の回路における２つのビデオクロック信
号の間のずれ量を示すためのタイミング図である。

【符号の説明】

１０（１０−１，１０−２） ＬＤ制御部 １１ ＬＤユニット １１ｂ−１，１１ｂ−２ レーザダイオード １４ ポリゴンミラー １５ 感光体 １８，１９ 同期検知素子 ２１，２２ レーザビーム ５０ ＣＣＤ ６０ ＩＰＵ ７０ ＧＡＶＤ １００ データ分割・同期制御部 １０１，１０２ ＦＩＦＯ １０３ ＪＫフリップフロップ １０４，１０５ 位相同期回路 １０６，１０７ 分周回路 １１０ ライトイネーブル信号生成回路 ＤＥＴＰ１，ＤＥＴＰ２ 同期検知パルス ＶＣＬＫ，ＶＣＬＫ１，ＶＣＬＫ２ ビデオクロック信
号

Claims (3)

【特許請求の範囲】
1. 【請求項１】 複数のレーザビームのそれぞれに対応し
   て同期検知素子を設け、複数ラインの画像データを同時
   に記録するようにした画像形成装置であって、 一のビームに対応して設けられた同期検知素子を用い
   て、当該ビーム用のビデオクロックの位相を同期させる
   位相同期手段と、 前記位相同期手段によって位相同期がとられたビデオク
   ロックを用いて当該ビームの位置合わせを行う位置合わ
   せ手段と、 前記一のビームについて位相同期のとられたビデオクロ
   ックの位相を、さらに他のビームに対応して設けられた
   同期検知素子を用いて同期させる他の位相同期手段と、 前記他の位相同期手段によって位相同期がとられたビデ
   オクロックを用いて前記他のビームの位置合わせを行う
   他の位置合わせ手段とを備えたことを特徴とする画像形
   成装置。
2. 【請求項２】 さらに、主走査ライン単位で画像データ
   を書き込むためのラインメモリを各ビームごとに備える
   とともに、ダミーの同期検知信号を生成する回路を備
   え、 前記ダミーの同期検知信号を用いて、前記各ラインメモ
   リに対するラインデータの書込動作を順次行う一方、 前記各同期検知素子から実際に出力された同期検知信号
   を用いて、前記各ラインメモリの書込リセットと読出リ
   セットとを行うようにしたことを特徴とする請求項１記
   載の画像形成装置。
3. 【請求項３】 さらに、前記各ラインメモリへのデータ
   書込みに用いる書込クロックを分周する手段を各ビーム
   ごとに備え、 前記分周手段によって分周されたクロックを用いて前記
   各ラインメモリからの画像データの読出しを行うように
   したことを特徴とする請求項２記載の画像形成装置。