JPH09113576A - 小型素子の電気特性検査方法及び装置 - Google Patents
小型素子の電気特性検査方法及び装置Info
- Publication number
- JPH09113576A JPH09113576A JP7271170A JP27117095A JPH09113576A JP H09113576 A JPH09113576 A JP H09113576A JP 7271170 A JP7271170 A JP 7271170A JP 27117095 A JP27117095 A JP 27117095A JP H09113576 A JPH09113576 A JP H09113576A
- Authority
- JP
- Japan
- Prior art keywords
- lead
- small element
- separated
- frame
- small
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】
【課題】 電気特性検査を効率よく行うことのできる小
型素子の電気特性検査方法及び装置を提供するものであ
る。 【解決手段】 リードフレーム１に多数の半導体チップ
１１をボンディングした後、各半導体チップ１１を各半
導体チップ１１から延びるリードフレーム１のリード部
２ａ，２ｂ，２ｃごと樹脂１４で成形して多数の小型素
子３を形成した後、その各小型素子３の電気特性を検査
する方法において、上記小型素子３の両側から延びる上
記リード部２ａ，２ｂ，２ｃを、その小型素子３の一側
の１本のみを残して他のリード部２ｂ，２ｃをフレーム
部１ａから切り離し、その切り離した各リード部２ｂ，
２ｃのそれぞれに測定電極ピン４をあてがうと共に、切
り離されていない各小型素子３の各リード部２ａに繋が
る上記フレーム部１ｂに測定電極ピン５をあてがって、
各小型素子３の電気特性の検査を行った後、残りの各リ
ード部２ａを切り離すものである。
型素子の電気特性検査方法及び装置を提供するものであ
る。 【解決手段】 リードフレーム１に多数の半導体チップ
１１をボンディングした後、各半導体チップ１１を各半
導体チップ１１から延びるリードフレーム１のリード部
２ａ，２ｂ，２ｃごと樹脂１４で成形して多数の小型素
子３を形成した後、その各小型素子３の電気特性を検査
する方法において、上記小型素子３の両側から延びる上
記リード部２ａ，２ｂ，２ｃを、その小型素子３の一側
の１本のみを残して他のリード部２ｂ，２ｃをフレーム
部１ａから切り離し、その切り離した各リード部２ｂ，
２ｃのそれぞれに測定電極ピン４をあてがうと共に、切
り離されていない各小型素子３の各リード部２ａに繋が
る上記フレーム部１ｂに測定電極ピン５をあてがって、
各小型素子３の電気特性の検査を行った後、残りの各リ
ード部２ａを切り離すものである。
Description
【０００１】
【発明の属する技術分野】本発明は、トランジスタなど
の小型素子の組立工程でその小型素子の電気特性を検査
する小型素子の電気特性検査方法及び装置に係り、特に
組立中の多数の小型素子の電気特性の検査を一度に行え
る電気特性検査方法及び装置に関するものである。
の小型素子の組立工程でその小型素子の電気特性を検査
する小型素子の電気特性検査方法及び装置に係り、特に
組立中の多数の小型素子の電気特性の検査を一度に行え
る電気特性検査方法及び装置に関するものである。
【０００２】
【従来の技術】これまで、トランジスタなどの小型素子
の電気特性検査は、組立工程が終わった後に行ってい
た。
の電気特性検査は、組立工程が終わった後に行ってい
た。
【０００３】トランジスタ素子の組立工程を図２（ａ）
〜（ｃ）に示し、従来のトランジスタ素子の電気特性検
査方法を図３に示す。
〜（ｃ）に示し、従来のトランジスタ素子の電気特性検
査方法を図３に示す。
【０００４】図２（ａ）に示すように、リードフレーム
１に形成された素子用の第１リード部２ａ上に、例えば
銀エポキシ樹脂１２を用いて半導体チップ１１をダイボ
ンディングした後、その半導体チップ１１と隣接する第
２リード部２ｂおよび第３リード部２ｃとを、例えば金
ワイヤ１３でワイヤボンディングする。次に各半導体チ
ップ１１とリード部２ごと樹脂１４によりトランスファ
モールドして、トランジスタ素子３が形成される。
１に形成された素子用の第１リード部２ａ上に、例えば
銀エポキシ樹脂１２を用いて半導体チップ１１をダイボ
ンディングした後、その半導体チップ１１と隣接する第
２リード部２ｂおよび第３リード部２ｃとを、例えば金
ワイヤ１３でワイヤボンディングする。次に各半導体チ
ップ１１とリード部２ごと樹脂１４によりトランスファ
モールドして、トランジスタ素子３が形成される。
【０００５】図２（ｂ）に示すように、トランジスタ素
子３はリードフレーム１のフレーム部１ａ，１ｂに多数
繋がれて形成され、はんだメッキ（図示せず）を施した
後、図２（ｃ）に示すように、各トランジスタ素子３の
両側から延出されるリード部２をフレーム部１ａ，１ｂ
から一度に切り離す。
子３はリードフレーム１のフレーム部１ａ，１ｂに多数
繋がれて形成され、はんだメッキ（図示せず）を施した
後、図２（ｃ）に示すように、各トランジスタ素子３の
両側から延出されるリード部２をフレーム部１ａ，１ｂ
から一度に切り離す。
【０００６】従来のトランジスタ素子３の電気特性検査
方法は、切り離されたトランジスタ素子３のリード部２
の曲げ加工が施された後に、図３に示すように、リード
部２ａに測定電極ピン１５ａを，リード部２ｂに測定電
極ピン１５ｂを、リード部２ｃに測定電極ピン１５ｃを
あてがって、トランジスタ素子３の電気特性を１個ずつ
検査していた。
方法は、切り離されたトランジスタ素子３のリード部２
の曲げ加工が施された後に、図３に示すように、リード
部２ａに測定電極ピン１５ａを，リード部２ｂに測定電
極ピン１５ｂを、リード部２ｃに測定電極ピン１５ｃを
あてがって、トランジスタ素子３の電気特性を１個ずつ
検査していた。
【０００７】
【発明が解決しようとする課題】しかしながら、上述し
たように、リードフレーム１に繋がれた各トランジスタ
素子３をリードフレーム１から全て切り離してバラバラ
にすると、１個１個のトランジスタ素子３を所定の検査
位置に載置して検査を行わなければならない。
たように、リードフレーム１に繋がれた各トランジスタ
素子３をリードフレーム１から全て切り離してバラバラ
にすると、１個１個のトランジスタ素子３を所定の検査
位置に載置して検査を行わなければならない。
【０００８】電気特性検査は１個のトランジスタ素子３
につき０．４秒を要し、また、電気特性検査を行う所定
の位置にトランジスタ素子３を載置するために１個につ
き０．６秒の時間を要する。つまり、１個のトランジス
タ素子３の電気特性検査を行うのに１秒かかるため、４
５個のトランジスタ素子３の電気特性検査を行う場合、
４５秒の検査時間がかかっていた。すなわち、従来の電
気特性検査方法は、トランジスタ素子３の数の増加に比
例して電気特性検査に要する時間が増大するため、生産
性を損う要因となっていた。
につき０．４秒を要し、また、電気特性検査を行う所定
の位置にトランジスタ素子３を載置するために１個につ
き０．６秒の時間を要する。つまり、１個のトランジス
タ素子３の電気特性検査を行うのに１秒かかるため、４
５個のトランジスタ素子３の電気特性検査を行う場合、
４５秒の検査時間がかかっていた。すなわち、従来の電
気特性検査方法は、トランジスタ素子３の数の増加に比
例して電気特性検査に要する時間が増大するため、生産
性を損う要因となっていた。
【０００９】そこで、本発明の課題は、上記課題を解決
し、電気特性検査を効率よく行うことのできる小型素子
の電気特性検査方法及び装置を提供することにある。
し、電気特性検査を効率よく行うことのできる小型素子
の電気特性検査方法及び装置を提供することにある。
【００１０】
【課題を解決するための手段】上記課題を解決するため
に請求項１の発明は、リードフレームに多数の半導体チ
ップをボンディングした後、各半導体チップを各半導体
チップから延びるリードフレームのリード部ごと樹脂で
成形して多数の小型素子を形成した後、その各小型素子
の電気特性を検査する方法において、上記小型素子の両
側から延びる上記リード部を、その小型素子の一側の１
本のみを残して他のリード部をフレーム部から切り離
し、その切り離した各リード部のそれぞれに測定電極ピ
ンをあてがうと共に、切り離されていない各小型素子の
各リード部に繋がる上記フレーム部に測定電極ピンをあ
てがって、各小型素子の電気特性の検査を行った後、残
りの各リード部を切り離すものである。
に請求項１の発明は、リードフレームに多数の半導体チ
ップをボンディングした後、各半導体チップを各半導体
チップから延びるリードフレームのリード部ごと樹脂で
成形して多数の小型素子を形成した後、その各小型素子
の電気特性を検査する方法において、上記小型素子の両
側から延びる上記リード部を、その小型素子の一側の１
本のみを残して他のリード部をフレーム部から切り離
し、その切り離した各リード部のそれぞれに測定電極ピ
ンをあてがうと共に、切り離されていない各小型素子の
各リード部に繋がる上記フレーム部に測定電極ピンをあ
てがって、各小型素子の電気特性の検査を行った後、残
りの各リード部を切り離すものである。
【００１１】請求項２の発明は、リードフレームに多数
の半導体チップをボンディングした後、各半導体チップ
を各半導体チップから延びるリードフレームのリード部
ごと樹脂で成形して多数の小型素子を形成した後、その
各小型素子の電気特性を検査する装置において、上記小
型素子の両側から延びる上記リード部を、その小型素子
の一側の１本のみを残して他のリード部をフレーム部か
ら切り離し、その切り離した各リード部にあてがう測定
電極ピンを有し、切り離されていない各小型素子リード
部に繋がる上記フレーム部にあてがう測定電極ピンを有
する検査手段を備え、各小型素子の電気特性の検査を行
った後、残りの各リード部を切り離すものである。
の半導体チップをボンディングした後、各半導体チップ
を各半導体チップから延びるリードフレームのリード部
ごと樹脂で成形して多数の小型素子を形成した後、その
各小型素子の電気特性を検査する装置において、上記小
型素子の両側から延びる上記リード部を、その小型素子
の一側の１本のみを残して他のリード部をフレーム部か
ら切り離し、その切り離した各リード部にあてがう測定
電極ピンを有し、切り離されていない各小型素子リード
部に繋がる上記フレーム部にあてがう測定電極ピンを有
する検査手段を備え、各小型素子の電気特性の検査を行
った後、残りの各リード部を切り離すものである。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態を図１
で説明する。尚、図２と同じ部材には同じ番号を符して
いる。
で説明する。尚、図２と同じ部材には同じ番号を符して
いる。
【００１３】図１（ａ）に示すように、リードフレーム
１に繋がれて組立られた各トランジスタ素子３の両側に
形成されるリード部２をフレーム部１ｂから一度に切り
離さずに、リード部２ａを残して他のリード部２ｂ，２
ｃをフレーム部１ｂから切り離す。切り離す各リード部
２ｂ，２ｃと切り離すフレーム部１ｂとの間隔は、切離
に伴う切り屑がトランジスタ素子３側、或いはフレーム
部１ｂ側に付着していても電気特性検査に支障が出ない
程度（例えば、０．０５〜０．５ｍｍ程度）であればよ
い。
１に繋がれて組立られた各トランジスタ素子３の両側に
形成されるリード部２をフレーム部１ｂから一度に切り
離さずに、リード部２ａを残して他のリード部２ｂ，２
ｃをフレーム部１ｂから切り離す。切り離す各リード部
２ｂ，２ｃと切り離すフレーム部１ｂとの間隔は、切離
に伴う切り屑がトランジスタ素子３側、或いはフレーム
部１ｂ側に付着していても電気特性検査に支障が出ない
程度（例えば、０．０５〜０．５ｍｍ程度）であればよ
い。
【００１４】図１（ｂ）に示すように、電気特性検査
は、各リード部２ａがフレーム部１ｂと繋がっているた
め、各トランジスタ素子３が整然と並んだ状態で行われ
る。電気特性検査は、フレーム部１ｂから切り離された
各リード部２ｂ，２ｃのそれぞれに測定電極ピン４をあ
てがい、各リード部２ａが繋がるフレーム部１ｂに測定
電極ピン５をあてがって行われる。各測定電極ピン４お
よび測定電極ピン５は測定装置６に接続される。
は、各リード部２ａがフレーム部１ｂと繋がっているた
め、各トランジスタ素子３が整然と並んだ状態で行われ
る。電気特性検査は、フレーム部１ｂから切り離された
各リード部２ｂ，２ｃのそれぞれに測定電極ピン４をあ
てがい、各リード部２ａが繋がるフレーム部１ｂに測定
電極ピン５をあてがって行われる。各測定電極ピン４お
よび測定電極ピン５は測定装置６に接続される。
【００１５】各測定電極ピン４をあてがう位置は、リー
ドフレーム１の各リード部２ｂ，２ｃの位置である。こ
のため、各測定電極ピン４の間隔が各リード部２ｂ，２
ｃと合致するようにあらかじめ配置しておく。これによ
り、各測定電極ピン４と各トランジスタ素子３の各リー
ド部２ｂ，２ｃとの接触、および測定電極ピン５と各ト
ランジスタ素子３の各リード部２ａとの接触は、一度で
済むと共に、同時に行われる。
ドフレーム１の各リード部２ｂ，２ｃの位置である。こ
のため、各測定電極ピン４の間隔が各リード部２ｂ，２
ｃと合致するようにあらかじめ配置しておく。これによ
り、各測定電極ピン４と各トランジスタ素子３の各リー
ド部２ｂ，２ｃとの接触、および測定電極ピン５と各ト
ランジスタ素子３の各リード部２ａとの接触は、一度で
済むと共に、同時に行われる。
【００１６】次に、測定装置６より各測定電極ピン４お
よび測定電極ピン５を介して、各トランジスタ素子３が
正常に作動するかどうかを検査する。この検査は検査部
位を順次切り換えて行うため、各測定電極ピン４および
測定電極ピン５を、各トランジスタ素子３に１つ１つあ
てがう必要がない。電気特性検査終了後、フレーム部１
ｂから残りの各リード部２ａが一度に切り離される。
よび測定電極ピン５を介して、各トランジスタ素子３が
正常に作動するかどうかを検査する。この検査は検査部
位を順次切り換えて行うため、各測定電極ピン４および
測定電極ピン５を、各トランジスタ素子３に１つ１つあ
てがう必要がない。電気特性検査終了後、フレーム部１
ｂから残りの各リード部２ａが一度に切り離される。
【００１７】本発明は、リードフレーム１に繋がれた多
数のトランジスタ素子３（例えば、４５個）の各リード
部２をフレーム部１ｂから切り離す工程が電気特性検査
の前後に１回ずつある。しかし、本発明の電気特性検査
は、各測定電極ピン４および測定電極ピン５を各トラン
ジスタ素子３に一回接続するだけで完了する。各測定電
極ピン４および測定電極ピン５を各トランジスタ素子３
に接続した後、電気特性検査を行うのに要する時間は約
８秒であり、結果的に、従来の電気特性検査よりも所要
時間は短くなる。切り離し工程が１回多い分（所要時間
は約２秒）を含めても全体の所要時間は約１２秒しかか
からず、従来の電気特性検査に比べて所要時間が約１／
４に短縮される。
数のトランジスタ素子３（例えば、４５個）の各リード
部２をフレーム部１ｂから切り離す工程が電気特性検査
の前後に１回ずつある。しかし、本発明の電気特性検査
は、各測定電極ピン４および測定電極ピン５を各トラン
ジスタ素子３に一回接続するだけで完了する。各測定電
極ピン４および測定電極ピン５を各トランジスタ素子３
に接続した後、電気特性検査を行うのに要する時間は約
８秒であり、結果的に、従来の電気特性検査よりも所要
時間は短くなる。切り離し工程が１回多い分（所要時間
は約２秒）を含めても全体の所要時間は約１２秒しかか
からず、従来の電気特性検査に比べて所要時間が約１／
４に短縮される。
【００１８】また、電気特性検査時間の短縮に伴い、生
産性が格段に向上することは言うまでもない。
産性が格段に向上することは言うまでもない。
【００１９】尚、本実施の形態においては、一側に１本
のリード部を備え、他側に２本のリード部を備えたトラ
ンジスタ素子を用いたが、トランジスタ以外の素子であ
ってもよく、また、素子のリード部は両側に何本あって
もよいことは勿論である。
のリード部を備え、他側に２本のリード部を備えたトラ
ンジスタ素子を用いたが、トランジスタ以外の素子であ
ってもよく、また、素子のリード部は両側に何本あって
もよいことは勿論である。
【００２０】
【発明の効果】以上要するに本発明によれば、次のよう
な優れた効果を発揮する。
な優れた効果を発揮する。
【００２１】（１） 電気特性検査を小型素子をリード
フレームから完全に切り離す前の組立途中に行うため、
小型素子のリード部への測定電極の位置決めが容易であ
る。
フレームから完全に切り離す前の組立途中に行うため、
小型素子のリード部への測定電極の位置決めが容易であ
る。
【００２２】（２） 電気特性検査の所要時間が大幅に
短縮できる。
短縮できる。
【図１】本発明の小型素子の電気特性検査方法を示す図
である。
である。
【図２】トランジスタ素子の断面を示す図である。
【図３】従来の小型素子の電気特性検査方法を示す図で
ある。
ある。
１ リードフレーム １ａ，１ｂ フレーム部 ２ａ，２ｂ，２ｃ リード部 ３ トランジスタ素子（小型素子） ４ 測定電極ピン（検査手段） ５ 測定電極ピン（検査手段） ６ 測定装置（検査手段） １１ 半導体チップ １４ 樹脂
Claims (2)
- 【請求項１】 リードフレームに多数の半導体チップを
ボンディングした後、各半導体チップを各半導体チップ
から延びるリードフレームのリード部ごと樹脂で成形し
て多数の小型素子を形成した後、その各小型素子の電気
特性を検査する方法において、上記小型素子の両側から
延びる上記リード部を、その小型素子の一側の１本のみ
を残して他のリード部をフレーム部から切り離し、その
切り離した各リード部のそれぞれに測定電極ピンをあて
がうと共に、切り離されていない各小型素子の各リード
部に繋がる上記フレーム部に測定電極ピンをあてがっ
て、各小型素子の電気特性の検査を行った後、残りの各
リード部を切り離すことを特徴とする小型素子の電気特
性検査方法。 - 【請求項２】 リードフレームに多数の半導体チップを
ボンディングした後、各半導体チップを各半導体チップ
から延びるリードフレームのリード部ごと樹脂で成形し
て多数の小型素子を形成した後、その各小型素子の電気
特性を検査する装置において、上記小型素子の両側から
延びる上記リード部を、その小型素子の一側の１本のみ
を残して他のリード部をフレーム部から切り離し、その
切り離した各リード部にあてがう測定電極ピンを有し、
切り離されていない各小型素子リード部に繋がる上記フ
レーム部にあてがう測定電極ピンを有する検査手段を備
え、各小型素子の電気特性の検査を行った後、残りの各
リード部を切り離すことを特徴とする小型素子の電気特
性検査装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7271170A JPH09113576A (ja) | 1995-10-19 | 1995-10-19 | 小型素子の電気特性検査方法及び装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7271170A JPH09113576A (ja) | 1995-10-19 | 1995-10-19 | 小型素子の電気特性検査方法及び装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09113576A true JPH09113576A (ja) | 1997-05-02 |
Family
ID=17496322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7271170A Pending JPH09113576A (ja) | 1995-10-19 | 1995-10-19 | 小型素子の電気特性検査方法及び装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09113576A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000006167A (ko) * | 1998-06-19 | 2000-01-25 | 클라크 3세 존 엠. | 집적회로패키지를제조하는방법 |
-
1995
- 1995-10-19 JP JP7271170A patent/JPH09113576A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000006167A (ko) * | 1998-06-19 | 2000-01-25 | 클라크 3세 존 엠. | 집적회로패키지를제조하는방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4985988A (en) | Method for assembling, testing, and packaging integrated circuits | |
| JP2003124421A (ja) | リードフレーム及びその製造方法並びに該リードフレームを用いた半導体装置の製造方法 | |
| US20010001541A1 (en) | Structure and method for probing wiring bond pads | |
| JP2703204B2 (ja) | ボール・グリッド・アレイ半導体パッケージのワイヤボンディング検査方法 | |
| JP4157715B2 (ja) | 半導体装置の製造方法 | |
| JPH09113576A (ja) | 小型素子の電気特性検査方法及び装置 | |
| JP2003031595A (ja) | 半導体パッケージの製造方法および半導体パッケージ | |
| JPH088385A (ja) | 樹脂封止型半導体装置 | |
| JPH09330962A (ja) | 半導体集積回路装置およびその製造方法 | |
| JP2990141B2 (ja) | 高周波マルチチップモジュールの製造方法 | |
| JPH06132449A (ja) | 半導体装置 | |
| JP2985423B2 (ja) | 半導体装置 | |
| JP2000252404A (ja) | 半導体パッケージ及びその製造方法 | |
| JP3082749B2 (ja) | 半導体装置および製造方法 | |
| JPS614264A (ja) | 自動ギヤングボンデイング用接続テ−プと半導体素子の組合せ | |
| JPH04158562A (ja) | 半導体装置、それに用いるリードフレーム、半導体装置の製造方法および半導体装置の検査方法 | |
| JP2839686B2 (ja) | フィルムキャリヤテープおよびこのフィルムキャリヤテープを用いた半導体装置 | |
| JPH1098060A (ja) | 電子部品の製造方法及びその電子部品の検査方法 | |
| JPH05166901A (ja) | 半導体装置 | |
| JPH05226414A (ja) | Ｔａｂ−集積回路の製造方法およびその製造方法のためのｔａｂテープ | |
| JPH02216475A (ja) | 半導体装置の検査方法 | |
| JP2004055765A (ja) | Ｉｃパッケージの製造方法およびリードフレーム | |
| KR200307295Y1 (ko) | 반도체 칩 테스트용 멀티 사이드 브레이즈 | |
| JPS62271443A (ja) | 半導体装置 | |
| JPH06310625A (ja) | 実装ソケット |