JPH0897242A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0897242A JPH0897242A JP6233640A JP23364094A JPH0897242A JP H0897242 A JPH0897242 A JP H0897242A JP 6233640 A JP6233640 A JP 6233640A JP 23364094 A JP23364094 A JP 23364094A JP H0897242 A JPH0897242 A JP H0897242A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- metal layer
- semiconductor device
- forming
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/03—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01022—Titanium [Ti]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】 最上層がＡｕ層からなるパッド電極を、その
Ａｕ層の表面が清浄に形成されかつ容易に形成しうる半
導体装置の製造方法を提供する。 【構成】 第１のＴｉ層１３をメッキ装置のカソード電
極に接続して、湿式メッキ法により第１のＡｕ層１５上
に第２のＡｕ層１９を２〜３μｍ程度形成する。このと
き、第１のＴｉ層１３の表面は自然酸化膜１８により被
覆されており、第１のＡｕ層１５上のみに選択的にメッ
キを施すことができる。その後、第１のＴｉ層１５を除
去する。
Ａｕ層の表面が清浄に形成されかつ容易に形成しうる半
導体装置の製造方法を提供する。 【構成】 第１のＴｉ層１３をメッキ装置のカソード電
極に接続して、湿式メッキ法により第１のＡｕ層１５上
に第２のＡｕ層１９を２〜３μｍ程度形成する。このと
き、第１のＴｉ層１３の表面は自然酸化膜１８により被
覆されており、第１のＡｕ層１５上のみに選択的にメッ
キを施すことができる。その後、第１のＴｉ層１５を除
去する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に表面電極を湿式メッキ法を用いて形成する方
法に関する。
関し、特に表面電極を湿式メッキ法を用いて形成する方
法に関する。
【０００２】
【従来の技術】半導体素子の表面に形成されるパッド電
極と、他の部品またはリード等との電気的接続方法の一
つとしてＡｕワイヤボンディングによる接続がある。そ
の際、ボンビリィティを良くするために、上記パッド電
極の最上層を２〜３μｍの厚さのＡｕ層からなることが
要求され、一般的に真空蒸着法により形成される。
極と、他の部品またはリード等との電気的接続方法の一
つとしてＡｕワイヤボンディングによる接続がある。そ
の際、ボンビリィティを良くするために、上記パッド電
極の最上層を２〜３μｍの厚さのＡｕ層からなることが
要求され、一般的に真空蒸着法により形成される。
【０００３】以下、図７を参照してパッド電極の形成方
法を説明する。半導体基板１０１の絶縁膜１０２上に、
第１のＴｉ層１０３、Ｐｔ層１０４、厚さ２〜３μｍの
Ａｕ層１０５及び第２のＴｉ層１０６を真空蒸着法を用
いて順次形成する。第２のＴｉ層１０６上にレジストパ
ターン１０７を形成する（同図（ａ））。
法を説明する。半導体基板１０１の絶縁膜１０２上に、
第１のＴｉ層１０３、Ｐｔ層１０４、厚さ２〜３μｍの
Ａｕ層１０５及び第２のＴｉ層１０６を真空蒸着法を用
いて順次形成する。第２のＴｉ層１０６上にレジストパ
ターン１０７を形成する（同図（ａ））。
【０００４】次に、半導体基板１０１をイオン・ミリン
グ装置にセットし、レジストパターン１０７をマスクに
用いて第２のＴｉ層１０６をＡｒガスでエッチングする
（同図（ｂ））。続いて、Ａｒ＋Ｏ２ガスにより、パタ
ーニングされた第２のＴｉ層１０７をマスクとして、Ａ
ｕ層１０５及びＰｔ層１０４をエッチングする（同図
（ｃ））。最後に、半導体基板１０１をイオン・ミリン
グ装置から取り出し、第２のＴｉ層１０６と第１のＴｉ
層１０３をフッ化アンモニウムでエッチング除去する
（同図（ｄ））。
グ装置にセットし、レジストパターン１０７をマスクに
用いて第２のＴｉ層１０６をＡｒガスでエッチングする
（同図（ｂ））。続いて、Ａｒ＋Ｏ２ガスにより、パタ
ーニングされた第２のＴｉ層１０７をマスクとして、Ａ
ｕ層１０５及びＰｔ層１０４をエッチングする（同図
（ｃ））。最後に、半導体基板１０１をイオン・ミリン
グ装置から取り出し、第２のＴｉ層１０６と第１のＴｉ
層１０３をフッ化アンモニウムでエッチング除去する
（同図（ｄ））。
【０００５】このように、厚膜のＡｕ１０５層をイオン
・ミリング法を用いてエッチングする場合、Ａｕ層１０
５とマスクパターンとの十分なエッチングレートの差が
必要である。そこで、Ａｕ層１０６のエッチングガスで
あるＡｒ＋Ｏ２に対してエッチングレートが非常に小さ
い、第２のＴｉ層１０６を上記マスクパターンとして用
いている。その後、第２のＴｉ層１０６はウェットまた
はドライエッチングにより除去される。しかし、Ａｕ層
上に僅かでもＴｉ層が残っていると、ボンダビィリティ
の極端な低下を招き問題となる。また、２〜３μｍの厚
膜金属を真空蒸着法で形成したり、またエッチングする
ことはコストアップの要因となり問題である。
・ミリング法を用いてエッチングする場合、Ａｕ層１０
５とマスクパターンとの十分なエッチングレートの差が
必要である。そこで、Ａｕ層１０６のエッチングガスで
あるＡｒ＋Ｏ２に対してエッチングレートが非常に小さ
い、第２のＴｉ層１０６を上記マスクパターンとして用
いている。その後、第２のＴｉ層１０６はウェットまた
はドライエッチングにより除去される。しかし、Ａｕ層
上に僅かでもＴｉ層が残っていると、ボンダビィリティ
の極端な低下を招き問題となる。また、２〜３μｍの厚
膜金属を真空蒸着法で形成したり、またエッチングする
ことはコストアップの要因となり問題である。
【０００６】
【発明が解決しようとする課題】本発明は、半導体装置
の表面上に形成され少なくとも最上層がＡｕ層からなる
パッド電極を、そのＡｕ層の表面が清浄に形成されかつ
容易に形成しうる半導体装置の製造方法を提供する。
の表面上に形成され少なくとも最上層がＡｕ層からなる
パッド電極を、そのＡｕ層の表面が清浄に形成されかつ
容易に形成しうる半導体装置の製造方法を提供する。
【０００７】
【課題を解決するための手段】本発明による半導体装置
の製造方法は、半導体基板の絶縁膜上にＴｉ層を全面に
形成する工程と、上記Ｔｉ層上に選択的に第１のＡｕ層
を形成する工程と、上記Ｔｉ層の露出した表面が酸化さ
れた状態のもとで、上記Ｔｉ層をカソード電極に接続
し、湿式メッキ法を用いて上記第１のＡｕ層上に第２の
Ａｕ層を形成する工程と、上記Ｔｉ層の露出した部分を
選択的に除去する工程とを含む。
の製造方法は、半導体基板の絶縁膜上にＴｉ層を全面に
形成する工程と、上記Ｔｉ層上に選択的に第１のＡｕ層
を形成する工程と、上記Ｔｉ層の露出した表面が酸化さ
れた状態のもとで、上記Ｔｉ層をカソード電極に接続
し、湿式メッキ法を用いて上記第１のＡｕ層上に第２の
Ａｕ層を形成する工程と、上記Ｔｉ層の露出した部分を
選択的に除去する工程とを含む。
【０００８】
【作用】上記半導体装置の製造方法によれば、厚膜のＡ
ｕ層を湿式メッキ法により形成する。従って、形成され
た上記第２のＡｕ層は容易に２〜３μｍの厚さに形成す
ることができると共に、その表面は清浄である。また、
上記Ｔｉ層は酸化されやすく、露出した表面はすぐに酸
化膜に被覆されるため、上記第１のＡｕ層上にのみ選択
的に上記第２のＡｕ層を形成することができる。
ｕ層を湿式メッキ法により形成する。従って、形成され
た上記第２のＡｕ層は容易に２〜３μｍの厚さに形成す
ることができると共に、その表面は清浄である。また、
上記Ｔｉ層は酸化されやすく、露出した表面はすぐに酸
化膜に被覆されるため、上記第１のＡｕ層上にのみ選択
的に上記第２のＡｕ層を形成することができる。
【０００９】
【実施例】本発明の一実施例を図１乃至図６を参照して
詳細に説明する。
詳細に説明する。
【００１０】先ず、半導体基板１１の絶縁膜１２上に、
真空蒸着法により第１のＴｉ層１３（膜厚：１００ｎ
ｍ）、Ｐｔ層１４（１００ｎｍ）、第１のＡｕ層１５
（１００ｎｍ）、第２のＴｉ層１６（５０ｎｍ）を順次
形成する。第２のＴｉ層１６上にパッド電極と形成領域
にレジストパターン１７を形成する（図１）。
真空蒸着法により第１のＴｉ層１３（膜厚：１００ｎ
ｍ）、Ｐｔ層１４（１００ｎｍ）、第１のＡｕ層１５
（１００ｎｍ）、第２のＴｉ層１６（５０ｎｍ）を順次
形成する。第２のＴｉ層１６上にパッド電極と形成領域
にレジストパターン１７を形成する（図１）。
【００１１】次に、半導体基板１１をイオン・ミリング
装置にセットする。イオン・ミリング装置内にＡｒガス
を導入し、レジストパターン１７をマスクに用いて第２
のＴｉ層１６をエッチングする（図２）。続いて、Ａｒ
ガスとＯ２ガスを導入して、第２のＴｉ層１６をマスク
に用いて第１のＡｕ層１５及びＰｔ層１４を順次エッチ
ングする（図３）。
装置にセットする。イオン・ミリング装置内にＡｒガス
を導入し、レジストパターン１７をマスクに用いて第２
のＴｉ層１６をエッチングする（図２）。続いて、Ａｒ
ガスとＯ２ガスを導入して、第２のＴｉ層１６をマスク
に用いて第１のＡｕ層１５及びＰｔ層１４を順次エッチ
ングする（図３）。
【００１２】その後、半導体基板１１をイオン・ミリン
グ装置から取り出し、第２のＴｉ層１６をフッ化アンモ
ニウムでエッチング除去する。その際、第１のＴｉ層１
３の露出部分も同時にエッチングされるため、第１のＴ
ｉ層１３は、第２のＴｉ層１６の層厚よりも厚く形成す
る必要がある（図４）。
グ装置から取り出し、第２のＴｉ層１６をフッ化アンモ
ニウムでエッチング除去する。その際、第１のＴｉ層１
３の露出部分も同時にエッチングされるため、第１のＴ
ｉ層１３は、第２のＴｉ層１６の層厚よりも厚く形成す
る必要がある（図４）。
【００１３】次に、半導体基板１１をメッキ装置にセッ
トし、第１のＴｉ層１３をメッキ装置のカソード電極に
接続する。湿式メッキ法、例えば電解メッキ法で第１の
Ａｕ層１５上に第２のＡｕ層１９を２〜３μｍ程度成長
させる。第１のＴｉ層１３は導電性であり、更に第１の
Ｔｉ層１３は全面に形成されているため、第１のＴｉ層
１３を上記カソード電極に接続することにより、全ての
第１のＡｕ層１５は上記カソード電極に接続される。こ
のとき、第１のＴｉ層１３の表面は自然酸化膜１８によ
り被覆されており、第１のＡｕ層１５上のみに選択的に
メッキを施すことができる（図５）。
トし、第１のＴｉ層１３をメッキ装置のカソード電極に
接続する。湿式メッキ法、例えば電解メッキ法で第１の
Ａｕ層１５上に第２のＡｕ層１９を２〜３μｍ程度成長
させる。第１のＴｉ層１３は導電性であり、更に第１の
Ｔｉ層１３は全面に形成されているため、第１のＴｉ層
１３を上記カソード電極に接続することにより、全ての
第１のＡｕ層１５は上記カソード電極に接続される。こ
のとき、第１のＴｉ層１３の表面は自然酸化膜１８によ
り被覆されており、第１のＡｕ層１５上のみに選択的に
メッキを施すことができる（図５）。
【００１４】その後、第１のＴｉ層１３をフッ化アンモ
ニウムでエッチング除去する。それにより、第１のＴｉ
層１３、Ｐｔ層１４、第１のＡｕ層１５及び第２のＡｕ
層１９からなり、表面がＡｕであるパッド電極が形成さ
れる（図６）。
ニウムでエッチング除去する。それにより、第１のＴｉ
層１３、Ｐｔ層１４、第１のＡｕ層１５及び第２のＡｕ
層１９からなり、表面がＡｕであるパッド電極が形成さ
れる（図６）。
【００１５】本実施例では、最下層として第１のＴｉ層
１３を用いているが、最下層は大気中で酸化され易い金
属であればよく、Ｔｉの他にＷを用いることできる。最
下層は、Ｔｉ若しくはＷからなる単一層であってもよ
く、少なくともそれらの金属のうちいずれかを含む合金
層であってもよい。また、メッキ処理前の最上層として
第１のＡｕ層１５を用いているが、形成されるメッキ層
と同一の金属からなる単一層若しくは同一の金属を含む
合金層とすることができる。更に、上記最上層は耐酸化
性の金属からなる。
１３を用いているが、最下層は大気中で酸化され易い金
属であればよく、Ｔｉの他にＷを用いることできる。最
下層は、Ｔｉ若しくはＷからなる単一層であってもよ
く、少なくともそれらの金属のうちいずれかを含む合金
層であってもよい。また、メッキ処理前の最上層として
第１のＡｕ層１５を用いているが、形成されるメッキ層
と同一の金属からなる単一層若しくは同一の金属を含む
合金層とすることができる。更に、上記最上層は耐酸化
性の金属からなる。
【００１６】
【発明の効果】本発明によれば、被メッキ領域以外の表
面は酸化され易く、すぐに酸化膜で被覆されるため、被
メッキ領域に選択的にメッキ層を形成することができ
る。従って、Ａｕ層を有するパッド電極を形成する際
に、表面が清浄かつ厚膜のＡｕ層を特別なパターニング
工程を必要とせずに容易に得ることが可能である。
面は酸化され易く、すぐに酸化膜で被覆されるため、被
メッキ領域に選択的にメッキ層を形成することができ
る。従って、Ａｕ層を有するパッド電極を形成する際
に、表面が清浄かつ厚膜のＡｕ層を特別なパターニング
工程を必要とせずに容易に得ることが可能である。
【図１】本発明によるパッド電極の形成方法を示す第１
の工程断面図である。
の工程断面図である。
【図２】本発明によるパッド電極の形成方法を示す第２
の工程断面図である。
の工程断面図である。
【図３】本発明によるパッド電極の形成方法を示す第３
の工程断面図である。
の工程断面図である。
【図４】本発明によるパッド電極の形成方法を示す第４
の工程断面図である。
の工程断面図である。
【図５】本発明によるパッド電極の形成方法を示す第５
の工程断面図である。
の工程断面図である。
【図６】本発明によるパッド電極の形成方法を示す第６
の工程断面図である。
の工程断面図である。
【図７】従来におけるパッド電極の形成方法を示す工程
断面図である。
断面図である。
１１…半導体基板、１２…絶縁膜、１３…第１のＴｉ層 １４…Ｐｔ層、１５…第１のＡｕ層、１６…第２のＴｉ
層 １７…レジストパターン、１８…自然酸化膜、１９…第
２のＡｕ層
層 １７…レジストパターン、１８…自然酸化膜、１９…第
２のＡｕ層
Claims (5)
- 【請求項１】 半導体装置の表面にパッド電極を形成す
る際に、半導体基板の絶縁膜上に第１の金属層を全面に
形成する工程と、上記第１の金属層上に選択的に第２の
金属層を形成する工程と、上記第１の金属層の露出した
表面が酸化された状態のもとで、上記第１の金属層をカ
ソード電極に接続し、湿式メッキ法を用いて上記第２の
金属層上に第３の金属層を形成する工程と、上記第１の
金属層の露出した部分を選択的に除去する工程とを含む
ことを特徴とする半導体装置の製造方法。 - 【請求項２】 上記第１の金属層の露出した表面は自然
に酸化されることを特徴とする請求項１記載の半導体装
置の製造方法。 - 【請求項３】 上記第１の金属層は、チタン若しくはタ
ングステンからならる単一の金属層、またはそれら金属
のうち少なくとも１つの金属を含む合金層であることを
特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項４】 上記第２の金属層及び上記第３の金属層
は、同一の金属からなることを特徴とする請求項１記載
の半導体装置の製造方法。 - 【請求項５】 上記第２の金属層は、耐酸化性の金属か
らなることを特徴とする請求項１記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6233640A JPH0897242A (ja) | 1994-09-28 | 1994-09-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6233640A JPH0897242A (ja) | 1994-09-28 | 1994-09-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0897242A true JPH0897242A (ja) | 1996-04-12 |
Family
ID=16958215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6233640A Pending JPH0897242A (ja) | 1994-09-28 | 1994-09-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0897242A (ja) |
-
1994
- 1994-09-28 JP JP6233640A patent/JPH0897242A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4337115A (en) | Method of forming electrodes on the surface of a semiconductor substrate | |
| US4650543A (en) | Method of forming electrode pattern of semiconductor device | |
| JPH1032208A (ja) | 半導体装置の製造方法 | |
| JPH05206135A (ja) | 半導体装置の製造方法 | |
| JPH07221181A (ja) | 半導体素子の金属配線の形成方法 | |
| JPH0897242A (ja) | 半導体装置の製造方法 | |
| JPH0558653B2 (ja) | ||
| JP2737762B2 (ja) | 半導体装置の製造方法 | |
| JP2950045B2 (ja) | 半導体装置の製造方法 | |
| JPS628943B2 (ja) | ||
| JPH0536846A (ja) | 半導体装置の製造方法 | |
| JPH07161723A (ja) | 金属パターンの形成方法 | |
| JPS628030B2 (ja) | ||
| JP2998454B2 (ja) | 半導体装置の製造方法 | |
| JPS5913345A (ja) | 半導体装置 | |
| JPS5810855B2 (ja) | タソウハイセンコウゾウノセイホウ | |
| JP2699498B2 (ja) | 半導体装置の製造方法 | |
| JPH0682669B2 (ja) | 半導体装置の製造方法 | |
| JPS6059742B2 (ja) | 半導体装置およびその製造方法 | |
| JPH0451050B2 (ja) | ||
| JPS59121954A (ja) | 半導体装置の製造方法 | |
| JPH05109649A (ja) | 半導体装置の製造方法 | |
| JPH01146343A (ja) | 半導体装置及びその製造方法 | |
| JPH0258251A (ja) | 半導体装置の製造方法 | |
| JPH0341732A (ja) | 半導体装置の製造方法 |