JPS628943B2 - - Google Patents
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- JPS628943B2 JPS628943B2 JP56201845A JP20184581A JPS628943B2 JP S628943 B2 JPS628943 B2 JP S628943B2 JP 56201845 A JP56201845 A JP 56201845A JP 20184581 A JP20184581 A JP 20184581A JP S628943 B2 JPS628943 B2 JP S628943B2
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
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Description
【発明の詳細な説明】
本発明は、外部端子と接続をとる為に半導体装
置に設けられるAuバンプ電極（以下バンプと記
す）の製造方法に関する。
置に設けられるAuバンプ電極（以下バンプと記
す）の製造方法に関する。
従来のバンプの形成方法を第１図ａ〜ｅに従つ
て説明すると、半導体基板１上に、Al電極２、
PSG保護膜３を形成した基板上に、バリアメタル
層例えばCr４及びAu５をスパツタ蒸着する工程
（第１図ａ）、全面にホトレジスト６を塗布した
後、バンプ形成領域７を窓開けする工程（第１図
ｂ）、電解メツキによりAuバンプ８を形成する工
程（第１図ｃ）、ホトレジスト６を除去する工程
（第１図ｄ）、Auバンプ８形成部以外のCr４及び
Au５を除去する工程（第１図ｅ）とからなる。
て説明すると、半導体基板１上に、Al電極２、
PSG保護膜３を形成した基板上に、バリアメタル
層例えばCr４及びAu５をスパツタ蒸着する工程
（第１図ａ）、全面にホトレジスト６を塗布した
後、バンプ形成領域７を窓開けする工程（第１図
ｂ）、電解メツキによりAuバンプ８を形成する工
程（第１図ｃ）、ホトレジスト６を除去する工程
（第１図ｄ）、Auバンプ８形成部以外のCr４及び
Au５を除去する工程（第１図ｅ）とからなる。
第１図ｂにおけるバンプ形成領域７の窓開け工
程において、第２図ａに示すように、数十〜数百
Åのホトレジスト残渣１０６が生じる。次に電解
メツキを行うとAuバンプ８は、ホトレジスト残
渣１０６上に形成される（第２図ｂ）。ホトレジ
スト６を除去する工程において、Auバンプ８下
のホトレジスト残渣１０６も同時に除去する為、
Auバンプ８とAu層５の間にすき間ができ、Auバ
ンプ８の密着強度が弱く、最悪の場合剥離してし
まう。（第２図ｃ） 本発明は以上のごとき従来の欠点を無くすべく
なされたものである。以下第３図ａ〜ｆに従つて
本発明の製造方法を詳細に説明する。半導体基板
１上にAl電極２、PSG保護膜３を形成した後、
バリアメタル層例えばCr４及びAu５を公知の方
法例えばスパツタで被着し、更に、Au５とエツ
チング選択性のある導電層例えばCu１０を被着
する工程（第３図ａ）、全面にホトレジスト６を
塗布した後、バンプ形成領域７を窓開けする工程
（第３図ｂ）、バンプ形成領域７上のCu１０を除
去する工程（第３図ｃ）、電解メツキによりAuバ
ンプ８を形成する工程（第３図ｄ）、ホトレジス
ト６及びCu１０を除去する工程（第３図ｅ）、
Auバンプ８形成部以外のCr４及びAu５を除去す
る工程（第３図ｆ）とからなる。
程において、第２図ａに示すように、数十〜数百
Åのホトレジスト残渣１０６が生じる。次に電解
メツキを行うとAuバンプ８は、ホトレジスト残
渣１０６上に形成される（第２図ｂ）。ホトレジ
スト６を除去する工程において、Auバンプ８下
のホトレジスト残渣１０６も同時に除去する為、
Auバンプ８とAu層５の間にすき間ができ、Auバ
ンプ８の密着強度が弱く、最悪の場合剥離してし
まう。（第２図ｃ） 本発明は以上のごとき従来の欠点を無くすべく
なされたものである。以下第３図ａ〜ｆに従つて
本発明の製造方法を詳細に説明する。半導体基板
１上にAl電極２、PSG保護膜３を形成した後、
バリアメタル層例えばCr４及びAu５を公知の方
法例えばスパツタで被着し、更に、Au５とエツ
チング選択性のある導電層例えばCu１０を被着
する工程（第３図ａ）、全面にホトレジスト６を
塗布した後、バンプ形成領域７を窓開けする工程
（第３図ｂ）、バンプ形成領域７上のCu１０を除
去する工程（第３図ｃ）、電解メツキによりAuバ
ンプ８を形成する工程（第３図ｄ）、ホトレジス
ト６及びCu１０を除去する工程（第３図ｅ）、
Auバンプ８形成部以外のCr４及びAu５を除去す
る工程（第３図ｆ）とからなる。
以上のごとく本発明の製造方法によれば、メツ
キ時にバンプ形成領域７部分のAu５上の導電層
Cu１０を除去する為に、Cu１０と共にホトレジ
スト残渣及びその他の不純物が除去され、Auバ
ンプ８の密着がきわめてよくなる。また第３図ｅ
において、レジスト除去には、たいてい酸を用い
るので、導電層として金属を用いた場合、ほとん
どの金属はレジストと共に除去され、別に金属除
去の工程を設ける必要はない。また導電層を被着
する工程においても例えばスパツタにより形成す
る場合等では、連続的にCr４、Au５と共に被着
できるので工程数は、増加しない。また第３図ｃ
における、導電層除去に際しても、例えば、導電
層としてCuを1500Å被着し、それを、1mol／
の過硫酸アンモニウム水溶液でエツチングすると
10〜20秒で除去できる。
キ時にバンプ形成領域７部分のAu５上の導電層
Cu１０を除去する為に、Cu１０と共にホトレジ
スト残渣及びその他の不純物が除去され、Auバ
ンプ８の密着がきわめてよくなる。また第３図ｅ
において、レジスト除去には、たいてい酸を用い
るので、導電層として金属を用いた場合、ほとん
どの金属はレジストと共に除去され、別に金属除
去の工程を設ける必要はない。また導電層を被着
する工程においても例えばスパツタにより形成す
る場合等では、連続的にCr４、Au５と共に被着
できるので工程数は、増加しない。また第３図ｃ
における、導電層除去に際しても、例えば、導電
層としてCuを1500Å被着し、それを、1mol／
の過硫酸アンモニウム水溶液でエツチングすると
10〜20秒で除去できる。
上記のごとく本発明の製造方法によれば、工程
数をほとんど増加させずに従来法の欠点を除くこ
とができる。
数をほとんど増加させずに従来法の欠点を除くこ
とができる。
尚、バリアメタルは上記のように、Crに限定
されずMoやその他の金属でも同様であるし、複
数のバリアメタルを使用する場合も同様である。
されずMoやその他の金属でも同様であるし、複
数のバリアメタルを使用する場合も同様である。
またAu層上の導電層もCuに限定されず、Moそ
の他の金属でも同様である。
の他の金属でも同様である。
第１図ａ〜ｅは、従来のバンプ電極製造方法を
示す工程断面図である。第２図ａ〜ｃは従来法の
欠点を示す工程断面図である。第３図ａ〜ｆは、
本発明による製造方法の１実施例を示す工程断面
図である。 １……半導体基板、２……Ae電極、３……
PSG保護膜、４……Cr層、５……Au層、６……
ホトレジスト、１０６……ホトレジスト残渣、７
……バンプ形成領域、８……Auバンプ。
示す工程断面図である。第２図ａ〜ｃは従来法の
欠点を示す工程断面図である。第３図ａ〜ｆは、
本発明による製造方法の１実施例を示す工程断面
図である。 １……半導体基板、２……Ae電極、３……
PSG保護膜、４……Cr層、５……Au層、６……
ホトレジスト、１０６……ホトレジスト残渣、７
……バンプ形成領域、８……Auバンプ。
Claims (1)
- １ 半導体基板上に配置された電極を含む半導体
基板上に前記電極の少なくとも一部は露出する様
に絶縁層を形成する第１の工程、前記電極及び絶
縁層上にバリアメタル層を形成、更にその上に金
層を形成する第２の工程、前記金層上に金とエツ
チング選択性のある第３の導電層を被着する第３
の工程、前記導電層上の全面にホトレジスト層を
形成した後、バンプ形成領域の前記ホトレジスト
を除去する第４の工程、露出した前記第３の導電
層を除去する第５の工程、露出した金層を含む領
域に金バンプ電極を形成する第６の工程、前記ホ
トレジスト及び第３の導電層を除去する第７の工
程、金バンプ形成部以外の前記金層及びバリアメ
タル層を除去する第８の工程から成ることを特徴
とするバンプ電極の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56201845A JPS58102542A (ja) | 1981-12-15 | 1981-12-15 | バンプ電極の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56201845A JPS58102542A (ja) | 1981-12-15 | 1981-12-15 | バンプ電極の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58102542A JPS58102542A (ja) | 1983-06-18 |
| JPS628943B2 true JPS628943B2 (ja) | 1987-02-25 |
Family
ID=16447837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56201845A Granted JPS58102542A (ja) | 1981-12-15 | 1981-12-15 | バンプ電極の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58102542A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0432949U (ja) * | 1990-07-11 | 1992-03-17 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60158647A (ja) * | 1984-01-28 | 1985-08-20 | Rohm Co Ltd | 半導体素子の製造方法 |
| US5310699A (en) * | 1984-08-28 | 1994-05-10 | Sharp Kabushiki Kaisha | Method of manufacturing a bump electrode |
| JPH07120654B2 (ja) * | 1987-08-10 | 1995-12-20 | 日本電気株式会社 | 半導体装置の製造方法 |
| KR950004464A (ko) * | 1993-07-15 | 1995-02-18 | 김광호 | 칩 범프의 제조방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52155051A (en) * | 1976-06-18 | 1977-12-23 | Matsushita Electric Ind Co Ltd | Production of semiconductor device |
-
1981
- 1981-12-15 JP JP56201845A patent/JPS58102542A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52155051A (en) * | 1976-06-18 | 1977-12-23 | Matsushita Electric Ind Co Ltd | Production of semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0432949U (ja) * | 1990-07-11 | 1992-03-17 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58102542A (ja) | 1983-06-18 |
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