JPS60158647A - 半導体素子の製造方法 - Google Patents

半導体素子の製造方法

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JPS60158647A
JPS60158647A JP59014070A JP1407084A JPS60158647A JP S60158647 A JPS60158647 A JP S60158647A JP 59014070 A JP59014070 A JP 59014070A JP 1407084 A JP1407084 A JP 1407084A JP S60158647 A JPS60158647 A JP S60158647A
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JP
Japan
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electrode
metal layer
resist film
bump electrode
bump
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JP59014070A
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English (en)
Inventor
Yoshinori Tanaka
義憲 田中
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Rohm Co Ltd
Original Assignee
Rohm Co Ltd
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体素子に関し、さらに詳しくはダブルヒー
トシンクダイオード（ＤＨＤ型）等のバンプ電極を有す
る半導体素子に関する。
従来から、バンプ電極を有する半導体素子では、バンプ
電極の容量を小さくすることによって半導体素子の高周
波特性を向上さゼることか望まれていた。
本発明は、上述の点に鑑みてなされたものであって、バ
ンプ電極の容量を小さくして、半導体素子の高周波特性
を向上させることを目的とする。
以下、図面によって本発明の実施例について詳細に説明
する。第１図は、本発明の一実施例を適用した半導体素
子１の構造断面図である。半導体素子１の半導体ペレッ
ト２は、デュメット線３，４を用いてガラス管５内に封
入されている。６は、Ｎ型の半導体基板であり、７はＰ
型のジャンクション用拡散層である。８は、バンプ電極
であり、９は金属層である。
第２図（ａｌ〜ｆｄ）は、第１図の半導体素子１の製造
方法を説明するための断面図である。本発明に従う半導
体素子の製造方法では、最初に、第２図ｆａｔに示され
るように半導体基板６表面に金属層９（この実施例では
、ニッケル層（Ｎｉ））をめっき法によって高ぎｈ＋　
（この実施例では約１０μ）に形成する。この金属層９
は、後述のように電極用メタル層としての機能を有する
。次に、金属層９上にレジスト膜ｌＯを形成し、さらに
バンプ電極を形成するためにこのレジスト膜１０を第２
図（ｂｌに示されるように慈開けする。次に第２図ｆｃ
）に示されるように窓開けした部分からレジスト膜１０
の一部に亘って張出してバンプ電極８（この実施例では
銀バンプ）をめっき法によって高さｈ２（この実施例で
は約４０μ）に形成する。
さらに第２図ｔｄｌに示されるようにレジスト膜ｌＯを
除去した後、バンプ電極８をマスクにして金属層９をエ
ツチングし、第２図（ｅ）に示されるように金石１層９
の径ｒをバンプ電極８の最大径Ｒよりも小さくする。こ
のエツチングは、バンプ電極８の銀をエツチングするこ
となく金属層９のニッケルのみをエツチングする溶液、
例えば硫酸とクロム酸との混酸によって行なわれる。
このようにして製造された半導体ペレット２では、第２
図ｔｅｌに示されるようにバンプ高さｈは、金属層９の
高さｈｌとバンプ電極８の高さｈ２との和として構成さ
れ、このバンプ高さｈは、従来のバンプを極とほぼ同じ
５０μに保たれており、さらに半導体基板６とバンプ電
極８との間の金属層９は、バンプ電極８の最大径Ｒより
小径なので第２図（ｅ）の仮想線で示された部分、即ち
バンプ電極８と半導体基板６との間の部分Ａの浮遊容量
がなくなることになり、これによって、従来のバンプ電
極と同じバンプ高さｈを保ちつつ、バンプ電極の容量を
小さくすることが可能となり、半導体素子の高周波特性
が向上する。さらにこの実施例では、金属層９は、電極
用メタル層を兼ねているので製造工程が簡略化されるこ
とになる。
以上のように本発明によれは、半導体基板表面に金属層
を形成し、該金属層上にレジスト膜を形成し、該レジス
ト膜を窓開けしてこの窓開けした部分からレジスト膜の
一部に亘ってバンプ電極を張出して形成し、前記レジス
ト膜を除去した後、前記バンプ電極をマスクにして前記
金属１ｍをエツチングして金属層の径をバンプ電極の最
大径よりも小さくしたので、従来例のバンプ電極と同じ
バンプ高さを保ちつつ、バンプ電極の容量を小さくする
ことができ、これによって半導体素子の高周波特性を向
上させることが可能となる。
【図面の簡単な説明】
第１図は本発明の一実施例を適用した半導体素子の断面
図、芽７２図（ａ）〜ｆ６）は第１図の半導体素子の製
造方法を説明するための断面図である。 １・・・・・・半導体素子、２・・・・・・半導体ペレ
ット、６・・・・・・半導体基板、８・旧・・バンプ電
極、９・・・・・・金属層、ｌｏ・・・・・・レジスト
膜。 出願人　ローム株式会社 代理人　弁理士岡田相秀 第１図 第２図 ｆ２

Claims (1)

    【特許請求の範囲】
  1. （１）半導体基板表向に金属層を形成し、該金属層上に
    レジスト膜を形成し、該レジスト膜を窓開けして、この
    窓開けした部分からレジスト膜の一部に亘ってバンプ電
    極を張出して形成し、前記レジスト膜を除去した後、前
    記バンプ電極をマスクにして前記金属層をエツチングし
    て金属層の径をバンプ電極の最大径よりも小さくするこ
    とを特徴とする半導体素子の製造方法。
JP59014070A 1984-01-28 1984-01-28 半導体素子の製造方法 Pending JPS60158647A (ja)

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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS498454A (ja) * 1972-05-15 1974-01-25
JPS5088978A (ja) * 1973-12-10 1975-07-17
JPS58102542A (ja) * 1981-12-15 1983-06-18 Seiko Instr & Electronics Ltd バンプ電極の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS498454A (ja) * 1972-05-15 1974-01-25
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