JPH088307B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH088307B2 JPH088307B2 JP63321267A JP32126788A JPH088307B2 JP H088307 B2 JPH088307 B2 JP H088307B2 JP 63321267 A JP63321267 A JP 63321267A JP 32126788 A JP32126788 A JP 32126788A JP H088307 B2 JPH088307 B2 JP H088307B2
- Authority
- JP
- Japan
- Prior art keywords
- resist pattern
- semiconductor substrate
- semiconductor device
- forming
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明はセルフアライン（Self Align）法によりP/N
型の拡散層を形成した半導体装置に係わり、得にＤ−RA
Mを始め高集積度に形成された半導体装置の周辺装置な
どに利用されるc/mosのP/Nウエル（Twin Well）に関す
る。
型の拡散層を形成した半導体装置に係わり、得にＤ−RA
Mを始め高集積度に形成された半導体装置の周辺装置な
どに利用されるc/mosのP/Nウエル（Twin Well）に関す
る。
（従来の技術） 現在使用されているc/mos構造のP/Nウエル方式では、
シリコン半導体基板に互いに隣接してＰウエル領域とＮ
ウエル領域を形成し、夫々に高濃度層のソース、ドレイ
ン領域更にゲートを設置してFET構造を得ている。この
Ｐウエル領域とＮウエル領域は２回のPEP（Photo Engra
ving Process）工程により実現されていた。即ち第３図
（ａ）〜（ｄ）に示すように、比抵抗ρ〜2.5ΩcmのＮ
（100）基板20に先ず1000オングストロームの熱酸化膜2
1を形成後（第３図−ａ）、Ｐウエル用レジスト22のパ
ターニングを行う。
シリコン半導体基板に互いに隣接してＰウエル領域とＮ
ウエル領域を形成し、夫々に高濃度層のソース、ドレイ
ン領域更にゲートを設置してFET構造を得ている。この
Ｐウエル領域とＮウエル領域は２回のPEP（Photo Engra
ving Process）工程により実現されていた。即ち第３図
（ａ）〜（ｄ）に示すように、比抵抗ρ〜2.5ΩcmのＮ
（100）基板20に先ず1000オングストロームの熱酸化膜2
1を形成後（第３図−ａ）、Ｐウエル用レジスト22のパ
ターニングを行う。
次にレジストパターン22をマススとして第１のイオン
種ＢをVacc＝100KeV,Q＝1.5×1013cm-2の条件で注入し
てＮ（100）基板20表面付近にＢイオン注入Ｐ層23を第
３図−ｂに示すように形成する。続いて、レジストパタ
ーン22をマスクとし、NH4Fにより熱酸化膜21に等方性エ
ッチングを行った後、レジストパターン22を剥離する。
それから950℃のWet雰囲気（酸素を数容量％含むＮを主
体とする）で酸化して、Ｂ注入領域と非注入領域間に50
オングストローム程度の段差24を形成する（第３図−ｂ
図−ｂ）。この段差はマスク合せ用として予めＮ型半導
体基板20に形成したアライメントマーク（Alignment Ma
rk）にも使用する。
種ＢをVacc＝100KeV,Q＝1.5×1013cm-2の条件で注入し
てＮ（100）基板20表面付近にＢイオン注入Ｐ層23を第
３図−ｂに示すように形成する。続いて、レジストパタ
ーン22をマスクとし、NH4Fにより熱酸化膜21に等方性エ
ッチングを行った後、レジストパターン22を剥離する。
それから950℃のWet雰囲気（酸素を数容量％含むＮを主
体とする）で酸化して、Ｂ注入領域と非注入領域間に50
オングストローム程度の段差24を形成する（第３図−ｂ
図−ｂ）。この段差はマスク合せ用として予めＮ型半導
体基板20に形成したアライメントマーク（Alignment Ma
rk）にも使用する。
ところで、ツインウエル領域に必要なＮウエル領域26
の形成には第３図−ｃに示すように半導体基板20表面に
新たに被覆したレジスト層26を段差をもとにパターニグ
し、次にこのレジスト層26をマスクに第２のイオン種Ｐ
をVacc＝160KeV,Q＝１×1013cm-2で注入してＰイオン注
入層27をＮ（100）基板20の他表面付近に形成する（第
３図Ｃ参照）。
の形成には第３図−ｃに示すように半導体基板20表面に
新たに被覆したレジスト層26を段差をもとにパターニグ
し、次にこのレジスト層26をマスクに第２のイオン種Ｐ
をVacc＝160KeV,Q＝１×1013cm-2で注入してＰイオン注
入層27をＮ（100）基板20の他表面付近に形成する（第
３図Ｃ参照）。
その後、レジスト層26を溶除してから1190℃酸化雰囲
気（Ｎ主体で酸素７容量％含有）で150分のドライブイ
ン（Drive In）工程を行って第３図−ｄの断面図に示す
ようなＰウエル領域27,Nウエル領域28からなるツインウ
エル構造を得る。
気（Ｎ主体で酸素７容量％含有）で150分のドライブイ
ン（Drive In）工程を行って第３図−ｄの断面図に示す
ようなＰウエル領域27,Nウエル領域28からなるツインウ
エル構造を得る。
この例ではP,Nウエル領域のドライブイン工程を一括
して施す例を示したが、各ウエル領域の表面濃度Nsと拡
散深さXjを調整するために夫々の注入後の２回実施する
こともある。なお、第４図に明らかなように、両ウエル
領域の表面付近には反対導電型の不純物を導入して高濃
度層P,N層29,30を形成してソース（Ｓ）、ドレイン
（Ｄ）及びゲート（Ｇ）からなるセルの母体を作成する
が、段差24を持つＰウエル領域を基準としたPEP工程に
よる。
して施す例を示したが、各ウエル領域の表面濃度Nsと拡
散深さXjを調整するために夫々の注入後の２回実施する
こともある。なお、第４図に明らかなように、両ウエル
領域の表面付近には反対導電型の不純物を導入して高濃
度層P,N層29,30を形成してソース（Ｓ）、ドレイン
（Ｄ）及びゲート（Ｇ）からなるセルの母体を作成する
が、段差24を持つＰウエル領域を基準としたPEP工程に
よる。
（発明が解決しようとする問題点） 従来の技術欄に明らかにしたように、Ｎウエル領域及
びS,D,G用のPEP工程はいずれもＰウエル領域を基準パタ
ーンとして行うので、Ｎウエル領域ならびにS,D,G用のP
EP工程のマスク合せは間接的になる。例えば1.2μｍル
ール（Rule）で作成した256K Kull C/mosの現行設計基
準では、第４図に示した両ウエル領域の境界と高濃度層
29,30端と両ウエル領域27,28端部間の距離a,bはａ＋ｂ
＝３μｍ（ａ＝ｂ＝1.5μｍ）としてマスク合せの余裕
を取っている。
びS,D,G用のPEP工程はいずれもＰウエル領域を基準パタ
ーンとして行うので、Ｎウエル領域ならびにS,D,G用のP
EP工程のマスク合せは間接的になる。例えば1.2μｍル
ール（Rule）で作成した256K Kull C/mosの現行設計基
準では、第４図に示した両ウエル領域の境界と高濃度層
29,30端と両ウエル領域27,28端部間の距離a,bはａ＋ｂ
＝３μｍ（ａ＝ｂ＝1.5μｍ）としてマスク合せの余裕
を取っている。
一方、電気的には処理ａとｂは、パンチスル（Punch
Through）耐圧とラッチアップ（Latch Up）耐性の観点
からａ＝ｂ＝１μｍで十分であるが、上記のようにＮウ
エル領域用PEP工程が必要なために間接合せ用として各
々0.5μｍずつマージン（Margine）を取ってａ＝ｂ＝1.
5μｍの設計になっている。
Through）耐圧とラッチアップ（Latch Up）耐性の観点
からａ＝ｂ＝１μｍで十分であるが、上記のようにＮウ
エル領域用PEP工程が必要なために間接合せ用として各
々0.5μｍずつマージン（Margine）を取ってａ＝ｂ＝1.
5μｍの設計になっている。
ところで、256K Full C/mos程度の集積度のセル構造
は縦が21μｍなので、PEP工程用の合せ余裕分１μｍの
寄与はたかだか数％にしからなず、将来実施が確実視さ
れており縦長５μｍの予想される0.5μｍルールでは、P
EP工程用の合せ余裕分がセルサイズに及ぼす影響が大き
くなる。
は縦が21μｍなので、PEP工程用の合せ余裕分１μｍの
寄与はたかだか数％にしからなず、将来実施が確実視さ
れており縦長５μｍの予想される0.5μｍルールでは、P
EP工程用の合せ余裕分がセルサイズに及ぼす影響が大き
くなる。
なお、1.2μｍルールによる半導体装置製造用PEP工程
では、直接合せが0.3μm,間接合せ0.5μｍが設計基準で
あり、アライナーではこの寸法により実際の作業を行
う。
では、直接合せが0.3μm,間接合せ0.5μｍが設計基準で
あり、アライナーではこの寸法により実際の作業を行
う。
本発明はこのような事情から成されたもので、特に合
せ余裕マージンを小さくしてセルサイズならびにチップ
サイズの縮小につなげ、更に1PEP工程を省略して生産性
の向上にも寄与させる。
せ余裕マージンを小さくしてセルサイズならびにチップ
サイズの縮小につなげ、更に1PEP工程を省略して生産性
の向上にも寄与させる。
［発明の構成］ （課題を解決するための手段） 半導体基板表面にレジストパターンを形成する工程
と，このレジストパターン表面をプラズマ又は中性種雰
囲気で処理する工程と，前記レジストパターンが形成さ
れない前記半導体基板の露出表面に選択的に絶縁物層を
形成する工程と、前記絶縁層をマスクに前記半導体基板
に不純物領域を形成する工程とに本発明に係る半導体装
置の製造方法の特徴がある。
と，このレジストパターン表面をプラズマ又は中性種雰
囲気で処理する工程と，前記レジストパターンが形成さ
れない前記半導体基板の露出表面に選択的に絶縁物層を
形成する工程と、前記絶縁層をマスクに前記半導体基板
に不純物領域を形成する工程とに本発明に係る半導体装
置の製造方法の特徴がある。
更にLPD法又は陽極酸化法により前記絶縁物層を形成
する点、更に又前記絶縁物層は、２酸化珪素から成る請
求項１、２記載の半導体装置の製造方法にも特徴があ
る。
する点、更に又前記絶縁物層は、２酸化珪素から成る請
求項１、２記載の半導体装置の製造方法にも特徴があ
る。
これに加えて、半導体基板表面にレジストパターンを
形成する工程と，このレジストパターンをマスクに第１
導電型の不純物領域を形成する工程と，レジストパター
ン表面をプラズマ又は中性種雰囲気で処理する工程と，
前記レジストパターンが形成されない、前記半導体基板
の露出表面に選択的に絶縁層を形成する工程と、前記レ
ジストパターンを除去し、前記絶縁物層をマスクに前記
半導体基板に第２導電型の純物領域を形成する工程とに
も本発明に係る半導体装置の製造方法（請求項４）の特
徴がある。
形成する工程と，このレジストパターンをマスクに第１
導電型の不純物領域を形成する工程と，レジストパター
ン表面をプラズマ又は中性種雰囲気で処理する工程と，
前記レジストパターンが形成されない、前記半導体基板
の露出表面に選択的に絶縁層を形成する工程と、前記レ
ジストパターンを除去し、前記絶縁物層をマスクに前記
半導体基板に第２導電型の純物領域を形成する工程とに
も本発明に係る半導体装置の製造方法（請求項４）の特
徴がある。
更に、前記第１及び第２の導電型の不純物領域は、P/
Nツインウエルを形成する請求項４記載の半導体装置の
製造方法にも特徴があり、更に又LPD法又は陽極酸化法
により前記絶縁物層を形成する請求項４記載の半導体装
置の製造方法（請求項６）にも特徴がある。又前記絶縁
物層は、２酸化珪素から成る請求項４又は６記載の半導
体装置の製造方法にも特徴がある。
Nツインウエルを形成する請求項４記載の半導体装置の
製造方法にも特徴があり、更に又LPD法又は陽極酸化法
により前記絶縁物層を形成する請求項４記載の半導体装
置の製造方法（請求項６）にも特徴がある。又前記絶縁
物層は、２酸化珪素から成る請求項４又は６記載の半導
体装置の製造方法にも特徴がある。
（作 用） 本発明に係わる半導体装置は、使用する半導体基板ま
たは半導体基板に成長させた絶縁物層に、ウエル領域形
成用のレジストのパターニングを行い、レジストをマス
クとするＢのイオン注入によりＢ注入層を形成する。
たは半導体基板に成長させた絶縁物層に、ウエル領域形
成用のレジストのパターニングを行い、レジストをマス
クとするＢのイオン注入によりＢ注入層を形成する。
その後、プラズマまたは中性種雰囲気で表面処理を施
してから例えばLPD法や陽極酸化法などによりレジスト
層には成長せず、半導体基板または半導体基板を被覆す
る絶縁物層にだけ２酸化けい素層を堆積させる。次いで
レジスト層を剥離してからこの絶縁物層をマスクとして
Ｐのイオン注入を行って両ウエル領域をセルフアライン
（Self Align）法により形成する。
してから例えばLPD法や陽極酸化法などによりレジスト
層には成長せず、半導体基板または半導体基板を被覆す
る絶縁物層にだけ２酸化けい素層を堆積させる。次いで
レジスト層を剥離してからこの絶縁物層をマスクとして
Ｐのイオン注入を行って両ウエル領域をセルフアライン
（Self Align）法により形成する。
このＰ及びＢ注入層上を被覆するSiの酸化膜成長速度
差を利用してSi段差を形成し、以後の工程ではこの段差
を利用すると共に、半導体基板の縮小が可能になる大き
な利点がある。
差を利用してSi段差を形成し、以後の工程ではこの段差
を利用すると共に、半導体基板の縮小が可能になる大き
な利点がある。
（実施例） （１） 第１図を参照して本発明の一実施例を説明す
る。半導体基板１にＢ注入層を形成するまでは従来例第
３図a,bと同様な製法なので詳細な説明は省略し、また
第１図でも対応する図面は割愛した。
る。半導体基板１にＢ注入層を形成するまでは従来例第
３図a,bと同様な製法なので詳細な説明は省略し、また
第１図でも対応する図面は割愛した。
即ち、比抵抗ρ〜2.5オームcmのＮ（100）半導体基板
１の表面には1000オングストロームの熱酸化膜２を被覆
後、被覆したレジストにパターン３を形成する。このレ
ジストパターン層３をマスクとしてＢ注入層４を半導体
基板１に形成する。
１の表面には1000オングストロームの熱酸化膜２を被覆
後、被覆したレジストにパターン３を形成する。このレ
ジストパターン層３をマスクとしてＢ注入層４を半導体
基板１に形成する。
次いで、レジストパターン層３の表面を０プラズマ
（Plasma）雰囲気に30秒間さらして表面処理後、珪フッ
素過飽和溶液から二酸化珪素層を下記反応式により析出
させるLPD法により、半導体基板１表面を被覆した熱酸
化膜２にだけ6000オングストロームのLPD（Liquid Phas
e Deposition）法による二酸化珪素層５（以後絶縁物層
と記載する）を第１図−ａのように堆積させる。
（Plasma）雰囲気に30秒間さらして表面処理後、珪フッ
素過飽和溶液から二酸化珪素層を下記反応式により析出
させるLPD法により、半導体基板１表面を被覆した熱酸
化膜２にだけ6000オングストロームのLPD（Liquid Phas
e Deposition）法による二酸化珪素層５（以後絶縁物層
と記載する）を第１図−ａのように堆積させる。
このLPD2酸化珪素層は、例えば珪フッ酸の２酸化珪素
過飽和溶液から析出し、その反応式はH2SiF＋H2O＝2SiO
2＋HFである。
過飽和溶液から析出し、その反応式はH2SiF＋H2O＝2SiO
2＋HFである。
また、酸素プラズマか、フレオンガス放電により発生
する中性種かによる前処理（Chemical Dry Etching）を
施したレジストには、上記反応式により生成されるLPD2
酸化珪素層は析出しにくいことが確認されている。
する中性種かによる前処理（Chemical Dry Etching）を
施したレジストには、上記反応式により生成されるLPD2
酸化珪素層は析出しにくいことが確認されている。
次にレジストパターン層３を剥離し、この絶縁物層５
をマスクにしてＰイオンの注入をVacc＝160KeV,Q＝１×
1013cm-2の条件で行ってＰ注入層６を第１図−ｂのよう
に形成する。
をマスクにしてＰイオンの注入をVacc＝160KeV,Q＝１×
1013cm-2の条件で行ってＰ注入層６を第１図−ｂのよう
に形成する。
更に、1190℃ N＋Ｏ（７容量％）の雰囲気でウエルド
ライブイン工程を行い、Ｂ注入層４とＰ注入層６による
Ｎウエル領域７とＰウエル領域８を自己整合により第１
図−ｃに示すように形成する。この結果、半導体基板１
にはＰウエル領域６とＮウエル領域４が互いに隣接して
形成される。
ライブイン工程を行い、Ｂ注入層４とＰ注入層６による
Ｎウエル領域７とＰウエル領域８を自己整合により第１
図−ｃに示すように形成する。この結果、半導体基板１
にはＰウエル領域６とＮウエル領域４が互いに隣接して
形成される。
この1190℃ N2O2（７容量％）の雰囲気によるドライ
ブ イン工程では、Ｐ注入層６を被覆する熱酸化膜２と
Ｎウエル領域４を覆う絶縁物層５の成長速度差により〜
500オングストローム程度のシリコン段差が第１図ｃの
ように形成される。
ブ イン工程では、Ｐ注入層６を被覆する熱酸化膜２と
Ｎウエル領域４を覆う絶縁物層５の成長速度差により〜
500オングストローム程度のシリコン段差が第１図ｃの
ように形成される。
この段差は以後のソース，ドレイン，ゲートのPEP工
程時のアライメントに利用するので、両ウエル層のマス
ク合せ工程は要らなくなり、工数削減及び半導体基板の
縮小につながる。
程時のアライメントに利用するので、両ウエル層のマス
ク合せ工程は要らなくなり、工数削減及び半導体基板の
縮小につながる。
（２）上記実施例では半導体基板に成長させた熱酸化膜
を被覆したレジストのパターニング工程以降のプロセス
を説明したが、半導体基板に直接被着したレジストをも
とにして上記のプロセスを施しても何等差支えない。
を被覆したレジストのパターニング工程以降のプロセス
を説明したが、半導体基板に直接被着したレジストをも
とにして上記のプロセスを施しても何等差支えない。
（３）LPD法に代えて陽極酸化法による例を説明する。
即ち実施例１におけるＢ注入層の形成後、レジストパ
ターン層３をマスクとして熱酸化膜２を除去し、次にＮ
メチルアセトアミド、KNO3、脱イオン水からなる混合溶
液により半導体基板を陽極酸化（メッキ）として二酸化
珪素膜を形成し、この後は、実施例１と全く同様な工程
によりツインウエル領域を備えた半導体装置を形成す
る、重複を避けるために説明は省略する。
ターン層３をマスクとして熱酸化膜２を除去し、次にＮ
メチルアセトアミド、KNO3、脱イオン水からなる混合溶
液により半導体基板を陽極酸化（メッキ）として二酸化
珪素膜を形成し、この後は、実施例１と全く同様な工程
によりツインウエル領域を備えた半導体装置を形成す
る、重複を避けるために説明は省略する。
このような工程により形成されたP/Nツインウエル領
域には、高濃度層を第４図のように設置してFETに必要
なソースとドレインを形成する。
域には、高濃度層を第４図のように設置してFETに必要
なソースとドレインを形成する。
［発明の効果］ 第２図は縦軸にN+−Ｎウエル耐圧歩留％を、横軸には
N+−Ｎウエル間隔（マスク上の寸法）を取って従来例を
実線、本発明は点線で示したが、従来例では1.45μｍ以
上のN+−Ｎウエル間隔で100％の歩留りが得られるのに
対して、本発明では1.15μｍ以上で100％の歩留りが得
られている。
N+−Ｎウエル間隔（マスク上の寸法）を取って従来例を
実線、本発明は点線で示したが、従来例では1.45μｍ以
上のN+−Ｎウエル間隔で100％の歩留りが得られるのに
対して、本発明では1.15μｍ以上で100％の歩留りが得
られている。
更に256K Full c/mosでは第４図にあるａ＋ｂにして
0.6μｍ分のセル寸法が縮小でき、つまり0.6μm/21μｍ
＝３％のチップ寸法が小さくなる。
0.6μｍ分のセル寸法が縮小でき、つまり0.6μm/21μｍ
＝３％のチップ寸法が小さくなる。
それに加えて、将来のセル寸法微細化には本発明に係
わるセルフアラインツインウエル構造の効果はより大き
くなる。
わるセルフアラインツインウエル構造の効果はより大き
くなる。
更に又、ウエル工程を２回から１回に減らせたので、
生産性及びコスト面でも有利になることは明白である。
生産性及びコスト面でも有利になることは明白である。
第１図ａ〜ｃは本発明の一実施例の工程を示す断面図、
第２図はこの工程により製造した半導体メモリ装置の特
性を示す曲線図、第３図ａ〜ｄは従来の製造工程の断面
図、第４図は従来のツインウエル構造断面図である。 1:半導体基板、2:絶縁物層 7,8:ウエル領域
第２図はこの工程により製造した半導体メモリ装置の特
性を示す曲線図、第３図ａ〜ｄは従来の製造工程の断面
図、第４図は従来のツインウエル構造断面図である。 1:半導体基板、2:絶縁物層 7,8:ウエル領域
Claims (7)
- 【請求項１】半導体基板表面にレジストパターンを形成
する工程と，このレジストパターン表面をプラズマ又は
中性種雰囲気で処理する工程と，前記レジストパターン
が形成されない前記半導体基板の露出表面に選択的に絶
縁物層を形成する工程と，前記絶縁層をマスクに前記半
導体基板に不純物領域を形成する工程とを具備すること
を特徴とする半導体装置の製造方法 - 【請求項２】LPD法又は陽極酸化法により前記絶縁物層
を形成することを特徴とする請求項１記載の半導体装置
の製造方法 - 【請求項３】前記絶縁物層は、２酸化珪素から成ること
を特徴とする請求項１、２記載の半導体装置の製造方法 - 【請求項４】半導体基板表面にレジストパターンを形成
する工程と，このレジストパターンをマスクに第１導電
型の不純物領域を形成する工程と，レジストパターン表
面をプラズマ又は中性種雰囲気で処理する工程と，前記
レジストパターンが形成されない、前記半導体基板の露
出表面に選択的に絶縁層を形成する工程と、前記レジス
トパターンを除去し、前記絶縁物層をマスクに前記半導
体基板に第２導電型の純物領域を形成する工程とを具備
することを特徴とする半導体装置の製造方法 - 【請求項５】前記第１及び第２の導電型の不純物領域
は、P/Nツインウエルを形成することを特徴とする請求
項４記載の半導体装置の製造方法 - 【請求項６】LPD法又は陽極酸化法により前記絶縁物層
を形成することを特徴とする請求項４記載の半導体装置
の製造方法 - 【請求項７】前記絶縁物層は、２酸化珪素から成ること
を特徴とする請求項４又は６記載の半導体装置の製造方
法
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63321267A JPH088307B2 (ja) | 1988-12-20 | 1988-12-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63321267A JPH088307B2 (ja) | 1988-12-20 | 1988-12-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02165668A JPH02165668A (ja) | 1990-06-26 |
| JPH088307B2 true JPH088307B2 (ja) | 1996-01-29 |
Family
ID=18130663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63321267A Expired - Fee Related JPH088307B2 (ja) | 1988-12-20 | 1988-12-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088307B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0164737B1 (en) * | 1984-06-15 | 1991-09-18 | Harris Corporation | A method of fabricating self-aligned regions in a substrate |
-
1988
- 1988-12-20 JP JP63321267A patent/JPH088307B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02165668A (ja) | 1990-06-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5654237A (en) | Method of manufacturing semiconductor device | |
| US5504031A (en) | Elevated source/drain with solid phase diffused source/drain extension for deep sub-micron mosfets | |
| JPH0352224B2 (ja) | ||
| JP2982383B2 (ja) | Ｃｍｏｓトランジスタの製造方法 | |
| KR100212455B1 (ko) | 이중 게이트 구조의 반도체 소자 제조 방법 | |
| JP4031677B2 (ja) | 半導体装置の製造方法 | |
| JP2000315768A (ja) | 半導体装置の製造方法 | |
| JPH07245400A (ja) | 電界効果型トランジスタとその製造方法 | |
| JPH088307B2 (ja) | 半導体装置の製造方法 | |
| JP2513312B2 (ja) | Ｍｏｓトランジスタの製造方法 | |
| JP2513420B2 (ja) | 半導体装置の製造方法 | |
| KR100259586B1 (ko) | 반도체장치 제조방법 | |
| JP2707536B2 (ja) | 半導体装置の製造方法 | |
| JPH1098008A (ja) | 半導体装置及びその製造方法 | |
| JPH0313745B2 (ja) | ||
| JPH08162523A (ja) | 半導体装置及びその製造方法 | |
| JP3309529B2 (ja) | 半導体装置の製造方法 | |
| JP3208952B2 (ja) | 高耐圧トランジスタの製造方法 | |
| JP3161367B2 (ja) | 半導体装置およびその製造方法 | |
| JPH02189965A (ja) | 半導体装置の製造方法 | |
| JPH03145137A (ja) | 半導体装置の製造方法 | |
| JPH1126756A (ja) | 半導体装置の製造方法 | |
| JPS61267341A (ja) | 半導体装置の製造方法 | |
| KR19980057015A (ko) | 전계 효과 트랜지스터 제조방법 | |
| JPS61184872A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |