JPH0864927A - 半導体チップの実装方法 - Google Patents
半導体チップの実装方法Info
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Abstract
プのフリップチップ実装において、半導体チップのバン
プと厚さが不均一な回路基板やパッド間の平面度の悪い
回路基板との接続に電気的な接続不良が生じないように
することを目的とする。 【構成】 回路基板1のパッド1aと半導体チップ2のバ
ンプ4とのボンディング接続に先立ち、回路基板の半導
体チップの実装領域に基板厚さの不均一さを補うダミー
パターン3を形成する工程を含むか、あるいは基板厚さ
の不均一さを補う高さの異なるバンプ4aを半導体チップ
に形成する工程を含むか、あるいはボンディング装置の
ボンディングステージ6に基板厚さの不均一さに倣った
載置面6aを形成する工程を含み構成する。
Description
法に関する。半導体チップのフリップチップ実装におい
て、実装面に形成したパッド間の高さがばらつき平面度
の悪い回路基板、とくに薄くて可撓性のある回路基板、
例えばフレキシブルプリント基板(Flexible printed ci
rcuit board,以下、FPCと略記する)では、半導体チ
ップを加熱、圧着して実装する際にバンプの接合不良が
生じる問題があり、その対策が要望されている。
の半導体チップの実装方法は、半導体チップ2の複数の
図示しない電極上にバンプ4をボンディング装置のキャ
ピラリ(図示略)によって一点一点ボンディングし、そ
の半導体チップ2を図示しないガラス基板に押しつけて
バンプ4の高さを均一にレベリングする。
には半導体チップ2の電極に対応するパッド1aをフォト
リソグラフィ技術により形成し、スクリーン印刷法によ
り熱硬化・絶縁性接着剤5を塗布する。
ップ2のバンプ4とをボンディング装置のボンディング
ステージ6上に位置決めし、ボンディングヘッド7で半
導体チップ2を加圧、加熱することにより、パッド1aと
バンプ4とを電気的に接続するとともに熱硬化・絶縁性
接着剤5を硬化して半導体チップ2をFPC11に固着し
ている。
うな上記方法によれば、FPCの厚さが均一でパッド間
の平面度が良好であれば、パッドとバンプとは確実に接
続されるが、図5の要部側断面図に示すように、厚さが
均一でないとか、実装面に形成したパッド1a間の高さが
ばらつき平面度の悪い回路基板1、中でもとくにFPC
11はポリイミドフィルム1bが内層パターン1cを挟んでプ
リプレグ接着剤1dで積層接着したものであるため、内層
パターン1cの配線状態でFPC11の厚さが不均一になり
易く、そのばらつきが50μmを超えると実装時の加圧、
加熱による半導体チップ2側のバンプ4の変位量(縮み
量)ではそのばらつきを吸収できないため、バンプ4
が、低くなったパッド1aに接触せず電気的に接続不良
(図中、8は接続不良部)になるといった問題があっ
た。
のフリップチップ実装において、半導体チップのバンプ
と厚さが不均一な回路基板やパッド間の平面度の悪い回
路基板との接続に電気的な接続不良が生じない半導体チ
ップの実装方法を提供することを目的とする。
に、本発明の半導体チップの実装方法においては、回路
基板のパッドと半導体チップのバンプとのボンディング
工程に先立ち、基板厚さの不均一さを補うダミーパター
ンを形成する工程を含むか、あるいは基板厚さの不均一
さを補う高さの異なるバンプを付着し該バンプ間の高さ
を均一に形成する工程を含むか、あるいはボンディング
装置のボンディングステージに基板厚さの不均一さに倣
った載置面を形成する工程を含み構成する。
成した場合、回路基板の厚さをほぼ均一な厚さにできる
ため、回路基板のパッド間の平面度がよくなり、半導体
チップを実装した時の加圧、加熱によるバンプの変位量
(縮み量)で確実に電気的接続できる。
なるバンプを形成した場合、半導体チップのバンプ間の
平面度がよくなるため、同様にパッドとバンプとを確実
に電気的接続できる。
テージの載置面を回路基板厚さの不均一さに倣わせた場
合も、回路基板のパッド間の平面度がよくなるため、同
様にパッドとバンプとを確実に電気的接続できる。
の要旨を可撓性を有する回路基板、とくにFPCの場合
を例に詳細に説明する。なお、従来の図4と同じ構成部
品には同一符号を付している。
第1の実施例は、図1の要部側断面図に示すように、回
路基板のパッドと半導体チップのバンプとのボンディン
グ工程に先立ち、半導体チップ2をフリップチップ実装
するFPC11は、半導体チップ2の実装領域の基板厚さ
が他の部分より薄くなる場合、予め薄くなった部分に内
層としてダミーパターン3を形成し、基板厚さの不均一
さを補い基板厚さを均一化しておく。
できるため、FPC11の実装面に形成したパッド1a間の
平面度がよくなり、半導体チップ2を実装した時の加
圧、加熱によるバンプ4の変位量(縮み量)内で確実に
電気的接続を行うことができる。
に示すように、FPC11の厚さが不均一にできあがり、
厚さの薄い部分が半導体チップ2の実装領域にある場
合、基板厚さの不均一さを補うように高さの異なるバン
プ、即ちバンプ4a,4を複数段(図は2段重ねを示す)に
積み重ねて形成し、図示しないガラス基板に押しつける
ことですべてのバンプ4a,4間の高さを均一に揃える。
面度がよくなるため、第1の実施例と同様にパッドとバ
ンプとを確実に電気的接続できる。つぎの第3の実施例
は図3の要部側断面図に示すように、FPC11の厚さが
不均一にできあがり、その薄い部分が半導体チップ2の
実装領域にある場合、基板厚さの不均一さを補うように
ボンディング装置のボンディングステージ6にFPC11
の厚さの不均一さに倣った載置面6aを形成する。例え
ば、図示するように、基板厚さの薄い部分に対応しボン
ディングステージ6の載置面6aの高さを高くするかさ上
げ部6a-1を形成する。
面に載置したFPCのパッド間の平面度がよくなるた
め、第1、第2の実施例と同様にパッドとバンプとを確
実に電気的接続できる。
たが、その他、薄くて可撓性のある回路基板にも応用で
きることは言うまでもない。
FPCの厚さのばらつきを解消、または容認して厚さを
補うことにより、FPCのパッドと半導体チップのバン
プとを接続不良なく確実に電気的接続できるため、信頼
度の高い半導体装置を提供することができるといった産
業上極めて有用な効果を発揮する。
Claims (3)
- 【請求項1】 回路基板のパッドと半導体チップのバン
プとのボンディング工程に先立ち、基板厚さの不均一さ
を補うダミーパターンを形成する工程を含むことを特徴
とする半導体チップの実装方法。 - 【請求項2】 回路基板のパッドと半導体チップのバン
プとのボンディング工程に先立ち、基板厚さの不均一さ
を補う高さの異なるバンプを付着し該バンプ間の高さを
均一に形成する工程を含むことを特徴とする半導体チッ
プの実装方法。 - 【請求項3】 回路基板のパッドと半導体チップのバン
プとのボンディング工程に先立ち、ボンディング装置の
ボンディングステージに基板厚さの不均一さに倣った載
置面を形成する工程を含むことを特徴とする半導体チッ
プの実装方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20196994A JP3608226B2 (ja) | 1994-08-26 | 1994-08-26 | 半導体チップの実装方法及び半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20196994A JP3608226B2 (ja) | 1994-08-26 | 1994-08-26 | 半導体チップの実装方法及び半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0864927A true JPH0864927A (ja) | 1996-03-08 |
JP3608226B2 JP3608226B2 (ja) | 2005-01-05 |
Family
ID=16449771
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20196994A Expired - Fee Related JP3608226B2 (ja) | 1994-08-26 | 1994-08-26 | 半導体チップの実装方法及び半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3608226B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0954020A2 (en) * | 1998-04-21 | 1999-11-03 | Matsushita Electric Industrial Co., Ltd. | Flip chip bonding lands |
JP2009054829A (ja) * | 2007-08-28 | 2009-03-12 | Murata Mfg Co Ltd | 電子部品及びその製造方法 |
JP2020167316A (ja) * | 2019-03-29 | 2020-10-08 | 大日本印刷株式会社 | 配線基板および素子付配線基板 |
-
1994
- 1994-08-26 JP JP20196994A patent/JP3608226B2/ja not_active Expired - Fee Related
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0954020A2 (en) * | 1998-04-21 | 1999-11-03 | Matsushita Electric Industrial Co., Ltd. | Flip chip bonding lands |
EP0954020A3 (en) * | 1998-04-21 | 2000-12-27 | Matsushita Electric Industrial Co., Ltd. | Flip chip bonding lands |
US6291775B1 (en) | 1998-04-21 | 2001-09-18 | Matsushita Electric Industrial Co., Ltd. | Flip chip bonding land waving prevention pattern |
JP2009054829A (ja) * | 2007-08-28 | 2009-03-12 | Murata Mfg Co Ltd | 電子部品及びその製造方法 |
JP2020167316A (ja) * | 2019-03-29 | 2020-10-08 | 大日本印刷株式会社 | 配線基板および素子付配線基板 |
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---|---|
JP3608226B2 (ja) | 2005-01-05 |
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