JPH08503819A - トランジスタ製造方法及び複数のフォトレジスト層の形成方法 - Google Patents

トランジスタ製造方法及び複数のフォトレジスト層の形成方法

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JPH08503819A JP6513357A JP51335793A JPH08503819A JP H08503819 A JPH08503819 A JP H08503819A JP 6513357 A JP6513357 A JP 6513357A JP 51335793 A JP51335793 A JP 51335793A JP H08503819 A JPH08503819 A JP H08503819A
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Abstract

(57)【要約】 半導体基板の上に電流伝達要素を備えたトランジスタを製造する方法が提供される。ごくわずかな整合が、ＭＯＳトランジスタのチャネル長といった重要な寸法を画定する。ある実施例では、ゲート（１１０）の上にチャネル領域（１５４）が配置されており、第１マスク（１２６）がチャネル領域（１５４）の上に形成され、ＬＤＤ注入が実施される。第２マスク（１５８）が、ドレイン領域（１５０）のＬＤＤ部分の上に形成されている。第２マスク（１５８）は、第１マスク（１２６）の上に延在している。高濃度のドーパントの注入が実施される。ＬＤＤ構造は、ドレイン領域の上には設けられているが、ソース領域の上には設けられておらず、ソース領域の上には、チャネル長（１３４）を画定する第１マスク（１２６）のみが設けられている。ある実施例では、両方のマスクはフォトレジストを含む。第１のフォトレジストマスク（１２６）は、第２のフォトレジストマスク（１５８）が形成される間、上昇を防止するために硬化させられる。

Description

【発明の詳細な説明】 トランジスタ製造方法及び複数のフォトレジスト層の形成方法発明の分野 本発明は、半導体デバイスに関し、特にトランジスタに関する。発明の背景 トランジスタは、メモリ、電子計算機及びその他の電気回路に於いてスイッチ ング用及び増幅用として広く用いられている。多くの用途では、トランジスタの 電流伝達要素は、半導体基板内に設けられている。例えば、ラテラルＭＯＳトラ ンジスタのソース、ドレイン及びチャネル領域はその上にゲートが設けられた単 結晶半導体基板内に形成されている。 ある回路では、トランジスタの電流伝達要素は、基板の上に形成されている。 トランジスタを他の回路素子の上に形成することも可能であり、これによって回 路の面積が低減され、パッキング密度が増加し、製造コストが低減される。この ようなトランジスタを製造は、ドーパン等を注入するためのマスクを更に必要と するので、複雑となることがある。例えば、ソース、ドレイン及びチャネル領域 が基板の上に形成されたラテラルＭＯＳトランジスタについて考察する。製造技 術の制限により、ソース、ドレイン及びチャネル領域は、単結晶シリコンではな くポリシリコン内 に形成されている。よく知られているように、このようなトランジスタは、ＯＮ 電流とＯＦＦ電流との間の僅かの差の影響を受ける。このような電流の差は、ソ ース領域とドレイン領域とが対称的な形状ではないＬＤＤ（低濃度にドーパント を注入されたドレイン）構造を提供することによって改善される。例えば、ある トランジスタではＬＤＤ構造がドレイン領域に形成され、ソース領域には形成さ れていない。この理由は、ドレイン領域のＬＤＤ構造によって、ＯＮ電流とＯＦ Ｆ電流との差が大きく改善されるが、一方ソース領域のＬＤＤ構造ではこのよう な改善がなされず、ＯＮ電流が減少するためある。非対称形のＬＤＤ構造は、基 板内にソース、ドレイン及びチャネル領域が形成されたトランジスタを製造する 従来の自動整合方法によっては製造できず、この従来の方法はゲートの側壁にス ペーサを形成するための同形層を形成するブランケットエッチング過程を含み、 このスペーサはソース及びドレイン領域に高濃度にドーパントを注入するための マスクとして用いられ、ソース側とドレイン側とが概ね対称的となっている。従 って、ソース領域またはドレイン領域に高濃度の不純物を注入するために別個の マスクが必要となる。更に、トランジスタのゲートがチャネル領域の上ではなく チャネル領域の下に形成されている場合でも、従来の方法では、対称的なＬＤＤ 構造または非対称的なＬＤＤ構造の何れをも製造できない（例えば、チャネル領 域の下に形成された回路素子 とゲートとの接続を容易にするために、ゲートはチャネル領域の下に形成されて もよい）。更に、ゲートがチャネル領域の下に形成されている場合、ＬＤＤ構造 を形成するドーパントを注入するためのマスクとしてゲートを用いることができ ないので、更にもう一つのマスクが必要となる。 マスクを更に必要とするので、チャネル長のようなトランジスタの重要な寸法 に影響を及ぼす整合が更に必要となり、最小のチャネル長のような最小の重要な 寸法の条件を満足する必要のあるトランジスタの面積が増加する。更に、整合の 増加による重要な寸法の変化によって、トランジスタの電気的な特性を再現する ことが難しくなる。再現性の低下によって、回路の収率が低くなる。 従って、チャネル長などの重要な寸法に影響を及ぼさず、より小さい面積のト ランジスタ、より高い再現性及びより高い収率を達成し、使用するマスクのより 少ないトランジスタの製造方法が必要とされている。発明の概要 本発明は、チャネル長などの重要な寸法にマスクが影響を及ぼさないトランジ スタの製造方法を提供する。従って、本発明は、面積の小さいトランジスタと、 高い再現性と、高い収率とを達成する。ある実施例では、チャネルの下に形成さ れたゲートと、ソース側には形成されずドレイン側のみに形成されたＬＤＤ構造 とを備えたトランジスタが製造され、１枚のマスクのみがチャネル長に影響を及 ぼす。 より詳しく説明すれば、第１のマスクがチャネル領域の上に形成され、ＬＤＤ構 造を形成するための低濃度のドーパントを注入する間、及び高濃度のドーパント を注入する間に、第１のマスクがチャネル領域をマスクする。ＬＤＤ構造を形成 するための低濃度のドーパントを注入した後に、低濃度にドープされたドレイン 領域の上に第２マスクが形成され、かつ第１マスクの上に延在するように第２マ スクが形成される。第１マスクがチャネル領域をマスクしているので、高濃度の ドーパントを注入する間に、チャネルのマクは、第２マスクの整合の影響を受け ず、従ってチャネル長は第１マスクのみの整合によって画定される。従って、チ ャネル領域が短くなり、整合に対する許容度が大きくなり、トランジスタの再現 性及び収率が増加する。 更に、上述された実施例は、第２マスクの不整合に対する高い許容度を有する 。特に、第２マスクによって画定される主な重要な寸法は、高濃度にドープされ たドレイン部分のゲートからの横方向のオフセットである。このオフセットが短 い場合、トランジスタのＯＦＦ電流は、大きな値となる。しかし、ＯＮ電流、ま たはＯＮ電流とＯＦＦ電流との差に大きな影響を及ぼさずに、このオフセットを 大きな値にすることができる。従って、このトランジスタの製造方法は、第２マ スクの不整合に対する高い許容度を備え、より高い再現性とより高い収率を達成 する。 ある実施例では、これら２つのマスクはフォトレジスト として形成される。この第１マスクは、第２マスクが形成される前に硬化して、 第２マスクが形成される間の第１マスクの損傷を防止する。第１マスクに対する 第２マスクの接着を向上するために、ＬＤＤ構造を形成するためのドーパントの 注入の後に、第１マスクのフォトレジストは、気体を除去される。 ある実施例では、第２マスクは、高濃度のドーパントを注入するため及び第１ マスクをパターニングするための両方に用いられる。第２マスクが第１マスクの 上を第１マスクを越えて横方向に延在するように、第２マスクの下をくり抜くエ ッチングによって、第１マスクがパターニングされる。横方向に延在する第２マ スクによって、高濃度のドーパントがチャネル領域から隔てられて注入される。 高濃度のドーパントが注入された後に、第２マスクが除去され、ＬＤＤ構造を形 成するためのドーパントが、チャネル領域をＬＤＤマスクによってマスキングし て注入される。この実施例は、例えば、ただ１つのマスクを整合させることによ る、対称形のＬＤＤ構造の形成に適している。 本発明の他の特徴、他の実施例及び変形実施例が以下に説明される。本発明は 添付の請求の範囲によって定義される。図面の簡単な説明 第１Ａ図乃至第１Ｃ図は、本発明の方法によって実施された各製造過程でのト ランジスタを例示している。 第２図は、第１Ａ図乃至第１Ｃ図に例示された方法の実施例に基づいて製造さ れたトランジスタの、種々のドレイン−ソース間電圧ＶＤＳに対する、ドレイン 電流ＩＤとゲート−ソース間電圧ＶＧＳとの関係を表すグラフである。 第３図、第４図、第５Ａ図乃至第５Ｃ図、及び第６図は、本発明の方法によっ て製造中のトランジスタの断面を表している。 第７図は、本発明の方法によって好適に製造される、プルアップ用トランジス タを備えた６個のトランジスタからなるスタティック・ランダムアクセス・メモ リ（ＳＲＡＭ）の回路図を表している。 第８Ａ図乃至第８Ｃ図は、本発明の方法によって製造される第７図に例示され たメモリセルの、各過程での平面図を表している。 第９図及び第１０図は、第８Ａ図乃至第８Ｃ図のアレイのメモリセルの断面を 表している。好適実施例の説明 第１Ａ図乃至第１Ｃ図は、ドレイン側に形成されソース側に形成されていない 低濃度にドープされたドレイン構造（ＬＤＤ）を備えたトランジスタの製造方法 を例示している。このトランジスタは、幾つかの実施例で、６個のトランジスタ からなるスタティック・ランダムアクセス・メモリ（ＳＲＡＭ）セルのプルアッ プ用トランジスタとして用いられることに適している。 製造過程は、例えば、単結晶シリコン構造からなる半導体基板内または半導体 基板上へのゲート１１０の形成から始まる。ある実施例では、ゲート１１０は、 単結晶シリコン基板内にソース、ドレイン及びチャネル領域が形成された他のト ランジスタのポリシリコンゲート（図示されていない）上に形成されている。 ある実施例では、ゲート１１０は、例えは、チタンシリサイドからなる金属シ リサイド層によって覆われたドープされたポリシリコン層を含むポリサイドから 形成されている。他の実施例では、ゲート１１０は、ドープされたポリシリコン 、金属シリサイド、またはその他の導電性材料によってその全体が形成されてい る。 ゲート絶縁層１１４が、ゲート１１０の上に形成されている。ある実施例では 、ゲート絶縁層１１４は、ＬＴＯＣＶＤ（低温度酸化物気相成長法）によって４ ５０℃で形成された、厚さ４００ű４０Åのシリコン酸化膜からなる。トラン ジスタの製造過程中に集積回路（図示されていない）に及ぼされる高温度の悪影 響を回避するために、４５０℃の低い形成温度が選択されている。他の実施例で は、異なる形成温度だけでなく、他の厚さ、他の製造方法、及び例えば窒化シリ コンといった他の材料が用いられる。 後に形成される導電層と、ゲート絶縁層１１４の下に形成された層との間の電 気的な接続を可能とするために必要な（図示されていない）接触開口部が、ゲー ト絶縁層１１ ４にエッチングによって形成される。 ゲート及びゲート絶縁層の上に、ポリシリコン層１１８が形成される。ポリシ リコン層１１８は、トランジスタのソース、ドレイン及びチャネル領域を含む。 ある実施例では、ポリシリコン層１１８は、５５０℃で低圧気相成長法によって シラン（ＳｉＨ４）から形成された厚さ３５０ű４０Åのアモルファスシリコ ン層からなる。この構造は、次に１０時間に亘って温度６００℃で窒素雰囲気内 でアニールされ、アモルファスシリコンが再結晶化される。アモルファスシリコ ンを再結晶化することによって、ポリシリコン１１８の粒子の寸法が大きくなり 、従ってトランジスタの低いＯＦＦ電流と高いＯＮ電流が達成される。低いＯＦ Ｆ電流を達成するために、厚さが小さく選定される。更に厚さを小さくすること によって、低い閾値電圧が達成される。この低い閾値電圧は、例えば、６個のト ランジスタからなるメモリセルのプルアップ用トランジスタに好ましい。他の実 施例では、他の製造方法、他の材料及び他の厚さがポリシリコン層１１８に用い られる。 次に、ポリシリコン層１１８は、当業者によく知られているマスキング方法及 びエッチング方法を用いてパターンニングされる。ある実施例では、ポリシリコ ン層１１８をパターンニングするエッチングは、計算された１８０％のオーバー エッチングによって行われる。 次に、温度４００℃で気相成長法によってシラン（Ｓｉ Ｈ４）から厚さ３００ű３０Åの二酸化シリコン層１２２が形成される。他の 実施例では、他の材料、他の厚さ及び他の製造方法が用いられる。層１２２は、 これから形成されるポリシリコンＬＤＤマスクをエッチングする間のエッチング 止めとして働く。層１２２はまた、層１１８のソース及びドレイン領域へドーパ ントを注入する間、汚染物質を遮断するための遮断層として働く。 次に、ＬＤＤマスク層１２６が形成される。ある実施例では、ＬＤＤマスク層 １２６は、ＬＰＣＶＤによって形成された厚さ１２００ű１００Åのポリシリ コン層からなる。他の実施例では、他の厚さ、他の材料及び他の製造技術が用い られる。ＬＤＤマスク層１２６をパターニングするために用いられるフォトレジ ストマスク１３０は、公知のフォトリソグラフ技術によって形成される。マスク １３０は、トランジスタのチャネル長１３４と、ゲート１１０の上に延在するソ ース領域１４２の一部分であるソースオーバーラップ１３８と、ゲート１１０の 上に延在するドレイン領域１５０の一部分であるドレインオーバーラップ１４６ とを画定する。ソースオーバーラップ１３８とドレインオーバーラップ１４６は 、所望のＯＮ電流を供給するために十分な長さを有し、一方チャネル長１３４は 、小さいＯＦＦ電流とソース−ドレイン間の高いブレークダウン電圧を供給する ために十分な長さを有する。 ある実施例では、ＯＮ電流及びＯＦＦ電流の条件、及び ブレークダウン電圧の条件を満たすために、ソースオーバーラップ１３８は少な くとも０．１μｍであり、チャネル長１３４は少なくとも０．５μｍとなってい る。この実施例のドレインオーバーラップは、−０．１μｍより大きい負の値を 有し、即ち、ドレイン１５０はゲートの上に形成されている必要はなく、ゲート から横方向に０．１μｍ未満の長さだけ離れて形成されている。この実施例では 、マスク層１３０の整合に対する許容度は、０．１μｍであり、ソースオーバー ラップ１３８の整合に対する許容度は０．２ｍ±０．１μｍであり、ドレインオ ーバーラップの整合に対する許容度は、０．０５μｍ±０．１５μｍである。チ ャネル長は、０．７μｍである。 次に、層１２６は、公知のエッチング方法によって、ソース領域とドレイン領 域でオーバーエッチングされる。ある実施例では、計算されたオーバーエッチン グは１５％である。他の実施例では、異なる値のオーバーエッチングが行われる 。マスク１３０が取り除かれて、第１Ｂ図に例示された構造が形成される。 ＬＤＤドーパントが、ソース領域１４２とドレイン領域１５０に注入される。 ＬＤＤマスク１２６が、チャネル領域１５４をマスクしている。二酸化シリコン 層１２２は、汚染物質を遮断する。Ｐチャネルトランジスタからなるある実施例 では、ドーパントは、角度０°、即ちウェハに対して垂直な方向からイオン加速 電圧５５ｋｅＶでイオン注 入されたＢＦ２からなる。イオンドーズ量は、５×１０13ｃｍ-2である。他の実 施例では、他のドーパント、他のドーズ量及び他のドーパントの導入方法が用い られる。Ｎチャネルトランジスタには、Ｎ型のドーパントが用いられる。 第１Ｃ図に示されているように、高濃度のドーパントの注入用のマスク１５８ が、ＬＤＤ領域１５０Ａの上に形成されている。ある実施例では、マスク１５８ は、マスク材料からなる層を形成した後に、ドーパントが注入される位置のマス ク材料を選択的に除去して形成される。そのような実施例では、マスク１５８は 、フォトレジスト層を形成した後に、フォトレジスト層の一部を紫外線によって 露光し、かつ露光された部分または露光されていない部分の何れかを現像液内で 選択的に除去して形成される。 マスク１５８の整合を容易にするために、マスク１５８は、マスク１２６とチ ャネル領域１５４との上に重なるように形成されている。しかし、チャネル領域 のマスキングは、マスク１２６がチャネル領域をマスクしているので、マスク１ ５８には依存しない。従って、チャネル長１３４は、マスク１５８の整合の影響 を受けることはない。その結果、チャネル長はマスクの不整合の影響を受ず、最 大のＯＦＦ電流の条件と、ソース−ドレイン間のブレイクダウン電圧の条件とに よって決定される最小値に設定される。従って、パッキング密度を増加すること ができる。ソースオーバーラップ１３８も、マスク１５８の整合の影響を受 けず、ドレインオーバーラップ１４６も、マスク１５８がドレイン側でゲート１ １０の上に横方向に延在しているので、マスク１５８の整合の影響を受けない。 チャネル長と、ソースオーバーラップ及びドレインオーバーラップとが、マスク １５８の整合の影響を受けないことによって、トランジスタの電気的特性の再現 性が高まり、従ってトランジスタ製造時の収率が増加する。 高濃度にドープされたドレイン領域の一部分１５０Ｂのゲート１１０からの横 方向のオフセット１６２は、最大のＯＦＦ電流の条件と両立する最小値となるよ うにマスク１５８によって画定される。ある実施例では、オフセット１６２は０ ．２μｍとなっている。６個のトランジスタを備えたＳＲＡＭに用いられる場合 を含む多くの用途では、オフセット１６２が最小値以上の場合には、オフセット １６２が大きく増加しても、ＯＮ電流が大きく減少することがないので、ドレイ ン側でのマスク１５８の整合は重要ではない。例えば、ある実施例では、オフセ ット１６２は０．２μｍから０．６μｍまでの値とすることができる。従って、 トランジスタは、マスク１５８の不整合に対する許容度を有し、高い再現性と収 率が達成される。 要約すれば、トランジスタは、マスク１５８の不整合に対する許容度を有し、 かつチャネル長と、ソースオーバーラップ及びドレインオーバーラップは、ただ １枚のマスク即ちマスク１３０（第１Ａ図）によって画定される。不整 合に対する許容範囲が広がり、トランジスタの面積が低減され、高い再現性と高 い収率が達成される。 次に、ドーパントがドレイン領域の一部分１５０Ｂとソース領域１４２に導入 される。Ｐチャネルトランジスタの実施例では、ドーパントは、ウェハに対して 垂直な方向かと０゜から７゜の角度をなす方向から、イオン加速電圧５５ｋｅＶ でイオン注入されたＢＦ２からなる。イオンドーズ量は、３×１０15ｃｍ-2であ る。 他の実施例では、他のドーパント、他のドーズ量及び他のイオン注入方法が用 いられる。Ｎチャネルトランジスタでは、Ｎ型ドーパントが用いられる。 マスク１５８は、当業者によく知られた方法で除去される。所望に応じて、Ｌ ＤＤマスク１２６もまた、当業者によく知られた方法で除去される。ある実施例 では、マスク１２６は、８０％の計算されたオーバーエッジによって除去される 。層１２２は、当業者によく知られた方法で所望に応じて除去される。 次に、この構造が２０分間に亘って８５０℃でアニールされ、ソース領域とド レイン領域のドーパントが活性化される。次に、パッシベーション層を含む他の 層が、必要に応じて形成される。 ＬＤＤ構造をドレイン側ではなくソース側に形成する場合も同様の方法が用い られる。 第２図は、第１Ａ図乃至第１Ｃ図に例示された方法によ って製造されたＰチャネルトランジスタの、種々のドレイン−ソース間電圧ＶＤ Ｓでの、ゲート−ソース間電圧ＶＧＳに対するドレイン電流ＩＤの変化を表すグ ラフである。このトランジスタは、６個のトランジスタからなるＳＲＡＭセル用 のプルアップ用トランジスタとして用いるのに適している。第２図に例示されて いるように、ＯＦＦ電流は、ＶＧＳ＝０．０Ｖである時、１．０ｐＡ未満であり 、ＯＮ電流は、ＶＧＳ＝−５．０Ｖある時、ＶＤＳ＝−５．０Ｖでは、約１００ ．０ｎＡであり、ＶＤＳ＝−１．０Ｖでは、約１０．０ｎＡである。６個のトラ ンジスタからなるＳＲＡＭセルでは、ＯＦＦ電流が小さいために消費電力が小さ くなり、ＯＮ電流が大きいためにメモリの安定性が高められる。 第３図は、チャネル長と、ソースオーバーラップ及びドレインオーバーラップ とが一つのマスクのみによって決定される、他のＬＤＤトランジスタの製造方法 を例示している。第３図の製造方法は、層１２２が形成されない以外は、第１Ａ 図乃至第１Ｃ図に示された方法と等しい。ＬＤＤマスク１２６は、厚さ５００Å のシリコン酸化膜から形成されている。マスク１２６は、公知のエッチング方法 でパターニングされ、ある実施例では異方性エッチングによってパターニングさ れる。他の実施例では、他の厚さ、他のエッチング方法及び例えば窒化シリコン 膜などの他の材料が用いられる。 図３の層１１８は、マスク１２６がパターニングされた後にパターニングされ る。マスク１２６がパターニングされた時、層１１８はゲート絶縁層１１４を保 護するエッチング止めとして働く。 高濃度のドーパントが注入され、アニールによってドーパントが活性化された 後、マスク１２６は、例えば、等方性エッチングなどの公知の方法によって除去 される。層１１８は、マスク１２６が取り除かれた後にパターニングされる。他 の実施例では、層１１８は、ＬＤＤ構造を形成するためのドーパントの注入が行 われる前に、またはマスク１２６がパターニングされた後の他の過程でパターニ ングされる。 更に他の実施例では、層１１８は層１２６が形成される前にパターニングされ る。そのような実施例では、層１２６は厚さ５００Åの二酸化シリコンからなり 、ゲート絶縁層１１４は、厚さ４００Åの二酸化シリコンからなり、層１２６は 、層１１４に損傷を与えないように３０％の計算されたオーバーエッチングとな るように異方性エッチングによってパターニングされる。 第４図は、ＬＤＤマスク１２６の上に遮断酸化膜１２２が形成されていること 以外は、第１Ａ図乃至第１Ｅ図及び第３図に例示された方法と等しいトランジス タの製造方法を例示している。遮断酸化膜１２２は、ドレイン領域またはソース 領域に高濃度のドーパントが注入されている間の 汚染物質を遮断する。フォトレジストマスク１５８、二酸化シリコン層１２２及 びマスク１２６は、ある実施例ではドーパントが注入された後に除去され、また 他の実施例では除去ずに最終的な構造内に残される。 第１Ａ図乃至第１Ｅ図、第３図及び第４図の実施例では、マスク１２６及び１ ５８は、フォトレジストとして形成されている。その場合、第１Ａ図のマスク１ ３０は省略されている。フォトレジスト１５８が形成される前に、マスク１２６ が硬化させられフォトレジスト１５８が成長する間にマスク１２６が持ち上げら れるかまたは損傷を受けることが防止される。マスク１２６の硬化は、マスク全 体の硬化または、マスクの表面上の硬化した核の形成を含む。ある実施例では、 加熱によってマスクが硬化される。そのような実施例では、ウェハは、弱真空に よってチャックの上に保持され、かつ紫外線を照射される。硬化過程の始めに、 紫外線源は低出力状態となっている。チャックの内部加熱器によって、チャック 温度が室温から１２０℃まで６０秒間でランプ状に上昇させられる。次に、紫外 線源が高出力状態となり、チャック加熱器の出力も増加させられ、チャック温度 が、１２０℃から１５０℃まで６０秒間でランプ状に上昇させられる。次に紫外 線源とチャック加熱器のスイッチがオフされ、ウェハは室温まで冷却される。こ の過程によって、フォトレジストの表面に硬化した核が形成される。そのような 実施例では、この硬化過程は、アメリカ 合衆国カリフォルニア州サンタクララのフュージョン・セミコンダクタ・システ ムズ社（Ｆｕｓｉｏｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｓｙｓｔｅｍｓ Ｃｏｒ ｐｏｒａｔｏｎ）から入手可能な「ＦＵＳＩＯＮ １５０ ＰＣ（商標）」型の オーブン内で実施される。 フォトレジスト層１５８が形成される前であって、ＬＤＤ構造を形成するため のドーパントが注入された後に、フォトレジスト層１２６から気体が除去され、 フォトレジスト層１５８とより良好に接着される。ある実施例では、気体を除去 する過程は、フォトレジスト層１２６を加熱する過程またはこの層を低圧中にさ らす過程、またはこの両方の過程を含み、ＬＤＤ構造を形成するためのドーパン トを注入する過程中に、フォトレジスト層１２６内に溶解する気体の少なくとも 一部を除去し、かつフォトレジスト層の分解によって発生する気体の少なくとも 一部を除去する。ある実施例では、気体の除去は、１５０℃のオーブン内でフォ トレジスト層１２６をベーキングすることによって行われる。ベーキングの間、 ベーキング中に、オーブンの圧力は２分間で１３３×１０3パスカル（１０００ トル）から６６５〜１３３０パスカル（５〜１０トル）に減圧され、次に３分間 でオーブンに窒素が充填され、圧力が１３３×１０3パスカル（１０００トル） に増加される。この減圧／昇圧サイクルは、２回以上繰り返される。次に、ウェ ハは、圧力１３３×１０3パスカル（１０００トル）、温度１５０ ℃でオーブン内の窒素雰囲気中に２０分間保持される。次にウェハはオーブンか ら取り出され、室温まで冷却される。ある実施例では、気体を除去するためのこ のベーキングが、アメリカ合衆国カリフォルニア州サニーベイルのイールド・エ ンジニアリング・システム社（Ｙｉｅｌｄ Ｅｎｇｉｎｅｅｒｉｎｇ Ｓｙｓｔ ｅｍ Ｉｎｃ．）から入手される「ＹＥＳ−１５（商標）」型のオーブン内で行 われる。 ある実施例では、マスク１２６は、マスク１５８が形成される前に除去される 。層１２２は形成されないか、またはマスク１２６が形成される前、又はマスク １２６が除去された後に形成される。 第５Ａ図乃至第５Ｃ図は、チャネル長及びソースオーバーラップとドレインオ ーバーラップとを画定するために、ただ一つのマスクの整合を必要とする、トラ ンジスタの他の製造方法を例示している。ゲート１１０、ゲート絶縁層１１４、 及び層１１８、１２６は、第１Ａ図に例示された各層と等しい。ある実施例では 、層１２２は厚さ３００Åの二酸化シリコンからなり、層１２６は厚さ１２００ Åから１５００Åのポリシリコンからなる。他の実施例では、他の材料または異 なる厚さの材料が用いられる。 従来のフォトリソグラフ技術によって形成されたフォトレジストマスク１５８ は、層１２６をパターニングするため及び高濃度のドーパントを注入するための マスクとして用いられる。層１２６をパターニングするエッチッングは、 第５Ｂ図に例示されているように、マスク１５８の下を切り取り、マスクの下に 配置された層１２６の一部分を除去する。層１２２は、このエッチング過程中の エッチング止めとして働く。 次に、高濃度のドーパントの注入が、層１５８によって露出されたソース領域 及びドレイン領域の一部分にドーパントを導入することによって実施される。層 １２２は汚染物質を遮断する。 次に、マスク１５８が除去され（第５Ｃ図）、層１２６をマスクとして用いて 、ＬＤＤ構造を形成するためにドーパントが注入される。層１２２は汚染物質を 遮断する。ある実施例では、低濃度にドープされたドレイン領域１５０Ａの長さ ６１０は０．２μｍであり、その結果、ＯＦＦ電流は、多くの用途に対して十分 に低い値となる。この製造方法はソース領域及びドレイン領域にドーパントを注 入するために、ただ１つのマスクの整合のみを必要とし、即ちマスク１５８の整 合のみを必要とし、層１２６をパターニングするための別個のマスクを必要とし ない。 第１Ａ図乃至第１Ｃ図、第３図、第４図、及び第５Ａ図乃至第５Ｃ図の方法の ある実施例では、ゲートはチャネル領域の上に配置されている。このような実施 例ではマスク１２６がトランジスタゲートとなる。ゲート絶縁層は、層１１８と ゲート１２６との間に形成される。 第６図は、ゲートがチャネル領域の下に形成されたトラ ンジスタのチャネル長と、ソースオーバーラップ及びドレインオーバーラップと を画定するために、ただ１つのマスクの整合を必要とする他の方法を表している 。ゲート１１０、ゲート絶縁層１１４及びポリシリコン層１１８は、第１Ａ図に 例示されたものと等しい。ＬＤＤマスク１２６は、二酸化シリコンまたは他の適 切な材料によって、ポリシリコン層１１８の上に形成されている。次に、ＬＤＤ 構造を形成するためのドーパントが、ソース領域１４２とドレイン領域１５０に 注入される。二酸化シリコン層１５８はマスク１２６の上に形成され、マスク１ ２６の側壁に沿った層１５８の一部分が、低濃度にドープされたソース領域及び ソース領域１４２Ａ及びドレイン領域１５０Ａをマスクした状態で、高濃度のド ーパントが層１５８を通して注入される。 第７図は、６個のトランジスタからなるＳＲＡＭセル１０６を例示しており、 このセルでは、プルアップ用トランジスタ８１０、８１４は上述された方法によ って形成されている。ｐＭＯＳトランジスタ８１０及び８１４のソースは、例え ば５．０Ｖまたは３．０Ｖの電源電圧ＶＣＣに接続されている。トランジスタ８ １４のドレインは、プルダウン用ｎＭＯＳトランジスタ８１８のドレインに接続 されており、このｎＭＯＳトランジスタ８１８は、概ねグランド電位の基準電圧 ＶＳＳに接続されている。トランジスタ８１０のドレインは、プルダウン用ｎＭ ＯＳトランジスタ ８２２のドレインに接続されており、このｎＭＯＳトランジスタ８２２のソース はＶＳＳに接続されている。トランジスタ８１４のゲートは、トランジスタ８１ ８のゲートと、トランジスタ８１０及びトランジスタ８２２のドレインと、ｎＭ ＯＳパストランジスタ８２６のドレインとに接続されており、このｎＭＯＳパス トランジスタ８２６のソースは、ビットラインＢＬに接続されている。トランジ スタ８１０のゲートは、トランジスタ８２２のゲートと、トランジスタ８１４及 びトランジスタ８１８のドレインと、ｎＭＯＳパストランジスタ８３０のドレイ ンとに接続されており、このｎＭＯＳパストランジスタ８３０のソースは、補数 ビ ６及び８３０のゲートは、ワードラインＷＬに接続されている。 第８Ａ図乃至第８Ｃ図、第９図及び第１０図は、第７図のメモリセルを備えた メモリアレイの製造方法を例示している。第８Ａ図乃至第８Ｃ図は、異なる製造 過程での４個の等しいメモリセル８０６−１〜８０６−４を備えたアレイ部分を 例示している。アレイには任意の個数のメモリセルが含まれている。第９図及び 第１０図は、メモリセル８０６−３の断面図を表している。 各メモリセル８０６−ｉ（ｉ＝１，２，３，４）のプルダウン用トランジスタ ８２２−ｉ、８１８−ｉ及びパストランジスタ８２６−ｉ、８３０−ｉは、１９ ９２年６月２ ３日にＮ．Ｇｏｄｉｎｈｏらに付与された米国特許第５，１２４，７７４号明細 書、及び１９９１年８月９日にＮ．Ｇｏｄｉｎｈｏらによって出願された米国特 許出願第０７／７４３，００８号明細書で４個のトランジスタからなるＳＲＡＭ セルに関して説明された方法によって形成され、この米国特許第５，１２４，７ ７４号明細書、及び米国特許出願第０７／７４３，００８号明細書は、ここで言 及したことによって本出願の一部とされたい。簡単に説明すると、Ｐウェル９１ ０（第９図及び第１０図）が、トランジスタ８２２−ｉ、８１８−ｉ、８２６− ｉ、及び８３０−ｉのアクティブ領域の位置で単結晶シリコン基板内に形成され ている。フィールド酸化膜領域９１４は、必要な絶縁を提供するべく基板表面に 形成されている。ゲート酸化膜層９１８は、トランジスタのアクティブ領域の上 に熱成長によって形成されている。 次に、第１のポリシリコン層９２２（第８Ａ図、第９図及び第１０図）が、そ の構造の上に形成される。第１のポリシリコン層９２２の上に、酸化シリコン層 ９２６と窒化シリコン層９３０が形成される。層９２２、９２６及び９３０を重 ねてエッチングすることによって、層９２２がパターニングされ、プルダウン用 トランジスタ８２２−ｉ、及び８１８−ｉのゲートが形成される。第１のポリシ リコン層９２２は更に、ワードラインＷＬ−１、ＷＬ−２（第８Ａ図及び第１０ 図）を提供し、その一部は、各パストラ ンジスタ８２６−ｉ、８３０−ｉのゲートとして働く。 積み重ねられた層９２２、９２６及び９３０をマスクとして用いて、Ｎ型ドー パントが基板に注入される。このドーパントの注入によって、プルダウン用トラ ンジスタとパストランジスタのソース領域及びドレイン領域のＬＤＤ構造を形成 するためのドーパントが注入される。このドーパントはまた、ＶＳＳラインＶＳ Ｓ−１、ＶＳＳ−２（第８Ａ図）にも注入される。プルダウン用トランジスタと パストランジスタのソース領域、ドレイン領域及びチャネル領域を含む領域の境 界は、第８Ａ図の破線によって表されている。 次に、シリコン酸化膜からなる同型層が形成されてエッチングされ、プルダウ ン用トランジスタ及びパストランジスタのゲートの周りのスペーサ９３４（第９ 図及び第１０図）が形成される。スペーサを形成するエッチングの間に除去され たゲート酸化膜層９１８の一部は、熱成長によって再び形成される。次に、高濃 度のＮ型ドーパントが、基板のソース領域及びドレイン領域と、ＶＳＳラインＶ ＳＳ−ｉとに注入される。スペーサ９３４は、プルダウン用トランジスタ及びパ ストランジスタのＬＤＤ構造を形成するためのマスクとして働く。 二酸化シリコン層９３８（第９図及び第１０図）が、ウェハの上に形成される 。メモリセル８０６−３の各トランジスタ８２２−３、８１８−３のゲートに接 触するゲート 接触開口部９４３−３、９４６−３及び他のメモリセルの同様なゲート接触開口 部が、この構造内に形成される。メモリセル８０６−３のプルダウン用トランジ スタのドレインに対する埋め込み接触開口部９５０−３及び９５４−３と、他の メモリセルの同様な接触開口部とが形成される。パストランジスタ８２６−ｉ、 ８３０−ｉの各々のドレインに対する接触開口部９５８−１〜９５８−４が、埋 め込み接触開口部と同時に形成され、後に形成されるビットラインとの接続を可 能とする。 チタンシリサイド層９６６（第９図及び第１０図）が、ゲート接触開口部９４ ２−３、９４６−３と、埋め込み接触開口部９５０−３、９５４−３と、ビット ライン接触開口部９５８−ｉなどの接触開口部によって露出されたシリコン基板 の表面に形成される。 第８Ｂ図、第９図及び第１０図に示されているように、導電層１１０が、チタ ンシリサイドからなる層の上に形成される。第８Ｂ図では、図面を簡略化するた めにセル８０６−３のみが例示されている。各メモリセル８０６−ｉでは、層１ １８から形成された接続部が、トランジスタ８２２−ｉのゲートをトランジスタ ８１８−ｉのドレインに接続し、かつトランジスタ８１８−ｉのゲートをトラン ジスタ８２２−ｉのドレインに接続する。層１１８はまた、ビットライン接触開 口部９５８−ｉの上に導電プレートを提供する。更に、層１１０は、プルアップ 用トランジスタ８ １０−ｉ及び８１４−ｉのゲートを提供する。 ある実施例では、層１１０は、チタンシリサイドによって覆われたドーパント を注入されたポリシリコンを含み、このチタンシリサイドは窒化チタンによって 覆われている。パターニングされてドーパントを注入されたポリシリコンにチタ ンをスパッタリングし、このポリシリコンの上にチタンシリサイドを形成するた めにチタンを窒素雰囲気中で加熱し、シリサイドの上及び構造全体の上に窒化チ タンを形成し、窒化チタン及び反応していないチタンを除去し、この構造を再び 窒素雰囲気中で加熱しチタンシリサイドの全体の上に窒化チタンを形成すること によって、層１１０が形成される。他の実施例では、他の材料及び他の製造方法 が用いられる。 次に、二酸化シリコン層１１４（第９図及び第１０図）が、第１Ａ図について 説明されたように形成される。セル８０６−３の接触開口部９６８−３、９７２ −３（第８Ｃ図、第９図及び第１０図）が層１１４を通してエッチングされ、そ の後に形成されるポリシリコン層１１８と、層１１０に形成される接続部との間 の電気的な接続を可能とする（実際の開口部９７２−３の位置は第１０図の平面 内には存在しない。しかし、ある実施例では第１０図に例示されているように開 口部９７２−３は第１０図の平面内に配置されている）。同様の接触開口部が、 他のセル８０６−ｉにエッチングによって形成される。ある実施例では、層 １１４の厚さは４００ű４０Åであり、接触開口部を形成するために、５０％ の計算されたオーバーエッチングによってエッチングが行われる。 次に、ポリシリコン層１１８（第８Ｃ図、第９図及び第１０図）が、第１Ａ図 について上述されたように形成されパターニングされる。ポリシリコン層１１８ は、ＶＣＣラインと、プルアップ用トランジスタ８１０−ｉ、８１４−ｉのソー ス領域、ドレイン領域及びチャネル領域とを提供する。第８Ｃ図は、ポリシリコ ン層１１８と、メモリセル８０６−３の第１のポリシリコン層９２２の一部と、 メモリセル８０６−４の導電層１１０の一部と、上部接触開口部９５８−ｉとを 例示している。 二酸化シリコン層１２２（第９図及び第１０図）が、第１Ａ図について上述さ れたように形成される。次に、ポリシリコンマスク１２６は、各メモリセル８０ ６−ｉのプルアップ用トランジスタのチャネル領域１５４−１−ｉ、１５４−２ −ｉの上に形成される。マスク１２６は、第１Ａ図及び第１Ｂ図に関して上述さ れた方法によって形成される。Ｐ型のＬＤＤ構造を形成するためのドーパントが 、第１Ｂ図に関して上述されたように層１１８に注入される。Ｐ型ドーパントが 、プルアップ用トランジスタのソース領域及びドレイン領域と、ＶＣＣラインＶ ＣＣ−１及びＶＣＣ−２へ注入される。 次に、フォトレジストマスク１５８（第９図及び第１０ 図）が、第１Ｃ図に関して上述されたように各メモリセル８０６−ｉのＬＤＤ領 域１５０Ａ−１−ｉ及び１５０Ａ−２−ｉ（第８Ｃ図）の上に形成される。Ｐ型 ドーパントが、ドレイン領域の露出された部分とプルアップ用トランジスタのソ ース領域とに注入され、高濃度のドーパントの注入が行われる。このドーパント は、ＶＣＣラインＶＣＣ−ｉにも注入される。次に、マスク１５８及び１２６が 、第１Ｃ図に関して説明されたように除去される。 この構造は、１つまたは複数の絶縁層（図示されていない）に覆われている。 絶縁層を貫通する接触開口部が形成され、ビットライン接触開口部９５８−ｉの 上の層１１０の一部を露出する。次に、ドーパントを注入されたポリシリコンま たはタングステンシリサイドからなる層（図示されていない）が形成され、各接 触開口部９５８−ｉの上に導電領域が形成される。これらの導電領域は、この後 に形成されるビットラインとパストランジスタ８２６−ｉ及び８３０−ｉのドレ インとを電気的に接続する。各メモリセル８０６−ｉの２つの領域を各々の接触 開口部９５８−ｉから離して配置することで個々のビットラインの間の空間が広 げられる。 次に、（図示されていない）二酸化シリコン層が形成される。導電領域に対す る開口部が、二酸化シリコン層に形成される。ＶＣＣラインＶＣＣ−ｉと垂直に 形成された金属ビットライン（図示されていない）が、これらの開口部 を通って導電領域と接続される。（図示されていない）パッシベーション層が、 ビットラインの上に形成される。 本発明が、これまで説明された実施例に関して例示されてきたが、他の実施例 及び変形実施例も本発明の技術的視点を逸脱するものではない。例えば、本発明 は、ｐＭＯＳトランジスタとｎＭＯＳトランジスタの両方を包含するものであり 、本発明は特定の材料及び特定の製造方法に限定されるものではない。本発明は また、トランジスタのゲートの形状及び寸法または他の層の形状及び寸法または 回路素子の寸法及び形状に限定されるものではない。本発明は、非対称なＬＤＤ 構造を備えたトランジスタを含む、単結晶基板内に形成された電流伝達要素を備 えたトランジスタを包含する。本発明は、メモリセルに限定されるものではなく 、また特定の回路および特定の用途に限定されるものでもなく、本発明は、特定 の電圧値及び電流値に限定されるものでもない。下に配置された層を硬化する過 程と下に配置された層から気体を除去する過程とを含む、２つのフォトレジスト 層を形成する方法は、その用途がトランジスタの製造に限定されるものではない 。更に、複数のフォトレジスト層、例えば３個または４個のフォトレジスト層は 、１つまたは複数の上部の層が形成される前に１つまたは複数の下部の層を硬化 させ下部の層から気体を除去することで、この方法によって形成される。ある実 施例では、各層は、次の上部の層が形成される前に、硬化されかつ気体を 除去される。他の実施例及び変形実施例は、添付の請求の範囲によって定義され る本発明の技術的範囲を逸脱するものではない。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ Ｈ０１Ｌ 21/8244 27/11 8518−4Ｍ Ｈ０１Ｌ 21/265 Ｍ 7735−4Ｍ 27/10 ３８１

Claims (1)

  1. 【特許請求の範囲】 １．トランジスタの製造方法であって、 前記トランジスタのゲートを半導体基板の中または半導体基板の上に形成する 過程と、 前記ゲートを形成する過程の後に、前記基板の上に半導体層を形成する過程で あって、前記半導体層が第１領域と、前記第１領域から間隔を置いて配置された 第２領域とを含み、前記第１領域及び前記第２領域の何れか一方が前記トランジ スタのソース領域であり、前記第１領域及び前記第２領域のもう一方が前記トラ ンジスタのドレイン領域であり、前記半導体層が更に前記第１領域と前記第２領 域と分離するチャネル領域を有する、該半導体層を形成する過程と、 前記チャネル領域の上に第１マスクを形成する過程と、 前記第１領域と前記第２領域内にドーパントを導入する過程と、 前記チャネル領域に隣接した前記第１領域の一部分の上に第２マスクを形成す る過程と、 前記第２領域と、前記第１マスク及び前記第２マスクによって覆われていない 前記第１領域の一部分とにドーパントを導入する過程とを有することを特徴とす るトランジスタの製造方法。 ２．前記第１領域が、前記トランジスタの前記ドレイン領域であり、前記第２領 域が、前記トランジスタの前記ソー ス領域であることを特徴とする請求項１に記載のトランジスタの製造方法。 ３．前記第２マスクが、前記第１マスクの上に延在することを特徴とする請求項 １に記載のトランジスタの製造方法。 ４．前記第２マスクが前記第２領域の上に延在しないことを特徴とする請求項１ に記載のトランジスタの製造方法。 ５．前記チャネル領域に隣接する前記第１領域の一部分が、前記ゲートの上に延 在し、 前記第１マスク及び前記第２マスクによって覆われていない前記第１領域の一 部分が、前記ゲートから横方向に間隔を置いて配置されていることを特徴とする 請求項１に記載のトランジスタの製造方法。 ６．前記半導体層が、多結晶材料からなる層を有することを特徴とする請求項１ に記載のトランジスタの製造方法。 ７．前記半導体層が、非単結晶シリコンからなることを特徴とする請求項１に記 載のトランジスタの製造方法。 ８．前記第１マスクが、シリコンからなることを特徴とする請求項１に記載のト ランジスタの製造方法。 ９．前記第１マスクが、絶縁物質からなることを特徴とする請求項１に記載のト ランジスタの製造方法。 １０．前記第１マスクが、二酸化シリコンからなることを特徴とする請求項１に 記載のトランジスタの製造方法。 １１．前記第１マスクが、フォトレジストからなることを特徴とする請求項１に 記載のトランジスタの製造方法。 １２．前記第２マスクが、フォトレジストからなり、 前記第１マスクを形成する過程が、前記第１マスクを硬化させ、前記第２マス クを形成する前記過程の間に前記第１マスクが損傷を受けることを防止する過程 を有することを特徴とする請求項１１に記載のトランジスタの製造方法。 １３．前記第１マスクを硬化させる過程が、前記第１マスクを加熱する過程を有 することを特徴とする請求項１２に記載のトランジスタの製造方法。 １４．前記第１マスクを硬化させる過程が、 前記半導体基板をチャックの上に配置する過程と、 前記チャックを加熱する過程と、 前記第１マスクに紫外線を照射する過程とを有することを特徴とする請求項１ ２に記載のトランジスタの製造方法。 １５．前記第２マスクがフォトレジストからなり、 前記第１マスクを形成する過程の後であって、かつ前記第２マスクを形成する 過程の前に、前記第２マスクを形成する過程の間に前記第１マスクが上昇するこ とを防止するべく前記第１マスクを処理する過程を更に有することを特徴とする 請求項１１に記載のトランジスタの製造方法。 １６．前記第１領域及び前記第２領域にドーパントを導入する前記過程の後であ って、かつ第２マスクを形成する前記過程の前に、前記第１マスクから気体を除 去し、前記第２マスクとの接着性を向上させる過程を更に有することを特徴とす る請求項１１に記載のトランジスタの製造方法。 １７．前記第２マスクがフォトレジストからなることを特徴とする請求項１６に 記載のトランジスタの製造方法。 １８．前記気体を除去する過程が、前記第１マスクを、約１５０℃の温度と、約 ６６５パスカルから１３３０パスカル（約５トルから１０トル）の圧力のもとに 置く過程を有することを特徴とする請求項１６に記載のトランジスタの製造方法 。 １９．前記気体を除去する過程が、前記第１マスクを加熱する過程を有すること を特徴とする請求項１７に記載のトランジスタの製造方法。 ２０．前記加熱過程が、大気圧より低い圧力のもとで実施されることを特徴とす る請求項１９に記載のトランジスタの製造方法。 ２１．前記気体を除去する過程が、前記第１マスクを大気圧より低い圧力のもと に置く過程を有することを特徴とする請求項１６に記載のトランジスタの製造方 法。 ２２．前記第２マスクを形成する過程が、 前記第１マスクの上と、前記第１領域及び前記第２領域の上とにフォトレジス トを形成する過程と、 前記第１マスクに対する選択的な過程によって、前記形成されたフォトレジス トの一部分を除去する過程を有することを特徴とする請求項１１に記載のトラン ジスタの製造方法。 ２３．前記第２領域と、前記第１領域の一部分とにドーパ ントを導入する前記過程の前に、前記第２領域と、前記第１領域の一部とにドー パントを導入する前記過程の間に汚染物質を遮断する遮断層を、前記第１領域と 前記第２領域との上に形成する過程を更に有することを特徴とする請求項１に記 載のトランジスタの製造方法。 ２４．前記遮断層を形成する過程が、第１マスクを形成する前記過程の前に実施 され、前記遮断層が、前記第１領域と前記第２領域とにドーパントを導入する前 記過程の間に汚染物質を遮断することを特徴とする請求項２３に記載のトランジ スタの製造方法。 ２５．トランジスタのソース領域及びドレイン領域にドーパントを注入する方法 であって、 前記トランジスタのチャネル領域の上に第１マスクを形成し、かつ前記第１マ スクの上に第２マスクを形成する過程であって、前記第２マスクが、少なくとも 前記ソース領域と前記ドレイン領域の何れか一方の上で、前記第１マスクの上に 横方向に延在する、該形成過程と、 前記ソース領域と前記ドレイン領域にドーパントを導入する過程と、 前記第２マスクを除去する過程と、 前記ソース領域と前記ドレイン領域にドーパントを導入する過程とを有するこ とを特徴とするトランジスタのソース領域及びドレイン領域にドーパントを注入 する方法。 ２６．前記第２マスクが、前記ソース領域と前記ドレイン 領域の上の前記第１マスクの上を横方向に延在することを特徴とする請求項２５ に記載のトランジスタのソース領域及びドレイン領域にドーパントを注入する方 法。 ２７．前記第１マスク及び前記第２マスクを形成する前記過程が、 前記ソース領域、前記ドレイン領域及び前記チャネル領域の上に第１の材料層 を形成する過程と、 前記第１の材料層の上に第２マスクを形成する過程と、 前記第２マスクの下に配置された前記第１層の一部分を除去するべく、前記第 ２マスクによって選択的に前記第１層の一部分を除去する過程とを有することを 特徴とする請求項２５に記載のトランジスタのソース領域及びドレイン領域にド ーパントを注入する方法。 ２８．前記ソース領域、前記ドレイン領域及び前記チャネル領域が、前記トラン ジスタのゲートの上に形成された半導体層の領域からなることを特徴とする請求 項２５に記載のトランジスタのソース領域及びドレイン領域にドーパントを注入 する方法。 ２９．第１領域と、前記第１領域と等しい導電型の第２領域と、前記第１領域と 前記第２領域とを分離する第３領域とを備えたトランジスタの製造方法であって 、 前記第３領域の上に第１層を形成する過程と、 前記第１層が前記第３領域をマスクした状態で、前記導電型のドーパントを前 記第１領域と前記第２領域とに導入 する過程と、 前記第１領域、前記第２領域、及び前記第３領域と、前記第１層との上に第２ 層を形成する過程と、 前記第２層の一部分を除去し、前記第２層の残りの部分が、前記第３領域に隣 接する前記第１領域の第１部分の上に配置されるように、前記第２層の前記一部 分を選択的に除去する過程と、 前記第１層と前記第２層が、前記第３領域と、前記第１領域の前記第１部分と をマスクした状態で、前記導電型のドーパントを前記第１領域の第２部分と前記 第２領域とに導入する過程を有することを特徴とするトランジスタの製造方法。 ３０．前記第２層の前記残りの部分が、前記第１層の上に延在することを特徴と する請求項２９に記載のトランジスタの製造方法。 ３１．前記第２層の前記残りの部分が、前記第２領域の上に延在しないことを特 徴とする請求項３０に記載のトランジスタの製造方法。 ３２．前記第１領域と前記第２領域の一方が、前記トランジスタのソース領域で あり、前記第１領域と前記第２領域のもう一方が、前記トランジスタのドレイン 領域であり、前記第３領域が、前記トランジスタのチャネル領域であり、 前記第１領域、前記第２領域及び第３領域が、前記トランジスタのゲートの上 に形成された半導体層の領域であり、 前記第１領域及び前記第２領域の各々が、前記ゲートの上に延在し、 前記第１領域の前記第２部分が、前記ゲートから横方向に間隔を置いて配置さ れていることを特徴とする請求項２９に記載のトランジスタの製造方法。 ３３．第１層を形成する前記過程の前に、 前記第１領域と、前記第２領域と、前記第３領域とを含むアモルファスシリコ ンからなる層を形成する過程と、 前記アモルファスシリコンからなる層を加熱し、前記アモルファスシリコンを 再結晶させる過程とを更に有することを特徴とする請求項２９に記載のトランジ スタの製造方法。 ３４．第１層を形成する前記過程が、 前記第１層を、前記第１領域と、前記第２領域と、前記第３領域との上に形成 する過程と、 前記第３領域の上の前記第１層をマスクする過程と、 前記第１領域と前記第２領域の上の前記第１層をエッチングする過程とを有し 、 前記第１領域と、前記第２領域と、前記第３領域との上に前記第１層を形成す る前記過程の前に、前記第１層をエッチングする前記過程の間に、エッチング止 めとして働く層を、前記第１領域と、前記第２領域と、前記第３領域との上に形 成する過程を更に有することを特徴とする請求項２９に記載のトランジスタの製 造方法。 ３５．第１領域と、前記第１領域と等しい導電型の第２領域と、前記第１領域と 前記第２領域とを分離する第３領域とを有するトランジスタの製造方法であって 、 前記前記第１領域と、前記第２領域と、第３領域との上に第１層を形成する過 程と、 前記第３領域の上と、前記第１領域の一部との上に第２層を形成する過程と、 前記第２層の下の前記第１層の一部を除去するべく、前記第２層によって選択 的に前記第１層の一部を除去する過程と、 前記第１層と前記第２層とが、前記第３領域と、前記第１領域の一部とをマス クした状態で、前記第１領域と前記第２領域にドーパントを導入する過程と、 前記第２層を除去する過程と、 前記第１層が前記第３領域をマスクした状態で、前記第１領域と前記２領域に ドーパントを導入する過程と有することを特徴とするトランジスタの製造方法。 ３６．前記第１領域と、前記第２領域と、前記第３領域との上に前記第１層を形 成する前記過程の前に、前記除去過程が、第３層に対して選択的となるように、 前記第１領域と、前記第２領域と、前記第３領域との上に前記第３層を形成する 過程を更に有することを特徴とする請求項３５に記載のトランジスタの製造方法 。 ３７．第１領域と、第２領域と、前記第１領域と前記第２ 領域とを分離する第３領域とを備えたトランジスタにドーパントを注入する方法 であって、 前記第３領域の上にマスクを形成する過程と、 前記第１領域と前記第２領域とにドーパントを導入する過程と、 前記マスクの上に同型の材料層を形成し、前記第１領域と、前記第２領域と、 前記第３領域とを完全に覆う過程と、 前記同型層が、前記第１領域と前記第２領域とを完全に覆い、かつ前記マスク の側壁に沿った前記同型層の部分が、前記第１領域と前記第２領域との一部分を マスクした状態で、前記同型層を通して前記第１領域と前記第２領域とにドーパ ントを導入する過程とを有することを特徴とするトランジスタにドーパントを注 入する方法。 ３８．トランジスタＴ１、Ｔ２、Ｔ３及びＴ４を有するメモリセルを形成する方 法であって、 電極Ｓ１及びＤ１と、ゲートＧ１とを備えた前記トランジスタＴ１を形成し、 かつ電極Ｓ２及びＤ２と、ゲートＧ２とを備えた前記トランジスタＴ２を形成す る過程と、 前記トランジスタＴ１及びＴ２の上に、前記ゲートＧ１と前記電極Ｄ２とを接 続する第１接続部と、前記ゲートＧ２と前記電極Ｄ１とを接続する第２接続部と を形成する過程と、 前記第１接続部及び前記第２接続部と、前記トランジスタＴ１及びＴ２との上 に絶縁層を形成する過程と、 前記第１接続部と前記第２接続部との電気的な接続を可能とするべく、前記絶 縁層に接触開口部を形成する過程と、 前記接触開口部を通して、前記第１接続部と、前記第２接続部とを接続する半 導体層を前記絶縁層の上に形成する過程と、 トランジスタＴ３及びＴ４のチャネル領域である、前記半導体層の部分ＣＨ３ 及びＣＨ４の上に第１マスクを形成する過程と、 一方が前記トランジスタＴ３のソース領域であり、他方が前記トランジスタＴ ３のドレイン領域である、前記半導体層の部分Ｓ３及びＤ３と、一方が前記トラ ンジスタＴ４のソース領域であり、他方が前記トランジスタＴ４のドレイン領域 である、前記半導体層の部分Ｓ４及びＤ４とにドーパントを導入する過程と、 前記チャネル領域ＣＨ３に隣接する前記領域Ｄ３の一部分の上と、前記チャネ ル領域ＣＨ４に隣接する前記領域Ｄ４の一部分の上に、第２マスクを形成する過 程と、 前記第１マスクと前記第２マスクとによって露出された、前記領域Ｓ３とＳ４ と、前記領域Ｄ３とＤ４との一部分にドーパントを導入する過程とを有すること を特徴とするメモリセルの製造方法。 ３９．前記第２マスクが、前記第１マスクの上に延在することを特徴とする請求 項３８に記載のメモリセルの製造方法。 ４０．フォトレジストの第１層及びフォトレジストの第２層を形成する方法であ って、 構造の上にフォトレジストの前記第２層を形成し、前記構造の一部を前記第２ 層によって露出する過程と、 前記第２層をドーパントマスクとして用いて、前記構造にドーパントを導入す る過程と、 前記ドーパントを導入する過程の後に、前記第２層の気体を除去する過程と、 前記気体を除去する過程の後に、前記第２層の上に前記第２層と接触して前記 第１層を形成する過程とを有することを特徴とするフォトレジストの第１層及び フォトレジストの第２層とを形成する方法。 ４１．前記気体を除去する過程が、前記第２層を加熱する過程を有することを特 徴とする請求項４０に記載のフォトレジストの第１層及びフォトレジストの第２ 層を形成する方法。 ４２．前記加熱過程が、大気圧よりも低い圧力のもとで行われることを特徴とす る請求項４１に記載のフォトレジストの第１層及びフォトレジストの第２層を形 成する方法。 ４３．前記気体を除去する過程が、温度約１５０℃、圧力約６６５パスカルから 約１３３０パスカル（約５トルから約１０トル）のもとに前記第２層を置く過程 を有することを特徴とする請求項４０に記載のフォトレジストの第１層及びフォ トレジストの第２層を形成する方法。 ４４．フォトレジストの第１層及びフォトレジストの第２層を有する構造を製造 する方法であって、 フォトレジストの前記第２層を形成する過程と、 前記第２層にドーパント導入する過程と、 前記ドーパントを導入する過程の後に、後に形成される前記第１層との接着性 を向上させるべく、前記第２層から気体を除去する過程と、 前記第２層の上に前記第２層と接触して前記第１層を形成する過程とを有する ことを特徴とするフォトレジストの第１層とフォトレジストの第２層とを有する 構造を製造する方法。 ４５．トランジスタの製造方法であって、 半導体基板中にまたは半導体基板の上に前記トランジスタのゲートを形成する 過程と、 前記ゲートの形成過程の後に、前記基板の上に、第１領域と前記第１領域から 間隔を置いて配置された第２領域とを含む半導体層を形成する過程であって、前 記第１領域と前記第２領域の一方が、前記トランジスタのソース領域であり、前 記第１領域と前記第２領域のもう一方が、前記トランジスタのドレイン領域であ り、前記半導体領域が、更に前記第１領域と前記第２領域とを分離するチャネル 領域を有する、半導体層を形成する過程と、 前記チャネル領域の上に第１マスクを形成する過程と、 前記第１領域と前記第２領域とにドーパントを導入する 過程と、 前記第１マスクを除去する過程と、 前記チャネル領域の上と、前記チャネル領域に隣接する前記第１領域の一部分 との上に、第２マスクを形成する過程と、 前記第２領域と、前記第２マスクによって覆われていない前記第１領域の一部 分とに、ドーパントを導入する過程とを有することを特徴とするトランジスタの 製造方法。
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