JPH0846025A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0846025A JPH0846025A JP6178408A JP17840894A JPH0846025A JP H0846025 A JPH0846025 A JP H0846025A JP 6178408 A JP6178408 A JP 6178408A JP 17840894 A JP17840894 A JP 17840894A JP H0846025 A JPH0846025 A JP H0846025A
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Abstract
(57)【要約】
【目的】 本発明は、半導体基板と素子分離酸化膜との
境界における応力を緩和することができるように改良さ
れた半導体装置の製造方法を提供すること。 【構成】 窒化膜３をマスクにして、半導体基板１の表
面を酸化し、それによって半導体基板１の表面中に素子
分離酸化膜７を形成する。下敷酸化膜２および窒化膜３
を除去した後、半導体基板１を９５０℃以上の温度で熱
処理する。素子領域に素子を形成する。
境界における応力を緩和することができるように改良さ
れた半導体装置の製造方法を提供すること。 【構成】 窒化膜３をマスクにして、半導体基板１の表
面を酸化し、それによって半導体基板１の表面中に素子
分離酸化膜７を形成する。下敷酸化膜２および窒化膜３
を除去した後、半導体基板１を９５０℃以上の温度で熱
処理する。素子領域に素子を形成する。
Description
【０００１】
【産業上の利用分野】この発明は、一般に半導体装置に
関するものであり、より特定的には、信頼性を向上させ
るように改良された半導体装置に関する。この発明は、
また、そのような半導体装置の製造方法に関する。
関するものであり、より特定的には、信頼性を向上させ
るように改良された半導体装置に関する。この発明は、
また、そのような半導体装置の製造方法に関する。
【０００２】
【従来の技術】大規模集積回路（ＵＬＳＩ）において
は、素子領域を他の素子領域から分離する素子分離酸化
膜を形成する技術が重要である。微細化に伴い、集積度
を下げることなく、素子分離酸化膜を形成する技術が要
求される。
は、素子領域を他の素子領域から分離する素子分離酸化
膜を形成する技術が重要である。微細化に伴い、集積度
を下げることなく、素子分離酸化膜を形成する技術が要
求される。
【０００３】従来の素子分離酸化膜を形成する方法を、
従来の電界効果トランジスタ（ＭＯＳＦＥＴ）を製造す
る方法を例に挙げて、説明する。
従来の電界効果トランジスタ（ＭＯＳＦＥＴ）を製造す
る方法を例に挙げて、説明する。
【０００４】図２１〜図２６は、従来のＭＯＳＦＥＴの
製造方法の概要を断面図で示す、工程図である。
製造方法の概要を断面図で示す、工程図である。
【０００５】図２１を参照して、半導体基板１の上に下
敷酸化膜２と窒化膜３を順次形成する。
敷酸化膜２と窒化膜３を順次形成する。
【０００６】図２２を参照して、素子分離酸化膜を形成
すべき部分の上に開口部４ができるように、下敷酸化膜
２および窒化膜３をパターニングする。
すべき部分の上に開口部４ができるように、下敷酸化膜
２および窒化膜３をパターニングする。
【０００７】図２３を参照して、半導体基板１の表面
に、チャネルカット層５を形成するための不純物イオン
６を注入する。
に、チャネルカット層５を形成するための不純物イオン
６を注入する。
【０００８】図２４を参照して、窒化膜３をマスクにし
て、半導体基板１の表面を酸化し、それによって、半導
体基板１の表面中に素子分離酸化膜７を形成する。図２
４と図２５を参照して、下敷酸化膜２と窒化膜３を除去
する。この方法は、ＬＯＣＯＳ法と呼ばれている。
て、半導体基板１の表面を酸化し、それによって、半導
体基板１の表面中に素子分離酸化膜７を形成する。図２
４と図２５を参照して、下敷酸化膜２と窒化膜３を除去
する。この方法は、ＬＯＣＯＳ法と呼ばれている。
【０００９】図２６を参照して、素子領域に電界効果ト
ランジスタ（ＭＯＳＦＥＴ）８を形成する。
ランジスタ（ＭＯＳＦＥＴ）８を形成する。
【００１０】次に、ＬＯＣＯＳ法を用いる従来の半導体
装置の製造方法の問題点を説明する。
装置の製造方法の問題点を説明する。
【００１１】図２７を参照して、半導体基板１の上に、
下敷酸化膜２と窒化膜３のパターンを形成する。
下敷酸化膜２と窒化膜３のパターンを形成する。
【００１２】図２８を参照して、窒化膜３をマスクにし
て、半導体基板１の表面を熱酸化して、素子分離酸化膜
７を形成する。素子分離酸化膜７が形成された領域をフ
ィールド領域１０５といい、ＭＯＳＦＥＴの素子が形成
される領域を素子領域１０６という。フィールド領域１
０５から素子領域１０６に向かってバーズビーク９が延
びている。素子分離膜７の下に形成されているチャネル
カット層５は、素子間の電気的分離を行なうためのもの
である。フィールド領域１０５には、寄生ＭＯＳＦＥＴ
が存在する。素子間の電気的な分離を行なうためには、
この寄生ＭＯＳＦＥＴが動作しないように、そのしきい
値電圧を上げてやる必要がある。この目的のために、チ
ャネルカット層５が設けられる。
て、半導体基板１の表面を熱酸化して、素子分離酸化膜
７を形成する。素子分離酸化膜７が形成された領域をフ
ィールド領域１０５といい、ＭＯＳＦＥＴの素子が形成
される領域を素子領域１０６という。フィールド領域１
０５から素子領域１０６に向かってバーズビーク９が延
びている。素子分離膜７の下に形成されているチャネル
カット層５は、素子間の電気的分離を行なうためのもの
である。フィールド領域１０５には、寄生ＭＯＳＦＥＴ
が存在する。素子間の電気的な分離を行なうためには、
この寄生ＭＯＳＦＥＴが動作しないように、そのしきい
値電圧を上げてやる必要がある。この目的のために、チ
ャネルカット層５が設けられる。
【００１３】さて、集積度を上げるには、フィールド領
域１０５の横方向の長さを小さくする必要がある。フィ
ールド領域１０５を小さくするには、バーズビーク９の
横方向の長さを小さくする必要がある。バーズビーク９
は、酸化温度が高いほど、長くなり、また、窒化膜３の
膜厚が薄くなるほど長くなる。バーズビーク９の長さを
短くする目的で、酸化温度を低温にしたり、あるいは窒
化膜３の膜厚を厚くする試みがなされているが、バーズ
ビーク９を極端に短くするには至っていない。
域１０５の横方向の長さを小さくする必要がある。フィ
ールド領域１０５を小さくするには、バーズビーク９の
横方向の長さを小さくする必要がある。バーズビーク９
は、酸化温度が高いほど、長くなり、また、窒化膜３の
膜厚が薄くなるほど長くなる。バーズビーク９の長さを
短くする目的で、酸化温度を低温にしたり、あるいは窒
化膜３の膜厚を厚くする試みがなされているが、バーズ
ビーク９を極端に短くするには至っていない。
【００１４】また、図２８を参照して、窒化膜３の膜厚
を厚くして、低温で酸化すると、素子分離酸化膜７と半
導体基板１との境界に、ＳｉＯX 層１０が形成される。
ＳｉＯX 層１０中には、図２９に示すように、酸化反応
時に、未反応のまま残った、過剰の、格子間シリコン
（Ｓｉ+ ）が存在する。ＳｉＯX 層１０中に、過剰の格
子間シリコンが高密度に存在すると、半導体基板１の表
面に応力が集中し、格子欠陥が形成される。また、Ｓｉ
ＯX 層１０中には、シリコン原子の不飽和結合手（Ｓｉ
−Ｓｉボンド）が多数存在し、これが、トラップの原因
となる。このような格子欠陥とシリコン原子の不飽和結
合手がリーク電流の原因となって、素子間の電気的な分
離を妨げている。また、素子分離酸化膜７の端部には、
特に大きな応力がかかるため、この部分において、微細
な格子欠陥が多く形成される。
を厚くして、低温で酸化すると、素子分離酸化膜７と半
導体基板１との境界に、ＳｉＯX 層１０が形成される。
ＳｉＯX 層１０中には、図２９に示すように、酸化反応
時に、未反応のまま残った、過剰の、格子間シリコン
（Ｓｉ+ ）が存在する。ＳｉＯX 層１０中に、過剰の格
子間シリコンが高密度に存在すると、半導体基板１の表
面に応力が集中し、格子欠陥が形成される。また、Ｓｉ
ＯX 層１０中には、シリコン原子の不飽和結合手（Ｓｉ
−Ｓｉボンド）が多数存在し、これが、トラップの原因
となる。このような格子欠陥とシリコン原子の不飽和結
合手がリーク電流の原因となって、素子間の電気的な分
離を妨げている。また、素子分離酸化膜７の端部には、
特に大きな応力がかかるため、この部分において、微細
な格子欠陥が多く形成される。
【００１５】ＭＯＳＦＥＴの素子の微細化に伴って、素
子間の分離幅が減少しているので、素子の印加電圧の条
件によっては、数百ｋＶ／ｃｍ程度の電界がフィールド
領域１０５にかかり、従来よりもリーク電流が生じやす
い状況にあるため、上述の問題は、深刻となっている。
子間の分離幅が減少しているので、素子の印加電圧の条
件によっては、数百ｋＶ／ｃｍ程度の電界がフィールド
領域１０５にかかり、従来よりもリーク電流が生じやす
い状況にあるため、上述の問題は、深刻となっている。
【００１６】リーク電流の原因としては、上述の格子欠
陥、シリコンの不飽和結合手の存在の他に、微小欠陥が
ある。この微小欠陥の形成過程を説明する。ＵＬＳＩの
材料としては、チョクラルスキ引上げ法によって形成さ
れたシリコン単結晶から得られた半導体基板が用いられ
る。半導体基板の機械的強度は、基板中の酸素濃度が高
いほど強くなるため、基板中に１０18／ｃｍ3 以上の酸
素原子が含まれるように、シリコン単結晶は形成され
る。しかし、ＵＬＳＩを製造するための熱処理工程で、
基板中に高濃度に存在する酸素が析出し、この酸素がシ
リコンと反応してＳｉＯ2 を形成する。このとき、析出
物の体積はほぼ２倍になるため、析出物が発生した場所
では、その部分におけるシリコン原子が放出され、ひい
ては格子間シリコンが過剰に存在するようになる。この
格子間シリコン原子が集合して、積層欠陥や、転移等の
微小欠陥を形成する。
陥、シリコンの不飽和結合手の存在の他に、微小欠陥が
ある。この微小欠陥の形成過程を説明する。ＵＬＳＩの
材料としては、チョクラルスキ引上げ法によって形成さ
れたシリコン単結晶から得られた半導体基板が用いられ
る。半導体基板の機械的強度は、基板中の酸素濃度が高
いほど強くなるため、基板中に１０18／ｃｍ3 以上の酸
素原子が含まれるように、シリコン単結晶は形成され
る。しかし、ＵＬＳＩを製造するための熱処理工程で、
基板中に高濃度に存在する酸素が析出し、この酸素がシ
リコンと反応してＳｉＯ2 を形成する。このとき、析出
物の体積はほぼ２倍になるため、析出物が発生した場所
では、その部分におけるシリコン原子が放出され、ひい
ては格子間シリコンが過剰に存在するようになる。この
格子間シリコン原子が集合して、積層欠陥や、転移等の
微小欠陥を形成する。
【００１７】上述の問題は、図３０〜図３５に示され
る、ＳＷＡＭＩ（Side Wall Masked Isolation）構造を
用いる、素子分離酸化膜の形成方法においても現れる。
ＬＯＣＯＳによる分離方法では、バーズビーク９が極端
に短くならず、このバーズビーク９が集積化を妨げる要
因となっていた。この対策として、ＳＷＡＭＩ構造が提
案されている。ＳＷＡＭＩ構造の形成プロセスを、次に
説明する。
る、ＳＷＡＭＩ（Side Wall Masked Isolation）構造を
用いる、素子分離酸化膜の形成方法においても現れる。
ＬＯＣＯＳによる分離方法では、バーズビーク９が極端
に短くならず、このバーズビーク９が集積化を妨げる要
因となっていた。この対策として、ＳＷＡＭＩ構造が提
案されている。ＳＷＡＭＩ構造の形成プロセスを、次に
説明する。
【００１８】図３０を参照して、半導体基板１の表面上
に下敷酸化膜２を形成する。下敷酸化膜２の上であっ
て、素子領域を形成する部分の上に、窒化膜３を形成す
る。
に下敷酸化膜２を形成する。下敷酸化膜２の上であっ
て、素子領域を形成する部分の上に、窒化膜３を形成す
る。
【００１９】図３０と図３１を参照して、窒化膜３をマ
スクにして、下敷酸化膜２を選択的エッチングし、その
後、窒化膜３をマスクに用いて、半導体基板１の表面を
異方性エッチングする。次に、窒化膜３を覆うように、
半導体基板１の上に酸化膜１１、窒化膜１２、酸化膜１
３を順次形成する。
スクにして、下敷酸化膜２を選択的エッチングし、その
後、窒化膜３をマスクに用いて、半導体基板１の表面を
異方性エッチングする。次に、窒化膜３を覆うように、
半導体基板１の上に酸化膜１１、窒化膜１２、酸化膜１
３を順次形成する。
【００２０】図３１と図３２を参照して、酸化膜１３と
窒化膜１２を異方性エッチングする。
窒化膜１２を異方性エッチングする。
【００２１】図３１と図３２を参照して、酸化膜１３を
部分的にエッチング除去する。その後、図３２と図３３
を参照して、酸化膜１１を部分的にエッチング除去す
る。その後、半導体基板１の表面を酸化すると、図３３
に示すような素子分離酸化膜７が形成される。窒化膜３
の側壁にも窒化膜１２が存在するため、バーズビーク９
の長さが、通常のＬＯＣＯＳ法により形成されたものに
比べて、著しく小さくなる。図３４と図３５を参照し
て、窒化膜３、窒化膜１２、下敷酸化膜２を除去する
と、素子領域１０６とフィールド領域１０５が形成され
る。
部分的にエッチング除去する。その後、図３２と図３３
を参照して、酸化膜１１を部分的にエッチング除去す
る。その後、半導体基板１の表面を酸化すると、図３３
に示すような素子分離酸化膜７が形成される。窒化膜３
の側壁にも窒化膜１２が存在するため、バーズビーク９
の長さが、通常のＬＯＣＯＳ法により形成されたものに
比べて、著しく小さくなる。図３４と図３５を参照し
て、窒化膜３、窒化膜１２、下敷酸化膜２を除去する
と、素子領域１０６とフィールド領域１０５が形成され
る。
【００２２】ＳＷＡＭＩ構造は、バーズビーク９の長さ
が抑えられるという利点がある一方、側壁の窒化膜１２
が素子分離酸化膜の端部を抑えるために、素子分離酸化
膜７の端部で応力が集中し、格子欠陥や微小欠陥が、素
子分離酸化膜７と半導体基板１の境界に形成される。こ
の格子欠陥や微小欠陥がリーク電流を引起こす。
が抑えられるという利点がある一方、側壁の窒化膜１２
が素子分離酸化膜の端部を抑えるために、素子分離酸化
膜７の端部で応力が集中し、格子欠陥や微小欠陥が、素
子分離酸化膜７と半導体基板１の境界に形成される。こ
の格子欠陥や微小欠陥がリーク電流を引起こす。
【００２３】図３６は、トレンチ分離法で、素子領域１
０６と素子分離領域１０５とを形成した、半導体装置の
断面図である。
０６と素子分離領域１０５とを形成した、半導体装置の
断面図である。
【００２４】図３６を参照して、半導体基板１の表面中
に、第１の溝１１３と、第２の溝１１５が形成されてい
る。第２の溝１１５の内壁面中には、不純物層１１８と
不純物層１２０が形成されている。第２の溝１１５の側
壁面を被覆するように酸化膜１１６が設けられている。
第２の溝１１５の底面に、酸化膜１１６と連なるよう
に、酸化膜１１９が設けられている。第２の溝１１５の
内部はポリシリコン１１７で埋込まれている。第１の溝
１１３の側壁には酸化膜１１４が設けられている。半導
体基板１の表面上であって、第１の溝１１３を取囲むよ
うに酸化膜１１２が設けられている。このようなトレン
チ分離法によって、半導体基板１は、素子分離領域１０
５と素子領域１０６に区分される。素子領域１０６の上
には、ＭＯＳＦＥＴ等の素子が形成される。トレンチ分
離法によると、バーズビークが存在しないので、素子間
分離幅を小さくすることができるという利点がある。し
かし、第２の溝１１５の内壁面を被覆する酸化膜１１６
と半導体基板１との境界に、格子欠陥が形成され、ひい
てはリーク電流の原因となる、という問題点がある。
に、第１の溝１１３と、第２の溝１１５が形成されてい
る。第２の溝１１５の内壁面中には、不純物層１１８と
不純物層１２０が形成されている。第２の溝１１５の側
壁面を被覆するように酸化膜１１６が設けられている。
第２の溝１１５の底面に、酸化膜１１６と連なるよう
に、酸化膜１１９が設けられている。第２の溝１１５の
内部はポリシリコン１１７で埋込まれている。第１の溝
１１３の側壁には酸化膜１１４が設けられている。半導
体基板１の表面上であって、第１の溝１１３を取囲むよ
うに酸化膜１１２が設けられている。このようなトレン
チ分離法によって、半導体基板１は、素子分離領域１０
５と素子領域１０６に区分される。素子領域１０６の上
には、ＭＯＳＦＥＴ等の素子が形成される。トレンチ分
離法によると、バーズビークが存在しないので、素子間
分離幅を小さくすることができるという利点がある。し
かし、第２の溝１１５の内壁面を被覆する酸化膜１１６
と半導体基板１との境界に、格子欠陥が形成され、ひい
てはリーク電流の原因となる、という問題点がある。
【００２５】次に、格子欠陥が存在すると、どうして、
リーク電流が発生するかについて、説明する。
リーク電流が発生するかについて、説明する。
【００２６】ｐｎ接合に逆バイアスがかかると、接合付
近に空乏層が形成される。空乏層中では、バイアス条件
によっては、高電界がかかる。空乏層の幅Ｗは、式
（１）で示すように不純物分布に依存する。
近に空乏層が形成される。空乏層中では、バイアス条件
によっては、高電界がかかる。空乏層の幅Ｗは、式
（１）で示すように不純物分布に依存する。
【００２７】
【数１】
【００２８】式１中、εS は比誘電率、εO は真空の誘
電率、ｑは単位電荷、ＮA はアクセプタ濃度、ＮD はド
ナー濃度、Ｖbiはビルトインポテンシャル、ＶR は逆バ
イアスの電圧を表している。
電率、ｑは単位電荷、ＮA はアクセプタ濃度、ＮD はド
ナー濃度、Ｖbiはビルトインポテンシャル、ＶR は逆バ
イアスの電圧を表している。
【００２９】格子欠陥によるリーク電流は、Shockley-R
ead-Hall過程（以下、ＳＲＨ過程という）で生ずる。Ｓ
ＲＨ過程は、図３７に示すように、４つの現象を基本と
している。
ead-Hall過程（以下、ＳＲＨ過程という）で生ずる。Ｓ
ＲＨ過程は、図３７に示すように、４つの現象を基本と
している。
【００３０】図３７中、参照符号１３２は伝導帯の端、
参照番号１３３は価電子帯の端、参照番号１３４は伝導
帯の電子、参照番号１３５は捕獲中心（トラップ）、参
照番号１３６は価電子帯の正孔を表している。捕獲中心
（トラップ）とは、シリコン基板や酸化膜中の、シリコ
ン原子の不飽和結合手等をいう。
参照番号１３３は価電子帯の端、参照番号１３４は伝導
帯の電子、参照番号１３５は捕獲中心（トラップ）、参
照番号１３６は価電子帯の正孔を表している。捕獲中心
（トラップ）とは、シリコン基板や酸化膜中の、シリコ
ン原子の不飽和結合手等をいう。
【００３１】図３７（ａ）の過程は、伝導帯の電子がト
ラップに捕獲される過程であり、図３７（ｂ）の過程
は、トラップに捕獲された電子が放出されて伝導帯に遷
移する過程であり、図３７（ｃ）は、価電子帯の正孔が
遷移して、負に帯電したトラップに捕獲され、トラップ
が中性となる過程であり、図３７（ｄ）の過程は、トラ
ップに捕獲された正孔が放出されて価電子帯に遷移する
過程である。正味の再結合速度Ｕは、式２で表される。
ラップに捕獲される過程であり、図３７（ｂ）の過程
は、トラップに捕獲された電子が放出されて伝導帯に遷
移する過程であり、図３７（ｃ）は、価電子帯の正孔が
遷移して、負に帯電したトラップに捕獲され、トラップ
が中性となる過程であり、図３７（ｄ）の過程は、トラ
ップに捕獲された正孔が放出されて価電子帯に遷移する
過程である。正味の再結合速度Ｕは、式２で表される。
【００３２】
【数２】
【００３３】式２中、ｎは電子濃度、ｐは正孔濃度、ｎ
i は真正キャリア濃度、τpoはトラップ密度とトラップ
が正孔を捕獲する速度の積の逆数、τnoはトラップ密度
とトラップが電子を捕獲する速度の積の逆数である。
i は真正キャリア濃度、τpoはトラップ密度とトラップ
が正孔を捕獲する速度の積の逆数、τnoはトラップ密度
とトラップが電子を捕獲する速度の積の逆数である。
【００３４】ｎo とｐo は、それぞれ、式３および式４
で表される。
で表される。
【００３５】
【数３】
【００３６】
【数４】
【００３７】式３および式４中、εt とεi はそれぞれ
トラップ準位、真正フェルミ順位、ｋB はボルツマン定
数、Ｔは絶対温度を表している。
トラップ準位、真正フェルミ順位、ｋB はボルツマン定
数、Ｔは絶対温度を表している。
【００３８】ｐｎ接合に逆バイアスを印加して形成され
る空乏層中で生成される電流Ｉgenは、式５で与えられ
る。
る空乏層中で生成される電流Ｉgenは、式５で与えられ
る。
【００３９】
【数５】
【００４０】式５中、Ａは、ｐｎ接合の断面積である。
逆バイアス印加時には、空乏層の両端の中間電荷領域、
すなわち、中性ｐ型不純物層と中性ｎ型不純物層では、
拡散電流が生じる。ｐ領域における電子の拡散電流Ｉｄ
ｉｆｆ，ｎは、式６で表される。
逆バイアス印加時には、空乏層の両端の中間電荷領域、
すなわち、中性ｐ型不純物層と中性ｎ型不純物層では、
拡散電流が生じる。ｐ領域における電子の拡散電流Ｉｄ
ｉｆｆ，ｎは、式６で表される。
【００４１】
【数６】
【００４２】また、ｎ領域における正孔の拡散電流Ｉ
diff，ｐは、式７で与えられる。
diff，ｐは、式７で与えられる。
【００４３】
【数７】
【００４４】式７中、Ｄｎ，Ｄｐは電子と正孔の拡散係
数であり、Ｌn ，Ｌp は電子と正孔の拡散長である。し
たがって、逆バイアス印加時の電流ＩR は、式８で与え
られる。
数であり、Ｌn ，Ｌp は電子と正孔の拡散長である。し
たがって、逆バイアス印加時の電流ＩR は、式８で与え
られる。
【００４５】
【数８】
【００４６】式８がリーク電流を表わす式である。空乏
層中では、ｎｐ＜＜ｎi 2 であるので、Ｕは次のように
近似できる。
層中では、ｎｐ＜＜ｎi 2 であるので、Ｕは次のように
近似できる。
【００４７】
【数９】
【００４８】式９中で、σc は捕獲断面積であり、Ｖth
はキャリアの速度であり、Ｎt は捕獲中心の密度であ
る。式８および式９より、捕獲中心の密度や空乏層幅が
大きいほどリーク電流が大きくなることがわかる。さら
に大きい高電界が空乏層にかかると、空乏層中で発生し
たキャリアが電界に加速されてインパクトイオン化を引
き起こし、新たに伝導帯に電子を生成するために、リー
ク電流が増加する。ＳＲＨ過程によるリーク電流を抑制
する方法としては、ｐｎ接合付近のトラップ密度を減少
させること、またはｐｎ接合の濃度を濃くし、空乏層の
延びを小さくすることが考えられる。
はキャリアの速度であり、Ｎt は捕獲中心の密度であ
る。式８および式９より、捕獲中心の密度や空乏層幅が
大きいほどリーク電流が大きくなることがわかる。さら
に大きい高電界が空乏層にかかると、空乏層中で発生し
たキャリアが電界に加速されてインパクトイオン化を引
き起こし、新たに伝導帯に電子を生成するために、リー
ク電流が増加する。ＳＲＨ過程によるリーク電流を抑制
する方法としては、ｐｎ接合付近のトラップ密度を減少
させること、またはｐｎ接合の濃度を濃くし、空乏層の
延びを小さくすることが考えられる。
【００４９】また、この他にもリーク電流の原因とし
て、素子間分離のために形成されたＬＯＣＯＳ酸化膜の
劣化が挙げられる。すなわち、ＵＬＳＩの微細化に伴
い、素子間分離幅が小さくなり、ＬＯＣＯＳ酸化膜に強
い電界がかかりやすくなっている。そのため、ＬＯＣＯ
Ｓ酸化膜の上に堆積された膜から、水素原子が電界に引
かれて、ＬＯＣＯＳ酸化膜と基板との界面にドリフト
し、トラップを形成し、寄生トランジスタのしきい値電
圧を下げる。ひいてはリーク電流が生じる。そのため、
ＬＯＣＯＳ酸化膜やトレンチの酸化膜を形成するとき
に、酸化膜中の水素原子の数をなるべく減らすこと、ま
た、トラップの原因となる酸化膜中のシリコン原子の不
飽和結合手の数をなるべく減らすことが、素子分離酸化
膜の信頼性向上には不可欠となる。
て、素子間分離のために形成されたＬＯＣＯＳ酸化膜の
劣化が挙げられる。すなわち、ＵＬＳＩの微細化に伴
い、素子間分離幅が小さくなり、ＬＯＣＯＳ酸化膜に強
い電界がかかりやすくなっている。そのため、ＬＯＣＯ
Ｓ酸化膜の上に堆積された膜から、水素原子が電界に引
かれて、ＬＯＣＯＳ酸化膜と基板との界面にドリフト
し、トラップを形成し、寄生トランジスタのしきい値電
圧を下げる。ひいてはリーク電流が生じる。そのため、
ＬＯＣＯＳ酸化膜やトレンチの酸化膜を形成するとき
に、酸化膜中の水素原子の数をなるべく減らすこと、ま
た、トラップの原因となる酸化膜中のシリコン原子の不
飽和結合手の数をなるべく減らすことが、素子分離酸化
膜の信頼性向上には不可欠となる。
【００５０】
【発明が解決しようとする課題】以上説明したとおり、
素子間分離をＬＯＣＯＳ、ＳＷＡＭＩ構造あるいはトレ
ンチ構造で行なう場合のいずれの方法においても、シリ
コン酸化膜間の熱応力によって生じた格子欠陥がリーク
の原因となり、電気的な分離を完全に行なえないという
問題点があった。
素子間分離をＬＯＣＯＳ、ＳＷＡＭＩ構造あるいはトレ
ンチ構造で行なう場合のいずれの方法においても、シリ
コン酸化膜間の熱応力によって生じた格子欠陥がリーク
の原因となり、電気的な分離を完全に行なえないという
問題点があった。
【００５１】また、従来のＬＯＣＯＳ構造でも、ドレイ
ン不純物層とＬＯＣＯＳ酸化膜直下のチャネルカット不
純物層と間のｐｎ接合付近に存在する、微小な密度の格
子欠陥に起因するリーク電流が問題になっていた。
ン不純物層とＬＯＣＯＳ酸化膜直下のチャネルカット不
純物層と間のｐｎ接合付近に存在する、微小な密度の格
子欠陥に起因するリーク電流が問題になっていた。
【００５２】また、素子間の分離のためのＬＯＣＯＳ酸
化膜の素子間分離幅は、ＵＬＳＩの微細化に伴い小さく
なるため、ＬＯＣＯＳ酸化膜に印加される電界が大きく
なり、ひいてはＬＯＣＯＳ酸化膜の上に堆積された膜か
ら、ＬＯＣＯＳ酸化膜／シリコン基板界面への水素原子
のドリフトにより、トラップが生成しやすくなってい
る。このトラップが、寄生ＭＯＳＦＥＴのしきい値電圧
を下げ、ひいてはリーク電流を発生させる。
化膜の素子間分離幅は、ＵＬＳＩの微細化に伴い小さく
なるため、ＬＯＣＯＳ酸化膜に印加される電界が大きく
なり、ひいてはＬＯＣＯＳ酸化膜の上に堆積された膜か
ら、ＬＯＣＯＳ酸化膜／シリコン基板界面への水素原子
のドリフトにより、トラップが生成しやすくなってい
る。このトラップが、寄生ＭＯＳＦＥＴのしきい値電圧
を下げ、ひいてはリーク電流を発生させる。
【００５３】それゆえに、この発明の目的は、リーク電
流が少ない素子間分離構造を含む半導体装置を提供する
ことにある。
流が少ない素子間分離構造を含む半導体装置を提供する
ことにある。
【００５４】この発明の他の目的は、リーク電流が少な
いＬＯＣＯＳ分離構造を含む半導体装置を提供すること
にある。
いＬＯＣＯＳ分離構造を含む半導体装置を提供すること
にある。
【００５５】この発明のさらに他の目的は、リーク電流
が少ないトレンチ分離構造を含む半導体装置を提供する
ことにある。
が少ないトレンチ分離構造を含む半導体装置を提供する
ことにある。
【００５６】この発明のさらに他の目的は、リーク電流
が少ない素子間分離構造を含む半導体装置の製造方法を
提供することにある。
が少ない素子間分離構造を含む半導体装置の製造方法を
提供することにある。
【００５７】
【課題を解決するための手段】この発明の第１の局面に
従う半導体装置は、半導体基板を備える。上記半導体基
板の主表面中に、素子分離酸化膜が設けられている。上
記素子分離酸化膜と上記半導体基板との境界に、窒素原
子を含む境界層が設けられている。
従う半導体装置は、半導体基板を備える。上記半導体基
板の主表面中に、素子分離酸化膜が設けられている。上
記素子分離酸化膜と上記半導体基板との境界に、窒素原
子を含む境界層が設けられている。
【００５８】この発明の第２の局面に従う半導体装置
は、半導体基板を備える。上記半導体基板の表面中に、
素子領域を他の素子領域から分離するためのトレンチが
形成されている。上記トレンチの内壁面中に不純物層が
設けられている。上記トレンチの内壁面を被覆するよう
に、酸化膜が設けられている。上記酸化膜と上記トレン
チの内壁面との境界に、窒素原子を含む境界層が設けら
れている。
は、半導体基板を備える。上記半導体基板の表面中に、
素子領域を他の素子領域から分離するためのトレンチが
形成されている。上記トレンチの内壁面中に不純物層が
設けられている。上記トレンチの内壁面を被覆するよう
に、酸化膜が設けられている。上記酸化膜と上記トレン
チの内壁面との境界に、窒素原子を含む境界層が設けら
れている。
【００５９】この発明の第３の局面に従う半導体装置の
製造方法においては、まず、半導体基板の表面上に下敷
酸化膜と窒化膜を順次形成する。素子分離酸化膜を形成
すべき部分の上に開口部ができるように、上記下敷酸化
膜および上記窒化膜をパターニングする。窒化膜をマス
クにして、上記半導体基板の表面を酸化し、それによっ
て、上記半導体基板の表面中に、素子領域を他の素子領
域から分離する素子分離酸化膜を形成する。上記下敷酸
化膜および上記窒化膜を除去した後、上記半導体基板を
９５０℃以上の温度で熱処理する。上記素子領域に素子
を形成する。
製造方法においては、まず、半導体基板の表面上に下敷
酸化膜と窒化膜を順次形成する。素子分離酸化膜を形成
すべき部分の上に開口部ができるように、上記下敷酸化
膜および上記窒化膜をパターニングする。窒化膜をマス
クにして、上記半導体基板の表面を酸化し、それによっ
て、上記半導体基板の表面中に、素子領域を他の素子領
域から分離する素子分離酸化膜を形成する。上記下敷酸
化膜および上記窒化膜を除去した後、上記半導体基板を
９５０℃以上の温度で熱処理する。上記素子領域に素子
を形成する。
【００６０】
【作用】この発明の第１の局面に従う半導体装置によれ
ば、素子分離酸化膜と半導体基板との境界に設けられた
境界層が窒素原子を含む。このような構造は、素子分離
酸化膜を形成した後、基板を、Ｎ2 Ｏ、ＮＦ3 等の雰囲
気中で熱処理することによって得られる。この熱処理に
より、素子分離酸化膜と半導体基板の境界に形成され
る、ＳｉＯX 層中の格子間シリコンの数が減少し、さら
にシリコンの不飽和結合手が窒素原子で終端される。し
たがって、リーク電流の少ない半導体装置となる。
ば、素子分離酸化膜と半導体基板との境界に設けられた
境界層が窒素原子を含む。このような構造は、素子分離
酸化膜を形成した後、基板を、Ｎ2 Ｏ、ＮＦ3 等の雰囲
気中で熱処理することによって得られる。この熱処理に
より、素子分離酸化膜と半導体基板の境界に形成され
る、ＳｉＯX 層中の格子間シリコンの数が減少し、さら
にシリコンの不飽和結合手が窒素原子で終端される。し
たがって、リーク電流の少ない半導体装置となる。
【００６１】この発明の第２の局面に従う半導体装置に
よれば、酸化膜とトレンチの内壁面との境界に設けられ
た境界層が窒素原子を含む。このような構造は、トレン
チの内壁面に酸化膜を形成した後、Ｎ2 Ｏ、ＮＦ3 等の
雰囲気中で基板を熱処理することによって得られる。こ
の熱処理により、酸化膜とトレンチの内壁面との境界に
形成されたＳｉＯX 層中の格子間シリコンの数は減少
し、さらにシリコンの不飽和結合手が窒素原子で終端さ
れる。したがって、リーク電流の少ない半導体装置とな
る。
よれば、酸化膜とトレンチの内壁面との境界に設けられ
た境界層が窒素原子を含む。このような構造は、トレン
チの内壁面に酸化膜を形成した後、Ｎ2 Ｏ、ＮＦ3 等の
雰囲気中で基板を熱処理することによって得られる。こ
の熱処理により、酸化膜とトレンチの内壁面との境界に
形成されたＳｉＯX 層中の格子間シリコンの数は減少
し、さらにシリコンの不飽和結合手が窒素原子で終端さ
れる。したがって、リーク電流の少ない半導体装置とな
る。
【００６２】この発明の第３の局面に従う半導体装置の
製造方法によれば、素子分離酸化膜を形成した後、半導
体基板を９５０℃以上の温度で熱処理する。この熱処理
により、素子分離酸化膜と半導体基板との境界に形成さ
れるＳｉＯX 層中の格子間シリコンの数は減少する。し
たがって、リーク電流の少ない半導体装置が得られる。
製造方法によれば、素子分離酸化膜を形成した後、半導
体基板を９５０℃以上の温度で熱処理する。この熱処理
により、素子分離酸化膜と半導体基板との境界に形成さ
れるＳｉＯX 層中の格子間シリコンの数は減少する。し
たがって、リーク電流の少ない半導体装置が得られる。
【００６３】また、上記熱処理をＮ2 Ｏ雰囲気中で行な
った場合には、ＳｉＯX 層中のシリコン原子の不飽和結
合手（Ｓｉ−Ｓｉのボンド）がＳｉＯ2 あるいはＳｉＯ
Ｎ化合物となり、Ｓｉ−Ｓｉのボンドを終端させる。そ
の結果、トラップ密度の減少した半導体装置を与える。
った場合には、ＳｉＯX 層中のシリコン原子の不飽和結
合手（Ｓｉ−Ｓｉのボンド）がＳｉＯ2 あるいはＳｉＯ
Ｎ化合物となり、Ｓｉ−Ｓｉのボンドを終端させる。そ
の結果、トラップ密度の減少した半導体装置を与える。
【００６４】また、不飽和結合手が窒素原子で終端され
ると、Ｓｉ−Ｎの結合エネルギが大きいために、ＬＯＣ
ＯＳ酸化膜の上に堆積された膜から、ドリフトによっ
て、水素原子が移動してきても、水素原子がＳｉ−Ｎの
結合を切ることができず、トラップができにくい酸化膜
となる。
ると、Ｓｉ−Ｎの結合エネルギが大きいために、ＬＯＣ
ＯＳ酸化膜の上に堆積された膜から、ドリフトによっ
て、水素原子が移動してきても、水素原子がＳｉ−Ｎの
結合を切ることができず、トラップができにくい酸化膜
となる。
【００６５】
【実施例】以下、この発明の実施例を図について説明す
る。
る。
【００６６】実施例１ 図１〜図７は、この発明に係る半導体装置の製造方法の
概要を断面図で示したものである。
概要を断面図で示したものである。
【００６７】半導体基板１の上に、下敷酸化膜２と窒化
膜３を順次形成する。図２を参照して、素子分離酸化膜
を形成すべき部分の上に開口部４ができるように、下敷
酸化膜２および窒化膜３をパターニングする。
膜３を順次形成する。図２を参照して、素子分離酸化膜
を形成すべき部分の上に開口部４ができるように、下敷
酸化膜２および窒化膜３をパターニングする。
【００６８】図３を参照して、窒化膜３をマスクにし
て、半導体基板１の表面を酸化し、それによって、半導
体基板１の表面中に素子分離酸化膜７を形成する。
て、半導体基板１の表面を酸化し、それによって、半導
体基板１の表面中に素子分離酸化膜７を形成する。
【００６９】図３と図４を参照して、下敷酸化膜２と窒
化膜３を除去する。これによって、素子領域１０６と素
子分離領域１０５が形成される。
化膜３を除去する。これによって、素子領域１０６と素
子分離領域１０５が形成される。
【００７０】図５を参照して、半導体基板を、９５０℃
以上の温度で、窒素またはＮ2 Ｏ雰囲気中で、熱処理す
る。この熱処理の効果については、後に詳述する。
以上の温度で、窒素またはＮ2 Ｏ雰囲気中で、熱処理す
る。この熱処理の効果については、後に詳述する。
【００７１】図６を参照して、半導体基板１の表面に、
チャネルカット層５を形成するための不純物イオン６を
注入する。
チャネルカット層５を形成するための不純物イオン６を
注入する。
【００７２】図７を参照して、素子領域１０６に、ＭＯ
ＳＦＥＴ８を形成する。次に、図５に示す熱処理の効果
について、説明する。
ＳＦＥＴ８を形成する。次に、図５に示す熱処理の効果
について、説明する。
【００７３】図８は、図４におけるＶＩＩＩ−ＶＩＩＩ
間の拡大図であり、素子分離酸化膜７とシリコン基板１
との界面の様子を詳細に図示した図である。素子分離酸
化膜７は、ＳｉＯ2 の網目構造を持った酸化膜で、格子
間シリコンを含んでいない層である。素子分離酸化膜７
と半導体基板１との間には、酸化反応時に未反応のまま
残された、過剰の格子間シリコンが存在する、ＳｉＯX
層１０（０＜Ｘ＜２）が存在する。ＳｉＯX 層１０中に
過剰の格子間シリコンが高密度に存在すると、半導体基
板１の表面に応力が集中し、ひいては格子欠陥を生じ
る。また、ＳｉＯ X 層１０中には、シリコン原子の不飽
和結合手（Ｓｉ−Ｓｉボンド）が多数存在し、トラップ
の原因となっている。
間の拡大図であり、素子分離酸化膜７とシリコン基板１
との界面の様子を詳細に図示した図である。素子分離酸
化膜７は、ＳｉＯ2 の網目構造を持った酸化膜で、格子
間シリコンを含んでいない層である。素子分離酸化膜７
と半導体基板１との間には、酸化反応時に未反応のまま
残された、過剰の格子間シリコンが存在する、ＳｉＯX
層１０（０＜Ｘ＜２）が存在する。ＳｉＯX 層１０中に
過剰の格子間シリコンが高密度に存在すると、半導体基
板１の表面に応力が集中し、ひいては格子欠陥を生じ
る。また、ＳｉＯ X 層１０中には、シリコン原子の不飽
和結合手（Ｓｉ−Ｓｉボンド）が多数存在し、トラップ
の原因となっている。
【００７４】図９は、図５に示す熱処理を行なった後
の、半導体装置の断面図であり、図５におけるＩＸ−Ｉ
Ｘ間の拡大図である。
の、半導体装置の断面図であり、図５におけるＩＸ−Ｉ
Ｘ間の拡大図である。
【００７５】図８と図９を参照して、熱処理後、ＳｉＯ
X 層１０の膜厚が減少している。すなわち、ＳｉＯX 層
１０中の過剰の格子間シリコンは、９５０°以上の窒素
雰囲気で熱処理によって、次に示す反応を与える。
X 層１０の膜厚が減少している。すなわち、ＳｉＯX 層
１０中の過剰の格子間シリコンは、９５０°以上の窒素
雰囲気で熱処理によって、次に示す反応を与える。
【００７６】ＳｉＯX →ＳｉＯ2 ＋Ｓｉ すなわち、９５０°以上の窒素雰囲気中で、ＳｉＯX 層
１０が熱処理されると、ＳｉＯX はＳｉＯ2 とＳｉとに
分解する。このとき生成したＳｉＯ2 は素子分離酸化膜
７に向かって移動し、また生成したＳｉはシリコン基板
１に向かって移動する。すなわち、９５０°以上の窒素
雰囲気中の熱処理によって、ＳｉＯX １０の膜厚は減少
し、ＳｉＯ2 の膜厚、すなわち素子分離酸化膜７の膜厚
が増加する。９５０℃以上の熱処理が必要である理由
は、シリコン原子−シリコン原子の結合エネルギが約２
ｅＶと比較的高いためである。この９５０℃以上の熱処
理を行なうと、ＳｉＯX 層１０中の格子間シリコンの密
度が少なくなるので、Ｓｉ／ＳｉＯ2 界面における応力
が緩和され、ひいては半導体基板１中において、格子欠
陥の形成は抑制される。
１０が熱処理されると、ＳｉＯX はＳｉＯ2 とＳｉとに
分解する。このとき生成したＳｉＯ2 は素子分離酸化膜
７に向かって移動し、また生成したＳｉはシリコン基板
１に向かって移動する。すなわち、９５０°以上の窒素
雰囲気中の熱処理によって、ＳｉＯX １０の膜厚は減少
し、ＳｉＯ2 の膜厚、すなわち素子分離酸化膜７の膜厚
が増加する。９５０℃以上の熱処理が必要である理由
は、シリコン原子−シリコン原子の結合エネルギが約２
ｅＶと比較的高いためである。この９５０℃以上の熱処
理を行なうと、ＳｉＯX 層１０中の格子間シリコンの密
度が少なくなるので、Ｓｉ／ＳｉＯ2 界面における応力
が緩和され、ひいては半導体基板１中において、格子欠
陥の形成は抑制される。
【００７７】なお、図８および図９で説明した概念は、
後述のトレンチ素子分離構造にもあてはまる。これにつ
いては後述する。
後述のトレンチ素子分離構造にもあてはまる。これにつ
いては後述する。
【００７８】図１０を参照して、素子分離酸化膜７が、
ＬＯＣＯＳ膜の場合には、応力は、特にフィールド酸化
膜の端部（Ａで示す部分）に集中する。しかし、ＬＯＣ
ＯＳ酸化膜を形成し、窒化膜等のマスク層を除去した
後、引続き、窒素雰囲気でたとえば、１１００℃、１２
０分間熱処理すれば、応力の緩和は、特に、素子分離酸
化膜７の端部（Ａで示す部分）で有効に行なわれる。
ＬＯＣＯＳ膜の場合には、応力は、特にフィールド酸化
膜の端部（Ａで示す部分）に集中する。しかし、ＬＯＣ
ＯＳ酸化膜を形成し、窒化膜等のマスク層を除去した
後、引続き、窒素雰囲気でたとえば、１１００℃、１２
０分間熱処理すれば、応力の緩和は、特に、素子分離酸
化膜７の端部（Ａで示す部分）で有効に行なわれる。
【００７９】図７に戻って、素子領域１０６に、ｎ型Ｍ
ＯＳＦＥＴを形成した場合には、ドレイン不純物層１４
とチャネルカット層５とがｐｎ接合を、素子分離酸化膜
７の端部付近に形成するので、この部分の応力を緩和す
ることが、格子欠陥密度の低減、さらにはリーク電流の
低減に有効である。
ＯＳＦＥＴを形成した場合には、ドレイン不純物層１４
とチャネルカット層５とがｐｎ接合を、素子分離酸化膜
７の端部付近に形成するので、この部分の応力を緩和す
ることが、格子欠陥密度の低減、さらにはリーク電流の
低減に有効である。
【００８０】また、本実施例では、図４と図５と図６を
参照して、窒化膜等のマスク層を除去した後、連続し
て、窒素雰囲気中で熱処理し、その後、チャネルカット
層５を形成している。図５に示す熱処理を、チャネルカ
ット層５を形成する前に行なっているので、狭チャネル
効果が防止される。順序を逆にして、チャネルカット層
５を形成した後に、９５０℃の熱処理を行なうと、チャ
ネルカット層から硼素が素子領域１０６へ拡散するた
め、狭チャネル効果が生じる。本実施例では、この狭チ
ャネル効果を防ぐために、ＬＯＣＯＳ酸化膜を形成した
後に、連続して、窒素雰囲気中で熱処理している。
参照して、窒化膜等のマスク層を除去した後、連続し
て、窒素雰囲気中で熱処理し、その後、チャネルカット
層５を形成している。図５に示す熱処理を、チャネルカ
ット層５を形成する前に行なっているので、狭チャネル
効果が防止される。順序を逆にして、チャネルカット層
５を形成した後に、９５０℃の熱処理を行なうと、チャ
ネルカット層から硼素が素子領域１０６へ拡散するた
め、狭チャネル効果が生じる。本実施例では、この狭チ
ャネル効果を防ぐために、ＬＯＣＯＳ酸化膜を形成した
後に、連続して、窒素雰囲気中で熱処理している。
【００８１】なお、本実施例においては、図５の工程に
おいて、９５０℃の熱処理を行なった後に、さらに８０
０℃以下の温度で熱処理するのが好ましい。この処理に
よって、応力は一層緩和される。
おいて、９５０℃の熱処理を行なった後に、さらに８０
０℃以下の温度で熱処理するのが好ましい。この処理に
よって、応力は一層緩和される。
【００８２】実施例２ 本実施例は、本発明を、トレンチ素子分離構造の半導体
装置に適用することに関する。図１１を参照して、当該
半導体装置は、半導体基板２０１を備える。半導体基板
２０１の表面に、第１の溝２１３が形成されている。半
導体基板２０１中に、第２の溝２１５が形成されてい
る。第１の溝２１５の内壁面中には、不純物層２２０が
設けられ、第２の溝２１５の底面中には不純物層２１８
が設けられている。第２の溝２１５の側壁面を覆うよう
に、酸化膜２１６が設けられている。第２の溝２１５の
底面を被覆するように酸化膜２１９が設けられている。
第２の溝２１５の内部には、ポリシリコン２１７が埋込
まれている。第１の溝２１３の側壁には酸化膜２１４が
設けられている。半導体基板２０１の表面上に、第１の
溝２１３を取囲むように酸化膜２１２が設けられてい
る。
装置に適用することに関する。図１１を参照して、当該
半導体装置は、半導体基板２０１を備える。半導体基板
２０１の表面に、第１の溝２１３が形成されている。半
導体基板２０１中に、第２の溝２１５が形成されてい
る。第１の溝２１５の内壁面中には、不純物層２２０が
設けられ、第２の溝２１５の底面中には不純物層２１８
が設けられている。第２の溝２１５の側壁面を覆うよう
に、酸化膜２１６が設けられている。第２の溝２１５の
底面を被覆するように酸化膜２１９が設けられている。
第２の溝２１５の内部には、ポリシリコン２１７が埋込
まれている。第１の溝２１３の側壁には酸化膜２１４が
設けられている。半導体基板２０１の表面上に、第１の
溝２１３を取囲むように酸化膜２１２が設けられてい
る。
【００８３】第２の溝２１５の壁面に形成された酸化膜
２１６は１０ｎｍ程度の薄膜である。酸化膜２１６を第
２の溝の側壁面に形成した後に、引続き、１０２０℃で
９６分間、窒素雰囲気中で熱処理することによって、酸
化膜２１６，２１９と半導体基板２０１間の応力緩和が
実現でき、ひいてはリーク電流が低減する。
２１６は１０ｎｍ程度の薄膜である。酸化膜２１６を第
２の溝の側壁面に形成した後に、引続き、１０２０℃で
９６分間、窒素雰囲気中で熱処理することによって、酸
化膜２１６，２１９と半導体基板２０１間の応力緩和が
実現でき、ひいてはリーク電流が低減する。
【００８４】なお、後述するように、上記熱処理を、Ｎ
2 Ｏ雰囲気中で行なうと、第２の溝２１５の内壁面と半
導体基板２０１との境界に、窒素原子を含む境界層が形
成される（図示せず）。
2 Ｏ雰囲気中で行なうと、第２の溝２１５の内壁面と半
導体基板２０１との境界に、窒素原子を含む境界層が形
成される（図示せず）。
【００８５】このように、トレンチ分離構造の半導体装
置に本発明を適用しても、応力緩和が実現でき、ひいて
はリーク電流の低減を図ることができる。
置に本発明を適用しても、応力緩和が実現でき、ひいて
はリーク電流の低減を図ることができる。
【００８６】実施例３ 実施例３は、半導体基板の主表面中に素子分離酸化膜を
形成するに先立って、半導体基板の表面を前処理するこ
とを特徴とする。図１２（ａ）を参照して、まず、半導
体基板を、窒素雰囲気中で、９５０℃以上の温度で熱処
理する。この９５０℃の熱処理により、半導体基板１の
表面に高濃度に存在する酸素原子が蒸発し、かつ、半導
体基板１の内部に酸素原子が析出し、低密度の微小欠陥
が生成する。その後、８００℃以下でさらに熱処理する
ことにより、半導体基板１の内部に酸素原子がさらに析
出し、微小欠陥がさらに形成され、ゲッタリング層１５
が形成される。ゲッタリング層１５は、後の工程で、表
面層１６に新たに生成する微小欠陥を取込む働きをす
る。ゲッタリング層１５中の微小欠陥の密度は、８００
℃以下の窒素雰囲気中での熱処理を、９５０℃の熱処理
と連続して行なわないと、高くならない。
形成するに先立って、半導体基板の表面を前処理するこ
とを特徴とする。図１２（ａ）を参照して、まず、半導
体基板を、窒素雰囲気中で、９５０℃以上の温度で熱処
理する。この９５０℃の熱処理により、半導体基板１の
表面に高濃度に存在する酸素原子が蒸発し、かつ、半導
体基板１の内部に酸素原子が析出し、低密度の微小欠陥
が生成する。その後、８００℃以下でさらに熱処理する
ことにより、半導体基板１の内部に酸素原子がさらに析
出し、微小欠陥がさらに形成され、ゲッタリング層１５
が形成される。ゲッタリング層１５は、後の工程で、表
面層１６に新たに生成する微小欠陥を取込む働きをす
る。ゲッタリング層１５中の微小欠陥の密度は、８００
℃以下の窒素雰囲気中での熱処理を、９５０℃の熱処理
と連続して行なわないと、高くならない。
【００８７】その後、図１２（ｂ）を参照して、半導体
基板１の表面上に下敷酸化膜、窒化膜を順次形成する
（図示せず）。そして分離酸化膜を形成すべき部分の上
に開口部ができるように、下敷酸化膜および窒化膜をパ
ターニングする（図示せず）。窒化膜をマスクにして、
半導体基板の表面を酸化し、それによって、半導体基板
の表面中に素子分離酸化膜７を形成する。このとき、Ｓ
ｉＯX 層１０も形成される。また、表面層１６中に形成
される格子欠陥は、ゲッタリング層７に取込まれる。そ
の結果、リーク電流の低減を図ることができる。下敷酸
化膜および窒化膜を除去した後、半導体基板１を９５０
℃以上の温度で熱処理することにより、ＳｉＯX 層１０
中の応力は緩和され、信頼性が向上する。
基板１の表面上に下敷酸化膜、窒化膜を順次形成する
（図示せず）。そして分離酸化膜を形成すべき部分の上
に開口部ができるように、下敷酸化膜および窒化膜をパ
ターニングする（図示せず）。窒化膜をマスクにして、
半導体基板の表面を酸化し、それによって、半導体基板
の表面中に素子分離酸化膜７を形成する。このとき、Ｓ
ｉＯX 層１０も形成される。また、表面層１６中に形成
される格子欠陥は、ゲッタリング層７に取込まれる。そ
の結果、リーク電流の低減を図ることができる。下敷酸
化膜および窒化膜を除去した後、半導体基板１を９５０
℃以上の温度で熱処理することにより、ＳｉＯX 層１０
中の応力は緩和され、信頼性が向上する。
【００８８】実施例４ 実施例１では、ＬＯＣＯＳ酸化膜を形成した後に、窒素
雰囲気で高温熱処理することを説明した。この高温熱処
理により、ＳｉＯX 層中のシリコン原子の不飽和結合手
が、他のシリコン原子の不飽和結合手と結合し、ひいて
は網目構造を持つＳｉＯ2 層が形成される。しかしなが
ら、窒素雰囲気での熱処理だけでは、トラップの原因と
なるシリコン原子の不飽和結合手がまだ多く残ってしま
う。窒素雰囲気に用いる窒素分子（Ｎ2 ）は結合エネル
ギーが大きく、１１００℃程度の温度では、分解しない
からである。
雰囲気で高温熱処理することを説明した。この高温熱処
理により、ＳｉＯX 層中のシリコン原子の不飽和結合手
が、他のシリコン原子の不飽和結合手と結合し、ひいて
は網目構造を持つＳｉＯ2 層が形成される。しかしなが
ら、窒素雰囲気での熱処理だけでは、トラップの原因と
なるシリコン原子の不飽和結合手がまだ多く残ってしま
う。窒素雰囲気に用いる窒素分子（Ｎ2 ）は結合エネル
ギーが大きく、１１００℃程度の温度では、分解しない
からである。
【００８９】実施例４は、窒素雰囲気の代わりにＮ2 Ｏ
雰囲気中で、９５０℃、１２５分間熱処理することを特
徴とする。図１３を参照して、９５０℃以上の温度で熱
処理することによって、ＳｉＯx 層中のシリコン原子の
不飽和結合手は、他のシリコン原子の不飽和結合手と結
合する。また、Ｎ2 Ｏは、高温で分解して窒素原子にな
る。この窒素原子が図１３のように、シリコン原子の不
飽和結合手を終端する。その結果、窒素雰囲気中での熱
処理に比べて、トラップ密度が著しく減少する（窒素原
子の濃度は、１０18〜１０21ａｔｍｓ／ｃｍ3 であ
る）。それゆえに、フィールド領域にある寄生ＭＯＳト
ランジスタのしきい値電圧が低下しにくくなり、ひいて
はリーク電流の低減につながる。
雰囲気中で、９５０℃、１２５分間熱処理することを特
徴とする。図１３を参照して、９５０℃以上の温度で熱
処理することによって、ＳｉＯx 層中のシリコン原子の
不飽和結合手は、他のシリコン原子の不飽和結合手と結
合する。また、Ｎ2 Ｏは、高温で分解して窒素原子にな
る。この窒素原子が図１３のように、シリコン原子の不
飽和結合手を終端する。その結果、窒素雰囲気中での熱
処理に比べて、トラップ密度が著しく減少する（窒素原
子の濃度は、１０18〜１０21ａｔｍｓ／ｃｍ3 であ
る）。それゆえに、フィールド領域にある寄生ＭＯＳト
ランジスタのしきい値電圧が低下しにくくなり、ひいて
はリーク電流の低減につながる。
【００９０】なお、本実施例においては、上記９５０℃
の熱処理の後、さらに続けて８００℃以下の温度で熱処
理するのが好ましい。８００℃以下の温度の熱処理は、
シリコン原子の不飽和結合手を窒素原子で終端させるた
めに効果的である。
の熱処理の後、さらに続けて８００℃以下の温度で熱処
理するのが好ましい。８００℃以下の温度の熱処理は、
シリコン原子の不飽和結合手を窒素原子で終端させるた
めに効果的である。
【００９１】実施例５ 本実施例では、実施例１における、ＬＯＣＯＳ酸化膜の
形成を、９５０℃で、Ｏ2 とＮＦ3 の混合ガス中で選択
的に酸化することによって行なう。このようにすること
によって、シリコン基板／ＬＯＣＯＳ酸化膜界面でのシ
リコン原子の不飽和結合手を、ＬＯＣＯＳ酸化膜の形成
時に、減少させることができる。すなわち、酸化中、Ｎ
Ｆ3 が分解して窒素原子とフッ素原子になり、これらの
原子が、シリコン原子の不飽和結合手を終端する。ま
た、結果として、トラップの密度が著しく減少する。
形成を、９５０℃で、Ｏ2 とＮＦ3 の混合ガス中で選択
的に酸化することによって行なう。このようにすること
によって、シリコン基板／ＬＯＣＯＳ酸化膜界面でのシ
リコン原子の不飽和結合手を、ＬＯＣＯＳ酸化膜の形成
時に、減少させることができる。すなわち、酸化中、Ｎ
Ｆ3 が分解して窒素原子とフッ素原子になり、これらの
原子が、シリコン原子の不飽和結合手を終端する。ま
た、結果として、トラップの密度が著しく減少する。
【００９２】なお、混合ガス中のＮＦ3 の濃度が濃すぎ
ると、図３８に示すように、フッ素原子が、Ｓｉ−Ｏ−
Ｓｉ結合を切断し、新たなＳｉ−Ｓｉ結合１００をつく
り、新たな不飽和結合手ができる。これによって、トラ
ップ密度が却って増加する。そこで、混合ガス中のＮＦ
3 の量は３００ｐｐｍ程度以下にするのが好ましい。
ると、図３８に示すように、フッ素原子が、Ｓｉ−Ｏ−
Ｓｉ結合を切断し、新たなＳｉ−Ｓｉ結合１００をつく
り、新たな不飽和結合手ができる。これによって、トラ
ップ密度が却って増加する。そこで、混合ガス中のＮＦ
3 の量は３００ｐｐｍ程度以下にするのが好ましい。
【００９３】その後、すなわち、ＬＯＣＯＳ酸化膜を形
成した後、さらに、Ｎ2 Ｏ雰囲気中で９５０℃で熱処理
することにより、Ｓｉ−Ｆ−Ｓｉの不飽和結合手を窒素
原子や酸素原子で終端させる。これによって、酸化膜の
トラップ密度を減少させることができるとともに、半導
体基板中のトラップ密度をより一層減少させることがで
きる。
成した後、さらに、Ｎ2 Ｏ雰囲気中で９５０℃で熱処理
することにより、Ｓｉ−Ｆ−Ｓｉの不飽和結合手を窒素
原子や酸素原子で終端させる。これによって、酸化膜の
トラップ密度を減少させることができるとともに、半導
体基板中のトラップ密度をより一層減少させることがで
きる。
【００９４】トレンチ分離構造の場合も、本実施例は同
様に適用適用される。すなわち、図１１を再び参照し
て、第２の溝２１５の内壁に酸化膜２１６および酸化膜
２１９を形成する。この酸化膜２１６，２１９は、９５
０℃で、Ｏ2 とＮＦ3 の混合ガスを用いて、第２の溝２
１５の内壁を１５ｎｍ程度酸化することによって形成さ
れる。なお、混合ガス中のＮＦ3 の濃度は３００ｐｐｍ
以下にするのが好ましい。酸化膜２１６，２１９を形成
した後、連続して、Ｎ2 Ｏ雰囲気中で、９５０℃の熱処
理を行なう。これによって、図示しないがＳｉＯX 層の
膜厚が減少する。結果として、酸化膜２１６，２１９中
のトラップ密度を減少させることができるとともに、半
導体基板２０１中のトラップ密度を、より一層減少させ
ることができる。
様に適用適用される。すなわち、図１１を再び参照し
て、第２の溝２１５の内壁に酸化膜２１６および酸化膜
２１９を形成する。この酸化膜２１６，２１９は、９５
０℃で、Ｏ2 とＮＦ3 の混合ガスを用いて、第２の溝２
１５の内壁を１５ｎｍ程度酸化することによって形成さ
れる。なお、混合ガス中のＮＦ3 の濃度は３００ｐｐｍ
以下にするのが好ましい。酸化膜２１６，２１９を形成
した後、連続して、Ｎ2 Ｏ雰囲気中で、９５０℃の熱処
理を行なう。これによって、図示しないがＳｉＯX 層の
膜厚が減少する。結果として、酸化膜２１６，２１９中
のトラップ密度を減少させることができるとともに、半
導体基板２０１中のトラップ密度を、より一層減少させ
ることができる。
【００９５】実施例６ 図１４〜図１７は、実施例６に係る工程を、断面図で示
したものである。図１４を参照して、半導体基板１の表
面を１０００℃以上で熱酸化し、酸化膜１７を形成す
る。得られた酸化膜１７は犠牲酸化膜と呼ばれる。図１
４と図１５を参照して、酸化膜１７を半導体基板１の表
面から除去する。このような工程を、犠牲酸化という。
この犠牲酸化により、半導体基板１の内部に高濃度に含
まれていた酸素原子のうち、表面部分に存在していた酸
素が除去される。そのため、表面付近に、酸素原子が析
出することはなく、ひいては微小欠陥が形成されること
はない。その後、図１６を参照して、半導体基板１の上
に下敷酸化膜２と窒化膜３を選択的に形成する。図１７
を参照して、窒化膜３をマスクにして、半導体基板１の
表面を酸化することによって、素子分離酸化膜７を形成
する。半導体基板の、表面付近には、微小欠陥がほとん
どないため、ＬＯＣＯＳ端のｐｎ接合付近において、リ
ーク電流は減少する。
したものである。図１４を参照して、半導体基板１の表
面を１０００℃以上で熱酸化し、酸化膜１７を形成す
る。得られた酸化膜１７は犠牲酸化膜と呼ばれる。図１
４と図１５を参照して、酸化膜１７を半導体基板１の表
面から除去する。このような工程を、犠牲酸化という。
この犠牲酸化により、半導体基板１の内部に高濃度に含
まれていた酸素原子のうち、表面部分に存在していた酸
素が除去される。そのため、表面付近に、酸素原子が析
出することはなく、ひいては微小欠陥が形成されること
はない。その後、図１６を参照して、半導体基板１の上
に下敷酸化膜２と窒化膜３を選択的に形成する。図１７
を参照して、窒化膜３をマスクにして、半導体基板１の
表面を酸化することによって、素子分離酸化膜７を形成
する。半導体基板の、表面付近には、微小欠陥がほとん
どないため、ＬＯＣＯＳ端のｐｎ接合付近において、リ
ーク電流は減少する。
【００９６】実施例７ 実施例７に係る方法を、図１８〜図２０を用いて説明す
る。
る。
【００９７】図１８を参照して、半導体基板１を、１０
００℃以上で、窒素雰囲気中で熱処理する。この熱処理
によって、半導体基板１の表面層に含まれている酸素原
子は、基板の表面から外部へ蒸発する。また、この熱処
理によって、図１８に示すように、ウエハ内部に酸素原
子が析出し、ひいてはゲッタリング層１５が形成され
る。その後、連続して、さらに窒素雰囲気中で、８００
℃以下の温度で熱処理をすると、ゲッタリング層１５中
の微小欠陥の濃度が高くなり、ひいては表面層１６中に
微小欠陥がほとんど存在しない、半導体基板１が得られ
る。
００℃以上で、窒素雰囲気中で熱処理する。この熱処理
によって、半導体基板１の表面層に含まれている酸素原
子は、基板の表面から外部へ蒸発する。また、この熱処
理によって、図１８に示すように、ウエハ内部に酸素原
子が析出し、ひいてはゲッタリング層１５が形成され
る。その後、連続して、さらに窒素雰囲気中で、８００
℃以下の温度で熱処理をすると、ゲッタリング層１５中
の微小欠陥の濃度が高くなり、ひいては表面層１６中に
微小欠陥がほとんど存在しない、半導体基板１が得られ
る。
【００９８】図１９を参照して、半導体基板１の上に、
下敷酸化膜２と窒化膜３を選択的に形成する。図２０を
参照して、窒化膜３をマスクにして、半導体基板１の表
面を熱酸化し、素子分離酸化膜７を形成する。表面層１
６に微小欠陥があると、素子分離酸化膜の形成のための
酸化工程で、積層欠陥が形成されるが、本実施例のよう
に、ゲッタリング層１５が存在すると、表面付近の微小
欠陥はほとんどすべてゲッタリング層１５中に取込まれ
る。ひいては、リーク電流の原因となる格子欠陥は、表
面付近には形成されない。本実施例によると、特にｐｎ
接合が形成されるＬＯＣＯＳの端部付近での格子欠陥が
減少するので、この付近におけるリーク電流が減少す
る。
下敷酸化膜２と窒化膜３を選択的に形成する。図２０を
参照して、窒化膜３をマスクにして、半導体基板１の表
面を熱酸化し、素子分離酸化膜７を形成する。表面層１
６に微小欠陥があると、素子分離酸化膜の形成のための
酸化工程で、積層欠陥が形成されるが、本実施例のよう
に、ゲッタリング層１５が存在すると、表面付近の微小
欠陥はほとんどすべてゲッタリング層１５中に取込まれ
る。ひいては、リーク電流の原因となる格子欠陥は、表
面付近には形成されない。本実施例によると、特にｐｎ
接合が形成されるＬＯＣＯＳの端部付近での格子欠陥が
減少するので、この付近におけるリーク電流が減少す
る。
【００９９】
【発明の効果】以上説明したとおり、この発明の第１の
局面に従う半導体装置によれば、素子分離酸化膜と半導
体基板との境界に設けられた境界層が窒素原子を含む。
このような構造は、素子分離酸化膜を形成した後、基板
を、Ｎ2 Ｏ、ＮＦ3 等の雰囲気中で熱処理することによ
って得られる。この熱処理により、素子分離酸化膜と半
導体基板の境界に形成される、ＳｉＯX 層中の格子間シ
リコンの数が減少し、さらにシリコンの不飽和結合手が
窒素原子で終端される。したがって、リーク電流の少な
い半導体装置となる。その結果、信頼性の向上した半導
体装置となる。
局面に従う半導体装置によれば、素子分離酸化膜と半導
体基板との境界に設けられた境界層が窒素原子を含む。
このような構造は、素子分離酸化膜を形成した後、基板
を、Ｎ2 Ｏ、ＮＦ3 等の雰囲気中で熱処理することによ
って得られる。この熱処理により、素子分離酸化膜と半
導体基板の境界に形成される、ＳｉＯX 層中の格子間シ
リコンの数が減少し、さらにシリコンの不飽和結合手が
窒素原子で終端される。したがって、リーク電流の少な
い半導体装置となる。その結果、信頼性の向上した半導
体装置となる。
【０１００】この発明の第２の局面に従う半導体装置に
よれば、酸化膜とトレンチの内壁面との境界に設けられ
た境界層が窒素原子を含む。このような構造は、トレン
チの内壁面に酸化膜を形成した後、Ｎ2 Ｏ、ＮＦ3 等の
雰囲気中で基板を熱処理することによって得られる。こ
の熱処理により、酸化膜とトレンチの内壁面との境界に
形成されたＳｉＯX 層中の格子間シリコンの数は減少
し、さらにシリコンの不飽和結合手が窒素原子で終端さ
れる。したがって、リーク電流の少ない半導体装置とな
る。その結果、信頼性の向上した半導体装置が得られ
る。
よれば、酸化膜とトレンチの内壁面との境界に設けられ
た境界層が窒素原子を含む。このような構造は、トレン
チの内壁面に酸化膜を形成した後、Ｎ2 Ｏ、ＮＦ3 等の
雰囲気中で基板を熱処理することによって得られる。こ
の熱処理により、酸化膜とトレンチの内壁面との境界に
形成されたＳｉＯX 層中の格子間シリコンの数は減少
し、さらにシリコンの不飽和結合手が窒素原子で終端さ
れる。したがって、リーク電流の少ない半導体装置とな
る。その結果、信頼性の向上した半導体装置が得られ
る。
【０１０１】この発明の第３の局面に従う半導体装置の
製造方法によれば、素子分離酸化膜を形成した後、半導
体基板を９５０℃以上の温度で熱処理する。この熱処理
により、素子分離酸化膜と半導体基板との境界に形成さ
れるＳｉＯX 層中の格子間シリコンの数は減少する。し
たがって、リーク電流の少ない半導体装置が得られる。
その結果、信頼性の向上した半導体装置が得られる。
製造方法によれば、素子分離酸化膜を形成した後、半導
体基板を９５０℃以上の温度で熱処理する。この熱処理
により、素子分離酸化膜と半導体基板との境界に形成さ
れるＳｉＯX 層中の格子間シリコンの数は減少する。し
たがって、リーク電流の少ない半導体装置が得られる。
その結果、信頼性の向上した半導体装置が得られる。
【図１】 実施例１に係る半導体装置の製造方法の順序
の第１の工程における半導体装置の断面図である。
の第１の工程における半導体装置の断面図である。
【図２】 実施例１に係る半導体装置の製造方法の順序
の第２の工程における半導体装置の断面図である。
の第２の工程における半導体装置の断面図である。
【図３】 実施例１に係る半導体装置の製造方法の順序
の第３の工程における半導体装置の断面図である。
の第３の工程における半導体装置の断面図である。
【図４】 実施例１に係る半導体装置の製造方法の順序
の第４の工程における半導体装置の断面図である。
の第４の工程における半導体装置の断面図である。
【図５】 実施例１に係る半導体装置の製造方法の順序
の第５の工程における半導体装置の断面図である。
の第５の工程における半導体装置の断面図である。
【図６】 実施例１に係る半導体装置の製造方法の順序
の第６の工程における半導体装置の断面図である。
の第６の工程における半導体装置の断面図である。
【図７】 実施例１に係る半導体装置の製造方法の順序
の第７の工程における半導体装置の断面図である。
の第７の工程における半導体装置の断面図である。
【図８】 実施例１に係る半導体装置の製造方法の要部
の第１の工程における半導体装置の拡大断面図である。
の第１の工程における半導体装置の拡大断面図である。
【図９】 実施例１に係る半導体装置の製造方法の要部
の第２の工程における半導体装置の拡大断面図である。
の第２の工程における半導体装置の拡大断面図である。
【図１０】 実施例１に係る半導体装置の製造方法の要
部の第３の工程における半導体装置の拡大断面図であ
る。
部の第３の工程における半導体装置の拡大断面図であ
る。
【図１１】 実施例２に係る半導体装置の断面図であ
る。
る。
【図１２】 実施例３に係る半導体装置の製造方法の断
面図である。
面図である。
【図１３】 実施例４に係る半導体装置の製造方法の特
徴を、化学反応式で示した図である。
徴を、化学反応式で示した図である。
【図１４】 実施例６に係る半導体装置の製造方法の順
序の第１の工程における半導体装置の断面図である。
序の第１の工程における半導体装置の断面図である。
【図１５】 実施例６に係る半導体装置の製造方法の順
序の第２の工程における半導体装置の断面図である。
序の第２の工程における半導体装置の断面図である。
【図１６】 実施例６に係る半導体装置の製造方法の順
序の第３の工程における半導体装置の断面図である。
序の第３の工程における半導体装置の断面図である。
【図１７】 実施例６に係る半導体装置の製造方法の順
序の第４の工程における半導体装置の断面図である。
序の第４の工程における半導体装置の断面図である。
【図１８】 実施例７に係る半導体装置の製造方法の順
序の第１の工程における半導体装置の断面図である。
序の第１の工程における半導体装置の断面図である。
【図１９】 実施例７に係る半導体装置の製造方法の順
序の第２の工程における半導体装置の断面図である。
序の第２の工程における半導体装置の断面図である。
【図２０】 実施例７に係る半導体装置の製造方法の順
序の第３の工程における半導体装置の断面図である。
序の第３の工程における半導体装置の断面図である。
【図２１】 従来の半導体装置の製造方法の順序の第１
の工程における半導体装置の断面図である。
の工程における半導体装置の断面図である。
【図２２】 従来の半導体装置の製造方法の順序の第２
の工程における半導体装置の断面図である。
の工程における半導体装置の断面図である。
【図２３】 従来の半導体装置の製造方法の順序の第３
の工程における半導体装置の断面図である。
の工程における半導体装置の断面図である。
【図２４】 従来の半導体装置の製造方法の順序の第４
の工程における半導体装置の断面図である。
の工程における半導体装置の断面図である。
【図２５】 従来の半導体装置の製造方法の順序の第５
の工程における半導体装置の断面図である。
の工程における半導体装置の断面図である。
【図２６】 従来の半導体装置の製造方法の順序の第６
の工程における半導体装置の断面図である。
の工程における半導体装置の断面図である。
【図２７】 従来の半導体装置の製造方法の要部の第１
の工程における半導体装置の拡大断面図である。
の工程における半導体装置の拡大断面図である。
【図２８】 従来の半導体装置の製造方法の要部の第２
の工程における半導体装置の拡大断面図である。
の工程における半導体装置の拡大断面図である。
【図２９】 従来のＳｉＯX 層の化学構造を示した図で
ある。
ある。
【図３０】 従来のＳＷＡＭＩ法を用いる半導体装置の
製造方法の順序の第１の工程における半導体装置の断面
図である。
製造方法の順序の第１の工程における半導体装置の断面
図である。
【図３１】 従来のＳＷＡＭＩ法を用いる半導体装置の
製造方法の順序の第２の工程における半導体装置の断面
図である。
製造方法の順序の第２の工程における半導体装置の断面
図である。
【図３２】 従来のＳＷＡＭＩ法を用いる半導体装置の
製造方法の順序の第３の工程における半導体装置の断面
図である。
製造方法の順序の第３の工程における半導体装置の断面
図である。
【図３３】 従来のＳＷＡＭＩ法を用いる半導体装置の
製造方法の順序の第４の工程における半導体装置の断面
図である。
製造方法の順序の第４の工程における半導体装置の断面
図である。
【図３４】 従来のＳＷＡＭＩ法を用いる半導体装置の
製造方法の順序の第５の工程における半導体装置の断面
図である。
製造方法の順序の第５の工程における半導体装置の断面
図である。
【図３５】 従来のＳＷＡＭＩ法を用いる半導体装置の
製造方法の順序の第６の工程における半導体装置の断面
図である。
製造方法の順序の第６の工程における半導体装置の断面
図である。
【図３６】 従来のトレンチ分離構造を有する半導体装
置の断面図である。
置の断面図である。
【図３７】 Ｓｈｏｃｋｌｅｙ−Ｒｅａｄ−Ｈａｌｌ過
程を説明する図である。
程を説明する図である。
【図３８】 混合ガス中のＮＦ3濃度が濃すぎる場合の
問題点を示す図である。
問題点を示す図である。
１ 半導体基板、２ 下敷酸化膜、３ 窒化膜、７ 素
子分離酸化膜。
子分離酸化膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 Ｈ０１Ｌ 29/78 ３０１ Ｒ
Claims (17)
- 【請求項１】 半導体基板と、 前記半導体基板の主表面中に設けられた素子分離酸化膜
と、 前記素子分離酸化膜と前記半導体基板との境界に設けら
れた、窒素原子を含む境界層と、 を備えた半導体装置。 - 【請求項２】 前記境界層は、１０18〜１０21ａｔｍｓ
／ｃｍ3 の窒素原子を含む、請求項１に記載の半導体装
置。 - 【請求項３】 前記境界層は、フッ素原子をさらに含
む、請求項１に記載の半導体装置。 - 【請求項４】 半導体基板と、 前記半導体基板の表面中に形成された、素子領域を他の
素子領域から分離するためのトレンチと、 前記トレンチの内壁面中に設けられた不純物層と、 前記トレンチの内壁面を被覆するように設けられた酸化
膜と、 前記酸化膜と前記トレンチの内壁面との境界に設けられ
た、窒素原子を含む境界層と、 を備えた半導体装置。 - 【請求項５】 前記境界層は１０18〜１０21ａｔｍｓ／
ｃｍ3 の窒素原子を含む、請求項４に記載の半導体装
置。 - 【請求項６】 前記境界層は、フッ素原子をさらに含
む、請求項４に記載の半導体装置。 - 【請求項７】 半導体基板の表面上に下敷酸化膜と窒化
膜を順次形成する工程と、 素子分離酸化膜を形成すべき部分の上に開口部ができる
ように、前記下敷酸化膜および窒化膜をパターニングす
る工程と、 前記窒化膜をマスクにして、前記半導体基板の表面を酸
化し、それによって、前記半導体基板の表面中に、素子
領域を他の素子領域から分離する素子分離酸化膜を形成
する工程と、 前記下敷酸化膜および前記窒化膜を除去した後、前記半
導体基板を９５０℃以上の温度で熱処理する工程と、 前記素子領域に素子を形成する工程と、 を備えた半導体装置の製造方法。 - 【請求項８】 前記熱処理を窒素雰囲気中で行なう、請
求項７に記載の半導体装置の製造方法。 - 【請求項９】 前記熱処理をＮ2 Ｏ雰囲気中で行なう、
請求項７に記載の半導体装置の製造方法。 - 【請求項１０】 前記熱処理の後、さらに続けて、窒素
雰囲気中、８００℃以下の温度で、２回目の熱処理を行
なう、請求項８に記載の半導体装置の製造方法。 - 【請求項１１】 前記熱処理の後、さらに続けて、Ｎ2
Ｏ雰囲気中、８００℃以下の温度で２回目の熱処理を行
なう、請求項９に記載の半導体装置の製造方法。 - 【請求項１２】 前記素子分離酸化膜を形成するための
酸化を、ＮＦ3 の濃度が３００ｐｐｍ以下にされた、Ｏ
2 とＮＦ3 の混合ガス中で行なう、請求項７に記載の半
導体装置の製造方法。 - 【請求項１３】 前記下敷酸化膜と前記窒化膜を前記半
導体基板の上に形成するに先立ち、 前記半導体基板の表面を酸化し、該半導体基板の上に犠
牲酸化膜を形成する工程と、 前記犠牲酸化膜を前記半導体基板の表面から除去する工
程と、をさらに備える、請求項７に記載の半導体装置の
製造方法。 - 【請求項１４】 前記犠牲酸化膜を形成する工程は、１
０００℃以上の温度で行なわれる。請求項１３に記載の
半導体装置の製造方法。 - 【請求項１５】 前記下敷酸化膜と前記窒化膜を前記半
導体基板の上に形成するに先立ち、 前記半導体基板を、その中に内蔵されている酸素を、そ
の表面から放出させるために必要な温度で、窒素雰囲気
中、加熱する前処理工程をさらに含む、請求項７に記載
の半導体装置の製造方法。 - 【請求項１６】 前記前処理は、１０００℃以上の温度
で行なわれる工程を含む、請求項１５に記載の、半導体
装置の製造方法。 - 【請求項１７】 前記前処理は、１０００℃以上の温度
で行なう第１の熱処理工程と、８００℃以下の温度で行
なう第２の熱処理工程との２段階で行なわれる、請求項
１５に記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17840894A JP3304621B2 (ja) | 1994-07-29 | 1994-07-29 | 半導体装置の製造方法 |
| DE19507816A DE19507816C2 (de) | 1994-07-29 | 1995-03-06 | Halbleitervorrichtungen mit einem Elementisolationsoxidfilm und einer Stickstoffatome beinhaltenden Grenzschicht und ein Verfahren zur Herstellung einer solchen Halbleitervorrichtung |
| KR1019950022951A KR100199269B1 (ko) | 1994-07-29 | 1995-07-28 | 반도체 장치 및 그 제조방법 |
| US08/706,966 US5668403A (en) | 1994-07-29 | 1996-09-03 | Semiconductor device with reduced leakage current |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17840894A JP3304621B2 (ja) | 1994-07-29 | 1994-07-29 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0846025A true JPH0846025A (ja) | 1996-02-16 |
| JP3304621B2 JP3304621B2 (ja) | 2002-07-22 |
Family
ID=16047973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17840894A Expired - Lifetime JP3304621B2 (ja) | 1994-07-29 | 1994-07-29 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
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| JP (1) | JP3304621B2 (ja) |
| KR (1) | KR100199269B1 (ja) |
| DE (1) | DE19507816C2 (ja) |
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- 1994-07-29 JP JP17840894A patent/JP3304621B2/ja not_active Expired - Lifetime
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- 1995-07-28 KR KR1019950022951A patent/KR100199269B1/ko not_active IP Right Cessation
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