JPH08328914A - メモリダンプ方式 - Google Patents
メモリダンプ方式Info
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- JPH08328914A JPH08328914A JP7129987A JP12998795A JPH08328914A JP H08328914 A JPH08328914 A JP H08328914A JP 7129987 A JP7129987 A JP 7129987A JP 12998795 A JP12998795 A JP 12998795A JP H08328914 A JPH08328914 A JP H08328914A
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Abstract
(57)【要約】
【目的】共通バスにデッドロックなどの障害が発生して
システムがハングアップした場合でもメモリダンプを行
うことが可能なメモリダンプ方式を実現する。 【構成】CPU2とは独立してメモリダンプ処理を行う
ことが可能なメモリコントローラ1を設け、メモリコン
トローラ1が主メモリ4から読み出したメモリデータ
を、シリアルインタフェース5を介して外部記憶装置へ
ダンプする。また、メモリコントローラ1は、ダンプす
るメモリデータをメモリコントローラ1の内部で圧縮し
て転送することも可能なようにする。
システムがハングアップした場合でもメモリダンプを行
うことが可能なメモリダンプ方式を実現する。 【構成】CPU2とは独立してメモリダンプ処理を行う
ことが可能なメモリコントローラ1を設け、メモリコン
トローラ1が主メモリ4から読み出したメモリデータ
を、シリアルインタフェース5を介して外部記憶装置へ
ダンプする。また、メモリコントローラ1は、ダンプす
るメモリデータをメモリコントローラ1の内部で圧縮し
て転送することも可能なようにする。
Description
【0001】
【産業上の利用分野】本発明は、パーソナルコンピュー
タ・ワークステーション・オフィスコンピュータ等の情
報処理システムにおいて、障害発生時に主メモリの内容
を外部に出力するメモリダンプ方式に関するものであ
る。
タ・ワークステーション・オフィスコンピュータ等の情
報処理システムにおいて、障害発生時に主メモリの内容
を外部に出力するメモリダンプ方式に関するものであ
る。
【0002】
【従来の技術】近年、情報処理装置では、扱うデータ量
がますます増大し、一層の高信頼性が求められている。
がますます増大し、一層の高信頼性が求められている。
【0003】障害発生時にシステム復旧を図る方法の一
つとして、メモリデータを外部記憶装置にダンプする手
法がある。この方式の具体例は、例えば、特開平1−1
84552号公報で説明されているメモリダンプ方式が
ある。これは、障害が発生した場合、あらかじめ設定し
ておいたパラメータに従って、中央処理装置(以下、C
PU)がダンプ処理プログラムを実行し、メモリデータ
を外部記憶装置にダンプするという手法である。
つとして、メモリデータを外部記憶装置にダンプする手
法がある。この方式の具体例は、例えば、特開平1−1
84552号公報で説明されているメモリダンプ方式が
ある。これは、障害が発生した場合、あらかじめ設定し
ておいたパラメータに従って、中央処理装置(以下、C
PU)がダンプ処理プログラムを実行し、メモリデータ
を外部記憶装置にダンプするという手法である。
【0004】このようなメモリデータのダンプ時で、メ
モリデータの格納に必要な外部記憶装置の記憶容量を減
らす目的で、例えば、特開平1−287754号公報で
説明されているような、ダンプ時にデータ圧縮を行うメ
モリダンプ方式がある。これは、障害が発生した場合、
CPUがメモリからデータを読み出して、あらかじめ設
定されているデータと同一のデータが出現した場合、そ
のデータのビット数を縮小して外部記憶装置にダンプす
るという手法である。
モリデータの格納に必要な外部記憶装置の記憶容量を減
らす目的で、例えば、特開平1−287754号公報で
説明されているような、ダンプ時にデータ圧縮を行うメ
モリダンプ方式がある。これは、障害が発生した場合、
CPUがメモリからデータを読み出して、あらかじめ設
定されているデータと同一のデータが出現した場合、そ
のデータのビット数を縮小して外部記憶装置にダンプす
るという手法である。
【0005】しかし、これらのような方式では、共通バ
スにデッドロックなどの障害が発生してシステムがハン
グアップした場合、メモリデータをダンプできないとい
う問題がある。
スにデッドロックなどの障害が発生してシステムがハン
グアップした場合、メモリデータをダンプできないとい
う問題がある。
【0006】このような、共通バスが使えなくなる障害
の発生時でも、メモリデータをダンプするための方式と
して、例えば、特開平5−94341号公報で説明され
ているように、システムが通常時に使用する制御バスと
は別にダンプバスを設け、制御バスが障害を起こしたと
きはダンプバスを用いてメモリデータを外部記憶装置に
転送する方式がある。
の発生時でも、メモリデータをダンプするための方式と
して、例えば、特開平5−94341号公報で説明され
ているように、システムが通常時に使用する制御バスと
は別にダンプバスを設け、制御バスが障害を起こしたと
きはダンプバスを用いてメモリデータを外部記憶装置に
転送する方式がある。
【0007】
【発明が解決しようとする課題】ダンプバスを用いるメ
モリダンプ方式では、通常使用するバスとは別に、障害
発生時のメモリダンプに使用するダンプバスを設ける必
要があるため、回路規模が大きくなり、小型化が必要と
される用途には不向きである。また、ダンプバス回路を
別途設けることにより、コストが上昇するといった欠点
がある。
モリダンプ方式では、通常使用するバスとは別に、障害
発生時のメモリダンプに使用するダンプバスを設ける必
要があるため、回路規模が大きくなり、小型化が必要と
される用途には不向きである。また、ダンプバス回路を
別途設けることにより、コストが上昇するといった欠点
がある。
【0008】本発明の目的は、第一に、メモリダンプ方
式とダンプ時にデータ圧縮を行うメモリダンプ方式の双
方における共通バス障害発生時にメモリデータを外部記
憶装置へダンプすることが不可能になる問題と、ダンプ
バスを用いるメモリダンプ方式における回路規模の増大
・コストの上昇といった問題を解決するメモリダンプ方
式を実現することにある。第二に、メモリデータを外部
記憶装置へ転送するために要する時間を短縮し、メモリ
データを格納するために必要な外部記憶装置の記憶容量
を削減するためのメモリダンプ方式を実現することにあ
る。
式とダンプ時にデータ圧縮を行うメモリダンプ方式の双
方における共通バス障害発生時にメモリデータを外部記
憶装置へダンプすることが不可能になる問題と、ダンプ
バスを用いるメモリダンプ方式における回路規模の増大
・コストの上昇といった問題を解決するメモリダンプ方
式を実現することにある。第二に、メモリデータを外部
記憶装置へ転送するために要する時間を短縮し、メモリ
データを格納するために必要な外部記憶装置の記憶容量
を削減するためのメモリダンプ方式を実現することにあ
る。
【0009】
【課題を解決するための手段】本発明では、前述の第一
の課題を解決するための手法として、共通バスのデッド
ロック等の障害発生によりシステムがダウンした場合に
もメモリデータを外部記憶装置にダンプすることが可能
なシステムを実現するために、障害発生時に共通バスと
は独立したシリアルポートを通じて外部からメモリコン
トローラに命令を与え、命令を受けたメモリコントロー
ラがCPUとは独立して動作して、主メモリからメモリ
データを読み出し、これをパラレル−シリアル変換して
シリアルポートから外部記憶装置へダンプするメモリダ
ンプ方式を実現する。パラレル−シリアル変換を行うシ
リアルインタフェースはメモリコントローラに内蔵する
か、あるいはシリアルインタフェースをメモリコントロ
ーラの外部に設けるものとする。
の課題を解決するための手法として、共通バスのデッド
ロック等の障害発生によりシステムがダウンした場合に
もメモリデータを外部記憶装置にダンプすることが可能
なシステムを実現するために、障害発生時に共通バスと
は独立したシリアルポートを通じて外部からメモリコン
トローラに命令を与え、命令を受けたメモリコントロー
ラがCPUとは独立して動作して、主メモリからメモリ
データを読み出し、これをパラレル−シリアル変換して
シリアルポートから外部記憶装置へダンプするメモリダ
ンプ方式を実現する。パラレル−シリアル変換を行うシ
リアルインタフェースはメモリコントローラに内蔵する
か、あるいはシリアルインタフェースをメモリコントロ
ーラの外部に設けるものとする。
【0010】また、前述の第二の課題を解決するための
手法として、メモリデータのシリアル転送に要する時間
を短縮し、メモリデータ格納に必要な外部記憶装置の記
憶容量を削減するために、メモリコントローラ内部でメ
モリデータの圧縮を行い、圧縮したメモリデータを外部
記憶装置へ転送することも可能なようにする。
手法として、メモリデータのシリアル転送に要する時間
を短縮し、メモリデータ格納に必要な外部記憶装置の記
憶容量を削減するために、メモリコントローラ内部でメ
モリデータの圧縮を行い、圧縮したメモリデータを外部
記憶装置へ転送することも可能なようにする。
【0011】
【作用】本発明によれば、障害発生時に共通バスとは独
立したシリアルポートを通じて外部からメモリコントロ
ーラへ命令を与えて、メモリコントローラがCPUとは
独立に動作を行い、主メモリからメモリデータを読み出
して、シリアルポートを通じて外部記憶装置へメモリデ
ータをダンプするメモリダンプ方式を実現することによ
り、共通バスにデッドロック等の障害が発生してシステ
ムがダウンした場合でも、メモリデータを外部記憶装置
へダンプすることが可能になる。このメモリデータの転
送にシリアル転送方式を用いることにより、ダンプバス
方式と比較して回路規模を削減でき、コストの上昇も抑
えることができる。
立したシリアルポートを通じて外部からメモリコントロ
ーラへ命令を与えて、メモリコントローラがCPUとは
独立に動作を行い、主メモリからメモリデータを読み出
して、シリアルポートを通じて外部記憶装置へメモリデ
ータをダンプするメモリダンプ方式を実現することによ
り、共通バスにデッドロック等の障害が発生してシステ
ムがダウンした場合でも、メモリデータを外部記憶装置
へダンプすることが可能になる。このメモリデータの転
送にシリアル転送方式を用いることにより、ダンプバス
方式と比較して回路規模を削減でき、コストの上昇も抑
えることができる。
【0012】また、メモリコントローラがメモリデータ
を主メモリから読み出して、メモリコントローラ内部で
データ圧縮を行った後、外部記憶装置にダンプする機能
を持たせることで、ダンプデータ転送に要する時間を短
縮でき、ダンプデータ格納に必要な外部記憶装置の記憶
容量を削減することが可能である。
を主メモリから読み出して、メモリコントローラ内部で
データ圧縮を行った後、外部記憶装置にダンプする機能
を持たせることで、ダンプデータ転送に要する時間を短
縮でき、ダンプデータ格納に必要な外部記憶装置の記憶
容量を削減することが可能である。
【0013】障害発生時以外にも定期保守作業として行
うメモリダンプについても、以上のような方式で行うこ
とが可能である。
うメモリダンプについても、以上のような方式で行うこ
とが可能である。
【0014】
【実施例】本発明の一実施例を図1から図7によって説
明する。図1と図3は本発明によるメモリコントローラ
を有する情報処理システムのブロック図、図2と図4は
本発明によるメモリコントローラの内部構成例を表すブ
ロック図、図5と図6は本発明におけるメモリダンプ方
式の実際例を示したタイミングチャート、図7は本発明
におけるメモリダンプ方式の処理動作の一例を示したフ
ローチャートである。
明する。図1と図3は本発明によるメモリコントローラ
を有する情報処理システムのブロック図、図2と図4は
本発明によるメモリコントローラの内部構成例を表すブ
ロック図、図5と図6は本発明におけるメモリダンプ方
式の実際例を示したタイミングチャート、図7は本発明
におけるメモリダンプ方式の処理動作の一例を示したフ
ローチャートである。
【0015】まず図1を用いて、本発明におけるメモリ
ダンプ方式を実行可能な情報処理システムを説明する。
ダンプ方式を実行可能な情報処理システムを説明する。
【0016】図1において、1は本実施例の情報処理シ
ステムにおけるメモリコントローラ、2はCPU、3は
I/Oデバイス、4は主メモリ、5は3のI/Oデバイ
スに接続するシリアルインタフェース、6はメモリコン
トローラにメモリダンプの開始を指示するスイッチ、1
01と102はシリアルポート線、103はCPU・メ
モリコントローラ・I/Oデバイスを相互に接続する共
通バス線である。
ステムにおけるメモリコントローラ、2はCPU、3は
I/Oデバイス、4は主メモリ、5は3のI/Oデバイ
スに接続するシリアルインタフェース、6はメモリコン
トローラにメモリダンプの開始を指示するスイッチ、1
01と102はシリアルポート線、103はCPU・メ
モリコントローラ・I/Oデバイスを相互に接続する共
通バス線である。
【0017】図1は本発明によるメモリダンプ方式を可
能にする情報処理システムの一番目の構成例を表すブロ
ック図である。
能にする情報処理システムの一番目の構成例を表すブロ
ック図である。
【0018】図1において、103の共通バス線にデッ
ドロック等の障害が発生して、システムがハングアップ
した場合、CPU2からメモリコントローラ1へメモリ
ダンプの命令を伝達することはできなくなる。そこで、
情報処理システムの管理者がダンプ開始スイッチ6をオ
ンにして、メモリコントローラ1に対してメモリダンプ
を開始するように指示する。次に、メモリコントローラ
1に内蔵されているシリアルインタフェースが備えるシ
リアルポート101を通じて、外部からメモリコントロ
ーラ1に対して、外部記憶装置へメモリデータをダンプ
する際のデータ圧縮の有無や、メモリダンプ開始アドレ
ス、転送バイト数等のパラメータ設定を行う一連の命令
を与える。その命令を受け、メモリコントローラ1が主
メモリ4上のメモリデータを読み出し、シリアルポート
101を通じてメモリデータを外部記憶装置へダンプす
る。
ドロック等の障害が発生して、システムがハングアップ
した場合、CPU2からメモリコントローラ1へメモリ
ダンプの命令を伝達することはできなくなる。そこで、
情報処理システムの管理者がダンプ開始スイッチ6をオ
ンにして、メモリコントローラ1に対してメモリダンプ
を開始するように指示する。次に、メモリコントローラ
1に内蔵されているシリアルインタフェースが備えるシ
リアルポート101を通じて、外部からメモリコントロ
ーラ1に対して、外部記憶装置へメモリデータをダンプ
する際のデータ圧縮の有無や、メモリダンプ開始アドレ
ス、転送バイト数等のパラメータ設定を行う一連の命令
を与える。その命令を受け、メモリコントローラ1が主
メモリ4上のメモリデータを読み出し、シリアルポート
101を通じてメモリデータを外部記憶装置へダンプす
る。
【0019】以上のような、メモリコントローラ1が備
えるシリアルポート101を用いてメモリダンプを行う
手法は、共通バス線103に障害が発生した時以外で
も、ソフトウェアが原因となる障害が発生した場合や、
定期的な保守点検作業としてメモリデータを外部記憶装
置へメモリダンプする際にも適用できる。
えるシリアルポート101を用いてメモリダンプを行う
手法は、共通バス線103に障害が発生した時以外で
も、ソフトウェアが原因となる障害が発生した場合や、
定期的な保守点検作業としてメモリデータを外部記憶装
置へメモリダンプする際にも適用できる。
【0020】また、以上に説明したような、共通バス線
103にデッドロック等の障害が発生した以外の場合
に、例えば、ソフトウェアが原因となる障害が発生した
場合、あるいは定期的な保守点検作業としてメモリダン
プを行う場合には、共通バス103の動作が可能である
ので、メモリコントローラ1が主メモリ4上のメモリデ
ータを読み出し、メモリコントローラ1がバスマスタと
なって共通バス103の使用権を占有し、共通バス10
3を経由して、I/Oデバイス3に接続されているシリ
アルインタフェース5へメモリデータを転送し、シリア
ルポート102を通じてメモリデータを外部記憶装置へ
ダンプするというようなメモリダンプ方式を実現するこ
とも可能である。
103にデッドロック等の障害が発生した以外の場合
に、例えば、ソフトウェアが原因となる障害が発生した
場合、あるいは定期的な保守点検作業としてメモリダン
プを行う場合には、共通バス103の動作が可能である
ので、メモリコントローラ1が主メモリ4上のメモリデ
ータを読み出し、メモリコントローラ1がバスマスタと
なって共通バス103の使用権を占有し、共通バス10
3を経由して、I/Oデバイス3に接続されているシリ
アルインタフェース5へメモリデータを転送し、シリア
ルポート102を通じてメモリデータを外部記憶装置へ
ダンプするというようなメモリダンプ方式を実現するこ
とも可能である。
【0021】次に図2を用いて、本発明におけるメモリ
ダンプ方式を可能にするためのメモリコントローラの内
部構成を説明する。
ダンプ方式を可能にするためのメモリコントローラの内
部構成を説明する。
【0022】図2において、7はメモリコントローラの
内部コントロールを行う制御部、8はダンプデータの圧
縮転送が指定されている場合にメモリダンプデータの圧
縮をハードウェアにより行うデータ圧縮部、9はメモリ
コントローラ外部との命令・データの受け渡しを行うシ
リアルインタフェース部、10は共通バスとのインタフ
ェース部、11は主メモリとのインタフェース部、シリ
アルクロック(Serial−Clock)104はシ
リアル転送のタイミングの基準となるクロックを供給す
るシリアルクロック線、シリアルイン(Serial−
in)105は外部からメモリコントローラへ命令やデ
ータを転送するために使用するシリアル入力信号線、シ
リアルアウト(Serial−out)106はメモリ
コントローラから外部へダンプデータを転送するために
使用するシリアル出力信号線、107はメモリバス線、
108はデータ圧縮部とシリアルインタフェースを相互
に接続するメモリコントローラ内部のバス線である。
内部コントロールを行う制御部、8はダンプデータの圧
縮転送が指定されている場合にメモリダンプデータの圧
縮をハードウェアにより行うデータ圧縮部、9はメモリ
コントローラ外部との命令・データの受け渡しを行うシ
リアルインタフェース部、10は共通バスとのインタフ
ェース部、11は主メモリとのインタフェース部、シリ
アルクロック(Serial−Clock)104はシ
リアル転送のタイミングの基準となるクロックを供給す
るシリアルクロック線、シリアルイン(Serial−
in)105は外部からメモリコントローラへ命令やデ
ータを転送するために使用するシリアル入力信号線、シ
リアルアウト(Serial−out)106はメモリ
コントローラから外部へダンプデータを転送するために
使用するシリアル出力信号線、107はメモリバス線、
108はデータ圧縮部とシリアルインタフェースを相互
に接続するメモリコントローラ内部のバス線である。
【0023】図2は本発明におけるメモリダンプ方式を
可能にするためのメモリコントローラの一番目の内部構
成例を表すブロック図である。
可能にするためのメモリコントローラの一番目の内部構
成例を表すブロック図である。
【0024】以下、図2を用いて、本発明におけるメモ
リダンプ方式において、このメモリコントローラの行う
内部動作について説明する。
リダンプ方式において、このメモリコントローラの行う
内部動作について説明する。
【0025】デッドロック等の要因で103の共通バス
に障害が発生してシステムがハングアップしてしまった
場合に、メモリ内容を外部記憶装置へダンプするため
に、情報処理システムの管理者がダンプ開始スイッチ6
をオンにして、メモリコントローラ1へメモリダンプの
開始を指示する。続いて、シリアル入力105から圧縮
オン・オフや転送開始アドレスおよび転送データ量など
の諸パラメータを設定する一連の命令をメモリコントロ
ーラ1へ与える。シリアル入力105へ与えられた命令
は、シリアルインタフェース9を介してメモリコントロ
ーラ制御部7へ与えられる。メモリコントローラ制御部
7は、与えられた命令に従って、CPUとは独立して、
以下のような手順でメモリダンプを実行する。まず、メ
モリインタフェース11を介して主メモリ4からメモリ
データを読み取り、データ圧縮部8に転送する。データ
圧縮部8では、転送されたデータをハードウェアにより
データ圧縮を行い、シリアルインタフェース9に圧縮デ
ータを転送する。シリアルインタフェース9を介してシ
リアル出力106を通じ、外部記憶装置へダンプデータ
の転送を行う。
に障害が発生してシステムがハングアップしてしまった
場合に、メモリ内容を外部記憶装置へダンプするため
に、情報処理システムの管理者がダンプ開始スイッチ6
をオンにして、メモリコントローラ1へメモリダンプの
開始を指示する。続いて、シリアル入力105から圧縮
オン・オフや転送開始アドレスおよび転送データ量など
の諸パラメータを設定する一連の命令をメモリコントロ
ーラ1へ与える。シリアル入力105へ与えられた命令
は、シリアルインタフェース9を介してメモリコントロ
ーラ制御部7へ与えられる。メモリコントローラ制御部
7は、与えられた命令に従って、CPUとは独立して、
以下のような手順でメモリダンプを実行する。まず、メ
モリインタフェース11を介して主メモリ4からメモリ
データを読み取り、データ圧縮部8に転送する。データ
圧縮部8では、転送されたデータをハードウェアにより
データ圧縮を行い、シリアルインタフェース9に圧縮デ
ータを転送する。シリアルインタフェース9を介してシ
リアル出力106を通じ、外部記憶装置へダンプデータ
の転送を行う。
【0026】以上の説明では、ダンプデータの圧縮をメ
モリコントローラ内部に設けられたハードウェアにより
行っているが、この圧縮処理をメモリコントローラ制御
部7においてソフトウェアによって圧縮処理を行う方式
にすることも可能である。
モリコントローラ内部に設けられたハードウェアにより
行っているが、この圧縮処理をメモリコントローラ制御
部7においてソフトウェアによって圧縮処理を行う方式
にすることも可能である。
【0027】また、以上に説明したような、共通バス線
103にデッドロック等の障害が発生した以外の場合
で、例えば、ソフトウェアが原因となる障害が発生した
場合、あるいは定期的な保守点検作業としてメモリダン
プを行う場合には、共通バス線103が使用可能である
ので、I/Oデバイス3に接続されているシリアルイン
タフェース5が備えるシリアルポート102を通じて、
外部記憶装置へメモリデータのダンプを行うことが可能
である。この場合には、まずCPU2からメモリコント
ローラ1へ圧縮オン・オフや転送開始アドレスおよび転
送データ量などのパラメータ設定を行う一連の命令を与
える。メモリコントローラ1では、バスインタフェース
10を介してメモリコントローラ制御部7へCPU2か
らの命令を伝達する。メモリコントローラ制御部7で
は、受け取った命令に従って、103の共通バスをロッ
クして、共通バスに接続されている他のデバイスが共通
バスを使用できないようにして、共通バスの使用権を占
有した後、以下の手順にしたがってメモリダンプを実行
する。まず、メモリインタフェース11を介して主メモ
リ4上のメモリデータを読み出し、データ圧縮部8に転
送する。データ圧縮部8では、転送されたデータをハー
ドウェアによりデータ圧縮を行う。次に、メモリコント
ローラ制御部7は、データ圧縮部8で圧縮されたデータ
を、バスインタフェース10を介して103の共通バス
経由でI/Oデバイス3に転送する。I/Oデバイス3
では、圧縮データをシリアルインタフェース5を介して
シリアルポート102を通じ、外部記憶装置へダンプデ
ータの転送を行う。
103にデッドロック等の障害が発生した以外の場合
で、例えば、ソフトウェアが原因となる障害が発生した
場合、あるいは定期的な保守点検作業としてメモリダン
プを行う場合には、共通バス線103が使用可能である
ので、I/Oデバイス3に接続されているシリアルイン
タフェース5が備えるシリアルポート102を通じて、
外部記憶装置へメモリデータのダンプを行うことが可能
である。この場合には、まずCPU2からメモリコント
ローラ1へ圧縮オン・オフや転送開始アドレスおよび転
送データ量などのパラメータ設定を行う一連の命令を与
える。メモリコントローラ1では、バスインタフェース
10を介してメモリコントローラ制御部7へCPU2か
らの命令を伝達する。メモリコントローラ制御部7で
は、受け取った命令に従って、103の共通バスをロッ
クして、共通バスに接続されている他のデバイスが共通
バスを使用できないようにして、共通バスの使用権を占
有した後、以下の手順にしたがってメモリダンプを実行
する。まず、メモリインタフェース11を介して主メモ
リ4上のメモリデータを読み出し、データ圧縮部8に転
送する。データ圧縮部8では、転送されたデータをハー
ドウェアによりデータ圧縮を行う。次に、メモリコント
ローラ制御部7は、データ圧縮部8で圧縮されたデータ
を、バスインタフェース10を介して103の共通バス
経由でI/Oデバイス3に転送する。I/Oデバイス3
では、圧縮データをシリアルインタフェース5を介して
シリアルポート102を通じ、外部記憶装置へダンプデ
ータの転送を行う。
【0028】以上の説明においても、ダンプデータの圧
縮をメモリコントローラ内部に設けたハードウェアによ
り行っているが、この圧縮処理をメモリコントローラの
制御部においてソフトウェアによって圧縮処理を行う方
式にすることも可能である。
縮をメモリコントローラ内部に設けたハードウェアによ
り行っているが、この圧縮処理をメモリコントローラの
制御部においてソフトウェアによって圧縮処理を行う方
式にすることも可能である。
【0029】以上に述べたような、103の共通バスに
デッドロック等の障害が発生した場合に、メモリコント
ローラ1がCPU2とは独立に動作し、メモリコントロ
ーラ1に内蔵したシリアルインタフェースを用いて主メ
モリ4上のデータを外部記憶装置へダンプする手法の他
に、103の共通バスにデッドロック等の障害が発生し
た場合に、メモリコントローラの外部に接続されたシリ
アルインタフェースを用いて主メモリ4上のデータを外
部記憶装置へダンプする手法について以下、図3と図4
を用いて説明する。
デッドロック等の障害が発生した場合に、メモリコント
ローラ1がCPU2とは独立に動作し、メモリコントロ
ーラ1に内蔵したシリアルインタフェースを用いて主メ
モリ4上のデータを外部記憶装置へダンプする手法の他
に、103の共通バスにデッドロック等の障害が発生し
た場合に、メモリコントローラの外部に接続されたシリ
アルインタフェースを用いて主メモリ4上のデータを外
部記憶装置へダンプする手法について以下、図3と図4
を用いて説明する。
【0030】図3において、12はメモリコントローラ
1の外部に接続されたシリアルインタフェースである。
1の外部に接続されたシリアルインタフェースである。
【0031】図3は本発明によるメモリダンプ方式を可
能にする情報処理システムの二番目の構成例を表すブロ
ック図のである。また、図4は本発明によるメモリダン
プ方式を可能にするメモリコントローラの二番目の内部
構成例を表すブロック図である。
能にする情報処理システムの二番目の構成例を表すブロ
ック図のである。また、図4は本発明によるメモリダン
プ方式を可能にするメモリコントローラの二番目の内部
構成例を表すブロック図である。
【0032】図3において、共通バス線103にデッド
ロック等の障害が発生して、システムがハングアップし
た場合、CPU2からメモリコントローラ1へメモリダ
ンプの命令を伝達することはできなくなる。そこで、情
報処理システムの管理者がシステムを復旧するためにダ
ンプ開始スイッチ6をオンにして、メモリコントローラ
1へメモリダンプの開始を指示する。続いて、メモリコ
ントローラ1に接続されているシリアルインタフェース
12が備えるシリアルポート101を通じて、外部から
メモリコントローラ1に対してダンプデータ圧縮の有
無、メモリダンプ開始アドレス、転送バイト数等のパラ
メータを設定する一連の命令を与える。その命令を受
け、メモリコントローラ1がCPU2とは独立して主メ
モリ4上のメモリデータを読み出し、シリアルインタフ
ェース12を介してシリアルポート101を通じてメモ
リデータを外部記憶装置へダンプする。
ロック等の障害が発生して、システムがハングアップし
た場合、CPU2からメモリコントローラ1へメモリダ
ンプの命令を伝達することはできなくなる。そこで、情
報処理システムの管理者がシステムを復旧するためにダ
ンプ開始スイッチ6をオンにして、メモリコントローラ
1へメモリダンプの開始を指示する。続いて、メモリコ
ントローラ1に接続されているシリアルインタフェース
12が備えるシリアルポート101を通じて、外部から
メモリコントローラ1に対してダンプデータ圧縮の有
無、メモリダンプ開始アドレス、転送バイト数等のパラ
メータを設定する一連の命令を与える。その命令を受
け、メモリコントローラ1がCPU2とは独立して主メ
モリ4上のメモリデータを読み出し、シリアルインタフ
ェース12を介してシリアルポート101を通じてメモ
リデータを外部記憶装置へダンプする。
【0033】以上のような、メモリコントローラ1がC
PU2とは独立に動作して、メモリコントローラ1に接
続されたシリアルインタフェース12が備えるシリアル
ポート101を用いてメモリダンプを行う手法は、共通
バス線103に障害が発生した時以外でも、ソフトウェ
アが原因となる障害が発生した場合や、定期的な保守点
検作業としてメモリデータを外部記憶装置へメモリダン
プする際にも適用できる。
PU2とは独立に動作して、メモリコントローラ1に接
続されたシリアルインタフェース12が備えるシリアル
ポート101を用いてメモリダンプを行う手法は、共通
バス線103に障害が発生した時以外でも、ソフトウェ
アが原因となる障害が発生した場合や、定期的な保守点
検作業としてメモリデータを外部記憶装置へメモリダン
プする際にも適用できる。
【0034】また、以上に説明したような、共通バス線
103にデッドロック等の障害が発生した以外の場合
で、例えば、ソフトウェアが原因となる障害が発生した
場合、あるいは定期的な保守点検作業としてメモリダン
プを行う場合には、103の共通バスの動作が可能であ
るので、メモリコントローラ1から主メモリ4上のメモ
リデータを読み出し、103の共通バスを経由して、I
/Oデバイス3に接続されているシリアルインタフェー
ス5へメモリデータを転送し、シリアルポート102を
通じてメモリデータを外部記憶装置へダンプするという
ようなメモリダンプ方式を実現することも可能である。
103にデッドロック等の障害が発生した以外の場合
で、例えば、ソフトウェアが原因となる障害が発生した
場合、あるいは定期的な保守点検作業としてメモリダン
プを行う場合には、103の共通バスの動作が可能であ
るので、メモリコントローラ1から主メモリ4上のメモ
リデータを読み出し、103の共通バスを経由して、I
/Oデバイス3に接続されているシリアルインタフェー
ス5へメモリデータを転送し、シリアルポート102を
通じてメモリデータを外部記憶装置へダンプするという
ようなメモリダンプ方式を実現することも可能である。
【0035】図4は本発明におけるメモリダンプ方式を
可能にするためのメモリコントローラの二番目の内部構
成例を表すブロック図である。
可能にするためのメモリコントローラの二番目の内部構
成例を表すブロック図である。
【0036】以下、図4を用いて、本発明におけるメモ
リダンプ方式において、このメモリコントローラの行う
内部動作について説明する。
リダンプ方式において、このメモリコントローラの行う
内部動作について説明する。
【0037】デッドロック等の要因で103の共通バス
に障害が発生してシステムがハングアップしてしまった
場合に、メモリ内容を外部記憶装置へダンプするため
に、情報処理システムの管理者はダンプ開始スイッチ6
をオンにして、メモリコントローラ1に対して、メモリ
ダンプの開始を指示する。続いて、101のシリアル入
力からメモリコントローラ1外部に接続されたシリアル
インタフェース12を介して、圧縮オン・オフや転送開
始アドレスおよび転送データ量などのパラメータ設定を
行う命令をメモリコントローラ1へ与える。101のシ
リアル入力へ与えられた命令は、シリアルインタフェー
ス12を介してメモリコントローラ制御部7へ与えられ
る。メモリコントローラ制御部7は与えられた命令に従
って、CPU2とは独立に動作し、以下の手順に従って
メモリダンプを行う。まず、メモリインタフェース11
を介して主メモリ4からメモリデータを読み取り、デー
タ圧縮部8に転送する。データ圧縮部8では、転送され
たデータをハードウェアによりデータ圧縮を行い、シリ
アルインタフェース12に圧縮データを転送する。シリ
アルインタフェース12を介してシリアル出力106を
通じ、外部記憶装置へ圧縮データの転送を行う。
に障害が発生してシステムがハングアップしてしまった
場合に、メモリ内容を外部記憶装置へダンプするため
に、情報処理システムの管理者はダンプ開始スイッチ6
をオンにして、メモリコントローラ1に対して、メモリ
ダンプの開始を指示する。続いて、101のシリアル入
力からメモリコントローラ1外部に接続されたシリアル
インタフェース12を介して、圧縮オン・オフや転送開
始アドレスおよび転送データ量などのパラメータ設定を
行う命令をメモリコントローラ1へ与える。101のシ
リアル入力へ与えられた命令は、シリアルインタフェー
ス12を介してメモリコントローラ制御部7へ与えられ
る。メモリコントローラ制御部7は与えられた命令に従
って、CPU2とは独立に動作し、以下の手順に従って
メモリダンプを行う。まず、メモリインタフェース11
を介して主メモリ4からメモリデータを読み取り、デー
タ圧縮部8に転送する。データ圧縮部8では、転送され
たデータをハードウェアによりデータ圧縮を行い、シリ
アルインタフェース12に圧縮データを転送する。シリ
アルインタフェース12を介してシリアル出力106を
通じ、外部記憶装置へ圧縮データの転送を行う。
【0038】以上の説明では、ダンプデータの圧縮をメ
モリコントローラ1内部に設けたハードウェアにより行
っているが、この圧縮処理をメモリコントローラ制御部
7においてソフトウェアによって圧縮処理を行う方式に
することも可能である。
モリコントローラ1内部に設けたハードウェアにより行
っているが、この圧縮処理をメモリコントローラ制御部
7においてソフトウェアによって圧縮処理を行う方式に
することも可能である。
【0039】また、以上に説明したような、共通バス線
103にデッドロック等の障害が発生した以外の場合
で、例えばソフトウェアが原因となる障害が発生した場
合、あるいは定期的な保守点検作業としてメモリダンプ
を行う場合には、共通バス線103が使用可能であるの
で、I/Oデバイス3に接続されているシリアルインタ
フェース5が備えるシリアルポート102を通じて、外
部記憶装置へメモリデータのダンプを行うことが可能で
ある。この場合には、まずCPU2からメモリコントロ
ーラ1へ圧縮オン・オフや転送開始アドレスおよび転送
データ量などのパラメータ設定を行う一連の命令を与え
る。メモリコントローラ1では、バスインタフェース1
0を介してメモリコントローラ制御部7へCPU2から
の命令を伝達する。メモリコントローラ制御部7では、
受け取った命令に従って、CPU2とは独立に動作し、
以下に述べる手順でメモリデータを外部記憶装置へダン
プする。まず、メモリインタフェース11を介して主メ
モリ4上のメモリデータを読み出し、データ圧縮部8に
転送する。データ圧縮部8では、転送されたデータをハ
ードウェアによりデータ圧縮を行う。メモリコントロー
ラ制御部7は、データ圧縮部8で圧縮されたデータを、
バスインタフェース10を介して103の共通バス経由
でI/Oデバイス3に転送する。I/Oデバイス3で
は、圧縮データをシリアルインタフェース5を介してシ
リアルポート102を通じ、外部記憶装置へダンプデー
タの転送を行う。
103にデッドロック等の障害が発生した以外の場合
で、例えばソフトウェアが原因となる障害が発生した場
合、あるいは定期的な保守点検作業としてメモリダンプ
を行う場合には、共通バス線103が使用可能であるの
で、I/Oデバイス3に接続されているシリアルインタ
フェース5が備えるシリアルポート102を通じて、外
部記憶装置へメモリデータのダンプを行うことが可能で
ある。この場合には、まずCPU2からメモリコントロ
ーラ1へ圧縮オン・オフや転送開始アドレスおよび転送
データ量などのパラメータ設定を行う一連の命令を与え
る。メモリコントローラ1では、バスインタフェース1
0を介してメモリコントローラ制御部7へCPU2から
の命令を伝達する。メモリコントローラ制御部7では、
受け取った命令に従って、CPU2とは独立に動作し、
以下に述べる手順でメモリデータを外部記憶装置へダン
プする。まず、メモリインタフェース11を介して主メ
モリ4上のメモリデータを読み出し、データ圧縮部8に
転送する。データ圧縮部8では、転送されたデータをハ
ードウェアによりデータ圧縮を行う。メモリコントロー
ラ制御部7は、データ圧縮部8で圧縮されたデータを、
バスインタフェース10を介して103の共通バス経由
でI/Oデバイス3に転送する。I/Oデバイス3で
は、圧縮データをシリアルインタフェース5を介してシ
リアルポート102を通じ、外部記憶装置へダンプデー
タの転送を行う。
【0040】以上の説明でも、ダンプデータの圧縮をメ
モリコントローラ1内部に設けたハードウェアにより行
っているが、この圧縮処理をメモリコントローラの制御
部においてソフトウェアによって圧縮処理を行う方式に
することも可能である。
モリコントローラ1内部に設けたハードウェアにより行
っているが、この圧縮処理をメモリコントローラの制御
部においてソフトウェアによって圧縮処理を行う方式に
することも可能である。
【0041】次に図5と図6を用いて、本発明によるダ
ンプデータ転送方式の処理方法の具体例について説明す
る。
ンプデータ転送方式の処理方法の具体例について説明す
る。
【0042】図5で、201はスタート/ストップビッ
ト、202は圧縮指定サイクル、203は転送開始アド
レスサイクル、204は転送バイト数サイクル、205
はメモリデータサイクル、206は圧縮データサイク
ル、207は第1バイト転送サイクル、208は第2バ
イト転送サイクル、209は第3バイト転送サイクル、
210は第nバイト転送サイクルである。
ト、202は圧縮指定サイクル、203は転送開始アド
レスサイクル、204は転送バイト数サイクル、205
はメモリデータサイクル、206は圧縮データサイク
ル、207は第1バイト転送サイクル、208は第2バ
イト転送サイクル、209は第3バイト転送サイクル、
210は第nバイト転送サイクルである。
【0043】図5は本発明によるダンプデータ転送方式
の処理過程の一例を表すタイミングチャートである。
の処理過程の一例を表すタイミングチャートである。
【0044】この動作例では、共通バスのデッドロック
等によるシステム障害が発生した場合や、それ以外でも
定期的な保守点検作業としてメモリダンプを行う場合
に、メモリコントローラをCPUとは独立に動作させ
て、メモリコントローラに接続されたシリアルインタフ
ェースを介してメモリダンプを行うことを想定してい
る。また、この動作例におけるシリアル通信について
は、スタートビットとストップビットが同一となる(2
01)プロトコルを用いている。
等によるシステム障害が発生した場合や、それ以外でも
定期的な保守点検作業としてメモリダンプを行う場合
に、メモリコントローラをCPUとは独立に動作させ
て、メモリコントローラに接続されたシリアルインタフ
ェースを介してメモリダンプを行うことを想定してい
る。また、この動作例におけるシリアル通信について
は、スタートビットとストップビットが同一となる(2
01)プロトコルを用いている。
【0045】まず、外部からメモリコントローラ1へ、
ダンプデータのハードウェア圧縮を行うように、シリア
ル入力105を通じて圧縮オンを示す命令が与えられる
(202)。ここでは圧縮オンを指定しているが、圧縮
を行わない圧縮オフを指定することも可能である。続い
てダンプ転送を開始するアドレス(203)と、ダンプ
を行うバイト数(204)をメモリコントローラへ与え
る。
ダンプデータのハードウェア圧縮を行うように、シリア
ル入力105を通じて圧縮オンを示す命令が与えられる
(202)。ここでは圧縮オンを指定しているが、圧縮
を行わない圧縮オフを指定することも可能である。続い
てダンプ転送を開始するアドレス(203)と、ダンプ
を行うバイト数(204)をメモリコントローラへ与え
る。
【0046】メモリコントローラ制御部7は、これらの
与えられた命令に従って、主メモリ4からデータを読み
取ってデータ圧縮部8に転送し(205)、圧縮された
ダンプデータ(206)をシリアルインタフェースに転
送し、パラレル−シリアル変換を行ってシリアル出力1
06を通じて外部に転送を行う。図5では、第1バイト
から第2バイト・第3バイト・・第nバイトまでシリア
ル転送を行っている様子を図示している。
与えられた命令に従って、主メモリ4からデータを読み
取ってデータ圧縮部8に転送し(205)、圧縮された
ダンプデータ(206)をシリアルインタフェースに転
送し、パラレル−シリアル変換を行ってシリアル出力1
06を通じて外部に転送を行う。図5では、第1バイト
から第2バイト・第3バイト・・第nバイトまでシリア
ル転送を行っている様子を図示している。
【0047】以上に説明したメモリダンプの動作例では
ダンプデータ圧縮にハードウェア圧縮を用いているが、
メモリコントローラ制御部においてソフトウェアにより
データ圧縮を行う方式にすることも可能である。
ダンプデータ圧縮にハードウェア圧縮を用いているが、
メモリコントローラ制御部においてソフトウェアにより
データ圧縮を行う方式にすることも可能である。
【0048】また、図6も本発明によるダンプデータ転
送方式の処理過程の一例を表すタイミングチャートであ
る。
送方式の処理過程の一例を表すタイミングチャートであ
る。
【0049】図6において、301はスタートビット、
302はストップビット、303は圧縮指定サイクル、
304は転送開始アドレスサイクル、305は転送バイ
ト数サイクル、306はメモリデータサイクル、307
は圧縮データサイクル、308は第1バイト転送サイク
ル、309は第2バイト転送サイクル、310は第nバ
イト転送サイクルである。
302はストップビット、303は圧縮指定サイクル、
304は転送開始アドレスサイクル、305は転送バイ
ト数サイクル、306はメモリデータサイクル、307
は圧縮データサイクル、308は第1バイト転送サイク
ル、309は第2バイト転送サイクル、310は第nバ
イト転送サイクルである。
【0050】図6は本発明によるダンプデータ転送方式
の処理過程の一例を表すタイミングチャートである。
の処理過程の一例を表すタイミングチャートである。
【0051】この動作例では、ソフトウェアが原因によ
るシステム障害が発生した場合や、それ以外でも定期的
な保守点検作業としてメモリダンプを行う場合に、共通
バスを経由してI/Oデバイスに接続されたシリアルイ
ンタフェースを介してメモリダンプを行うことを想定し
ている。また、この動作例におけるシリアル通信につい
ては、スタートビット301とストップビット302が
分離しているプロトコルを用いている。
るシステム障害が発生した場合や、それ以外でも定期的
な保守点検作業としてメモリダンプを行う場合に、共通
バスを経由してI/Oデバイスに接続されたシリアルイ
ンタフェースを介してメモリダンプを行うことを想定し
ている。また、この動作例におけるシリアル通信につい
ては、スタートビット301とストップビット302が
分離しているプロトコルを用いている。
【0052】まず、CPU2からメモリコントローラ1
へ、ダンプデータのハードウェア圧縮を行うよう、10
3の共通バスを通じて圧縮オンを示す命令が与えられる
(303)。ここでは圧縮オンを指定しているが、圧縮
を行わない圧縮オフを指定することも可能である。続い
てダンプ転送を開始するアドレス(304)と、ダンプ
を行うバイト数(305)をメモリコントローラへ与え
る。
へ、ダンプデータのハードウェア圧縮を行うよう、10
3の共通バスを通じて圧縮オンを示す命令が与えられる
(303)。ここでは圧縮オンを指定しているが、圧縮
を行わない圧縮オフを指定することも可能である。続い
てダンプ転送を開始するアドレス(304)と、ダンプ
を行うバイト数(305)をメモリコントローラへ与え
る。
【0053】メモリコントローラ制御部7は、これらの
与えられた命令に従って、共通バスの使用権を占有して
バスマスタとなり、以下の手順に従ってメモリダンプを
実行する。まず、主メモリ4からデータを読み取って
(306)、データ圧縮部8に転送し、圧縮されたダン
プデータ(307)を103の共通バスを経由してI/
Oデバイス3に接続されているシリアルインタフェース
5に転送し、パラレル−シリアル変換を行って102の
シリアル出力を通じて外部に転送を行う。図6では、第
1バイトから第2バイト・・第nバイトまでシリアル転
送を行っている様子を図示している。
与えられた命令に従って、共通バスの使用権を占有して
バスマスタとなり、以下の手順に従ってメモリダンプを
実行する。まず、主メモリ4からデータを読み取って
(306)、データ圧縮部8に転送し、圧縮されたダン
プデータ(307)を103の共通バスを経由してI/
Oデバイス3に接続されているシリアルインタフェース
5に転送し、パラレル−シリアル変換を行って102の
シリアル出力を通じて外部に転送を行う。図6では、第
1バイトから第2バイト・・第nバイトまでシリアル転
送を行っている様子を図示している。
【0054】以上に説明したメモリダンプの動作例では
ダンプデータ圧縮にハードウェア圧縮を用いているが、
メモリコントローラ制御部においてソフトウェアにより
データ圧縮を行う方式にすることも可能である。
ダンプデータ圧縮にハードウェア圧縮を用いているが、
メモリコントローラ制御部においてソフトウェアにより
データ圧縮を行う方式にすることも可能である。
【0055】次に図7を用いて、図1または図3のシス
テムにおいて、共通バスにデッドロック等の障害が発生
した場合に、メモリコントローラが共通バスをリセット
して、バスマスタとなり、メモリデータを読み出してメ
モリダンプを行う処理の一例について説明する。
テムにおいて、共通バスにデッドロック等の障害が発生
した場合に、メモリコントローラが共通バスをリセット
して、バスマスタとなり、メモリデータを読み出してメ
モリダンプを行う処理の一例について説明する。
【0056】図7において、401から413はそれぞ
れ行う処理の内容を表している。
れ行う処理の内容を表している。
【0057】図7は、共通バスの障害発生時にメモリコ
ントローラがバスマスタとなってメモリダンプ処理を行
う場合の動作の一例を表すフローチャートである。
ントローラがバスマスタとなってメモリダンプ処理を行
う場合の動作の一例を表すフローチャートである。
【0058】まず103の共通バスでデッドロック等の
障害が発生する(401)と、情報処理システムの管理
者がフロッピーディスク等の外部記憶装置を用意してメ
モリダンプを行う準備(402)をする。次に、ダンプ
開始スイッチ6をオンにして、メモリコントローラ1に
メモリダンプを開始するように指示する。次に、メモリ
コントローラ1に対して、メモリデータを外部記憶装置
にダンプする時の圧縮の有無や、メモリダンプを開始す
るアドレス、メモリダンプを行うバイト数等のパラメー
タを設定する(404)。メモリコントローラ1は、パ
ラメータ設定が完了すると、障害が発生した103の共
通バスをリセットし(405)、デッドロック等の障害
を解消し、再び共通バスが使用できるようにする。続い
て、メモリコントローラ1が3の共通バスをロックし
(406)、共通バスに接続されている他のデバイスが
共通バスを使用しないようにして、メモリコントローラ
1が3の共通バスを占有できるようにする。次に、メモ
リコントローラ1が主メモリ4からメモリデータを読み
出す(407)。ダンプデータを圧縮するようにパラメ
ータ設定がされている場合(408)には、メモリコン
トローラ1内部で主メモリから読み出したメモリデータ
の圧縮処理を行う(409)。続いて、メモリコントロ
ーラ1は、ダンプするデータをI/Oデバイス3に接続
されているシリアルインタフェース5に転送する(41
0)。シリアルインタフェース5では転送されてきたデ
ータをパラレル−シリアル変換してシリアルポート10
2から出力し(411)、シリアルポートに接続されて
いる外部記憶装置へメモリダンプを行う(412)。パ
ラメータ設定されたバイト数のメモリダンプが終了して
いない場合は(413)、407〜412の手順を繰り
返す。
障害が発生する(401)と、情報処理システムの管理
者がフロッピーディスク等の外部記憶装置を用意してメ
モリダンプを行う準備(402)をする。次に、ダンプ
開始スイッチ6をオンにして、メモリコントローラ1に
メモリダンプを開始するように指示する。次に、メモリ
コントローラ1に対して、メモリデータを外部記憶装置
にダンプする時の圧縮の有無や、メモリダンプを開始す
るアドレス、メモリダンプを行うバイト数等のパラメー
タを設定する(404)。メモリコントローラ1は、パ
ラメータ設定が完了すると、障害が発生した103の共
通バスをリセットし(405)、デッドロック等の障害
を解消し、再び共通バスが使用できるようにする。続い
て、メモリコントローラ1が3の共通バスをロックし
(406)、共通バスに接続されている他のデバイスが
共通バスを使用しないようにして、メモリコントローラ
1が3の共通バスを占有できるようにする。次に、メモ
リコントローラ1が主メモリ4からメモリデータを読み
出す(407)。ダンプデータを圧縮するようにパラメ
ータ設定がされている場合(408)には、メモリコン
トローラ1内部で主メモリから読み出したメモリデータ
の圧縮処理を行う(409)。続いて、メモリコントロ
ーラ1は、ダンプするデータをI/Oデバイス3に接続
されているシリアルインタフェース5に転送する(41
0)。シリアルインタフェース5では転送されてきたデ
ータをパラレル−シリアル変換してシリアルポート10
2から出力し(411)、シリアルポートに接続されて
いる外部記憶装置へメモリダンプを行う(412)。パ
ラメータ設定されたバイト数のメモリダンプが終了して
いない場合は(413)、407〜412の手順を繰り
返す。
【0059】以上のように、本発明によるメモリコント
ローラを用いることで、システムに障害が発生して共通
バスが使用できなくなった場合にも、メモリデータのダ
ンプが可能な情報処理システムを実現できる。
ローラを用いることで、システムに障害が発生して共通
バスが使用できなくなった場合にも、メモリデータのダ
ンプが可能な情報処理システムを実現できる。
【0060】また、ソフトウェアが原因の障害発生によ
り、共通バスの動作が可能な場合や、定期保守作業でメ
モリダンプを行う場合には、CPUがメモリコントロー
ラへメモリダンプを行うように指示し、命令を受けたメ
モリコントローラがCPUとは独立にメモリダンプ処理
を行ってメモリデータを読み出し、圧縮が指定されてい
る場合には読み出したメモリデータを圧縮して共通バス
経由でI/Oデバイスに接続されるシリアルインタフェ
ースに転送し、シリアルポートを通じてメモリデータを
ダンプすることも可能である。
り、共通バスの動作が可能な場合や、定期保守作業でメ
モリダンプを行う場合には、CPUがメモリコントロー
ラへメモリダンプを行うように指示し、命令を受けたメ
モリコントローラがCPUとは独立にメモリダンプ処理
を行ってメモリデータを読み出し、圧縮が指定されてい
る場合には読み出したメモリデータを圧縮して共通バス
経由でI/Oデバイスに接続されるシリアルインタフェ
ースに転送し、シリアルポートを通じてメモリデータを
ダンプすることも可能である。
【0061】
【発明の効果】本発明によれば、障害発生時に共通バス
とは独立したシリアルポートを通じて外部からメモリコ
ントローラへ命令を与えて、メモリコントローラがCP
Uとは独立に動作を行って主メモリからメモリデータを
読み出して、シリアルポートを通じて外部記憶装置へメ
モリデータをダンプするメモリダンプ方式を実現するこ
とにより、共通バスにデッドロック等の障害が発生して
システムがダウンした場合にも、メモリデータを外部記
憶装置へダンプすることが可能になる。ダンプデータの
転送にシリアル転送方式を用いることで、ダンプバス方
式と比較して回路規模を削減でき、コストの上昇も抑え
ることができる。
とは独立したシリアルポートを通じて外部からメモリコ
ントローラへ命令を与えて、メモリコントローラがCP
Uとは独立に動作を行って主メモリからメモリデータを
読み出して、シリアルポートを通じて外部記憶装置へメ
モリデータをダンプするメモリダンプ方式を実現するこ
とにより、共通バスにデッドロック等の障害が発生して
システムがダウンした場合にも、メモリデータを外部記
憶装置へダンプすることが可能になる。ダンプデータの
転送にシリアル転送方式を用いることで、ダンプバス方
式と比較して回路規模を削減でき、コストの上昇も抑え
ることができる。
【0062】また、メモリコントローラがメモリデータ
を主メモリから読み出して、メモリコントローラ内部で
データ圧縮を行った後、外部記憶装置にダンプする機能
を持たせることで、ダンプデータ転送に必要な時間を短
縮でき、ダンプデータ格納に要する外部記憶装置の記憶
容量を減らすことが可能である。
を主メモリから読み出して、メモリコントローラ内部で
データ圧縮を行った後、外部記憶装置にダンプする機能
を持たせることで、ダンプデータ転送に必要な時間を短
縮でき、ダンプデータ格納に要する外部記憶装置の記憶
容量を減らすことが可能である。
【0063】障害発生時以外にも定期保守作業として行
うメモリダンプについても、以上のような方式で行うこ
とが可能である。
うメモリダンプについても、以上のような方式で行うこ
とが可能である。
【図1】本発明による情報処理システムのブロック図。
【図2】本発明によるメモリコントローラの内部構成例
を示すブロック図。
を示すブロック図。
【図3】本発明による情報処理システムの構成例を示す
ブロック図。
ブロック図。
【図4】本発明によるメモリコントローラの内部構成例
を示すブロック図。
を示すブロック図。
【図5】本発明によるメモリダンプ方式における動作仕
様の一例を示すタイミングチャート。
様の一例を示すタイミングチャート。
【図6】本発明によるメモリダンプ方式における動作仕
様の一例を示すタイミングチャート。
様の一例を示すタイミングチャート。
【図7】本発明によるメモリダンプ方式における処理動
作の一例を示すフローチャート。
作の一例を示すフローチャート。
1…メモリコントローラ、 2…CPU、 3…I/Oデバイス、 4…主メモリ、 5…シリアルインタフェース、 6…メモリダンプ開始スイッチ、 101…シリアルポート、 102…シリアルポート、 103…共通バス。
Claims (14)
- 【請求項1】メモリダンプ機能を有する情報処理装置に
おいて、中央処理装置とは独立してメモリダンプ処理を
行うことが可能なメモリコントローラを設け、前記メモ
リコントローラが主メモリ上のメモリデータを読み出し
てシリアルインタフェースへ転送し、前記シリアルイン
タフェースによって前記メモリデータのパラレル−シリ
アル変換を行い、前記シリアル変換した前記メモリデー
タを前記シリアルインタフェースが備えるシリアルポー
トを通じて外部装置にダンプすることを特徴とするメモ
リダンプ方式。 - 【請求項2】請求項1において、前記シリアルインタフ
ェースを内蔵する前記メモリコントローラを用いて、前
記主メモリ上のデータを前記外部装置にダンプするメモ
リダンプ方式。 - 【請求項3】請求項1において、前記シリアルインタフ
ェースと前記メモリコントローラを有し、前記メモリコ
ントローラが前記主メモリ上のデータを読み出して前記
シリアルインタフェースに転送し、前記外部装置にダン
プするメモリダンプ方式。 - 【請求項4】請求項1において、前記メモリコントロー
ラが前記主メモリ上のメモリデータを読み出し、共通バ
スに接続されたI/Oデバイスが有するシリアルインタ
フェースを用いて、前記メモリデータを前記外部装置に
ダンプするメモリダンプ方式。 - 【請求項5】請求項2において、前記メモリコントロー
ラがデータ圧縮機能を有し、前記メモリコントローラに
よって前記主メモリ上のメモリデータを読み出して圧縮
し、前記圧縮メモリデータを前記シリアルインタフェー
スに転送し、前記シリアルインタフェースによって前記
圧縮メモリデータのパラレル−シリアル変換を行い、前
記シリアル変換した圧縮メモリデータを前記シリアルイ
ンタフェースが備える前記シリアルポートを通じて前記
外部装置にダンプするメモリダンプ方式。 - 【請求項6】請求項5において、前記シリアルインタフ
ェースを内蔵するメモリコントローラを用いて、前記主
メモリ上のデータを前記外部装置にダンプするメモリダ
ンプ方式。 - 【請求項7】請求項5において、前記シリアルインタフ
ェースと前記メモリコントローラを有し、前記メモリコ
ントローラが前記主メモリ上のデータを読み出して前記
シリアルインタフェースに転送し、前記外部装置にダン
プするメモリダンプ方式。 - 【請求項8】請求項5において、前記メモリコントロー
ラが前記主メモリ上のメモリデータを読み出し、共通バ
スに接続されたI/Oデバイスが有するシリアルインタ
フェースを用いて、前記メモリデータを前記外部装置に
ダンプするメモリダンプ方式。 - 【請求項9】前記中央処理装置と前記主メモリと前記メ
モリコントローラと前記I/Oデバイスとを有し、請求
項2のメモリダンプ方式を備える情報処理システム。 - 【請求項10】前記中央処理装置と前記主メモリと前記
メモリコントローラと前記I/Oデバイスと前記シリア
ルインタフェースとを有し、請求項3のメモリダンプ方
式を備える情報処理システム。 - 【請求項11】前記中央処理装置と前記主メモリと前記
メモリコントローラと前記I/Oデバイスと前記シリア
ルインタフェースとを有し、請求項4のメモリダンプ方
式を備える情報処理システム。 - 【請求項12】前記中央処理装置と前記主メモリと前記
メモリコントローラと前記I/Oデバイスとを有し、請
求項6のメモリダンプ方式を備える情報処理システム。 - 【請求項13】前記中央処理装置と前記主メモリと前記
メモリコントローラと前記I/Oデバイスと前記シリア
ルインタフェースとを有し、請求項7のメモリダンプ方
式を備える情報処理システム。 - 【請求項14】前記中央処理装置と前記主メモリと前記
メモリコントローラと前記I/Oデバイスと前記シリア
ルインタフェースとを有し、請求項8のメモリダンプ方
式を備える情報処理システム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7129987A JPH08328914A (ja) | 1995-05-29 | 1995-05-29 | メモリダンプ方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7129987A JPH08328914A (ja) | 1995-05-29 | 1995-05-29 | メモリダンプ方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08328914A true JPH08328914A (ja) | 1996-12-13 |
Family
ID=15023358
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7129987A Pending JPH08328914A (ja) | 1995-05-29 | 1995-05-29 | メモリダンプ方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH08328914A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100762576B1 (ko) * | 2005-07-02 | 2007-10-01 | 엘지전자 주식회사 | 임베디드 시스템의 플래시 메모리 덤프 방법 및 그 시스템 |
US7383471B2 (en) | 2004-12-28 | 2008-06-03 | Hewlett-Packard Development Company, L.P. | Diagnostic memory dumping |
US7543114B2 (en) * | 2004-02-19 | 2009-06-02 | Samsung Electronics Co., Ltd. | System and controller with reduced bus utilization time |
JP2009199336A (ja) * | 2008-02-21 | 2009-09-03 | Hitachi Ltd | システム監視回路を備えた計算機 |
-
1995
- 1995-05-29 JP JP7129987A patent/JPH08328914A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7543114B2 (en) * | 2004-02-19 | 2009-06-02 | Samsung Electronics Co., Ltd. | System and controller with reduced bus utilization time |
US7383471B2 (en) | 2004-12-28 | 2008-06-03 | Hewlett-Packard Development Company, L.P. | Diagnostic memory dumping |
KR100762576B1 (ko) * | 2005-07-02 | 2007-10-01 | 엘지전자 주식회사 | 임베디드 시스템의 플래시 메모리 덤프 방법 및 그 시스템 |
JP2009199336A (ja) * | 2008-02-21 | 2009-09-03 | Hitachi Ltd | システム監視回路を備えた計算機 |
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