JPH08328914A - メモリダンプ方式 - Google Patents

Abstract

(57)【要約】 【目的】共通バスにデッドロックなどの障害が発生して
システムがハングアップした場合でもメモリダンプを行
うことが可能なメモリダンプ方式を実現する。 【構成】ＣＰＵ２とは独立してメモリダンプ処理を行う
ことが可能なメモリコントローラ１を設け、メモリコン
トローラ１が主メモリ４から読み出したメモリデータ
を、シリアルインタフェース５を介して外部記憶装置へ
ダンプする。また、メモリコントローラ１は、ダンプす
るメモリデータをメモリコントローラ１の内部で圧縮し
て転送することも可能なようにする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パーソナルコンピュー
タ・ワークステーション・オフィスコンピュータ等の情
報処理システムにおいて、障害発生時に主メモリの内容
を外部に出力するメモリダンプ方式に関するものであ
る。

【０００２】

【従来の技術】近年、情報処理装置では、扱うデータ量
がますます増大し、一層の高信頼性が求められている。

【０００３】障害発生時にシステム復旧を図る方法の一
つとして、メモリデータを外部記憶装置にダンプする手
法がある。この方式の具体例は、例えば、特開平１−１
８４５５２号公報で説明されているメモリダンプ方式が
ある。これは、障害が発生した場合、あらかじめ設定し
ておいたパラメータに従って、中央処理装置（以下、Ｃ
ＰＵ）がダンプ処理プログラムを実行し、メモリデータ
を外部記憶装置にダンプするという手法である。

【０００４】このようなメモリデータのダンプ時で、メ
モリデータの格納に必要な外部記憶装置の記憶容量を減
らす目的で、例えば、特開平１−２８７７５４号公報で
説明されているような、ダンプ時にデータ圧縮を行うメ
モリダンプ方式がある。これは、障害が発生した場合、
ＣＰＵがメモリからデータを読み出して、あらかじめ設
定されているデータと同一のデータが出現した場合、そ
のデータのビット数を縮小して外部記憶装置にダンプす
るという手法である。

【０００５】しかし、これらのような方式では、共通バ
スにデッドロックなどの障害が発生してシステムがハン
グアップした場合、メモリデータをダンプできないとい
う問題がある。

【０００６】このような、共通バスが使えなくなる障害
の発生時でも、メモリデータをダンプするための方式と
して、例えば、特開平５−９４３４１号公報で説明され
ているように、システムが通常時に使用する制御バスと
は別にダンプバスを設け、制御バスが障害を起こしたと
きはダンプバスを用いてメモリデータを外部記憶装置に
転送する方式がある。

【０００７】

【発明が解決しようとする課題】ダンプバスを用いるメ
モリダンプ方式では、通常使用するバスとは別に、障害
発生時のメモリダンプに使用するダンプバスを設ける必
要があるため、回路規模が大きくなり、小型化が必要と
される用途には不向きである。また、ダンプバス回路を
別途設けることにより、コストが上昇するといった欠点
がある。

【０００８】本発明の目的は、第一に、メモリダンプ方
式とダンプ時にデータ圧縮を行うメモリダンプ方式の双
方における共通バス障害発生時にメモリデータを外部記
憶装置へダンプすることが不可能になる問題と、ダンプ
バスを用いるメモリダンプ方式における回路規模の増大
・コストの上昇といった問題を解決するメモリダンプ方
式を実現することにある。第二に、メモリデータを外部
記憶装置へ転送するために要する時間を短縮し、メモリ
データを格納するために必要な外部記憶装置の記憶容量
を削減するためのメモリダンプ方式を実現することにあ
る。

【０００９】

【課題を解決するための手段】本発明では、前述の第一
の課題を解決するための手法として、共通バスのデッド
ロック等の障害発生によりシステムがダウンした場合に
もメモリデータを外部記憶装置にダンプすることが可能
なシステムを実現するために、障害発生時に共通バスと
は独立したシリアルポートを通じて外部からメモリコン
トローラに命令を与え、命令を受けたメモリコントロー
ラがＣＰＵとは独立して動作して、主メモリからメモリ
データを読み出し、これをパラレル−シリアル変換して
シリアルポートから外部記憶装置へダンプするメモリダ
ンプ方式を実現する。パラレル−シリアル変換を行うシ
リアルインタフェースはメモリコントローラに内蔵する
か、あるいはシリアルインタフェースをメモリコントロ
ーラの外部に設けるものとする。

【００１０】また、前述の第二の課題を解決するための
手法として、メモリデータのシリアル転送に要する時間
を短縮し、メモリデータ格納に必要な外部記憶装置の記
憶容量を削減するために、メモリコントローラ内部でメ
モリデータの圧縮を行い、圧縮したメモリデータを外部
記憶装置へ転送することも可能なようにする。

【００１１】

【作用】本発明によれば、障害発生時に共通バスとは独
立したシリアルポートを通じて外部からメモリコントロ
ーラへ命令を与えて、メモリコントローラがＣＰＵとは
独立に動作を行い、主メモリからメモリデータを読み出
して、シリアルポートを通じて外部記憶装置へメモリデ
ータをダンプするメモリダンプ方式を実現することによ
り、共通バスにデッドロック等の障害が発生してシステ
ムがダウンした場合でも、メモリデータを外部記憶装置
へダンプすることが可能になる。このメモリデータの転
送にシリアル転送方式を用いることにより、ダンプバス
方式と比較して回路規模を削減でき、コストの上昇も抑
えることができる。

【００１２】また、メモリコントローラがメモリデータ
を主メモリから読み出して、メモリコントローラ内部で
データ圧縮を行った後、外部記憶装置にダンプする機能
を持たせることで、ダンプデータ転送に要する時間を短
縮でき、ダンプデータ格納に必要な外部記憶装置の記憶
容量を削減することが可能である。

【００１３】障害発生時以外にも定期保守作業として行
うメモリダンプについても、以上のような方式で行うこ
とが可能である。

【００１４】

【実施例】本発明の一実施例を図１から図７によって説
明する。図１と図３は本発明によるメモリコントローラ
を有する情報処理システムのブロック図、図２と図４は
本発明によるメモリコントローラの内部構成例を表すブ
ロック図、図５と図６は本発明におけるメモリダンプ方
式の実際例を示したタイミングチャート、図７は本発明
におけるメモリダンプ方式の処理動作の一例を示したフ
ローチャートである。

【００１５】まず図１を用いて、本発明におけるメモリ
ダンプ方式を実行可能な情報処理システムを説明する。

【００１６】図１において、１は本実施例の情報処理シ
ステムにおけるメモリコントローラ、２はＣＰＵ、３は
Ｉ／Ｏデバイス、４は主メモリ、５は３のＩ／Ｏデバイ
スに接続するシリアルインタフェース、６はメモリコン
トローラにメモリダンプの開始を指示するスイッチ、１
０１と１０２はシリアルポート線、１０３はＣＰＵ・メ
モリコントローラ・Ｉ／Ｏデバイスを相互に接続する共
通バス線である。

【００１７】図１は本発明によるメモリダンプ方式を可
能にする情報処理システムの一番目の構成例を表すブロ
ック図である。

【００１８】図１において、１０３の共通バス線にデッ
ドロック等の障害が発生して、システムがハングアップ
した場合、ＣＰＵ２からメモリコントローラ１へメモリ
ダンプの命令を伝達することはできなくなる。そこで、
情報処理システムの管理者がダンプ開始スイッチ６をオ
ンにして、メモリコントローラ１に対してメモリダンプ
を開始するように指示する。次に、メモリコントローラ
１に内蔵されているシリアルインタフェースが備えるシ
リアルポート１０１を通じて、外部からメモリコントロ
ーラ１に対して、外部記憶装置へメモリデータをダンプ
する際のデータ圧縮の有無や、メモリダンプ開始アドレ
ス、転送バイト数等のパラメータ設定を行う一連の命令
を与える。その命令を受け、メモリコントローラ１が主
メモリ４上のメモリデータを読み出し、シリアルポート
１０１を通じてメモリデータを外部記憶装置へダンプす
る。

【００１９】以上のような、メモリコントローラ１が備
えるシリアルポート１０１を用いてメモリダンプを行う
手法は、共通バス線１０３に障害が発生した時以外で
も、ソフトウェアが原因となる障害が発生した場合や、
定期的な保守点検作業としてメモリデータを外部記憶装
置へメモリダンプする際にも適用できる。

【００２０】また、以上に説明したような、共通バス線
１０３にデッドロック等の障害が発生した以外の場合
に、例えば、ソフトウェアが原因となる障害が発生した
場合、あるいは定期的な保守点検作業としてメモリダン
プを行う場合には、共通バス１０３の動作が可能である
ので、メモリコントローラ１が主メモリ４上のメモリデ
ータを読み出し、メモリコントローラ１がバスマスタと
なって共通バス１０３の使用権を占有し、共通バス１０
３を経由して、Ｉ／Ｏデバイス３に接続されているシリ
アルインタフェース５へメモリデータを転送し、シリア
ルポート１０２を通じてメモリデータを外部記憶装置へ
ダンプするというようなメモリダンプ方式を実現するこ
とも可能である。

【００２１】次に図２を用いて、本発明におけるメモリ
ダンプ方式を可能にするためのメモリコントローラの内
部構成を説明する。

【００２２】図２において、７はメモリコントローラの
内部コントロールを行う制御部、８はダンプデータの圧
縮転送が指定されている場合にメモリダンプデータの圧
縮をハードウェアにより行うデータ圧縮部、９はメモリ
コントローラ外部との命令・データの受け渡しを行うシ
リアルインタフェース部、１０は共通バスとのインタフ
ェース部、１１は主メモリとのインタフェース部、シリ
アルクロック（Ｓｅｒｉａｌ−Ｃｌｏｃｋ）１０４はシ
リアル転送のタイミングの基準となるクロックを供給す
るシリアルクロック線、シリアルイン（Ｓｅｒｉａｌ−
ｉｎ）１０５は外部からメモリコントローラへ命令やデ
ータを転送するために使用するシリアル入力信号線、シ
リアルアウト（Ｓｅｒｉａｌ−ｏｕｔ）１０６はメモリ
コントローラから外部へダンプデータを転送するために
使用するシリアル出力信号線、１０７はメモリバス線、
１０８はデータ圧縮部とシリアルインタフェースを相互
に接続するメモリコントローラ内部のバス線である。

【００２３】図２は本発明におけるメモリダンプ方式を
可能にするためのメモリコントローラの一番目の内部構
成例を表すブロック図である。

【００２４】以下、図２を用いて、本発明におけるメモ
リダンプ方式において、このメモリコントローラの行う
内部動作について説明する。

【００２５】デッドロック等の要因で１０３の共通バス
に障害が発生してシステムがハングアップしてしまった
場合に、メモリ内容を外部記憶装置へダンプするため
に、情報処理システムの管理者がダンプ開始スイッチ６
をオンにして、メモリコントローラ１へメモリダンプの
開始を指示する。続いて、シリアル入力１０５から圧縮
オン・オフや転送開始アドレスおよび転送データ量など
の諸パラメータを設定する一連の命令をメモリコントロ
ーラ１へ与える。シリアル入力１０５へ与えられた命令
は、シリアルインタフェース９を介してメモリコントロ
ーラ制御部７へ与えられる。メモリコントローラ制御部
７は、与えられた命令に従って、ＣＰＵとは独立して、
以下のような手順でメモリダンプを実行する。まず、メ
モリインタフェース１１を介して主メモリ４からメモリ
データを読み取り、データ圧縮部８に転送する。データ
圧縮部８では、転送されたデータをハードウェアにより
データ圧縮を行い、シリアルインタフェース９に圧縮デ
ータを転送する。シリアルインタフェース９を介してシ
リアル出力１０６を通じ、外部記憶装置へダンプデータ
の転送を行う。

【００２６】以上の説明では、ダンプデータの圧縮をメ
モリコントローラ内部に設けられたハードウェアにより
行っているが、この圧縮処理をメモリコントローラ制御
部７においてソフトウェアによって圧縮処理を行う方式
にすることも可能である。

【００２７】また、以上に説明したような、共通バス線
１０３にデッドロック等の障害が発生した以外の場合
で、例えば、ソフトウェアが原因となる障害が発生した
場合、あるいは定期的な保守点検作業としてメモリダン
プを行う場合には、共通バス線１０３が使用可能である
ので、Ｉ／Ｏデバイス３に接続されているシリアルイン
タフェース５が備えるシリアルポート１０２を通じて、
外部記憶装置へメモリデータのダンプを行うことが可能
である。この場合には、まずＣＰＵ２からメモリコント
ローラ１へ圧縮オン・オフや転送開始アドレスおよび転
送データ量などのパラメータ設定を行う一連の命令を与
える。メモリコントローラ１では、バスインタフェース
１０を介してメモリコントローラ制御部７へＣＰＵ２か
らの命令を伝達する。メモリコントローラ制御部７で
は、受け取った命令に従って、１０３の共通バスをロッ
クして、共通バスに接続されている他のデバイスが共通
バスを使用できないようにして、共通バスの使用権を占
有した後、以下の手順にしたがってメモリダンプを実行
する。まず、メモリインタフェース１１を介して主メモ
リ４上のメモリデータを読み出し、データ圧縮部８に転
送する。データ圧縮部８では、転送されたデータをハー
ドウェアによりデータ圧縮を行う。次に、メモリコント
ローラ制御部７は、データ圧縮部８で圧縮されたデータ
を、バスインタフェース１０を介して１０３の共通バス
経由でＩ／Ｏデバイス３に転送する。Ｉ／Ｏデバイス３
では、圧縮データをシリアルインタフェース５を介して
シリアルポート１０２を通じ、外部記憶装置へダンプデ
ータの転送を行う。

【００２８】以上の説明においても、ダンプデータの圧
縮をメモリコントローラ内部に設けたハードウェアによ
り行っているが、この圧縮処理をメモリコントローラの
制御部においてソフトウェアによって圧縮処理を行う方
式にすることも可能である。

【００２９】以上に述べたような、１０３の共通バスに
デッドロック等の障害が発生した場合に、メモリコント
ローラ１がＣＰＵ２とは独立に動作し、メモリコントロ
ーラ１に内蔵したシリアルインタフェースを用いて主メ
モリ４上のデータを外部記憶装置へダンプする手法の他
に、１０３の共通バスにデッドロック等の障害が発生し
た場合に、メモリコントローラの外部に接続されたシリ
アルインタフェースを用いて主メモリ４上のデータを外
部記憶装置へダンプする手法について以下、図３と図４
を用いて説明する。

【００３０】図３において、１２はメモリコントローラ
１の外部に接続されたシリアルインタフェースである。

【００３１】図３は本発明によるメモリダンプ方式を可
能にする情報処理システムの二番目の構成例を表すブロ
ック図のである。また、図４は本発明によるメモリダン
プ方式を可能にするメモリコントローラの二番目の内部
構成例を表すブロック図である。

【００３２】図３において、共通バス線１０３にデッド
ロック等の障害が発生して、システムがハングアップし
た場合、ＣＰＵ２からメモリコントローラ１へメモリダ
ンプの命令を伝達することはできなくなる。そこで、情
報処理システムの管理者がシステムを復旧するためにダ
ンプ開始スイッチ６をオンにして、メモリコントローラ
１へメモリダンプの開始を指示する。続いて、メモリコ
ントローラ１に接続されているシリアルインタフェース
１２が備えるシリアルポート１０１を通じて、外部から
メモリコントローラ１に対してダンプデータ圧縮の有
無、メモリダンプ開始アドレス、転送バイト数等のパラ
メータを設定する一連の命令を与える。その命令を受
け、メモリコントローラ１がＣＰＵ２とは独立して主メ
モリ４上のメモリデータを読み出し、シリアルインタフ
ェース１２を介してシリアルポート１０１を通じてメモ
リデータを外部記憶装置へダンプする。

【００３３】以上のような、メモリコントローラ１がＣ
ＰＵ２とは独立に動作して、メモリコントローラ１に接
続されたシリアルインタフェース１２が備えるシリアル
ポート１０１を用いてメモリダンプを行う手法は、共通
バス線１０３に障害が発生した時以外でも、ソフトウェ
アが原因となる障害が発生した場合や、定期的な保守点
検作業としてメモリデータを外部記憶装置へメモリダン
プする際にも適用できる。

【００３４】また、以上に説明したような、共通バス線
１０３にデッドロック等の障害が発生した以外の場合
で、例えば、ソフトウェアが原因となる障害が発生した
場合、あるいは定期的な保守点検作業としてメモリダン
プを行う場合には、１０３の共通バスの動作が可能であ
るので、メモリコントローラ１から主メモリ４上のメモ
リデータを読み出し、１０３の共通バスを経由して、Ｉ
／Ｏデバイス３に接続されているシリアルインタフェー
ス５へメモリデータを転送し、シリアルポート１０２を
通じてメモリデータを外部記憶装置へダンプするという
ようなメモリダンプ方式を実現することも可能である。

【００３５】図４は本発明におけるメモリダンプ方式を
可能にするためのメモリコントローラの二番目の内部構
成例を表すブロック図である。

【００３６】以下、図４を用いて、本発明におけるメモ
リダンプ方式において、このメモリコントローラの行う
内部動作について説明する。

【００３７】デッドロック等の要因で１０３の共通バス
に障害が発生してシステムがハングアップしてしまった
場合に、メモリ内容を外部記憶装置へダンプするため
に、情報処理システムの管理者はダンプ開始スイッチ６
をオンにして、メモリコントローラ１に対して、メモリ
ダンプの開始を指示する。続いて、１０１のシリアル入
力からメモリコントローラ１外部に接続されたシリアル
インタフェース１２を介して、圧縮オン・オフや転送開
始アドレスおよび転送データ量などのパラメータ設定を
行う命令をメモリコントローラ１へ与える。１０１のシ
リアル入力へ与えられた命令は、シリアルインタフェー
ス１２を介してメモリコントローラ制御部７へ与えられ
る。メモリコントローラ制御部７は与えられた命令に従
って、ＣＰＵ２とは独立に動作し、以下の手順に従って
メモリダンプを行う。まず、メモリインタフェース１１
を介して主メモリ４からメモリデータを読み取り、デー
タ圧縮部８に転送する。データ圧縮部８では、転送され
たデータをハードウェアによりデータ圧縮を行い、シリ
アルインタフェース１２に圧縮データを転送する。シリ
アルインタフェース１２を介してシリアル出力１０６を
通じ、外部記憶装置へ圧縮データの転送を行う。

【００３８】以上の説明では、ダンプデータの圧縮をメ
モリコントローラ１内部に設けたハードウェアにより行
っているが、この圧縮処理をメモリコントローラ制御部
７においてソフトウェアによって圧縮処理を行う方式に
することも可能である。

【００３９】また、以上に説明したような、共通バス線
１０３にデッドロック等の障害が発生した以外の場合
で、例えばソフトウェアが原因となる障害が発生した場
合、あるいは定期的な保守点検作業としてメモリダンプ
を行う場合には、共通バス線１０３が使用可能であるの
で、Ｉ／Ｏデバイス３に接続されているシリアルインタ
フェース５が備えるシリアルポート１０２を通じて、外
部記憶装置へメモリデータのダンプを行うことが可能で
ある。この場合には、まずＣＰＵ２からメモリコントロ
ーラ１へ圧縮オン・オフや転送開始アドレスおよび転送
データ量などのパラメータ設定を行う一連の命令を与え
る。メモリコントローラ１では、バスインタフェース１
０を介してメモリコントローラ制御部７へＣＰＵ２から
の命令を伝達する。メモリコントローラ制御部７では、
受け取った命令に従って、ＣＰＵ２とは独立に動作し、
以下に述べる手順でメモリデータを外部記憶装置へダン
プする。まず、メモリインタフェース１１を介して主メ
モリ４上のメモリデータを読み出し、データ圧縮部８に
転送する。データ圧縮部８では、転送されたデータをハ
ードウェアによりデータ圧縮を行う。メモリコントロー
ラ制御部７は、データ圧縮部８で圧縮されたデータを、
バスインタフェース１０を介して１０３の共通バス経由
でＩ／Ｏデバイス３に転送する。Ｉ／Ｏデバイス３で
は、圧縮データをシリアルインタフェース５を介してシ
リアルポート１０２を通じ、外部記憶装置へダンプデー
タの転送を行う。

【００４０】以上の説明でも、ダンプデータの圧縮をメ
モリコントローラ１内部に設けたハードウェアにより行
っているが、この圧縮処理をメモリコントローラの制御
部においてソフトウェアによって圧縮処理を行う方式に
することも可能である。

【００４１】次に図５と図６を用いて、本発明によるダ
ンプデータ転送方式の処理方法の具体例について説明す
る。

【００４２】図５で、２０１はスタート／ストップビッ
ト、２０２は圧縮指定サイクル、２０３は転送開始アド
レスサイクル、２０４は転送バイト数サイクル、２０５
はメモリデータサイクル、２０６は圧縮データサイク
ル、２０７は第１バイト転送サイクル、２０８は第２バ
イト転送サイクル、２０９は第３バイト転送サイクル、
２１０は第ｎバイト転送サイクルである。

【００４３】図５は本発明によるダンプデータ転送方式
の処理過程の一例を表すタイミングチャートである。

【００４４】この動作例では、共通バスのデッドロック
等によるシステム障害が発生した場合や、それ以外でも
定期的な保守点検作業としてメモリダンプを行う場合
に、メモリコントローラをＣＰＵとは独立に動作させ
て、メモリコントローラに接続されたシリアルインタフ
ェースを介してメモリダンプを行うことを想定してい
る。また、この動作例におけるシリアル通信について
は、スタートビットとストップビットが同一となる（２
０１）プロトコルを用いている。

【００４５】まず、外部からメモリコントローラ１へ、
ダンプデータのハードウェア圧縮を行うように、シリア
ル入力１０５を通じて圧縮オンを示す命令が与えられる
（２０２）。ここでは圧縮オンを指定しているが、圧縮
を行わない圧縮オフを指定することも可能である。続い
てダンプ転送を開始するアドレス（２０３）と、ダンプ
を行うバイト数（２０４）をメモリコントローラへ与え
る。

【００４６】メモリコントローラ制御部７は、これらの
与えられた命令に従って、主メモリ４からデータを読み
取ってデータ圧縮部８に転送し（２０５）、圧縮された
ダンプデータ（２０６）をシリアルインタフェースに転
送し、パラレル−シリアル変換を行ってシリアル出力１
０６を通じて外部に転送を行う。図５では、第１バイト
から第２バイト・第３バイト・・第ｎバイトまでシリア
ル転送を行っている様子を図示している。

【００４７】以上に説明したメモリダンプの動作例では
ダンプデータ圧縮にハードウェア圧縮を用いているが、
メモリコントローラ制御部においてソフトウェアにより
データ圧縮を行う方式にすることも可能である。

【００４８】また、図６も本発明によるダンプデータ転
送方式の処理過程の一例を表すタイミングチャートであ
る。

【００４９】図６において、３０１はスタートビット、
３０２はストップビット、３０３は圧縮指定サイクル、
３０４は転送開始アドレスサイクル、３０５は転送バイ
ト数サイクル、３０６はメモリデータサイクル、３０７
は圧縮データサイクル、３０８は第１バイト転送サイク
ル、３０９は第２バイト転送サイクル、３１０は第ｎバ
イト転送サイクルである。

【００５０】図６は本発明によるダンプデータ転送方式
の処理過程の一例を表すタイミングチャートである。

【００５１】この動作例では、ソフトウェアが原因によ
るシステム障害が発生した場合や、それ以外でも定期的
な保守点検作業としてメモリダンプを行う場合に、共通
バスを経由してＩ／Ｏデバイスに接続されたシリアルイ
ンタフェースを介してメモリダンプを行うことを想定し
ている。また、この動作例におけるシリアル通信につい
ては、スタートビット３０１とストップビット３０２が
分離しているプロトコルを用いている。

【００５２】まず、ＣＰＵ２からメモリコントローラ１
へ、ダンプデータのハードウェア圧縮を行うよう、１０
３の共通バスを通じて圧縮オンを示す命令が与えられる
（３０３）。ここでは圧縮オンを指定しているが、圧縮
を行わない圧縮オフを指定することも可能である。続い
てダンプ転送を開始するアドレス（３０４）と、ダンプ
を行うバイト数（３０５）をメモリコントローラへ与え
る。

【００５３】メモリコントローラ制御部７は、これらの
与えられた命令に従って、共通バスの使用権を占有して
バスマスタとなり、以下の手順に従ってメモリダンプを
実行する。まず、主メモリ４からデータを読み取って
（３０６）、データ圧縮部８に転送し、圧縮されたダン
プデータ（３０７）を１０３の共通バスを経由してＩ／
Ｏデバイス３に接続されているシリアルインタフェース
５に転送し、パラレル−シリアル変換を行って１０２の
シリアル出力を通じて外部に転送を行う。図６では、第
１バイトから第２バイト・・第ｎバイトまでシリアル転
送を行っている様子を図示している。

【００５４】以上に説明したメモリダンプの動作例では
ダンプデータ圧縮にハードウェア圧縮を用いているが、
メモリコントローラ制御部においてソフトウェアにより
データ圧縮を行う方式にすることも可能である。

【００５５】次に図７を用いて、図１または図３のシス
テムにおいて、共通バスにデッドロック等の障害が発生
した場合に、メモリコントローラが共通バスをリセット
して、バスマスタとなり、メモリデータを読み出してメ
モリダンプを行う処理の一例について説明する。

【００５６】図７において、４０１から４１３はそれぞ
れ行う処理の内容を表している。

【００５７】図７は、共通バスの障害発生時にメモリコ
ントローラがバスマスタとなってメモリダンプ処理を行
う場合の動作の一例を表すフローチャートである。

【００５８】まず１０３の共通バスでデッドロック等の
障害が発生する（４０１）と、情報処理システムの管理
者がフロッピーディスク等の外部記憶装置を用意してメ
モリダンプを行う準備（４０２）をする。次に、ダンプ
開始スイッチ６をオンにして、メモリコントローラ１に
メモリダンプを開始するように指示する。次に、メモリ
コントローラ１に対して、メモリデータを外部記憶装置
にダンプする時の圧縮の有無や、メモリダンプを開始す
るアドレス、メモリダンプを行うバイト数等のパラメー
タを設定する（４０４）。メモリコントローラ１は、パ
ラメータ設定が完了すると、障害が発生した１０３の共
通バスをリセットし（４０５）、デッドロック等の障害
を解消し、再び共通バスが使用できるようにする。続い
て、メモリコントローラ１が３の共通バスをロックし
（４０６）、共通バスに接続されている他のデバイスが
共通バスを使用しないようにして、メモリコントローラ
１が３の共通バスを占有できるようにする。次に、メモ
リコントローラ１が主メモリ４からメモリデータを読み
出す（４０７）。ダンプデータを圧縮するようにパラメ
ータ設定がされている場合（４０８）には、メモリコン
トローラ１内部で主メモリから読み出したメモリデータ
の圧縮処理を行う（４０９）。続いて、メモリコントロ
ーラ１は、ダンプするデータをＩ／Ｏデバイス３に接続
されているシリアルインタフェース５に転送する（４１
０）。シリアルインタフェース５では転送されてきたデ
ータをパラレル−シリアル変換してシリアルポート１０
２から出力し（４１１）、シリアルポートに接続されて
いる外部記憶装置へメモリダンプを行う（４１２）。パ
ラメータ設定されたバイト数のメモリダンプが終了して
いない場合は（４１３）、４０７〜４１２の手順を繰り
返す。

【００５９】以上のように、本発明によるメモリコント
ローラを用いることで、システムに障害が発生して共通
バスが使用できなくなった場合にも、メモリデータのダ
ンプが可能な情報処理システムを実現できる。

【００６０】また、ソフトウェアが原因の障害発生によ
り、共通バスの動作が可能な場合や、定期保守作業でメ
モリダンプを行う場合には、ＣＰＵがメモリコントロー
ラへメモリダンプを行うように指示し、命令を受けたメ
モリコントローラがＣＰＵとは独立にメモリダンプ処理
を行ってメモリデータを読み出し、圧縮が指定されてい
る場合には読み出したメモリデータを圧縮して共通バス
経由でＩ／Ｏデバイスに接続されるシリアルインタフェ
ースに転送し、シリアルポートを通じてメモリデータを
ダンプすることも可能である。

【００６１】

【発明の効果】本発明によれば、障害発生時に共通バス
とは独立したシリアルポートを通じて外部からメモリコ
ントローラへ命令を与えて、メモリコントローラがＣＰ
Ｕとは独立に動作を行って主メモリからメモリデータを
読み出して、シリアルポートを通じて外部記憶装置へメ
モリデータをダンプするメモリダンプ方式を実現するこ
とにより、共通バスにデッドロック等の障害が発生して
システムがダウンした場合にも、メモリデータを外部記
憶装置へダンプすることが可能になる。ダンプデータの
転送にシリアル転送方式を用いることで、ダンプバス方
式と比較して回路規模を削減でき、コストの上昇も抑え
ることができる。

【００６２】また、メモリコントローラがメモリデータ
を主メモリから読み出して、メモリコントローラ内部で
データ圧縮を行った後、外部記憶装置にダンプする機能
を持たせることで、ダンプデータ転送に必要な時間を短
縮でき、ダンプデータ格納に要する外部記憶装置の記憶
容量を減らすことが可能である。

【００６３】障害発生時以外にも定期保守作業として行
うメモリダンプについても、以上のような方式で行うこ
とが可能である。

【図面の簡単な説明】

【図１】本発明による情報処理システムのブロック図。

【図２】本発明によるメモリコントローラの内部構成例
を示すブロック図。

【図３】本発明による情報処理システムの構成例を示す
ブロック図。

【図４】本発明によるメモリコントローラの内部構成例
を示すブロック図。

【図５】本発明によるメモリダンプ方式における動作仕
様の一例を示すタイミングチャート。

【図６】本発明によるメモリダンプ方式における動作仕
様の一例を示すタイミングチャート。

【図７】本発明によるメモリダンプ方式における処理動
作の一例を示すフローチャート。

【符号の説明】

１…メモリコントローラ、 ２…ＣＰＵ、 ３…Ｉ／Ｏデバイス、 ４…主メモリ、 ５…シリアルインタフェース、 ６…メモリダンプ開始スイッチ、 １０１…シリアルポート、 １０２…シリアルポート、 １０３…共通バス。

Claims (14)

【特許請求の範囲】
1. 【請求項１】メモリダンプ機能を有する情報処理装置に
   おいて、中央処理装置とは独立してメモリダンプ処理を
   行うことが可能なメモリコントローラを設け、前記メモ
   リコントローラが主メモリ上のメモリデータを読み出し
   てシリアルインタフェースへ転送し、前記シリアルイン
   タフェースによって前記メモリデータのパラレル−シリ
   アル変換を行い、前記シリアル変換した前記メモリデー
   タを前記シリアルインタフェースが備えるシリアルポー
   トを通じて外部装置にダンプすることを特徴とするメモ
   リダンプ方式。
2. 【請求項２】請求項１において、前記シリアルインタフ
   ェースを内蔵する前記メモリコントローラを用いて、前
   記主メモリ上のデータを前記外部装置にダンプするメモ
   リダンプ方式。
3. 【請求項３】請求項１において、前記シリアルインタフ
   ェースと前記メモリコントローラを有し、前記メモリコ
   ントローラが前記主メモリ上のデータを読み出して前記
   シリアルインタフェースに転送し、前記外部装置にダン
   プするメモリダンプ方式。
4. 【請求項４】請求項１において、前記メモリコントロー
   ラが前記主メモリ上のメモリデータを読み出し、共通バ
   スに接続されたＩ／Ｏデバイスが有するシリアルインタ
   フェースを用いて、前記メモリデータを前記外部装置に
   ダンプするメモリダンプ方式。
5. 【請求項５】請求項２において、前記メモリコントロー
   ラがデータ圧縮機能を有し、前記メモリコントローラに
   よって前記主メモリ上のメモリデータを読み出して圧縮
   し、前記圧縮メモリデータを前記シリアルインタフェー
   スに転送し、前記シリアルインタフェースによって前記
   圧縮メモリデータのパラレル−シリアル変換を行い、前
   記シリアル変換した圧縮メモリデータを前記シリアルイ
   ンタフェースが備える前記シリアルポートを通じて前記
   外部装置にダンプするメモリダンプ方式。
6. 【請求項６】請求項５において、前記シリアルインタフ
   ェースを内蔵するメモリコントローラを用いて、前記主
   メモリ上のデータを前記外部装置にダンプするメモリダ
   ンプ方式。
7. 【請求項７】請求項５において、前記シリアルインタフ
   ェースと前記メモリコントローラを有し、前記メモリコ
   ントローラが前記主メモリ上のデータを読み出して前記
   シリアルインタフェースに転送し、前記外部装置にダン
   プするメモリダンプ方式。
8. 【請求項８】請求項５において、前記メモリコントロー
   ラが前記主メモリ上のメモリデータを読み出し、共通バ
   スに接続されたＩ／Ｏデバイスが有するシリアルインタ
   フェースを用いて、前記メモリデータを前記外部装置に
   ダンプするメモリダンプ方式。
9. 【請求項９】前記中央処理装置と前記主メモリと前記メ
   モリコントローラと前記Ｉ／Ｏデバイスとを有し、請求
   項２のメモリダンプ方式を備える情報処理システム。
10. 【請求項１０】前記中央処理装置と前記主メモリと前記
    メモリコントローラと前記Ｉ／Ｏデバイスと前記シリア
    ルインタフェースとを有し、請求項３のメモリダンプ方
    式を備える情報処理システム。
11. 【請求項１１】前記中央処理装置と前記主メモリと前記
    メモリコントローラと前記Ｉ／Ｏデバイスと前記シリア
    ルインタフェースとを有し、請求項４のメモリダンプ方
    式を備える情報処理システム。
12. 【請求項１２】前記中央処理装置と前記主メモリと前記
    メモリコントローラと前記Ｉ／Ｏデバイスとを有し、請
    求項６のメモリダンプ方式を備える情報処理システム。
13. 【請求項１３】前記中央処理装置と前記主メモリと前記
    メモリコントローラと前記Ｉ／Ｏデバイスと前記シリア
    ルインタフェースとを有し、請求項７のメモリダンプ方
    式を備える情報処理システム。
14. 【請求項１４】前記中央処理装置と前記主メモリと前記
    メモリコントローラと前記Ｉ／Ｏデバイスと前記シリア
    ルインタフェースとを有し、請求項８のメモリダンプ方
    式を備える情報処理システム。