JPH08304478A - 電源電圧検出回路およびアナログ基準電圧発生器システム、ならびに信号を遅延し、チャージポンプ回路を制御する方法 - Google Patents

電源電圧検出回路およびアナログ基準電圧発生器システム、ならびに信号を遅延し、チャージポンプ回路を制御する方法

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JPH08304478A
JPH08304478A JP7332074A JP33207495A JPH08304478A JP H08304478 A JPH08304478 A JP H08304478A JP 7332074 A JP7332074 A JP 7332074A JP 33207495 A JP33207495 A JP 33207495A JP H08304478 A JPH08304478 A JP H08304478A
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signal
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G Brehner Geoffrey
ジェフリー・ジィ・ブレーマー
Drew Kapler Carlin
カーリン・ドルー・カブラー
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    • G—PHYSICS
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Abstract

(57)【要約】 【課題】 アナログおよびディジタルの混合した音声回
路環境内で音声性能を向上させる。 【解決手段】 ＶＣＣの状態が５．０ボルトまたは３．
３ボルトのいずれであるかを示す制御信号を発生する電
源電圧検出回路（１２）が記述される。この制御信号
は、音声処理集積回路のＡ／Ｄおよび／またはＤ／Ａ回
路（３８，４０）によって、および他の回路によって用
いられるアナログ基準信号を発生するために用いられ
て、クロック周波数または電流駆動を制御する。

Description

【発明の詳細な説明】
【０００１】
【発明の分野】この発明は電源電圧検出回路に関する。
より特定的には、この発明はモノリシック集積音声処理
回路において３．３ボルト／５．０ボルトの電源電圧に
対する電圧検出回路に関する。
【０００２】
【関連技術の簡単な説明】パーソナルコンピュータ、す
なわちＰＣ内でＣＤの音質に匹敵する音声と、５．０ボ
ルトから３．３ボルトへの電源電圧レベルの遷移とが早
急に求められているので、特にアナログおよびディジタ
ルの混合した回路内で、集積回路の実現例に妥協的な解
決が行なわれてきた。ＰＣが５．０ボルトから３．３ボ
ルトの動作システムに移行している現在の過渡期におい
て、集積回路への要求はますます難しいものになってい
る。製造業者は同じチップが３．３ボルトおよび５．０
ボルトの両方の電源システムで動作することを要求して
いるが、これには、音声性能を少しも減少せずに、より
大きな電源範囲にわたって回路が動作しなければならな
いことが必要とされる。集積回路装置が５．０ボルトの
電源システム（デスクトップまたはワークステーショ
ン）と３．３ボルトのシステム（ラップトップ）との両
方に組入れられているので、ＶＣＣ検出回路と音声処理
回路内にアナログ基準電圧を設定するための方法とに
は、一方の電源システムから他方の電源システムへの移
行を補償して、音声処理回路の一体性を維持する必要が
ある。
【０００３】典型的に、５．０ボルトシステムでは、集
積回路設計者は集積回路を実現するために、物理的にサ
イズが小さいデバイスを用いて速度および電力消費を最
適化し、ラッシュスルー電流効果による基板ノイズの注
入を制限する。３．３ボルトシステムでは、集積回路設
計者はディジタル論理の物理的デバイスサイズまたはゲ
ート駆動を増加して、５．０ボルトシステムによって必
要とされるのと同じタイミング要求を満たす。
【０００４】設計者は最適なダイナミックレンジおよび
音質性能を求めるので、音声処理回路内におけるアナロ
グ回路への設計のトレードオフはディジタル回路へのト
レードオフと類似している。典型的に、３．３ボルトシ
ステムよりも５．０ボルトシステムに対して、大きいフ
ルスケールの基準レベルが確立される。音声信号に対す
るアナログオペアンプはより高い電源レベルでより大き
な電圧の揺れを提供できるので、３．３ボルトレベルで
補償しなければ、５．０ボルトでの信号対雑音比は３．
３ボルトでの信号対雑音比より優っている。３．３ボル
トでの補償は全体にわたる音声のダイナミックレンジ
と、したがって性能とを向上させるために必要である。
【０００５】この発明は、こういった問題にアナログお
よびディジタルの混合した音声回路環境内で対処する。
【０００６】
【発明の概要】この発明は、３．３ボルト電源電圧また
は５．０ボルト電源電圧のいずれが用いられているかを
感知し、音声処理集積回路のＡ／ＤおよびＤ／Ａ回路に
対するアナログ基準電圧値を設定するのに用いられる論
理レベル制御信号を発生する、電圧検出回路に関する。
制御信号はまた、（１）クロックドライバ回路の駆動強
度を調節し、（２）非重複クロック発生器において遅延
を調節し、（３）遅延臨界メモリ信号の遅延を調節し、
（４）Ｉ／Ｏバッファ入力バッファ回路の電圧しきい値
レベルを選択し、（５）本明細書中に記述されるとおり
に他の回路を制御するのに用いられる。
【０００７】
【好ましい実施例の詳細な説明】この発明のＶＣＣ電圧
源検出回路について全体のシステムを実施したブロック
図は図１に例示される。この発明は、好ましくはコーデ
ック内のＡ／ＤおよびＤ／Ａ変換器回路を含む単一のモ
ノリシック音声処理集積回路内に組入れられるが、モノ
リシック音声処理集積回路の外部にある別個の集積回路
装置に含まれてもよいことを理解されたい。好ましい実
施例では、図１に示される各ブロックは単一のモノリシ
ック集積回路コーデック装置内に実施される。他の実施
例では、これらのブロックのうちいずれか１つ以上が、
残りのブロックに電気的に接続される別個の集積回路装
置にあってもよい。
【０００８】ＶＣＣＤＥＴブロック１２は、音声処理集
積回路またはチップが５．０ボルトまたは３．３ボルト
のいずれのシステム内で動作しているかを判断し、その
判断を行なった後で、ディジタル制御信号ＡＶＣＣＩＳ
５を論理「１」レベルまたは論理「０」レベルに設定す
る。論理「１」のＡＶＣＣＩＳ５信号は５．０ボルトシ
ステムが存在することを示す。論理「０」は３．３ボル
トの電源環境を示す。次に、この制御信号は以下に記述
されるように、図１において他のさまざまなディジタル
ブロックおよびアナログブロック内での回路選択を制御
するので、３．３ボルトシステムまたは５．０ボルトシ
ステムに対して最適な音声性能が達成できる。
【０００９】図２を参照すると、ＶＣＣＤＥＴブロック
２８は、ＶＣＣＬＡＴＣＨブロック２６に入力される出
力信号ＤＥＴ３５を発生する。ＶＣＣＬＡＴＣＨブロッ
ク２６はＲＥＳＥＴ信号２７の終結で制御信号ＡＶＣＣ
ＩＳ５の状態を設定する。ＲＥＳＥＴ信号２７はパワー
アップリセット機能を提供するためにＶＣＣＬＡＴＣＨ
ブロック２６に与えられる。ＲＥＳＥＴ信号の終結で、
信号ＡＶＣＣＩＳ５の状態は制御信号ＡＶＣＣＩＳ５と
してＶＣＣＬＡＴＣＨブロック２６から出力される。別
の実施例では、出力信号ＤＥＴ３５は、ＶＣＣＬＡＴＣ
Ｈブロック２６およびパワーアップＲＥＳＥＴ信号を利
用せずに、制御信号ＡＶＣＣＩＳ５として用いられ得
る。
【００１０】制御信号ＡＶＣＣＩＳ５はＢＡＮＤＧＡＰ
ブロック２２の出力信号ＶＧＡＰに影響を与えるが、こ
れはＢＡＮＤＧＡＰブロック２２内のバンドギャップ回
路がＡＲＥＦＧＥＮブロック１４の出力信号ＡＲＥＦＩ
ＮＴを基準にしているからであり、ここで信号ＡＲＥＦ
ＩＮＴは制御信号ＡＶＣＣＩＳ５の状態によって決定さ
れる基準電圧である。制御信号ＡＶＣＣＩＳ５は、ＴＲ
ＩＭＤＡＣブロック１８によって出力される、２つのフ
ルスケールの基準電圧ＴＲＥＦＮＥＧおよびＴＲＥＦＰ
ＯＳの選択を制御するのに用いられる。これらは好まし
くは、音声処理集積回路内のシグマデルタＡ／Ｄおよび
Ｄ／Ａ回路にアナログ基準電圧として提供される。制御
信号ＡＶＣＣＩＳ５は、３．３ボルト動作システムより
も５．０ボルト動作システムに大きいフルスケールの基
準電位を設定するのに用いられて、音声Ａ／ＤおよびＤ
／Ａ回路に対して可能な最高のダイナミックレンジおよ
び音声性能を生じる。
【００１１】図３を参照すると、ＶＣＣＤＥＴブロック
１２は、基準オペアンプ３２と１対のバイポーラトラン
ジスタＱ１およびＱ２とを含むバンドギャップ電圧基準
回路を用いることによって、ＶＣＣの状態が５．０ボル
トであるか、または３．３ボルトであるかを検出する。
トランジスタＱ１のエミッタは抵抗器３３および３１を
介して接地される。トランジスタＱ２のエミッタは抵抗
器３９を介して接地される。
【００１２】基準オペアンプ３２のバンドギャップ回路
出力ノード４０における電圧レベルの機能は、電源およ
び温度変化に依存しない、接地に対して固定された基準
電位を表わすことである。この基準電位は比較器３６の
負の入力ノード４２に接続される。比較器３６は、当業
者には既知の電圧比較器から選択され得るような簡単な
電圧比較器である。
【００１３】比較器３６の正の入力ノード４１は分圧器
ネットワーク３４の出力に接続され、ここで分圧器ネッ
トワーク３４はＶＣＣに接続された抵抗器３５と接地さ
れた抵抗器３７とを含む。ＶＣＣが５．０ボルトおよび
３．３ボルトの中間であると、分圧器ネットワーク３４
の出力がノード４０における固定された基準電位と等し
いように、分圧器比率が設定される。したがって、ＶＣ
Ｃが５．０ボルトであると、ノード４１はノード４２よ
りも高い電位にあり、比較器３６はＤＥＴ３５で論理
「１」を出力する。ＶＣＣが３．３ボルトであると、ノ
ード４１はノード４２よりも低い電位にあり、比較器３
６はＤＥＴ３５で論理「０」を出力する。比較器３６に
よって発生する出力信号ＤＥＴ３５は、上述のように、
ＶＣＣＬＡＴＣＨブロック２６へ入力信号として与えら
れる。
【００１４】図４を参照すると、ＡＲＥＦＧＥＮブロッ
ク１４は内部アナログ基準電位信号ＡＲＥＦＩＮＴをつ
くり出す。これは２つの電圧レベル、すなわち、ＶＣＣ
＝５．０ボルトであるときのレベルとＶＣＣ＝３．３ボ
ルトであるときのレベルとの間で選択可能である。ＡＲ
ＥＦＩＮＴと同様の外部アナログ基準電位ＡＲＥＦもＡ
ＲＥＦＧＥＮブロック１４によって発生して、ユーザま
たは外部のシステムによって用いられる。外部のキャパ
シタ（図示せず）はアナログ基準信号源ＣＦＩＬＴのＩ
／Ｏピン５１に接続され、アナログ基準信号の外部のフ
ィルタリングを行なう。これが達成されるのは、フィル
タキャパシタの値が典型的には集積回路装置内で効果的
に実現するには大きすぎるからである。
【００１５】動作時において、制御信号ＡＶＣＣＩＳ５
はＡＲＥＦＧＥＮブロック１４の入力ノード５０に入力
される。インバータ５２および５３は信号ＡＶＣＣＩＳ
５を緩衝するために用いられる。信号ＡＶＣＣＩＳ５が
論理「１」であり、ＶＣＣ＝５．０ボルトを示す場合、
トランジスタＭＮ２がターンオフされ、トランジスタＭ
Ｎ１がターンオンされて、分圧器ネットワーク５４によ
って０．３７６* ＶＣＣに設定されるコモンモード基準
信号ＡＲＥＦ５を生じる。したがって、より大きいアナ
ログ信号電圧の揺れを得ることができる。これは０．３
７６* ＶＣＣと等しいアナログ基準信号源ＣＦＩＬＴも
設定する。ＡＶＣＣＩＳ５がロジック「０」であり、Ｖ
ＣＣ＝３．３ボルトを示すならば、トランジスタＭＮ１
がターンオフされ、トランジスタＭＮ２がターンオンさ
れて、コモンモード基準信号ＡＲＥＦ３が分圧器ネット
ワーク５４を経て発生する。これは少し接地側に設定さ
れた電圧レベルを０．３０３* ＶＣＣで有して、３．３
ボルトで動作するアナログ回路に対して最適な信号の揺
れを提供する。これは０．３０３* ＶＣＣと等しいアナ
ログ基準信号源ＣＦＩＬＴも設定する。
【００１６】上述のように、コモンモード基準信号ＡＲ
ＥＦ５およびＡＲＥＦ３は、抵抗器５５から５７を含む
分圧器ネットワーク５４を経て得られる。ネットワーク
５４における抵抗器５５から５７の値の比率は、ＶＣＣ
＝５．０ボルトおよび３．３ボルトに対してそれぞれ
０．３７６および０．３０３でＶＣＣの一部分を与え
る。ＡＶＣＣＩＳ５＝１である場合に選択される基準信
号ＡＲＥＦ５、またはＡＶＣＣＩＳ５＝０である場合に
選択される基準信号ＡＲＥＦ３が、単位利得非反転オペ
アンプ６０の正の入力５８と単位利得非反転オペアンプ
６１の正の入力５９とに入力される。オペアンプ６０
は、オペアンプ６０の正の入力５８でのＡＲＥＦ５入力
またはＡＲＥＦ３入力の値と等しい内部アナログ基準信
号ＡＲＥＦＩＮＴを発生し、電流のはき出しおよび吸い
込み性能を提供する。オペアンプ６１は、ＡＲＥＦＩＮ
Ｔと等しい値の外部アナログ基準信号ＡＲＥＦを発生
し、電流のはき出しおよび吸い込み性能も提供する。
【００１７】図５を参照すると、ＡＲＥＦＧＥＮブロッ
ク１４から出力される内部アナログ基準信号ＡＲＥＦＩ
ＮＴはＢＡＮＤＧＡＰブロック２２の入力ノード５６で
入力される。基準オペアンプ７０とバイポーラトランジ
スタＱ３およびＱ４とを含むバンドギャップ電圧基準回
路が利用されて、内部アナログ基準信号ＡＲＥＦＩＮＴ
を基準とする。トランジスタＱ３のエミッタは抵抗器７
１および７２を経て信号ＡＲＥＦＩＮＴに接続される。
トランジスタＱ４のエミッタは抵抗器７３を介して信号
ＡＲＥＦＩＮＴに接続される。バンドギャップ基準電圧
ノード７６は基準オペアンプ７０の正の入力７８に接続
される。基準オペアンプ７０の負の入力７９はバンドギ
ャップ基準電圧ノード７７に接続される。したがって、
基準オペアンプ７０によって発生する出力電圧基準信号
ＶＧＡＰは信号ＡＲＥＦＩＮＴを基準とする。ＶＣＣ＝
５．０ボルトであるか、またはＶＣＣ＝３．３ボルトで
あるかにかかわらず、ＢＡＮＤＧＡＰブロック２２のバ
ンドギャップ基準回路によって、信号ＶＧＡＰは１．２
１０ボルト＋ＡＲＥＦＩＮＴ電圧レベルの電圧レベルに
設定される（ここではＡＲＥＦＩＮＴ＝０．３７６* Ｖ
ＣＣであるか、またはＡＲＥＦＩＮＴ＝０．３０３* Ｖ
ＣＣである）。
【００１８】図６を参照すると、制御信号ＡＶＣＣＩＳ
５はＴＲＩＭＤＡＣブロック１８の入力ノード５２に入
力される。抵抗器８２から８４を含む分圧器ネットワー
ク９７は、抵抗器８２を経て入力ノード８１で内部アナ
ログ基準電圧信号ＡＲＥＦＩＮＴに接続される。分圧器
ネットワーク９７の別の終結は、入力ノード８０で出力
電圧基準信号ＶＧＡＰに接続される。信号ＶＧＡＰが信
号ＡＲＥＦＩＮＴを基準とするので、これら２つの信号
の電圧レベルの大きさの差は、ＶＣＣの電圧レベルにか
かわらず一定である。抵抗器分圧器ネットワーク９７は
また、電圧タップノード８５および８６を設ける。
【００１９】ＶＣＣ＝５．０ボルトとして制御信号ＡＶ
ＣＣＩＳ５が論理「１」であると、変換器８８および８
９を経てトランジスタＭＮ３がターンオフされてトラン
ジスタＭＮ４がターンオンされ、非反転利得段のオペア
ンプ２４への正の入力９０は、分圧器ネットワーク９７
によって約０．７２５ボルト＋基準信号ＡＲＥＦＩＮＴ
電圧レベルに設定されている電圧タップノード８６の電
圧レベルに設定される。ＶＣＣ＝３．３ボルトとして制
御信号ＡＶＣＣＩＳ５が論理「０」であると、インバー
タ８８および８９を経てトランジスタＭＮ４がターンオ
フされてトランジスタＭＮ３がターンオンされ、非反転
利得段のオペアンプ２４への正の入力９０は、分圧器ネ
ットワーク９７によって約０．３３５ボルト＋基準信号
ＡＲＥＦＩＮＴ電圧レベルに設定されている電圧タップ
ノード８５の電圧レベルに設定される。
【００２０】図１に例示されるように、ＴＲＩＭＤＡＣ
ブロック１８は、ＴＲＩＭＤＡＣブロック１８に接続さ
れたＡ／Ｄおよび／またはＤ／Ａ変換器、好ましくはシ
グマデルタ変換器にアナログ基準信号を与えるのに利用
される。このような基準信号は、変換器にプラスまたは
マイナスのフルスケール値を設定するためにＡ／Ｄおよ
び／またはＤ／Ａ変換器によって用いられてもよい。Ｔ
ＲＥＦＰＯＳおよびＴＲＥＦＮＥＧとして図６に例示さ
れるこれらの信号は、それぞれ非反転利得段のオペアン
プ２４と単位利得反転オペアンプ５４とによって発生す
る。好ましくは、オペアンプ２４は２の利得を有する。
５．０ボルトの動作の間、ＴＲＥＦＮＥＧは約−１．４
５０ボルト−ＡＲＥＦＩＮＴ電圧レベルと等しく（ＡＲ
ＥＦＩＮＴ＝０．３７６* ＶＣＣ）、ＴＲＥＦＰＯＳは
約１．４５０ボルト＋ＡＲＥＦＩＮＴ電圧レベルと等し
い。３．３ボルトの動作の間、ＴＲＥＦＮＥＧは約−
０．６７０ボルト−ＡＲＥＦＩＮＴ電圧レベルと等しく
（ＡＲＥＦＩＮＴ＝０．３０３* ＶＣＣ）、ＴＲＥＦＰ
ＯＳは約０．６７０ボルト＋ＡＲＥＦＩＮＴ電圧レベル
と等しい。
【００２１】非反転利得段のオペアンプ２４の出力９８
は、フィードバック抵抗器９５を経てオペアンプ２４の
負の入力９１に接続され、入力抵抗器１００を経て単位
利得反転オペアンプ５４の負の入力９３に接続される。
内部アナログ基準信号ＡＲＥＦＩＮＴはまた、入力抵抗
器１０１を経てオペアンプ２４の負の入力９１に接続さ
れる。オペアンプ５４の出力９９はフィードバック抵抗
器９４を経てオペアンプ５４の負の入力９３に接続され
る。オペアンプ５４の正の入力９２は内部アナログ基準
信号ＡＲＥＦＩＮＴに直接接続される。
【００２２】好ましくは、この発明のＶＣＣ検出回路と
同じモノリシック基板にある音声処理集積回路内のレジ
スタに、制御信号ＡＶＣＣＩＳ５は単一ビットのデータ
として与えられる。外部のプロセッサはレジスタ内のＡ
ＶＣＣＩＳ５ビットの状態を得るためにそのレジスタの
内容を読出して、音声処理回路が５．０ボルトまたは
３．３ボルトのいずれの環境内で動作しているかを判断
する。こうして、制御および／またはゲームソフトウェ
アは音声処理回路の電源電圧を知らされ、したがって、
たとえば３．３ボルト動作システムが検出されるならば
電力節約対策を行なうように、動作電圧に依存してある
ステップを行なうことができるであろう。
【００２３】図７に示される別の実施例では、制御信号
ＡＶＣＣＩＳ５は、クロック発生器での遅延を調節する
ためにクロック発生回路で用いられて非重複クロック位
相を生成する。非重複時間はクロック発生回路で伝搬遅
延によって決定される。クロック発生回路は本質的に、
ＶＣＣ＝５．０ボルトであるときよりもＶＣＣ＝３．３
ボルトであるときにより大きな遅延を有する。制御信号
ＡＶＣＣＩＳ５を用いることによって、クロック位相に
対する信号経路は、電源電圧の変化について相対的に一
定して遅延の絶対値を維持するように選択できる。この
ために、クロック位相が３．３ボルトで過度の非重複時
間を有することが回避される。
【００２４】図７に示されるように、位相Ｉクロック信
号２０２および位相ＩＩクロック信号２０４はクロック
発生遅延回路２００に入力される。ＶＣＣが３．３ボル
トから５．０ボルトへ変化する際に相対的に一定量の遅
延を信号に維持するために、制御信号ＡＶＣＣＩＳ５は
ＶＣＣ＝３．３ボルトであるときに信号の遅延をより小
さくするように用いられる。これは、回路が本質的に遅
い速度で動作するために、遅延の少ないことが必要であ
るからである。制御信号ＡＶＣＣＩＳ５は回路２００に
入力ノード２０６および２０７で入力される。ＶＣＣ＝
５．０ボルトであると、ＡＶＣＣＩＳ５は論理「１」で
ある。このモードでは、クロック位相信号２１１はＮＡ
ＮＤゲート２０８に提供される。ＡＶＣＣＩＳ５はまた
ＮＡＮＤゲート２０８に与えられ、このためにＮＡＮＤ
ゲート２０８が反転された位相Ｉクロック信号２０２を
出力可能にし、これは次にインバータ２１０に入力さ
れ、インバータ２１０から伝送ゲートスイッチ２２０に
出力される。同様に、このモードでは、位相ＩＩクロッ
ク信号２１３はＮＡＮＤゲート２１２に入力され、次に
ＮＡＮＤゲート２１２は制御信号ＡＶＣＣＩＳ５によっ
て能動化されるので、ＮＡＮＤゲート２１２の出力は反
転された位相ＩＩクロック信号２０４である。反転され
た位相ＩＩクロック信号２０４はインバータ２１４に入
力される。インバータ２１４の出力は伝送ゲートイッチ
２２２に入力される。ＡＶＣＣＩＳ５は伝送ゲート２１
８、２２０、２２２、および２２４に直接的に、および
インバータ２１６を経て提供される。このモードでは、
ＶＣＣ＝５．０ボルトのために、スイッチ２２０および
２２２が能動化され、スイッチ２１８および２２４が不
能化されるので、クロック位相Ｉ信号２０２はノード２
２６に出力され、位相ＩＩクロック信号２０４はノード
２２８で出力される。両方の信号は、ＮＡＮＤゲート、
インバータ、および伝送ゲートのそれぞれの遅延経路を
通過するために伝搬遅延を有する。
【００２５】別の動作モードでは、ＶＣＣ＝３．３ボル
トであるとＡＶＣＣＩＳ５は論理「０」である。このモ
ードでは、ＮＡＮＤゲート２０８および２１２は信号Ａ
ＶＣＣＩＳ５によって不能化される。位相Ｉクロック信
号２１１は、ＮＡＮＤゲート２０８およびインバータ２
１０を介する伝搬遅延によって影響を受けずに、クロッ
ク発生入力２１１から伝送ゲート２１８を介して出力２
２６へ直接送られる。同様に、位相ＩＩクロック信号２
１３は、ＮＡＮＤゲート２１２およびインバータ２１４
の遅延経路を介する伝搬遅延を経験せずに、クロック発
生回路２００の入力２１３から伝送ゲート２２４を介し
て出力２２８へ直接提供される。
【００２６】こうして、それぞれＮＡＮＤゲートおよび
インバータをバイパスすることによって、クロック発生
回路２００での伝搬遅延は制御可能である。他の実施例
では、このクロック発生遅延回路２００はクロック信号
以外の入力を有することができる。ＡＶＣＣＩＳ５の値
に依存して、どの論理レベル信号も入力２１１または２
１３で入力でき、スイッチ２１８、２２０、２２２また
は２２４を含む遅延経路を経て出力できる。他の実施例
では、制御信号ＡＶＣＣＩＳ５は、どんな量の遅延をも
もたらすために、どの回路でもどの信号も選択するよう
に用いられ得る。
【００２７】ＡＶＣＣＩＳ５制御信号を利用してタイミ
ング信号の遅延の量を選択するこの機構は、ＲＯＭ、Ｒ
ＡＭ、ＰＬＡ、または非重複遅延クロック発生回路のよ
うなどの遅延臨界回路でも用いられ得る。ＲＡＭにおい
て遅延臨界機能を制御するために用いられる実施例で
は、ビット線プリチャージ信号、ワード線イネーブル信
号、センスアンプイネーブル信号は、上述のように、
３．３ボルトで動作するときにより早い遅延タイミング
信号を選択するために、制御信号ＡＶＣＣＩＳ５を用い
て選択し得る。
【００２８】図８に示される代替的な実施例では、制御
信号ＡＶＣＣＩＳ５はＶＣＣ＝５．０ボルトであるとき
にチャージポンプ回路２４０を不能化するために利用さ
れる。チャージポンプ回路は一般に当業者に既知であ
り、入力電圧よりも大きい出力電圧を回路で発達させる
ために用いられる。ここで、入力電圧はたとえばＶＣＣ
である。チャージポンプは典型的に、低い電源電圧で動
作する回路の出力で必要とされる電圧レベルよりも低い
電源電圧で動作するシステムにおいて適用される。この
発明のＶＣＣ検出回路によって発生する制御信号ＡＶＣ
ＣＩＳ５は、５．０ボルト動作システムでポンプ２４０
によって制御される回路に対してチャージポンプ２４０
を不能化するのに用いられ得る。これは、５．０ボルト
の出力信号がチャージポンプを用いずに得られるからで
ある。こうして、入力信号２４４および出力信号２４６
は同じ電圧レベルを有する。このために、チャージポン
プ２４０によって消費される電力が節約され、それによ
って生ずるノイズが減少される。
【００２９】ＶＣＣ＝３．３ボルトであると、制御信号
ＡＶＣＣＩＳ５は論理「０」であり、チャージポンプ２
４０はインバータ２４２を経て能動化される。入力信号
２４４はチャージポンプ２４０によって作用されて出力
信号２４６を生じ、ここで入力信号２４４の電圧レベル
はチャージポンプ２４０によって増加され、出力信号２
４６として出力される。
【００３０】さらなる実施例では、制御信号ＡＶＣＣＩ
Ｓ５は、５．０ボルトシステムで動作する回路（図示せ
ず）に高いクロック周波数を選択するために用いられ得
る。３．３ボルトでは回路が遅く動作するので、このよ
うな回路は高いクロック速度では動作できない。５．０
ボルトで動作するシステムは本質的に速いために、より
速いクロック速度で運転できる。ここで、この速いクロ
ックは制御信号ＡＶＣＣＩＳ５によって選択される。た
とえばマイクロプロセッサで用いられるこの機構は、
３．３ボルトおよび５．０ボルトの環境でプロセッサを
動作させ、制御信号ＡＶＣＣＩＳ５は各動作モードごと
に速いクロックを自動的に選択するために用いられて、
３．３ボルトおよび５．０ボルトの両方の動作システム
で最大の性能を得る。ＶＣＣ＝５．０ボルトには、使用
可能な最も速いクロックは５０ＭＨｚクロックであり得
る。３．３ボルトには、使用可能な最も速いクロックは
２５ＭＨｚまたは３０ＭＨｚであり得る。
【００３１】制御信号ＡＶＣＣＩＳ５は、プリチャー
ジ、評価およびセンスアンプ（図示せず）のような、Ｒ
ＡＭでの制御信号に対して遅延を調節するために用いら
れ得る。典型的に、プリチャージビット線が能動化さ
れ、ワード線がビットセルからビット線へデータを転送
するために能動化され、センスアンプが論理レベルに回
復したデータを増幅するために起動される、一連の動作
をＲＡＭは有する。これらの動作はしばしば、伝搬遅延
を用いて時間を定められる。異なった電源電圧では、こ
の伝搬遅延は変化する。５．０ボルトで動作するときよ
りも３．３ボルトで動作するときに遅延の少ない信号を
選択することによって、制御信号ＡＶＣＣＩＳ５は異な
った電源電圧に対して遅延をより一定にするために用い
られ得る。この機構は、図７に関して上述されたクロッ
ク発生遅延回路の機構と類似している。
【００３２】図９は、制御信号ＡＶＣＣＩＳ５がクロッ
クバッファ３００の駆動強度を変えるために用いられる
別の実施例を例示する。クロックバッファは典型的に、
大きく、相対的に固定した容量性負荷を駆動する必要が
ある。３．３ボルトでは、クロックバッファ３００には
負荷を切換えるのに利用可能な電流が少ないので、ここ
では負荷を切換えるのに５．０ボルトで必要とされるよ
りも長い時間が通常は必要とされる。図９では、ＶＣＣ
＝３．３ボルトであるとクロックバッファ３００の電流
駆動を増加し、クロック信号ＣＬＫＰＨ１の立上がり時
間を電源レベルに無感応にするような制御回路が例示さ
れる。ＶＣＣ＝５．０ボルトであると、ＡＶＣＣＩＳ５
は論理「１」であり、ＮＡＮＤ１に入力されて、出力で
あるＮ５を論理「１」にする。これがトランジスタＰ２
を不能化する。論理「１」としてのＡＶＣＣＩＳ５はＮ
ＯＲ１にも入力され、このために、その出力Ｎ６は論理
「０」になり、トランジスタＮ２は不能化される。
【００３３】クロック信号ＣＬＫＰＨ１はＮＡＮＤ１、
ＩＮＶ２、ＩＮＶ３およびＮＯＲ１に入力される。出力
Ｎ１およびＮ２またはＩＮＶ２およびＩＮＶ３はそれぞ
れ、トランジスタＰ１およびＮ１にそれぞれ入力される
均等な論理値である。Ｐ１およびＮ１はインバータドラ
イバ構成に接続される。インバータ構成の出力ＳＣＫＭ
ＰＨＩ１はクロック信号ＣＬＫＰＨ１と同じ論理値を有
する。
【００３４】ＶＣＣ＝３．３ボルトであると、ＡＶＣＣ
ＩＳ５＝論理「０」であり、ＩＮＶ１の出力はＮＡＮＤ
１を能動化する論理「１」であり、ＮＯＲ１も能動化さ
れる。このために、ＮＡＮＤ１およびＮＯＲ１は出力信
号ＳＣＫＭＰＨＩ１の論理的反転をトランジスタＰ２お
よびＮ１にそれぞれ出力する。トランジスタＰ１および
Ｎ１はまた、上述されたトランジスタＰ２およびＮ２に
よって形成されるインバータドライバ回路と並列するイ
ンバータドライバ回路として構成される。インバータド
ライバＰ１、Ｎ１の出力とインバータドライバＰ２、Ｎ
２の出力とは出力ノード３０２で互いと結合される。こ
のために、Ｐ２、Ｎ２のインバータドライバからの余分
な電流駆動で、出力信号ＳＣＫＭＰＨＩ１を充電するの
に利用可能な電流が増加され、信号の立上がり時間がＶ
ＣＣ＝５．０ボルトのときとほぼ同じに維持される。Ｖ
ＣＣ＝３．３ボルトまたは５．０ボルトに対して立上が
り時間をほぼ一定に維持するのに加えて、インバータＰ
２、Ｎ２を用いると、ＶＣＣ＝５．０ボルトであるとき
にクロックバッファ３００の電力消費およびノイズが減
少するという利点が加わっている。これは、インバータ
Ｐ２、Ｎ２が不能化され、電力を消費しないからであ
る。
【００３５】さらに、マイクロプロセッサおよびモノリ
シック音声処理集積回路のような多くの複雑な集積回路
装置は、３．３ボルトまたは５．０ボルトのいずれのシ
ステムが存在しているかに依存して、システムの始動時
に電力節約機能のような異なった動作を行なうオンチッ
プファームウェアを含む。制御信号ＡＶＣＣＩＳ５はこ
のようなファームウェアに、ＶＣＣの値に関して初期の
動作状況情報を提供するために用いられ得る。
【００３６】この発明の上述の開示および記述が例示さ
れ、好ましい実施例を説明する。構成要素、回路素子、
または接続における変化は、この発明の精神から逸脱す
ることなしに行なわれ得る。
【図面の簡単な説明】
【図１】この発明によるＶＣＣ検出回路と全体のシステ
ム実施例とを示すブロック図である。
【図２】この発明のＶＣＣ検出回路を例示するブロック
図である。
【図３】この発明のＶＣＣ検出回路（ＶＣＣＤＥＴ）を
概略的に例示する図である。
【図４】この発明のアナログ基準発生回路（ＡＲＥＦＧ
ＥＮ）を概略的に例示する図である。
【図５】この発明のバンドギャップ発生器（ＢＡＮＤＧ
ＡＰ）を概略的に例示する図である。
【図６】Ａ／Ｄ変換器およびＤ／Ａ変換器をトリムする
のに用いられる信号を発生するアナログ基準発生器回路
（ＴＲＩＭＤＡＣ）を概略的に例示する図である。
【図７】この発明のＶＣＣ検出回路によって発生する制
御信号によって制御されるクロック発生遅延回路のブロ
ック図である。
【図８】この発明のＶＣＣ検出回路によって発生する制
御信号を利用するチャージポンプ回路を例示するブロッ
ク図である。
【図９】この発明の選択可能なバッファドライバ回路を
概略的に例示する図である。
【符号の説明】
１２ 電源電圧検出回路 ２２ バンドギャップ回路 ３８ Ａ／Ｄ変換器回路 ４０ Ｄ／Ａ変換器回路 ２４０ チャージポンプ回路
フロントページの続き (72)発明者 ジェフリー・ジィ・ブレーマー アメリカ合衆国、78947 テキサス州、レ キシントン、ボックス・30・ビィ・ビィ、 ルート、１ (72)発明者 カーリン・ドルー・カブラー アメリカ合衆国、78739 テキサス州、オ ースティン、コーナー・ブルック・パス、 12101

Claims (24)

    【特許請求の範囲】
  1. 【請求項１】 電源電圧検出回路であって、 前記検出回路の電源電圧に接続された分圧器ネットワー
    クと、 第１の入力、第２の入力、および出力を有する比較器回
    路と、 第１の入力、第２の入力、および出力を有するバンドギ
    ャップ回路とを含み、 前記バンドギャップ回路の第１の入力は第１の電圧基準
    レベルに接続され、前記バンドギャップ回路の第２の入
    力は第２の電圧基準レベルに接続され、 前記バンドギャップ回路の前記出力は前記比較器回路の
    第１の入力に接続され、前記比較器回路の第２の入力は
    前記分圧器ネットワークに接続され、 制御信号は前記比較器回路の出力で出力される、電源電
    圧検出回路。
  2. 【請求項２】 前記バンドギャップ回路は前記電源電圧
    に接続された複数のトランジスタを含み、前記バンドギ
    ャップ回路の出力は前記トランジスタの各々に接続され
    る、請求項１に記載の検出回路。
  3. 【請求項３】 前記バンドギャップ回路は前記電源電圧
    と前記バンドギャップ回路の出力とに接続された第１の
    トランジスタを含み、前記第１のトランジスタは一連の
    抵抗器にさらに接続し、前記一連の抵抗器は接地され
    る、請求項１に記載の検出回路。
  4. 【請求項４】 前記バンドギャップ回路は前記電源電圧
    と前記バンドギャップ回路の出力とに接続された第２の
    トランジスタをさらに含み、前記第２のトランジスタは
    抵抗器にさらに接続し、前記抵抗器は接地される、請求
    項３に記載の検出回路。
  5. 【請求項５】 前記比較器回路の出力で出力される前記
    制御信号は論理レベル信号である、請求項１に記載の検
    出回路。
  6. 【請求項６】 前記電源電圧が約５．０ボルトと等しい
    と前記制御信号は論理「１」であり、前記電源電圧が約
    ３．３ボルトと等しいと前記制御信号は論理「０」であ
    る、請求項５に記載の検出回路。
  7. 【請求項７】 前記バンドギャップ回路は電圧基準オペ
    アンプを含み、前記バンドギャップ回路の出力は前記オ
    ペアンプの出力に接続される、請求項１に記載の検出回
    路。
  8. 【請求項８】 前記バンドギャップ回路の出力はおおよ
    そ１．２ボルトと等しい、請求項１に記載の検出回路。
  9. 【請求項９】 ラッチ回路をさらに含み、前記制御信号
    は前記ラッチ回路の第１の入力に接続され、リセット信
    号は前記ラッチ回路の第２の入力に接続され、ラッチさ
    れた制御信号は前記リセット信号の終結で前記ラッチ回
    路から出力される、請求項１に記載の検出回路。
  10. 【請求項１０】 前記比較器回路の第２の入力での電圧
    レベルはおおよそ０．２８* ＶＣＣであり、ここでＶＣ
    Ｃは前記電源電圧である、請求項１に記載の検出回路。
  11. 【請求項１１】 アナログ基準電圧発生器システムであ
    って、 入力および出力を有する電源電圧検出回路を含み、電源
    電圧（ＶＣＣ）は前記入力に接続され、ＶＣＣ制御信号
    は前記出力で与えられ、さらに、 アナログ基準電圧発生回路を含み、前記ＶＣＣ制御信号
    は前記基準電圧発生回路に入力され、 アナログ基準電圧信号は前記基準電圧発生回路から出力
    され、 前記アナログ基準電圧信号はＶＣＣが約５．０ボルトと
    等しい場合第１の電圧レベルにあり、ＶＣＣが約３．３
    ボルトと等しい場合第２の電圧レベルにある、アナログ
    基準電圧発生器システム。
  12. 【請求項１２】 前記アナログ基準電圧信号はトリム回
    路に入力され、前記ＶＣＣ制御信号も前記トリム回路に
    入力され、正のトリム基準信号は前記トリム回路から出
    力され、前記正のトリム基準信号はＶＣＣが約５．０ボ
    ルトと等しい場合第１の電圧レベルにあり、ＶＣＣが約
    ３．３ボルトと等しい場合第２の電圧レベルにある、請
    求項１１に記載のシステム。
  13. 【請求項１３】 負のトリム基準信号は前記トリム回路
    から出力され、前記負のトリム基準信号はＶＣＣが約
    ５．０ボルトと等しい場合第１の電圧レベルにあり、Ｖ
    ＣＣが約３．３ボルトと等しい場合第２の電圧レベルに
    ある、請求項１２に記載のシステム。
  14. 【請求項１４】 前記正のトリム基準信号および／また
    は前記負のトリム基準信号はＡ／Ｄおよび／またはＤ／
    Ａ変換器回路に与えられる、請求項１３に記載のシステ
    ム。
  15. 【請求項１５】 バンドギャップ基準発生器回路をさら
    に含み、前記アナログ基準電圧信号は前記バンドギャッ
    プ基準発生器回路に入力され、電圧ギャップ基準信号は
    前記バンドギャップ基準発生器回路から出力され、前記
    電圧ギャップ基準信号の電圧レベルと前記アナログ基準
    電圧信号の電圧レベルとの間の差は本質的に一定であ
    り、ここでＶＣＣは約５．０ボルトまたは約３．３ボル
    トと等しい、請求項１１に記載のシステム。
  16. 【請求項１６】 前記正のトリム基準信号の電圧レベル
    と前記アナログ基準電圧信号のレベルとの間の差は定数
    Ｋ1 と等しく、ここでＶＣＣは約３．３ボルトおよび定
    数Ｋ2 と等しく、ＶＣＣは約５．０ボルトと等しく、Ｋ
    1 ＜Ｋ2 である、請求項１２に記載のシステム。
  17. 【請求項１７】 遅延が回路の電源電圧に依存する前記
    回路で信号を前記遅延する方法であって、 遅延されるべき信号を回路に与えるステップと、 前記回路の電源電圧が約３．３ボルトまたは約５．０ボ
    ルトのいずれと等しいかを判断するステップと、 前記電源電圧が約５．０ボルトと等しいならば、前記遅
    延されるべき信号に大きい遅延を有する第１の遅延経路
    を提供するステップと、 前記電源電圧が約３．３ボルトと等しいならば、前記遅
    延されるべき信号に小さい遅延を有する第２の遅延経路
    を提供するステップと、 前記回路から遅延された前記信号を出力するステップと
    を含む、方法。
  18. 【請求項１８】 前記判断するステップは前記回路にＶ
    ＣＣ制御信号を与えるステップを含み、前記制御信号
    は、前記遅延されるべき信号に前記第１の遅延経路また
    は前記第２の遅延経路を選択するために用いられる、請
    求項１７に記載の方法。
  19. 【請求項１９】 前記ＶＣＣ制御信号は前記電源電圧が
    約３．３ボルトと等しいと論理「０」であり、前記電源
    電圧が約５．０ボルトと等しいと論理「１」である、請
    求項１８に記載の方法。
  20. 【請求項２０】 チャージポンプ回路を制御する方法で
    あって、 チャージポンプ回路を設けるステップと、 前記チャージポンプ回路に電源電圧（ＶＣＣ）を与える
    ステップと、 前記チャージポンプ回路に少なくとも１つの入力信号を
    与えるステップと、 前記チャージポンプ回路にＶＣＣ制御信号を与えるステ
    ップとを含み、前記制御信号は前記電源電圧が約５．０
    ボルトと等しいと第１の論理状態にあり、前記電源電圧
    が約３．３ボルトと等しいと第２の論理状態にあり、さ
    らに、 前記制御信号が前記第２の論理状態にあるときにのみ、
    前記少なくとも１つの入力信号の前記電圧レベルを増加
    するステップと、 前記少なくとも１つの入力信号を出力するステップとを
    含む、方法。
  21. 【請求項２１】 前記第１の論理状態は論理「１」であ
    り、前記第２の論理状態は論理「０」である、請求項２
    ０に記載の方法。
  22. 【請求項２２】 バッファドライバの駆動強度を制御す
    る方法であって、 第１および第２のトランジスタドライバ回路を設けるス
    テップと、 前記第１および第２のトランジスタドライバ回路に電源
    電圧（ＶＣＣ）を与えるステップと、 前記第１および第２のトランジスタドライバ回路に入力
    信号を与えるステップと、 前記バッファドライバにＶＣＣ制御信号を与えるステッ
    プとを含み、前記制御信号は前記電源電圧が約５．０ボ
    ルトと等しいと第１の論理状態にあり、前記電源電圧が
    約３．３ボルトと等しいと第２の論理状態にあり、さら
    に、 前記ＶＣＣ制御信号が前記第２の論理状態にあるときに
    のみ、前記第１のトランジスタドライバ回路の出力を能
    動化するステップと、 前記第１のトランジスタドライバ回路の前記出力を前記
    第２のトランジスタドライバ回路の出力と出力ノードで
    接続するステップと、 前記出力ノードから信号を出力するステップとを含む、
    方法。
  23. 【請求項２３】 前記第１の論理状態は論理「１」であ
    り、前記第２の論理状態は論理「０」である、請求項２
    ２に記載の方法。
  24. 【請求項２４】 前記入力信号と前記出力の信号とはク
    ロック信号である、請求項２２に記載の方法。
JP7332074A 1994-12-23 1995-12-20 電源電圧検出回路およびアナログ基準電圧発生器システム、ならびに信号を遅延し、チャージポンプ回路を制御する方法 Withdrawn JPH08304478A (ja)

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