JPH08288637A - 電子部品および電子部品の半田付け方法 - Google Patents

電子部品および電子部品の半田付け方法

Info

Publication number
JPH08288637A
JPH08288637A JP7088106A JP8810695A JPH08288637A JP H08288637 A JPH08288637 A JP H08288637A JP 7088106 A JP7088106 A JP 7088106A JP 8810695 A JP8810695 A JP 8810695A JP H08288637 A JPH08288637 A JP H08288637A
Authority
JP
Japan
Prior art keywords
electronic component
bumps
substrate
bump
soldering
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP7088106A
Other languages
English (en)
Other versions
JP3296130B2 (ja
Inventor
Seiji Sakami
省二 酒見
Tadahiko Sakai
忠彦 境
Teruaki Nishinaka
輝明 西中
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP08810695A priority Critical patent/JP3296130B2/ja
Priority to US08/629,817 priority patent/US5894984A/en
Publication of JPH08288637A publication Critical patent/JPH08288637A/ja
Application granted granted Critical
Publication of JP3296130B2 publication Critical patent/JP3296130B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838Geometry or layout
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341Surface mounted components
    • H05K3/3431Leadless components
    • H05K3/3436Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress
    • H01L2924/3511Warping
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/0271Arrangements for reducing stress or warp in rigid printed circuit boards, e.g. caused by loads, vibrations or differences in thermal expansion
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/11Printed elements for providing electric connections to or between printed circuits
    • H05K1/111Pads for surface mounting, e.g. lay-out
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/06Thermal details
    • H05K2201/068Thermal details wherein the coefficient of thermal expansion is important
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/09372Pads and lands
    • H05K2201/094Array of pads or lands differing from one another, e.g. in size, pitch, thickness; Using different connections on the pads
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/04Soldering or other types of metallurgic bonding
    • H05K2203/0455PTH for surface mount device [SMD], e.g. wherein solder flows through the PTH during mounting
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/04Soldering or other types of metallurgic bonding
    • H05K2203/0465Shape of solder, e.g. differing from spherical shape, different shapes due to different solder pads
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/11Treatments characterised by their effect, e.g. heating, cooling, roughening
    • H05K2203/1121Cooling, e.g. specific areas of a PCB being cooled during reflow soldering
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341Surface mounted components
    • H05K3/3431Leadless components
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3457Solder materials or compositions; Methods of application thereof
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3494Heating methods for reflowing of solder
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02PCLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】 【目的】 反りがあっても、基板の電極に確実に半田付
けすることができるバンプ付きの電子部品および電子部
品の半田付け方法を提供する。 【構成】 電子部品1を基板7に搭載する。電子部品1
には反りがあり、したがって両側部のバンプ6’は基板
7の電極8に着地せずに宙に浮いている。バンプ6’の
融点は200℃であって、電子部品1の熱変形温度であ
る185℃よりも高くしてある。基板7をリフローの加
熱炉で185℃以上に加熱すると、電子部品1は軟化し
てその反りは矯正され、すべてのバンプ6’は電極8に
着地する。次いで基板7は220℃以上まで加熱されて
バンプ6’は溶融し、電極8に接着される。次いで基板
7は冷却されるが、200℃において溶融していたバン
プ6’は固化するので、185℃まで低下して電子部品
1が再び反りを生じようとしてもこの反りは阻止され、
バンプ6’は電極8に正しく半田付けされる。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、バンプ付きの電子部品
および電子部品の半田付け方法に関するものである。
【0002】
【従来の技術】下面に複数のバンプ(突出電極)を備え
たバンプ付きの電子部品は、基板の高密度・高集積化に
有利なことから、近年、多くの電子機器において次第に
多く用いられるようになってきている。以下、従来のバ
ンプ付きの電子部品を基板に半田付けする方法について
説明する。
【0003】図8(a)(b)(c)(d)は、従来の
電子部品の半田付け方法を工程順に示す説明図である。
図8(a)において、1は電子部品である。この電子部
品1は、基材2の上面にチップ3を搭載し、チップ3の
上面の電極と基材2の上面の電極をワイヤ4で接続し、
チップ3とワイヤ4をモールド体5でモールドし、基材
2の下面にワイヤ4と導通するバンプ6を面状に多数個
突設して形成されている。7は基板であり、その上面に
はバンプ6が着地する電極8が多数個形成されている。
【0004】モールド体5は、一般にトランスファーモ
ールドによって形成されるが、その際基材2やモールド
体5の材料である樹脂は高温(150℃以上)に加熱さ
れ、樹脂が硬化してモールド体5が形成されると常温ま
で冷却される。モールド体5の材料としてはエポキシ樹
脂が、また基材2の材料としてはガラエポが一般に多用
されている。
【0005】モールド体5と基材2の熱膨張係数はモー
ルド体5のほうが大きいので、上述したように、モール
ド体5が形成されてモールド体5と基材2が冷却される
とモールド体5のほうが基材2よりも熱収縮し、図示す
るように電子部品1に反りが生じる。このため両側部の
バンプ6は電極8に着地せずに宙に浮いている。この反
りは、電子部品1を加熱することによって一時的に矯正
されることが本発明者の実験により確認されている。こ
の実験によると、183℃を超えた温度から急激に反り
がなくなりはじめ、約185℃でこの反りはほぼ解消さ
れる。このときの温度を本明細書では熱変形温度と呼ぶ
ことにする。勿論、この熱変形温度は電子部品1のサイ
ズ、厚さ、材質等によって異なるが本例では、代表的な
ものを例にとって説明する。
【0006】図8(a)に示すように電子部品1を基板
7に搭載した後、この基板7は半田付けのためにリフロ
ーの加熱炉へ送られ、徐々に加熱される。図2はリフロ
ーの温度プロファイルを示している。横軸は時間、縦軸
は温度である。バンプ6の材料である半田の融点(溶融
温度)は183℃である。なお従来、バンプの材料であ
る半田としては、この従来例のように、融点が183℃
程度のものがもっぱら用いられている。
【0007】さて加熱炉において基板7は室温から15
0℃程度まで急激に加熱される。次いで予熱ゾーンにお
いて170℃程度まで徐々に加熱され、リフローゾーン
で再度急激に加熱されると、ポイントaにおいて半田の
融点(183℃)に達し、バンプ6は溶融する。続いて
基板7は185℃(熱変形温度)のポイントbまで加熱
される。図8(b)はこのときの状態を示しており、電
子部品1の反りは矯正されてフラットな正常形状にな
る。
【0008】続いて基板7は最高温度(230℃)まで
加熱される(ポイントc)。図8(c)はこのときの状
態を示している。図8(c)の状態は、図8(b)の状
態とほぼ同じである。次に基板7は冷却され、その温度
は急激に低下するが、185℃以下に低下すると(ポイ
ントd)、基材2は再び反り始め、続いて183℃以下
まで低下するとバンプ6は固化する(ポイントe)。図
8(d)はポイントeまで温度が下ってバンプ6が固化
し、半田付けが終了した状態を示している。
【0009】
【発明が解決しようとする課題】上述したように、基板
7の温度が185℃(熱変形温度)以下に下がると、図
8(d)に示すように基材2は再び反りを生じる。この
ときバンプ6が未固化であれば、溶融しているバンプ6
の表面張力及び電子部品1の自重により電子部品1は下
方へ引き寄せられる。このため中央部の未固化のバンプ
6は上方から圧迫されて押し潰され、側方へ大きく膨ら
んで短絡の原因となるブリッジ9を発生しやすいという
問題点があった。
【0010】したがって本発明は、ブリッジの発生を解
消し、バンプを基板の電極に正しく半田付けできる電子
部品および電子部品の半田付け方法を提供することを目
的とする。
【0011】
【課題を解決するための手段】このために本発明は、バ
ンプを電子部品の熱変形温度よりも融点が高い半田で形
成したものである。
【0012】また電子部品の熱変形温度よりも融点が高
い半田で形成されたバンプを基板の電極に着地させて電
子部品を基板に搭載する工程と、電子部品を熱変形温度
まで加熱してその反りを矯正する工程と、電子部品を半
田の融点以上までさらに加熱してバンプを溶融させる工
程と、電子部品を冷却して熱変形温度よりも高い温度に
おいて溶融したバンプを固化させる工程とから電子部品
の半田付け方法を構成した。また続いて基板の電気的性
能検査を行うようにした。
【0013】また中央部のバンプの体積を側部のバンプ
の体積よりも小さくした。また電子部品の中央部のバン
プに対応する基板の電極の面積を、側部のバンプに対応
する基板の電極の面積よりも大きくした。また前記中央
部の電極の平面形状が細長形状であって、これらの細長
形状の電極の長手方向を互いに平行にすることにより、
これらの電極の間隔を大きくした。また電子部品の中央
部のバンプに対応する基板の電極にスルーホールまたは
凹部を形成した。また前記スルーホールの内面に半田の
ヌレ性のよい薄膜を形成した。
【0014】
【作用】上記構成によれば、基板をバンプの融点以上ま
で加熱してバンプを溶融させた後、冷却すると、電子部
品が熱変形で反りを生じる前に、バンプは固化して基板
の電極にしっかり半田付けされるので、冷却時に電子部
品に反りやブリッジを生じることはなく、バンプは正し
く半田付けされる。
【0015】また中央部のバンプの体積を側部のバンプ
の体積よりも小さくし、あるいは中央部のバンプに対応
する基板の電極の面積を側部のバンプに対応する電極の
面積よりも大きくし、あるいはスルーホールを形成する
ことにより、ブリッジの発生を防止できる。
【0016】
【実施例】次に、本発明の実施例を図面を参照しながら
説明する。図1(a)(b)(c)(d)は本発明の第
一実施例の電子部品の半田付け方法を工程順に示す説明
図、図2は同リフローの温度プロファイルである。図1
(a)は図8(a)と同じであって、電子部品1を基板
7に搭載した状態を示している。この電子部品1には反
りがあり、このため両側部のバンプ6’は基板7の電極
8に着地せずに宙に浮いている。なお図8に示す従来例
と同一要素には同一符号を付している。ただし、この電
子部品1のバンプ6’の材料である半田の融点は200
℃であって、電子部品1の熱変形温度(185℃)より
もかなり高い。なお半田の融点は、半田を構成する金属
の配合を変えることにより調整することができる。
【0017】さて、図2において電子部品1が搭載され
た基板7はリフローの加熱炉へ送られ、加熱炉において
基板7は室温から150℃程度まで急激に加熱される。
次いで予熱ゾーンにおいて170℃程度まで徐々に加熱
されリフローゾーンで再度急激に加熱されると、ポイン
トa’において基材2の熱変形温度(185℃)に到達
し、電子部品1の反りは矯正されてフラットな正常形状
になり、すべてのバンプ6’は基板7の電極8に着地す
る(図1(b)参照)。
【0018】基板7はさらに加熱されてポイントb’に
おいてバンプ6’の半田の融点(200℃)に到達し、
バンプ6’は溶融する。続いて基板7は最高温度(23
0℃)まで加熱される(ポイントc)。図1(c)はこ
のときの状態を示しており、バンプ6’は完全に溶融し
て基板7の電極8に接着している。
【0019】次に基板7は冷却され、その温度は急激に
低下するが、200℃まで低下すると(ポイント
c’)、溶融していたバンプ6’は固化する。続いて基
板7の温度は基材2の熱変形温度である185℃以下ま
で低下する(ポイントd)。すると図8(d)を参照し
て説明したように、電子部品1は再び反りを生じようと
するが、このときバンプ6’はすでに固化しているので
基材2が反ることは阻止され、電子部品1は図1(d)
に示すようにフラットな正常形状を保持し、バンプ6’
は電極8に正しく接着された状態を維持して半田付けは
完了する。
【0020】以上のようにして電子部品の半田付けが終
了したならば、次に電気的性能検査を行う。図3は本発
明の第一実施例の基板の電気的性能検査装置の斜視図で
ある。図示するように、上記電子部品1と角形の電子部
品10が半田付けされた基板7のパッド11にプローブ
12の下端部を接触させて導通させ、検査機13で基板
7の電気的性能検査を行なう。そして基板7が正常であ
れば次工程へ送られ、不良であれば回収される。このよ
うに半田付けされた基板7の電気的性能検査を行なうこ
とにより良品のみを選別して品質の高い基板7を提供す
ることができる。
【0021】次に、本発明の他の実施例の説明を行う。
図4(a)(b)(c)は本発明の第二実施例の電子部
品の半田付け方法を工程順に示す説明図である。この第
二実施例では、中央部のバンプ6aは両側部のバンプ6
bよりも体積(直径)を小さくした電子部品を予め準備
している。バンプ6a,6bは、融点が183℃の通常
の半田で形成している。
【0022】次に半田付け方法を説明する。まず図4
(a)に示すように電子部品1を基板7に搭載する。こ
の状態で電子部品1には反りがあり、両側部のバンプ6
aは電極8に接地せずに宙に浮いている。次にリフロー
の加熱炉において基板7を加熱すると、図4(b)に示
すようにバンプ6a,6bは溶融し、続いて冷却すると
図4(c)に示すようにバンプ6a,6bは固化して半
田付けは終了する。続いて図3に示すように基板7の電
気的性能検査を行う。
【0023】ところで、バンプ6a,6bは通常の半田
で形成されているので、図4(b),(c)に示すよう
に基板7の温度が低下する過程で電子部品1は反りを生
じ、中央部のバンプ6a,6bは上方から圧迫されて押
し潰されるが、中央部のバンプ6aの体積を小さくして
いるので側方への膨らみは小さく、ブリッジが生じるこ
とはない。
【0024】図5(a)(b)(c)は本発明の第三実
施例の電子部品の半田付け方法を工程順に示す説明図、
図6(a)(b)は同基板の平面図である。図5におい
て、電子部品1の中央部のバンプ6に対応する基板7の
電極8aの面積は、側部のバンプ6に対応する電極8b
の面積よりも大きい。なお本例のバンプは第二実施例と
同様に通常の半田により形成されている。
【0025】さて図5(a)に示すように電子部品1を
基板7に搭載する。この状態で電子部品1には反りがあ
り、両側部のバンプ6は電極8bに接地せずに宙に浮い
ている。次にリフローの加熱炉において基板7を加熱す
ると、図5(b)に示すようにバンプ6は溶融し、続い
て冷却すると図5(c)に示すようにバンプ6は固化し
て半田付けは完了する。続いて図3に示すように基板7
の電気的性能検査を行う。
【0026】ところで本例では、バンプ6は通常の半田
で形成されており、図5(b)(c)に示すように基板
7の温度が低下する過程で電子部品1は反りを生じ、中
央部のバンプ6は押し潰されるが、中央部の電極8aの
面積を大きくしているので、溶融したバンプ6は広面積
の電極8aの上面に広がって断面形状が台形となる。し
たがって中央部のバンプ6が潰されても側方へ大きく膨
らむことはなく、ブリッジを生じない。
【0027】図6は中央部の電極8aの面積を大きくす
る具体的方法を示すものであって、図6(a)の電極8
aの平面形状は円形である。また図6(b)の電極8
a’の平面形状は細長形状の楕円形であって、長手方向
を互いに平行にしている。図6(b)の平面形状では電
極8a’と電極8a’の間隔tを大きく確保できるの
で、ブリッジ発生の危険性をより一層小さくすることが
できる。なお図6(b)では電極8a’の平面形状は楕
円形であるが、長円形や長方形などの細長形状であれば
よい。
【0028】図7(a)(b)(c)は本発明の第四実
施例の電子部品の半田付け方法を工程順に示す説明図で
ある。基板7には中央部の電極8を貫通するスルーホー
ル14が開孔されており、スルーホール14の内面には
半田のヌレ性のよい金属膜などの薄膜15がコーティン
グされている。
【0029】さて図7(a)に示すように電子部品1を
基板7に搭載する。この状態で電子部品1には反りがあ
り、両側部のバンプ6は電極8に接地せずに宙に浮いて
いる。次にリフローの加熱炉において基板7を加熱する
と、図7(b)に示すようにバンプ6は溶融するが、中
央部の電極8上で溶融したバンプ6の一部はスルーホー
ル14へ流れ込む。続いて基板7を冷却すると、溶融し
ていたバンプ6は固化し、半田付けは完了する。続いて
図3に示すように基板7の電気的性能検査を行う。
【0030】ところで本例では、バンプ6は通常の半田
で形成されており、図7(b)(c)に示すように基板
7の温度が低下する過程で電子部品1に反りを生じ、中
央部の溶融したバンプ6は上方から圧迫を受ける。しか
しながら溶融したバンプ6の一部はスルーホール14の
内部へ流れ込むので、バンプ6が側方へ膨らむことはな
く、ブリッジが生じることはない。またスルーホール1
4に半田のヌレ性のよい薄膜15をコーティングしてお
くことにより、スルーホール14内へ溶融したバンプ6
を積極的に吸い込むことができる。なおスルーホール1
4に代えて、電極8に凹部を設けこの凹部に溶融したバ
ンプ6の一部を流し込むようにしてもよい。この場合も
凹部の内側にも半田のヌレ性のよい金属膜をコーティン
グしておくほうが好ましい。
【0031】
【発明の効果】以上説明したように本発明によれば、基
板をバンプの融点以上まで加熱してバンプを溶融させた
後、冷却すると、電子部品が熱変形で反りを生じる前
に、バンプは固化して基板の電極にしっかり半田付けさ
れるので、冷却時に電子部品に反りやブリッジを生じる
ことはなく、バンプは正しく半田付けされる。
【0032】また中央部のバンプの体積を小さくした
り、中央部の電極の面積を大きくしたり、中央部の電極
を貫通するスルーホールまたは凹部を形成したりするこ
とにより、溶融した中央部のバンプが側方へ膨らんでブ
リッジを生じるのを効果的に防止できる。
【図面の簡単な説明】
【図1】(a)本発明の第一実施例の電子部品の半田付
け方法を工程順に示す説明図 (b)本発明の第一実施例の電子部品の半田付け方法を
工程順に示す説明図 (c)本発明の第一実施例の電子部品の半田付け方法を
工程順に示す説明図 (d)本発明の第一実施例の電子部品の半田付け方法を
工程順に示す説明図
【図2】本発明の第一実施例のリフローの温度プロファ
イル
【図3】本発明の第一実施例の基板の電気的性能検査装
置の斜視図
【図4】(a)本発明の第二実施例の電子部品の半田付
け方法を工程順に示す説明図 (b)本発明の第二実施例の電子部品の半田付け方法を
工程順に示す説明図 (c)本発明の第二実施例の電子部品の半田付け方法を
工程順に示す説明図
【図5】(a)本発明の第三実施例の電子部品の半田付
け方法を工程順に示す説明図 (b)本発明の第三実施例の電子部品の半田付け方法を
工程順に示す説明図 (c)本発明の第三実施例の電子部品の半田付け方法を
工程順に示す説明図
【図6】(a)本発明の第三実施例の基板の平面図 (b)本発明の第三実施例の基板の平面図
【図7】(a)本発明の第四実施例の電子部品の半田付
け方法を工程順に示す説明図 (b)本発明の第四実施例の電子部品の半田付け方法を
工程順に示す説明図 (c)本発明の第四実施例の電子部品の半田付け方法を
工程順に示す説明図
【図8】(a)従来の電子部品の半田付け方法を工程順
に示す説明図 (b)従来の電子部品の半田付け方法を工程順に示す説
明図 (c)従来の電子部品の半田付け方法を工程順に示す説
明図 (d)従来の電子部品の半田付け方法を工程順に示す説
明図
【符号の説明】
1 電子部品 2 基材 6,6’ バンプ 7 基板 8,8a,8b 電極 14 スルーホール 15 薄膜

Claims (9)

    【特許請求の範囲】
  1. 【請求項1】下面に複数のバンプを備えたバンプ付きの
    電子部品であって、バンプが電子部品の熱変形温度より
    も融点が高い半田で形成されていることを特徴とする電
    子部品。
  2. 【請求項2】下面に複数のバンプを備えたバンプ付きの
    電子部品を基板に半田付けする方法であって、前記電子
    部品の熱変形温度よりも融点が高い半田で形成されたバ
    ンプを基板の電極に着地させて電子部品を基板に搭載す
    る工程と、 前記電子部品を前記熱変形温度まで加熱してその反りを
    矯正する工程と、 前記電子部品を前記半田の融点以上までさらに加熱して
    バンプを溶融させる工程と、 前記電子部品を冷却して前記熱変形温度よりも高い温度
    において前記溶融したバンプを固化させる工程と、 を含むことを特徴とする電子部品の半田付け方法。
  3. 【請求項3】下面に複数のバンプを備えたバンプ付きの
    電子部品を基板に半田付けする方法であって、前記電子
    部品の熱変形温度よりも融点が高い半田で形成されたバ
    ンプを基板の電極に着地させて電子部品を基板に搭載す
    る工程と、 前記電子部品を前記熱変形温度まで加熱してその反りを
    矯正する工程と、 前記電子部品を前記半田の融点以上までさらに加熱して
    バンプを溶融させる工程と、 前記電子部品を冷却して前記熱変形温度よりも高い温度
    において前記溶融したバンプを固化させる工程と、 前記電子部品が半田付けされた前記基板の電気的性能検
    査を行う工程と、 を含むことを特徴とする電子部品の半田付け方法。
  4. 【請求項4】下面に複数のバンプを備えたバンプ付きの
    電子部品であって、中央部のバンプの体積を側部のバン
    プの体積よりも小さくしたことを特徴とする電子部品。
  5. 【請求項5】下面に複数のバンプを備えたバンプ付きの
    電子部品を基板の電極に半田付けする電子部品の半田付
    け方法であって、 前記複数のバンプのうち電子部品の中央部に位置するバ
    ンプの体積を、電子部品の側部に位置するバンプの体積
    よりも小さくした電子部品を準備する工程と、 前記電子部品のバンプを基板の電極に着地させて搭載す
    る工程と、 前記電子部品を前記バンプの融点以上まで加熱してこの
    バンプを基板の電極に半田付けする工程と、 を含むことを特徴とする電子部品の半田付け方法。
  6. 【請求項6】下面に複数のバンプを備えたバンプ付きの
    電子部品を基板に半田付けする電子部品の半田付け方法
    であって、電子部品の中央部のバンプに対応する基板の
    電極の面積を、側部のバンプに対応する基板の電極の面
    積よりも大きくしたことを特徴とする電子部品の半田付
    け方法。
  7. 【請求項7】前記中央部の電極の平面形状が細長形状で
    あって、これらの細長形状の電極の長手方向を互いに平
    行にすることにより、これらの電極の間隔を大きくした
    ことを特徴とする請求項6記載の電子部品の半田付け方
    法。
  8. 【請求項8】下面に複数のバンプを備えたバンプ付きの
    電子部品を基板に半田付けする電子部品の半田付け方法
    であって、電子部品の中央部のバンプに対応する基板の
    電極にスルーホールまたは凹部を形成したことを特徴と
    する電子部品の半田付け方法。
  9. 【請求項9】前記スルーホールまたは凹部の内面に半田
    のヌレ性のよい薄膜を形成したことを特徴とする請求項
    8記載の電子部品の半田付け方法。
JP08810695A 1995-04-13 1995-04-13 電子部品の半田付け方法 Expired - Fee Related JP3296130B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP08810695A JP3296130B2 (ja) 1995-04-13 1995-04-13 電子部品の半田付け方法
US08/629,817 US5894984A (en) 1995-04-13 1996-04-10 Structure of electronic parts and method of soldering electronic parts to substrate

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP08810695A JP3296130B2 (ja) 1995-04-13 1995-04-13 電子部品の半田付け方法

Publications (2)

Publication Number Publication Date
JPH08288637A true JPH08288637A (ja) 1996-11-01
JP3296130B2 JP3296130B2 (ja) 2002-06-24

Family

ID=13933628

Family Applications (1)

Application Number Title Priority Date Filing Date
JP08810695A Expired - Fee Related JP3296130B2 (ja) 1995-04-13 1995-04-13 電子部品の半田付け方法

Country Status (2)

Country Link
US (1) US5894984A (ja)
JP (1) JP3296130B2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009224697A (ja) * 2008-03-18 2009-10-01 Asmo Co Ltd プリント基板及び電子部品実装基板
JP2009231597A (ja) * 2008-03-24 2009-10-08 Fujitsu Ltd 電子装置
CN106486342A (zh) * 2015-08-31 2017-03-08 英飞凌科技股份有限公司 用于将绝缘衬底焊接在载体上的方法

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1174164A (ja) * 1997-08-27 1999-03-16 Canon Inc 基板処理装置、基板支持装置及び基板処理方法並びに基板の製造方法
US6268568B1 (en) * 1999-05-04 2001-07-31 Anam Semiconductor, Inc. Printed circuit board with oval solder ball lands for BGA semiconductor packages
US6787918B1 (en) * 2000-06-02 2004-09-07 Siliconware Precision Industries Co., Ltd. Substrate structure of flip chip package
US6958535B2 (en) * 2000-09-22 2005-10-25 Matsushita Electric Industrial Co., Ltd. Thermal conductive substrate and semiconductor module using the same
US6462408B1 (en) * 2001-03-27 2002-10-08 Staktek Group, L.P. Contact member stacking system and method
US6527159B2 (en) * 2001-07-12 2003-03-04 Intel Corporation Surface mounting to an irregular surface
DE10213296B9 (de) * 2002-03-25 2007-04-19 Infineon Technologies Ag Elektronisches Bauteil mit einem Halbleiterchip, Verfahren zu seiner Herstellung und Verfahren zur Herstellung eines Nutzens
EP2107412A1 (en) 2003-02-17 2009-10-07 Seiko Epson Corporation Scanner
WO2005005088A2 (en) * 2003-07-01 2005-01-20 Chippac, Inc. Method and apparatus for flip chip attachment by post-collapse re-melt and re-solidification of bumps
FR2890235B1 (fr) * 2005-08-30 2007-09-28 Commissariat Energie Atomique Procede d'hybridation par protuberances de soudure de tailles differentes de deux composants entre eux et dispositif mettant en oeuvre deux composants hybrides entre eux selon ce procede
DE102008014742A1 (de) * 2008-03-18 2009-09-24 Qimonda Ag Anordnung in Flip-Chip-Montagebauweise, Überprüfungsanordnung zum Überprüfen der Positionierung eines integrierten Schaltkreises relativ zu einem Träger einer Anordnung in Flip-Chip-Montagebauweise und Verfahren zum Überprüfen der Positionierung eines integrierten Schaltkreises relativ zu einem Träger einer Anordnung in Flip-Chip-Montagebauweise
US8728831B2 (en) * 2010-12-30 2014-05-20 Stmicroelectronics Pte. Ltd. Reconstituted wafer warpage adjustment
WO2013035655A1 (ja) * 2011-09-09 2013-03-14 株式会社村田製作所 モジュール基板
US8766453B2 (en) * 2012-10-25 2014-07-01 Freescale Semiconductor, Inc. Packaged integrated circuit having large solder pads and method for forming
US10818624B2 (en) * 2017-10-24 2020-10-27 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method for manufacturing the same

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5154341A (en) * 1990-12-06 1992-10-13 Motorola Inc. Noncollapsing multisolder interconnection
US5535101A (en) * 1992-11-03 1996-07-09 Motorola, Inc. Leadless integrated circuit package
US5282565A (en) * 1992-12-29 1994-02-01 Motorola, Inc. Solder bump interconnection formed using spaced solder deposit and consumable path
US5470787A (en) * 1994-05-02 1995-11-28 Motorola, Inc. Semiconductor device solder bump having intrinsic potential for forming an extended eutectic region and method for making and using the same
MY111779A (en) * 1994-11-10 2000-12-30 Nitto Denko Corp Semiconductor device

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009224697A (ja) * 2008-03-18 2009-10-01 Asmo Co Ltd プリント基板及び電子部品実装基板
JP2009231597A (ja) * 2008-03-24 2009-10-08 Fujitsu Ltd 電子装置
CN106486342A (zh) * 2015-08-31 2017-03-08 英飞凌科技股份有限公司 用于将绝缘衬底焊接在载体上的方法
CN106486342B (zh) * 2015-08-31 2019-10-29 英飞凌科技股份有限公司 用于将绝缘衬底焊接在载体上的方法

Also Published As

Publication number Publication date
US5894984A (en) 1999-04-20
JP3296130B2 (ja) 2002-06-24

Similar Documents

Publication Publication Date Title
JPH08288637A (ja) 電子部品および電子部品の半田付け方法
US5489750A (en) Method of mounting an electronic part with bumps on a circuit board
JP3008768B2 (ja) バンプの形成方法
US20020029905A1 (en) Method for manufacturing modular board
JPH10135276A (ja) エリアアレイ半導体装置、プリント基板及びスクリーンマスク
US20040038452A1 (en) Connection between semiconductor unit and device carrier
JP2001035577A (ja) 電気コネクタ及びその製造方法
JPH08236918A (ja) 電子部品の実装方法
JPH07212018A (ja) 基 板
JPH0878837A (ja) 実装ハンダ付け工法及び実装ハンダ付け済みプリント基板
JP2001230537A (ja) ハンダバンプの形成方法
JPH10107176A (ja) 電子部品と基板との接続構造及びその接続方法、並びにその接続構造及び接続方法におけるはんだバンプ形成法
JP3705152B2 (ja) 半田バンプの形成方法
JPH11186454A (ja) Bga型集積回路部品、その製造方法およびその実装方法
JP3156483B2 (ja) バンプの形成方法
JP3307262B2 (ja) 半田バンプの形成方法
JPH0738225A (ja) 半導体装置及びその製造方法
JPH08316619A (ja) プリント配線板及びその製造方法
JPH0730014A (ja) 半田バンプの形成方法
JP3211817B2 (ja) バンプの形成方法およびバンプ付き電子部品
JP3997614B2 (ja) 実装ハンダ付け方法
KR20030095036A (ko) 플립 칩 패키지의 솔더 범프 연결방법
JPH066023A (ja) 電子部品の実装方法
JPH01152637A (ja) 半導体素子の実装方法
JP2002057242A (ja) エリアアレイ型半導体パッケージ

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080412

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090412

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100412

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110412

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120412

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130412

Year of fee payment: 11

LAPS Cancellation because of no payment of annual fees