JPH08275115A - 映像信号変換装置及び表示装置 - Google Patents

Abstract

(57)【要約】 【目的】インタレース映像信号Ｄ_INTを、ライン間を補
間してなるノンインタレース映像信号Ｄ_NON-INTに変換
する映像信号変換装置に関し、回路規模を小さくし、消
費電力の低減化と、低価格化とを図る。 【構成】インタレース映像信号Ｄ_INTを記憶させ、異な
る２本のラインの映像信号をドット順に同時に、映像信
号出力端子７０Ａ、７０Ｂに読出すことができるフィー
ルドバッファ７０を設ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、インタレース映像信号
をノンインタレース映像信号に変換する場合等に使用さ
れる映像信号変換装置及びこの映像信号変換装置を使用
してなる表示装置に関する。

【０００２】たとえば、テレビジョンにおいては、走査
方式として、インタレース走査方式が採用されている
が、パーソナルコンピュータにおいては、一般に、ノン
インタレース走査方式が採用されている。

【０００３】ここに、インタレース走査方式を採用する
表示装置用の映像信号、いわゆる、インタレース映像信
号を、ノンインタレース走査方式を採用する表示装置に
入力して映像を表示させるためには、インタレース映像
信号をノンインタレース走査方式を採用する表示装置用
の映像信号、いわゆる、ノンインタレース映像信号に変
換する映像信号変換装置を必要とする。

【０００４】また、インタレース映像信号をノンインタ
レース走査方式を採用する表示装置に入力し、垂直方向
に拡大又は縮小した映像を表示するためには、インタレ
ース映像信号を、垂直方向に拡大又は縮小した映像を表
示できるノンインタレース映像信号に変換する映像信号
変換装置を必要とする。

【０００５】

【従来の技術】

第１従来例・・図５０〜図５４ 図５０は第１従来例を示す回路図であり、この第１従来
例は、インタレース映像信号を、ライン間を補間してな
るノンインタレース映像信号に変換する従来の映像信号
変換装置の一例である。

【０００６】図５０中、１はデジタル化されたインタレ
ース映像信号Ｄ_INTが入力される映像信号入力端子、２
はインタレース映像信号Ｄ_INT用の垂直同期信号Ｖ
_SYNC-Aが入力される垂直同期信号入力端子、３はインタ
レース映像信号Ｄ_INT用の水平同期信号Ｈ_SYNC-Aが入力
される水平同期信号入力端子である。

【０００７】また、４は第１フィールドと第２フィール
ドとを判別するフィールド判別信号Ｆ_DISが入力される
フィールド判別信号入力端子、５はクロック信号ＣＬＫ
１が入力されるクロック信号入力端子、６はクロック信
号ＣＬＫ１の２倍の周波数のクロック信号ＣＬＫ２が入
力されるクロック信号入力端子である。

【０００８】また、７は映像信号入力端子１に入力され
るインタレース映像信号Ｄ_INTを対象として、１フィー
ルド分の映像信号を一時的に記憶させるための記憶回
路、いわゆる、フィールドバッファである。

【０００９】このフィールドバッファ７は、書込み側に
クロック信号ＣＬＫ１が与えられると共に、読出し側に
クロック信号ＣＬＫ２が与えられ、書込みはクロック信
号ＣＬＫ１に同期して行われ、読出しはクロックＣＬＫ
２に同期して行われる。即ち、読出しは、書込みの２倍
の速度で行われる。

【００１０】また、８はフィールドバッファ７から出力
される映像信号Ｄ７を対象として、１ライン分の映像信
号を一時的に記憶させるための記憶回路、いわゆる、ラ
インバッファであり、このラインバッファ８は、書込み
側及び読出し側にクロック信号ＣＬＫ２が与えられ、書
込み及び読出しは、クロック信号ＣＬＫ２に同期して行
われる。

【００１１】また、９はフィールドバッファ７から出力
される映像信号Ｄ７とラインバッファ８から出力される
映像信号Ｄ８とを演算処理して、ノンインタレース映像
信号Ｄ_NON-INTを生成する演算回路、１０は演算回路９
に与えるべき重み係数αを記憶するＲＯＭ（read only
memory）、いわゆる、係数ＲＯＭである。

【００１２】また、演算回路９において、１１は映像信
号Ｄ７から映像信号Ｄ８を減算する減算器、１２は減算
器１１から出力される映像信号Ｄ１１と係数ＲＯＭ１０
から出力される重み係数αとを乗算する乗算器、１３は
乗算器１２から出力される映像信号Ｄ１２と映像信号Ｄ
８とを加算し、ノンインタレース映像信号Ｄ_NON-INTを
出力する加算器である。

【００１３】即ち、この演算回路９においては、映像信
号Ｄ７、Ｄ８について、｛重み係数α×（映像信号Ｄ７
−映像信号Ｄ８）＋映像信号Ｄ８｝なる演算が行われ、
ノンインタレース映像信号Ｄ_NON-INTが生成される。

【００１４】また、１４は垂直同期信号Ｖ_SYNC-A、水平
同期信号Ｈ_SYNC-A及びクロック信号ＣＬＫ１を入力して
書込みアドレスＡＤＤ_WRAを出力し、映像信号入力端子
１に入力されるインタレース映像信号Ｄ_INTのフィール
ドバッファ７に対する書込み及びフィールドバッファ７
から出力される映像信号Ｄ７のラインバッファ８に対す
る書込みを制御する書込み制御回路である。

【００１５】この書込み制御回路１４から出力される書
込みアドレスＡＤＤ_WRAは、ラインごとに設定されるア
ドレス、いわゆる、垂直アドレスＡＤＤ_WRA-Vと、ライ
ン上のドットごとに設定されるアドレス、いわゆる、水
平アドレスＡＤＤ_WRA-Hとから構成される。

【００１６】ここに、垂直アドレスＡＤＤ_WRA-Vは、水
平同期信号Ｈ_SYNC-Aの立ち下がりを検出すると１番地進
み、垂直同期信号Ｖ_SYNC-Aの立ち下がりを検出するとリ
セットされ、水平アドレスＡＤＤ_WRA-Hは、クロック信
号ＣＬＫ１の立ち上がりを検出すると１番地進み、水平
同期信号Ｈ_SYNC-Aの立ち下がりを検出するとリセットさ
れる。

【００１７】この例では、フィールドバッファ７に対し
ては、垂直アドレスＡＤＤ_WRA-V及び水平アドレスＡＤ
Ｄ_WRA-Hが与えられ、ラインバッファ８に対しては、水
平アドレスＡＤＤ_WRA-Hのみが与えられる。

【００１８】また、１５は垂直同期信号Ｖ_SYNC-A、水平
同期信号Ｈ_SYNC-A、フィールド判別信号Ｆ_DIS及びクロ
ック信号ＣＬＫ２を入力し、ノンインタレース映像信号
Ｄ_{NON -INT}用の垂直同期信号Ｖ_SYNC-B及び水平同期信号
Ｈ_SYNC-Bを出力すると共に、読出しアドレスＡＤＤ_RDA
を出力し、フィールドバッファ７からの映像信号Ｄ７の
読出し、ラインバッファ８からの映像信号Ｄ８の読出し
及び係数ＲＯＭ１０からの重み係数αの読出しを制御す
る読出し制御回路である。

【００１９】この読出し制御回路１５から出力される読
出しアドレス信号ＡＤＤ_RDAは、垂直アドレスＡＤＤ
_RDA-Vと、水平アドレスＡＤＤ_RDA-Hとから構成され、垂
直アドレスＡＤＤ_RDA-Vは、水平同期信号Ｈ_SYNC-Bの立
ち下がりを２回検出すると１番地進み、垂直同期信号Ｖ
_SYNC-Bの立ち下がりを検出するとリセットされ、水平ア
ドレスＡＤＤ_RDA-Hは、クロック信号ＣＬＫ２の立ち上
がりを検出すると１番地進み、水平同期信号Ｈ_SYNC-Bの
立ち下がりを検出するとリセットされる。

【００２０】この例では、フィールドバッファ７及び係
数ＲＯＭ１０に対しては、垂直アドレスＡＤＤ_RDA-V及
び水平アドレスＡＤＤ_RDA-Hが与えられ、ラインバッフ
ァ８に対しては、水平アドレスＡＤＤ_RDA-Hのみが与え
られる。

【００２１】図５１は、この第１従来例の垂直方向の動
作を示すタイミングチャートであり、破線１７は同一時
刻を示しており、紙面の広さの都合上、図５１Ｄ〜図５
１Ｊは、図５１Ａ〜図５１Ｃに対して、一垂直期間Ｔ_V
だけ時刻を前にずらして記載している。

【００２２】ここに、図５１Ａは垂直同期信号
Ｖ_SYNC-A、図５１Ｂは水平同期信号Ｈ_SYNC-A、図５１Ｃ
はインタレース映像信号Ｄ_INTを示しており、インタレ
ース映像信号Ｄ_INTは、第１フィールドの場合、奇数ラ
インの映像信号Ｎ_2i-1が第１ラインの映像信号Ｎ１から
順に、かつ、ドット順に入力され、入力される順にフィ
ールドバッファ７に書き込まれる。

【００２３】また、第２フィールドの場合には、偶数ラ
インの映像信号Ｎ_2i-2が第０ラインの映像信号Ｎ０から
順に、かつ、ドット順に入力され、入力される順にフィ
ールドバッファ７に書き込まれる。なお、第０ライン
は、第１ラインの１ライン前のラインであるが、表示面
には表示されないラインである。

【００２４】また、図５１Ｄは垂直同期信号Ｖ_SYNC-B、
図５１Ｅは水平同期信号Ｈ_SYNC-Bを示しており、垂直同
期信号Ｖ_SYNC-Bは垂直同期信号Ｖ_SYNC-Aのローレベル期
間を１／２に短縮したもの、水平同期信号Ｈ_SYNC-Bは水
平同期信号Ｈ_SYNC-Aの周期を１／２に短縮したものとさ
れている。

【００２５】また、図５１Ｆはフィールド信号Ｆ_DIS、
図５１Ｇは映像信号Ｄ７を示しており、フィールド判別
信号Ｆ_DIS＝論理０（以下、「０」と記す）とされる期
間、即ち、第１フィールドに対応するフレーム（第１フ
ィールドのインタレース映像信号を変換してなるノンイ
ンタレース映像信号が出力される期間。以下、同様であ
る）の場合においては、映像信号Ｄ７として、フィール
ドバッファ７から奇数ラインの映像信号Ｎ_2i-1が第１ラ
インの映像信号Ｎ１から順に、２回ずつ、書込みの場合
の２倍の速度で読み出され、この順にラインバッファ８
に書込まれる。

【００２６】また、フィールド判別信号Ｆ_DIS＝論理１
（以下、「１」と記す）とされる期間、即ち、第２フィ
ールドに対応するフレームの場合（第２フィールドのイ
ンタレース映像信号を変換してなるノンインタレース映
像信号が出力される期間。以下、同様である）において
は、映像信号Ｄ７として、フィールドバッファ７から偶
数ラインの映像信号Ｎ_2i-2が第０ラインの映像信号Ｎ０
から順に、２回ずつ、書込みの場合の２倍の速度で読み
出され、この順にラインバッファ８に書込まれる。

【００２７】また、図５１Ｈはラインバッファ８から出
力される映像信号Ｄ８を示しており、ラインバッファ８
に書込まれる各ラインの映像信号は、このラインバッフ
ァ８から１ライン分遅延して出力される。

【００２８】また、図５１Ｉは係数ＲＯＭ１０から出力
される重み係数α、図５１Ｊは演算回路９から出力され
るノンインタレース映像信号Ｄ_NON-INTを示しており、
Ｍｉは第ｉラインの映像信号である。

【００２９】この例では、フィールド判別信号Ｆ_DIS＝
「０」とされる期間において、奇数ラインの映像信号Ｍ
_2i-1が生成される場合には、重み係数αとして０が出力
され、偶数ラインの映像信号Ｍ_2iが生成される場合に
は、重み係数αとして１／２が出力される。

【００３０】また、フィールド判別信号Ｆ_DIS＝「１」
とされる期間において、奇数ラインの映像信号Ｍ_2i-1が
生成される場合には、重み係数αとして１／２が出力さ
れ、偶数ラインの映像信号Ｍ_2iが生成される場合には、
重み係数αとして０が出力される。

【００３１】また、図５２は、この第１従来例の水平方
向の動作を示すタイミングチャートであり、図５２Ａは
クロック信号ＣＬＫ１、図５２Ｂは垂直同期信号Ｖ
_SYNC-A、図５２Ｃは水平同期信号Ｈ_SYNC-A、図５２Ｄは
書込みアドレスＡＤＤ_WRAのうち、垂直アドレスＡＤＤ
_WRA-Vを示しており、この垂直アドレスＡＤＤ_WRA-Vは、
０番地→１番地→２番地→・・・→２６２番地の順に出
力される。

【００３２】図５２Ｅは映像信号入力端子１を介してフ
ィールドバッファ７に入力されるインタレース映像信号
Ｄ_INTを示しており、１、２、３・・・９１０はドット
を示している。

【００３３】また、図５２Ｆはクロック信号ＣＬＫ２、
図５２Ｇは垂直同期信号Ｖ_SYNC-B、図５２Ｈは水平同期
信号Ｈ_SYNC-B、図５２Ｉは読出しアドレスＡＤＤ_RDAの
うち、垂直アドレスＡＤＤ_RDA-Vを示しており、この垂
直アドレスＡＤＤ_RDA-Vは、０番地→０番地→１番地→
１番地→・・・→２６２番地→２６２番地の順に出力さ
れ、各ドットの映像信号がクロック信号ＣＬＫ２に同期
して出力される。

【００３４】また、図５２Ｊは演算回路９から出力され
るノンインタレース映像信号Ｄ_{NON- INT}、即ち、この第
１従来例から出力されるノンインタレース映像信号Ｄ
_NON-INTを示しており、１、２、３・・・９１０はドッ
トを示している。

【００３５】ここに、図５３、図５４は演算回路９で行
われる演算の一部を示す図であり、図５３は第１フィー
ルドに対応するフレームの場合、図５４は第２フィール
ドに対応するフレームの場合を示している。

【００３６】即ち、第１フィールドに対応するフレーム
の場合において、奇数ラインの映像信号Ｍ_2i-1を生成す
る場合には、重み係数α＝０とされ、｛０（Ｎ_2i+1−Ｎ
_2i-1）＋Ｎ_2i-1｝なる演算が行われ、映像信号Ｍ_2i-1と
して、Ｎ_2i-1が得られる。

【００３７】また、第１フィールドに対応するフレーム
の場合において、偶数ラインの映像信号Ｍ_2iを生成する
場合には、重み係数α＝１／２とされ、｛１／２・（Ｎ
_2i+1−Ｎ_2i-1）＋Ｎ_2i-1｝なる演算が行われ、映像信号
Ｍ_2iとして、１／２・Ｎ_2i-1＋１／２・Ｎ_2i+1が得られ
る。

【００３８】また、第２フィールドに対応するフレーム
の場合において、奇数ラインの映像信号Ｍ_2i-1を生成す
る場合には、重み係数α＝１／２とされ、｛１／２・
（Ｎ_2i−Ｎ_2i-2）＋Ｎ_2i-2｝なる演算が行われ、映像信
号Ｍ_2i-1として、１／２・Ｎ_{2i -2}＋１／２・Ｎ_2iが得ら
れる。

【００３９】また、第２フィールドに対応するフレーム
の場合において、偶数ラインの映像信号Ｍ_2iを生成する
場合には、重み係数α＝０とされ、｛０（Ｎ_2i+2−
Ｎ_2i）＋Ｎ_2i｝なる演算が行われ、映像信号Ｍ_2iとし
て、Ｎ_2iが得られる。

【００４０】第２従来例・・図５５〜図５８ 図５５は第２従来例を示す回路図であり、この第２従来
例は、インタレース映像信号を、垂直方向に拡大した映
像を表示できるノンインタレース映像信号に変換する従
来の映像信号変換装置の一例である。

【００４１】図５６は、この第２従来例で行われる映像
の垂直方向への拡大化を説明するための図であり、図５
６中、１９は拡大対象の映像、２０は拡大対象の映像１
９を垂直方向に拡大した映像を示している。

【００４２】即ち、この第２従来例は、５２５ラインの
映像を表示できるインタレース映像信号Ｄ_INTを５２５
ラインのノンインタレース映像信号Ｄ_NON-INTに変換
し、更に、このノンインタレース映像信号Ｄ
_NON-INTを、このノンインタレース映像信号Ｄ_NON-INTの
第１ライン〜第３９４ラインによる映像を第１ライン〜
第５２５ラインによる映像に垂直方向に拡大した映像を
表示できるノンインタレース映像信号Ｄ_394-525を得る
とするものである。

【００４３】図５５において、２２はインタレース映像
信号Ｄ_INTが入力される映像信号入力端子、２３はイン
タレース映像信号Ｄ_INT用の垂直同期信号Ｖ_SYNC-Aが入
力される垂直同期信号入力端子、２４はインタレース映
像信号Ｄ_INT用の水平同期信号Ｈ_SYNC-Aが入力される水
平同期信号入力端子である。

【００４４】また、２５はクロック信号ＣＬＫ１が入力
されるクロック信号入力端子、２６はクロック信号ＣＬ
Ｋ１の２倍の周波数のクロック信号ＣＬＫ２が入力され
るクロック信号入力端子である。

【００４５】また、２７は映像信号入力端子２２に入力
されるインタレース映像信号Ｄ_INTをノンインタレース
映像信号Ｄ_NON-INTに変換する走査変換回路、２８は走
査変換回路２７から出力されるノンインタレース映像信
号Ｄ_NON-INTを処理して、ノンインタレース映像信号Ｄ
_394-525を生成する拡大処理回路であり、走査変換回路
２７は、図５０に示す第１従来例と同様に構成される。

【００４６】また、拡大処理回路２８において、２９は
走査変換回路２７から出力されるノンインタレース映像
信号Ｄ_NON-INTを対象として、１フレーム分の映像信号
Ｍ１〜Ｍ５２５を一時的に記憶させるためのフレームバ
ッファであり、このフレームバッファ２９は、書込み側
及び読出し側にクロック信号ＣＬＫ２が与えられ、書込
み及び読出しは、クロック信号ＣＬＫ２に同期して行わ
れる。

【００４７】また、３０はフレームバッファ２９から出
力される映像信号Ｄ２９を対象として、１ライン分の映
像信号を一時的に記憶させるためのラインバッファであ
り、このラインバッファ３０は、書込み側及び読出し側
にクロック信号ＣＬＫ２が与えられ、書込み及び読出し
は、クロック信号ＣＬＫ２に同期して行われる。

【００４８】また、３１はフレームバッファ２９から出
力される映像信号Ｄ２９とラインバッファ３０から出力
される映像信号Ｄ３０とを演算処理して、ノンインタレ
ース拡大映像信号Ｄ_394-525を生成する演算回路、３２
は演算回路３１に与えるべき重み係数αを記憶する係数
ＲＯＭである。

【００４９】また、演算回路３１において、３３は映像
信号Ｄ２９から映像信号Ｄ３０を減算する減算器、３４
は減算器３３から出力される映像信号Ｄ３３と係数ＲＯ
Ｍ３２から出力される重み係数αとを乗算する乗算器、
３５は乗算器３４から出力される映像信号Ｄ３４と映像
信号Ｄ３０とを加算して、ノンインタレース映像信号Ｄ
_394-525を出力する加算器である。

【００５０】即ち、この演算回路３１においては、映像
信号Ｄ２９、Ｄ３０について、｛重み係数α×（映像信
号Ｄ２９−映像信号Ｄ３０）＋映像信号Ｄ３０｝なる演
算が行われ、ノンインタレース映像信号Ｄ_394-525が生
成される。

【００５１】また、３６は垂直同期信号Ｖ_SYNC-B、水平
同期信号Ｈ_SYNC-B及びクロック信号ＣＬＫ２を入力して
書込みアドレスＡＤＤ_WRBを出力し、走査変換回路２７
から出力されるノンインタレース映像信号Ｄ_NON-INTの
フレームバッファ２９に対する書込み及びフレームバッ
ファ２９から出力される映像信号Ｄ２９のラインバッフ
ァ３０に対する書込みを制御する書込み制御回路であ
る。

【００５２】この書込み制御回路３６から出力される書
込みアドレスＡＤＤ_WRBは、垂直アドレスＡＤＤ
_WRB-Vと、水平アドレスＡＤＤ_WRB-Hとから構成され、垂
直アドレスＡＤＤ_WRB-Vは、水平同期信号Ｈ_SYNC-Bの立
ち下がりを検出すると１番地進み、垂直同期信号Ｖ
_SYNC-Bの立ち下がりを検出するとリセットされ、水平ア
ドレスＡＤＤ_WRB-Hは、クロック信号ＣＬＫ１の立ち上
がりを検出すると１番地進み、水平同期信号Ｈ_SYNC-Bの
立ち下がりを検出するとリセットされる。

【００５３】この例では、フレームバッファ２９に対し
ては、垂直アドレスＡＤＤ_WRB-V及び水平アドレスＡＤ
Ｄ_WRB-Hが与えられ、ラインバッファ３０に対しては、
水平アドレスＡＤＤ_WRB-Hのみが与えられる。

【００５４】また、３７は垂直同期信号Ｖ_SYNC-B、水平
同期信号Ｈ_SYNC-B及びクロック信号ＣＬＫ２を入力して
読出しアドレスＡＤＤ_RDBを出力し、フレームバッファ
２９からの映像信号Ｄ２９の読出し、ラインバッファ３
０からの映像信号Ｄ３０の読出し及び係数ＲＯＭ３２か
らの重み係数αの読出しを制御する読出し制御回路であ
る。

【００５５】この読出し制御回路３７から出力される読
出しアドレスＡＤＤ_RDBは、垂直アドレスＡＤＤ
_RDB-Vと、水平アドレスＡＤＤ_RDB-Hとから構成され、垂
直アドレスＡＤＤ_RDB-Vは、水平同期信号Ｈ_SYNC-Bの立
ち下がりを検出すると１番地進み、垂直同期信号Ｖ
_SYNC-Bの立ち下がりを検出するとリセットされる。

【００５６】但し、水平同期信号Ｈ_SYNC-Bの立ち下がり
を検出した後、４ラインごとに水平同期信号Ｈ_SYNC-Bを
１ライン分マスクする信号が生成され、水平同期信号Ｈ
_{SYNC -B}を進める動作が禁止され、４ラインごとに同じ垂
直アドレスが連続して出力され、同じラインの映像信号
が連続して読出されるようにされている。

【００５７】また、水平アドレスＡＤＤ_RDB-Hは、クロ
ック信号ＣＬＫ１の立ち上がりを検出すると１番地進
み、水平同期信号Ｈ_SYNC-Bの立ち下がりを検出するとリ
セットされる。

【００５８】この例では、フレームバッファ２９及び係
数ＲＯＭ３２に対しては、垂直アドレスＡＤＤ_RDB-V及
び水平アドレスＡＤＤ_RDB-Hが与えられ、ラインバッフ
ァ３０に対しては、水平アドレスＡＤＤ_RDB-Hのみが与
えられる。

【００５９】図５７は、この第２従来例の垂直方向の動
作を示すタイミングチャートであり、破線３９は同一時
刻を示しており、紙面の広さの都合上、図５７Ｅ〜図５
７Ｉは、図５７Ａ〜図５７Ｄに対して、一垂直期間Ｔ_V
だけ時刻を前にずらして記載している。

【００６０】ここに、図５７Ａは垂直同期信号
Ｖ_SYNC-B、図５７Ｂは水平同期信号Ｈ_SYNC-B、図５７Ｃ
はノンインタレース映像信号Ｄ_NON-INT、図５７Ｄは書
込みアドレスＡＤＤ_WRBのうち、垂直アドレスＡＤＤ
_WRB-Vを示している。

【００６１】即ち、走査変換回路２７から出力されたノ
ンインタレース映像信号Ｄ_NON-INTの第１ラインの映像
信号Ｍ１、第２ラインの映像信号Ｍ２・・・第５２５ラ
インの映像信号Ｍ５２５は、それぞれ、垂直アドレスＡ
ＤＤ_WRB-Vが指示する０番地、１番地・・・５２４番地
に書込まれる。

【００６２】また、図５７Ｅは読出し制御回路３７から
出力される読出しアドレス信号ＡＤＤ_RDBのうち、垂直
アドレスＡＤＤ_RDB-Vを示しており、この垂直アドレス
ＡＤＤ _RDB-Vは、０番地→１番地→２番地→３番地→３
番地→４番地→５番地→６番地→６番地→・・・→３９
３番地の順に出力される。即ち、４ラインごとに同一の
垂直アドレスが連続して出力される。

【００６３】また、図５７Ｆはフレームバッファ２９か
ら出力される映像信号Ｄ２９、図５７Ｇはラインバッフ
ァ３０から出力される映像信号Ｄ３０を示しており、映
像信号Ｄ２９は、垂直アドレスＡＤＤ_RDB-Vに対応させ
て、第１ラインの映像信号Ｍ１→第２ラインの映像信号
Ｍ２→第３ラインの映像信号Ｍ３→第４ラインの映像信
号Ｍ４→第４ラインの映像信号Ｍ４→第５ラインの映像
信号Ｍ５→第６ラインの映像信号Ｍ６→第７ラインの映
像信号Ｍ７→第７ラインの映像信号Ｍ７→・・・→第３
９４ラインの映像信号Ｍ３９４の順に出力され、映像信
号Ｄ３０は、映像信号Ｄ２９を一ライン分遅延させたも
のとなる。

【００６４】また、図５７Ｈは係数ＲＯＭ３２から出力
される重み係数αを示しており、この重み係数αは、各
フレームごとに、水平同期信号Ｈ_SYNC-Bに同期させて、
０→３／４→２／４→１／４の順に繰り返して出力され
る。

【００６５】また、図５７Ｉは演算回路３１から出力さ
れるノンインタレース映像信号Ｄ_{39 4-525}、即ち、この
第２従来例から出力されるノンインタレース映像信号Ｄ
_{394-5 25}を示しており、Ｐｉは、第ｉラインの映像信号
である。

【００６６】ここに、図５８は演算回路３１で行われる
演算の一部を示す図であり、第１ライン、第５ライン、
第９ライン等、第４ｉ−３ラインの映像信号Ｐ_4i-3を生
成する場合には、重み係数α＝０とされ、｛０（Ｍ_3i-1
−Ｍ_3i-2）＋Ｍ_3i-2｝なる演算が行われ、映像信号Ｐ
_4i-3として、Ｍ_3i-2が得られる。

【００６７】また、第２ライン、第６ライン、第１０ラ
イン等、第４ｉ−２ラインの映像信号Ｐ_4i-2を生成する
場合には、重み係数α＝３／４とされ、｛３／４・（Ｍ
_3i-1−Ｍ_3i-2）＋Ｍ_3i-2｝なる演算が行われ、映像信号
Ｐ_4i-2として、１／４・Ｍ_{3i -2}＋３／４・Ｍ_3i-1が得ら
れる。

【００６８】また、第３ライン、第７ライン、第１１ラ
イン等、第４ｉ−１ラインの映像信号Ｐ_4i-1を生成する
場合には、重み係数α＝２／４とされ、｛２／４・（Ｍ
_3i−Ｍ_3i-1）＋Ｍ_3i-1｝なる演算が行われ、映像信号Ｐ
_4i-1として、２／４・Ｍ_3i-1＋２／４・Ｍ_3iが得られ
る。

【００６９】また、第４ライン、第６ライン、第１２ラ
イン等、第４ｉラインの映像信号Ｐ _4iを生成する場合に
は、重み係数α＝１／４とされ、｛1／４・（Ｍ_3i+1−
Ｍ_3i）＋Ｍ_3i｝なる演算が行われ、映像信号Ｐ_4iとし
て、３／４・Ｍ_3i＋１／４・Ｍ _3i+1が得られる。

【００７０】第３従来例・・図５９〜図６３ 図５９は第３従来例を示す回路図であり、この第３従来
例は、インタレース映像信号を、垂直方向に縮小した映
像を表示できるノンインタレース映像信号に変換する従
来の映像信号変換装置の一例である。

【００７１】図６０は、この第３従来例で行われる映像
の垂直方向への縮小化を説明するための図であり、図６
０中、４１は縮小対象の映像、４２は縮小対象の映像４
１を垂直方向に縮小した映像を示している。

【００７２】即ち、この第３従来例は、５２５ラインの
映像を表示できるインタレース映像信号Ｄ_INTを５２５
ラインのノンインタレース映像信号Ｄ_NON-INTに変換
し、更に、このノンインタレース映像信号Ｄ
_NON-INTを、このノンインタレース映像信号Ｄ_NON-INTに
よる映像を第１ライン〜第３９３ラインの映像に垂直方
向に縮小した映像を表示できるノンインタレース映像信
号Ｄ_525-393を得るとするものである。

【００７３】ここに、図５９において、４４はインタレ
ース映像信号Ｄ_INTが入力される映像信号入力端子、４
５はインタレース映像信号Ｄ_INT用の垂直同期信号Ｖ
_SYNC-Aが入力される垂直同期信号入力端子、４６はイン
タレース映像信号Ｄ_INT用の水平同期信号Ｈ_SYNC-Aが入
力される水平同期信号入力端子である。

【００７４】また、４７はクロック信号ＣＬＫ１が入力
されるクロック信号入力端子、４８はクロック信号ＣＬ
Ｋ１の２倍の周波数を有するクロック信号ＣＬＫ２が入
力されるクロック信号入力端子である。

【００７５】また、４９は映像信号入力端子４４に入力
されるインタレース映像信号Ｄ_INTをノンインタレース
映像信号Ｄ_NON-INTに変換する走査変換回路、５０は走
査変換回路４９から出力されるノンインタレース映像信
号Ｄ_NON-INTを処理してノンインタレース映像信号Ｄ
_525-393を生成する縮小処理回路であり、走査変換回路
４９は、図５０に示す第１従来例と同様に構成される。

【００７６】また、縮小処理回路５０において、５１は
走査変換回路４９から出力されるノンインタレース映像
信号Ｄ_NON-INTを対象として、１ライン分の映像信号を
一時的に記憶させるためのラインバッファであり、この
ラインバッファ５１は、書込み側及び読出し側にクロッ
ク信号ＣＬＫ２が与えられ、書込み及び読出しは、クロ
ック信号ＣＬＫ２に同期して行われる。

【００７７】また、５２は走査変換回路４９から出力さ
れるノンインタレース映像信号Ｄ_{NO N-INT}とラインバッ
ファ５１から出力される映像信号Ｄ５１とを演算処理
し、ノンインタレース映像信号Ｄ_525-393を生成する演
算回路、５３は演算回路５２に与えるべき重み係数αを
記憶する係数ＲＯＭである。

【００７８】また、演算回路５２において、５４はノン
インタレース映像信号Ｄ_NON-INTから映像信号Ｄ５４を
減算する減算器、５５は減算器５４から出力される映像
信号Ｄ５４と係数ＲＯＭ５３から出力される重み係数α
とを乗算する乗算器、５６は乗算器５５から出力される
映像信号Ｄ５５とノンインタレース映像信号Ｄ_{NON-IN T}
とを加算する加算器である。

【００７９】即ち、この演算回路５２においては、ノン
インタレース映像信号Ｄ_NON-INT及び映像信号Ｄ５１に
ついて、｛重み係数α×（ノンインタレース映像信号Ｄ
_{NON- INT}−映像信号Ｄ５１）＋映像信号Ｄ５１｝なる演
算が行われる。

【００８０】また、５７は加算器５６から出力される映
像信号Ｄ５６を対象として、１フレーム分の映像信号を
一時的に記憶させるためのフレームバッファであり、こ
のフレームバッファ５７は、書込み側及び読出し側にク
ロック信号ＣＬＫ２が与えられ、書込み及び読出しは、
クロック信号ＣＬＫ２に同期して行われる。

【００８１】また、５８は垂直同期信号Ｖ_SYNC-B、水平
同期信号Ｈ_SYNC-B及びクロック信号ＣＬＫ２を入力して
書込みアドレスＡＤＤ_WRBを出力し、ノンインタレース
映像信号Ｄ_NON-INTのラインバッファ５１への書込み及
び映像信号Ｄ５６のフレームバッファ５７への書込みを
制御する書込み制御回路である。

【００８２】この書込み制御回路５８から出力される書
込みアドレスＡＤＤ_WRBは、垂直アドレスＡＤＤ_WRB-V及
び水平アドレスＡＤＤ_WRB-Hから構成され、垂直アドレ
スＡＤＤ_WRB-Vは、水平同期信号Ｈ_SYNC-Bの立ち下がり
を検出すると１番地進み、垂直同期信号Ｖ_SYNC-Bの立ち
下がりを検出するとリセットされ、水平アドレスＡＤＤ
_WRB-Hは、クロック信号ＣＬＫ２の立ち上がりを検出す
ると１番地進み、水平同期信号Ｈ_SYNC-Bの立ち下がりを
検出するとリセットされる。

【００８３】この例では、フレームバッファ５７に対し
ては、垂直アドレスＡＤＤ_WRB-V及び水平アドレスＡＤ
Ｄ_WRB-Hが与えられ、ラインバッファ５１に対しては、
水平アドレスＡＤＤ_WRB-Hのみが与えられる。

【００８４】また、５９は垂直同期信号Ｖ_SYNC-B、水平
同期信号Ｈ_SYNC-B及びクロック信号ＣＬＫ２を入力し
て、ラインバッファ５１に与える読出しアドレスＡＤＤ
_RDB1、係数ＲＯＭ５３に与える読出しアドレスＡＤＤ
_RDB2及びフレームバッファ５７に与える読出しアドレス
ＡＤＤ_RDB3を出力し、ラインバッファ５１からの映像信
号Ｄ５１の読出し、係数ＲＯＭ５３からの重み係数αの
読出し及びフレームバッファ５７からのノンインタレー
ス映像信号Ｄ_525-393の読出しを制御する読出し制御回
路である。

【００８５】ここに、ラインバッファ５１に与えられる
読出しアドレスＡＤＤ_RDB1は、水平アドレスのみからな
りクロック信号ＣＬＫ２の立ち上がりを検出すると１番
地進み、水平同期信号Ｈ_SYNC-Bの立ち下がりを検出する
とリセットされる。

【００８６】また、係数ＲＯＭ５３に与えられる読出し
アドレスＡＤＤ_RDB2は、垂直アドレスＡＤＤ_RDB2-V及び
水平アドレスＡＤＤ_RDB2-Hから構成され、垂直アドレス
ＡＤＤ_RDB2-Vは、水平同期信号Ｈ_SYNC-Bの立ち下がりを
検出すると１番地進み、垂直同期信号Ｖ_SYNC-Bの立ち下
がりを検出するとリセットされ、水平アドレスＡＤＤ
_RDB2-Hは、クロック信号ＣＬＫ１の立ち上がりを検出す
ると１番地進み、水平同期信号Ｈ_SYNC-Bの立ち下がりを
検出するとリセットされる。

【００８７】また、フレームバッファ５１に与えられる
読出しアドレスＡＤＤ_RDB3は、垂直アドレスＡＤＤ
_RDB3-V及び水平アドレスＡＤＤ_RDB3-Hから構成され、垂
直アドレスＡＤＤ_RDB3-Vは、水平同期信号Ｈ_SYNC-Bの立
ち下がりを検出すると１番地進み、垂直同期信号Ｖ
_SYNC-Bの立ち下がりを検出するとリセットされる。

【００８８】但し、水平同期信号Ｈ_SYNC-Bの立ち下がり
を検出した後、４ラインごとに不要ラインを検出して、
そのラインの読出しを禁止し、４ラインごとに発生する
１ラインの不要ラインを取り除くようにされている。

【００８９】また、水平アドレスＡＤＤ_RDB3-Hは、クロ
ック信号ＣＬＫ１の立ち上がりを検出すると１番地進
み、水平同期信号Ｈ_SYNC-Bの立ち下がりを検出するとリ
セットされる。

【００９０】図６１は、この第３従来例の垂直方向の動
作を示すタイミングチャートであり、破線６１は同一時
刻を示しており、紙面の広さの都合上、図６１Ｈ、図６
１Ｉは、図６１Ａ〜図６１Ｇに対して、一垂直期間Ｔ_V
だけ時刻を前にずらして記載している。

【００９１】ここに、図６１Ａは垂直同期信号
Ｖ_SYNC-B、図６１Ｂは水平同期信号Ｈ_SYNC-B、図６１Ｃ
はノンインタレース映像信号Ｄ_NONーINT、図６１Ｄは映
像信号Ｄ５１を示しており、この映像信号Ｄ５１は、ノ
ンインタレース映像信号Ｄ_NONーINTを一ライン分遅延し
たものとなる。

【００９２】また、図６１Ｅは係数ＲＯＭ５３から出力
される演算係数αを示しており、この重み係数αは、各
フレームにおいて、水平同期信号Ｈ_SYNC-Bに同期させ
て、Ｘ（任意の数値）→１／３→２／３の順に繰り返し
て出力される。

【００９３】また、図６１Ｆは加算器５６から出力され
る映像信号Ｄ５６を示しているが、この加算器を含む演
算回路５２においては、図６２に、その一部を示すよう
な演算が行われる。

【００９４】即ち、走査変換回路４９から第１ラインの
映像信号Ｍ１が出力される場合には、ラインバッファ５
１からは前フレームの第５２５ラインの映像信号Ｍ５２
５が出力され、重み係数αはＸとされるので、この場合
には、｛Ｘ（Ｍ１−Ｍ５２５）＋Ｍ５２５｝なる演算が
行われ、映像信号Ｚ１が得られる。

【００９５】また、走査変換回路４９から第５ライン、
第９ライン、第１３ライン等、第４ｉ−３ラインの映像
信号Ｍ_4i-3が出力される場合には、ラインバッファ５１
からは第４ｉ−４ラインの映像信号Ｍ_4i-4が出力され、
重み係数αはＸとされるので、この場合には、｛Ｘ（Ｍ
_4i-3−Ｍ_4i-4）＋Ｍ_4i-4｝なる演算が行われ、映像信号
Ｚ_iが得られる。

【００９６】また、走査変換回路４９から第２ライン、
第６ライン、第１０ライン等、第４ｉ−２ラインの映像
信号Ｍ_4i-2が出力される場合には、ラインバッファ５１
からは第４ｉ−３ラインの映像信号Ｍ_4i-3が出力され、
重み係数αは０とされるので、この場合には、｛０（Ｍ
_4i-2−Ｍ_4i-3）＋Ｍ_4i-3｝なる演算が行われ、映像信号
Ｑ_3i-2として、Ｍ_4i-3が得られる。

【００９７】また、走査変換回路４９から第３ライン、
第７ライン、第１１ライン等、第４ｉ−１ラインの映像
信号Ｍ_4i-1が出力される場合には、ラインバッファ５１
からは第４ｉ−２ラインの映像信号Ｍ_4i-2が出力され、
重み係数αは１／３とされるので、この場合には、｛１
／３・（Ｍ_4i-1−Ｍ_4i-2）＋Ｍ_4i-2｝なる演算が行わ
れ、映像信号Ｑ_3i-1として、２／３・Ｍ_4i-2＋１／３・
Ｍ_4i-1が得られる。

【００９８】また、走査変換回路４９から第４ライン、
第８ライン、第１２ライン等、第４ｉラインの映像信号
Ｍ_4iが出力される場合には、ラインバッファ５１からは
第４ｉ−１ラインの映像信号Ｍ_4i-1が出力され、重み係
数αは２／３とされるので、この場合には、｛２／３・
（Ｍ_4i−Ｍ_4i-1）＋Ｍ_4i-1｝なる演算が行われ、映像信
号Ｑ_3iとして、１／３・Ｍ_4i-1＋２／３・Ｍ_4iが得られ
る。

【００９９】即ち、加算器５６からは映像信号Ｄ５６と
して、映像信号Ｚ１、Ｑ１、Ｑ２、Ｑ３、Ｚ２、Ｑ４、
Ｑ５、Ｑ６、Ｚ３・・・Ｑ３９３、Ｚ１３２が順に出力
される。

【０１００】また、図６１Ｇは書込みアドレスＡＤＤ
_WRBのうち、垂直アドレスＡＤＤ_WRB-Vを示しており、垂
直アドレスＡＤＤ_WRB-Vは、０番地→１番地→２番地→
・・・→５２４番地の順に出力され、この結果、映像信
号Ｚ１、Ｑ１、Ｑ２、Ｑ３、Ｚ２、Ｑ４、Ｑ５、Ｑ６、
Ｚ３・・・Ｚ１３２は、それぞれ、０番地、１番地、２
番地・・・５２４番地に書込まれる。

【０１０１】また、図６１Ｈは読出しアドレスＡＤＤ
_RDB3のうち、垂直アドレスＡＤＤ_{RDB3 -V}を示しており、
垂直アドレスＡＤＤ_RDB3-Vは、１番地→２番地→３番地
→５番地→６番地→７番地→・・・→５２３番地の順に
出力され、０番地、４番地・・・５２４番地は出力され
ない。

【０１０２】したがって、フレームバッファ５７から出
力されるノンインタレース映像信号Ｄ_525-393は、図６
１Ｉに示すように、映像信号Ｑ１→映像信号Ｑ２→・・
・→映像信号Ｑ３９３の順に出力され、映像信号Ｚ１、
Ｚ２・・・Ｚ１３２は出力されない。

【０１０３】なお、ここに、図６３は、演算回路５２で
行われる演算のうち、その演算結果がノンインタレース
映像信号Ｄ_525-393として出力される演算の一部を示し
ている。

【０１０４】

【発明が解決しようとする課題】

第１従来例が有する問題点 図５０に示す第１従来例によれば、インタレース映像信
号Ｄ_INTを、ライン間を補間してなるノンインタレース
映像信号Ｄ_NON-INTに変換することができるが、フィー
ルドバッファ７から出力される映像信号を１ライン分遅
延させるためのラインバッファ８を必要としており、こ
のため、回路規模が大きくなり、消費電力の増加と、高
価格化とを招いてしまうという問題点を有していた。

【０１０５】また、インタレース映像信号Ｄ_INTを、ラ
イン間を補間してなるノンインタレース映像信号Ｄ
_NON-INTに変換するためには、同一ラインの連続読出し
といった複雑なアドレッシング動作を必要とするが、図
５０に示す第１従来例においては、このアドレッシング
動作を規模の大きい回路で行っており、この点からも、
消費電力の増加と、高価格化とを招いてしまうという問
題点があった。

【０１０６】第２従来例が有する問題点 図５５に示す第２従来例によれば、インタレース映像信
号Ｄ_INTを、垂直方向に拡大した映像を表示できるノン
インタレース映像信号Ｄ_394-525に変換できるが、フレ
ームバッファ２９から出力される映像信号を１ライン分
遅延させるためのラインバッファ３０を必要としてお
り、このため、回路規模が大きくなり、消費電力の増加
と、高価格化とを招いてしまうという問題点を有してい
た。

【０１０７】また、インタレース映像信号Ｄ_INTを、垂
直方向に拡大した映像を表示できるノンインタレース映
像信号Ｄ_394-525に変換するためには、同一ラインの連
続読出しといった複雑なアドレッシング動作を必要とす
るが、図５５に示す第２従来例においては、このアドレ
ッシング動作を規模の大きい回路で行っており、この点
からも、消費電力の増加と、高価格化とを招いてしまう
という問題点があった。

【０１０８】第３従来例が有する問題点 図５９に示す第３従来例によれば、インタレース映像信
号Ｄ_INTを、垂直方向に縮小した映像を表示できるノン
インタレース映像信号Ｄ_525-393に変換できるが、走査
変換回路４９から出力される映像信号を１ライン分遅延
させるためのラインバッファ５１を必要としており、こ
のため、回路規模が大きくなり、消費電力の増加と、高
価格化とを招いてしまうという問題点を有していた。

【０１０９】また、インタレース映像信号Ｄ_INTを、垂
直方向に縮小した映像を表示できるノンインタレース映
像信号Ｄ_525-393に変換するためには、不要ラインの読
み飛ばしといった複雑なアドレッシング動作を必要とす
るが、図５９に示す第３従来例においては、このアドレ
ッシング動作を規模の大きい回路で行っており、この点
からも、消費電力の増加と、高価格化とを招いてしまう
という問題点があった。

【０１１０】本発明は、かかる点に鑑み、インタレース
映像信号をノンインタレース映像信号に変換する映像信
号変換装置であって、回路規模が小さく、消費電力の低
減化と、低価格化とを図ることができるようにした映像
信号変換装置を提供することを第１の目的とする。

【０１１１】また、本発明は、インタレース映像信号を
第１のノンインタレース映像信号に変換し、更に、この
第１のノンインタレース映像信号を第２のノンインタレ
ース映像信号に変換する映像信号変換装置であって、回
路規模が小さく、消費電力の低減化と、低価格化とを図
ることができるようにした映像信号変換装置を提供する
ことを第２の目的とする。

【０１１２】また、本発明は、第１のノンインタレース
映像信号を第２のノンインタレース映像信号に変換する
映像信号変換装置であって、回路規模が小さく、消費電
力の低減化と、低価格化とを図ることができるようにし
た映像信号変換装置を提供することを第３の目的とす
る。

【０１１３】また、本発明は、インタレース映像信号を
ノンインタレース映像信号に変換する映像信号変換装
置、又は、インタレース映像信号を第１のノンインタレ
ース映像信号に変換し、更に、この第１のノンインタレ
ース映像信号を第２のノンインタレース映像信号に変換
する映像信号変換装置、又は、第１のノンインタレース
映像信号を第２のノンインタレース映像信号に変換する
映像信号変換装置を備える表示装置であって、回路規模
が小さく、消費電力の低減化と、低価格化とを図ること
ができるようにした表示装置を提供することを第４の目
的とする。

【０１１４】

【課題を解決するための手段】本発明中、第１の発明の
映像信号変換装置は、インタレース映像信号をノンイン
タレース映像信号に変換する映像信号変換装置であっ
て、インタレース映像信号を記憶させ、異なる２本のラ
インの映像信号をドット順に同時に第１、第２の出力部
に読出すことができる記憶回路と、この記憶回路の第
１、第２の出力部に読出される映像信号について、重み
係数を使用した演算を行い、ノンインタレース映像信号
を生成する演算回路と、記憶回路に対して書込みアドレ
ス及び読出しアドレスを与える制御回路とを備えて構成
されるものである。

【０１１５】本発明中、第２の発明の映像信号変換装置
は、インタレース映像信号を第１のノンインタレース映
像信号に変換し、更に、この第１のノンインタレース映
像信号を第２のノンインタレース映像信号に変換する映
像信号変換装置であって、インタレース映像信号を第１
のノンインタレース映像信号に変換する走査変換回路
と、この走査変換回路から出力される第１のノンインタ
レース映像信号を記憶させ、異なる２本のラインの映像
信号をドット順に同時に第１、第２の出力部に読出すこ
とができる記憶回路と、この記憶回路の第１、第２の出
力部に読出される映像信号について、重み係数を使用し
た演算を行い、第２のノンインタレース映像信号を生成
する演算回路と、記憶回路に対して書込みアドレス及び
読出しアドレスを与える制御回路とを備えて構成される
ものである。

【０１１６】本発明中、第３の発明の映像信号変換装置
は、第１のノンインタレース映像信号を第２のノンイン
タレース映像信号に変換する映像信号変換装置であっ
て、第１のノンインタレース映像信号を記憶させ、異な
る２本のラインの映像信号をドット順に同時に第１、第
２の出力部に読出すことができる記憶回路と、この記憶
回路の第１、第２の出力部に読出される映像信号につい
て、重み係数を使用した演算を行い、第２のノンインタ
レース映像信号を生成する演算回路と、記憶回路に対し
て書込みアドレス及び読出しアドレスを与える制御回路
とを備えて構成されるものである。

【０１１７】本発明中、第４の発明の表示装置は、第
１、第２又は第３の発明の映像信号変換装置と、これら
第１、第２又は第３の発明の映像信号変換装置から出力
されるノンインタレース映像信号による映像を表示でき
る表示手段とを備えて構成されるものである。

【０１１８】

【作用】本発明中、第１の発明によれば、インタレース
映像信号の、ライン間を補間してなるノンインタレース
映像信号への変換、又は、インタレース映像信号の、こ
のインタレース映像信号による映像を垂直方向に拡大又
は縮小した映像を表示できるノンインタレース映像信号
への変換を行うことができる。

【０１１９】ここに、たとえば、制御回路は、記憶回路
にインタレース映像信号を第１の速度で書込み、第１の
出力部に、記憶回路に書込んだ映像信号を書込んだ順
に、かつ、所定のラインの映像信号については２回続け
て、第１の速度の２倍の第２の速度で読出すと共に、第
２の出力部に、第１の出力部に読出される次のラインの
映像信号を第２の速度で読出すように、記憶回路に対し
て前記書込みアドレス及び読出しアドレスを与え、演算
回路は、｛（１−重み係数）×第１の出力部に読出され
る映像信号＋重み係数×第２の出力部に読出される映像
信号｝なる演算を任意の手順で行うように構成する場合
には、インタレース映像信号を、ライン間を補間してな
るノンインタレース映像信号に変換することができる。

【０１２０】また、たとえば、制御回路は、記憶回路に
インタレース映像信号を第１の速度で書込み、第１の出
力部に、記憶回路に書込んだ映像信号を書込んだ順に、
かつ、所定のラインの映像信号については複数回続け
て、第２の速度で読出すと共に、第２の出力部に、第１
の出力部に読出される次のラインの映像信号を読出すよ
うに、記憶回路に対して書込みアドレス及び読出しアド
レスを与え、演算回路は、｛（１−重み係数）×第１の
出力部に読出される映像信号＋重み係数×第２の出力部
に読出される映像信号｝なる演算を任意の手順で行うこ
とができるように構成する場合には、インタレース映像
信号を、このインタレース映像信号による映像を垂直方
向に拡大又は縮小した映像を表示できるノンインタレー
ス映像信号に変換することができる。

【０１２１】ここに、この第１の発明においては、イン
タレース映像信号を記憶させ、異なる２本のラインの映
像信号を同時に第１、第２の出力部に読出すことができ
る記憶回路を設けることにより、映像信号を１ライン分
遅延させるための記憶回路を不要としているので、イ
ンタレース映像信号の、ライン間を補間してなるノンイ
ンタレース映像信号への変換、インタレース映像信号
の、このインタレース映像信号による映像を垂直方向に
拡大した映像を表示できるノンインタレース映像信号へ
の変換、又は、インタレース映像信号の、このインタ
レース映像信号による映像を垂直方向に縮小した映像を
表示できるノンインタレース映像信号への変換のうち、
いずれか１種の変換、又は、いずれか２種の変換、又
は、全部の変換を行うことができる映像信号変換装置に
つき、回路規模を小さくすることができる。

【０１２２】また、本発明中、第２の発明によれば、イ
ンタレース映像信号を第１のノンインタレース映像信号
に変換し、更に、この第１のノンインタレース映像信号
を、この第１のノンインタレース映像信号による映像を
垂直方向に拡大又は縮小した映像を表示できる第２のノ
ンインタレース映像信号に変換することができる。

【０１２３】ここに、たとえば、制御回路は、記憶回路
に第１のノンインタレース映像信号を書込み、第１の出
力部に、記憶回路に書込んだ映像信号を書込んだ順に、
かつ、所定のラインの映像信号については複数回続け
て、書込み速度と同一の速度で読出すと共に、第２の出
力部に、第１の出力部に読出される次のラインの映像信
号を読出すように、記憶回路に対して書込みアドレス及
び読出しアドレスを与え、演算回路は、｛（１−重み係
数）×第１の出力部に読出される映像信号＋重み係数×
第２の出力部に読出される映像信号｝なる演算を任意の
手順で行うことができるように構成する場合には、第２
のノンインタレース映像信号として、第１のノンインタ
レース映像信号による映像を垂直方向に拡大した映像を
表示できるノンインタレース映像信号を生成することが
できる。

【０１２４】また、たとえば、制御回路は、記憶回路に
第１のノンインタレース映像信号を書込み、第１の出力
部に、記憶回路に書込んだ映像信号を書込んだ順に、か
つ、所定のラインの映像信号については読出さないよう
に、書込み速度と同一の速度で読出すと共に、第２の出
力部に、第１の出力部に読出される次のラインの映像信
号を読出すように、記憶回路に対して書込みアドレス及
び読出しアドレスを供給し、演算回路は、｛（１−重み
係数）×第１の出力部に読出される映像信号＋重み係数
×第２の出力部に読出される映像信号｝なる演算を任意
の手順で行うことができるように構成する場合には、第
２のノンインタレース映像信号として、第１のノンイン
タレース映像信号による映像を垂直方向に縮小した映像
を表示できるノンインタレース映像信号を生成すること
ができる。

【０１２５】ここに、この第２の発明においては、走査
変換回路から出力される第１のノンインタレース映像信
号を記憶させ、異なる２本のラインの映像信号を同時に
第１、第２の出力部に読出すことができる記憶回路を設
けることにより、映像信号を１ライン分遅延させるため
の記憶回路を不要としているので、インタレース映像信
号を第１のノンインタレース映像信号に変換し、更に、
この第１のノンインタレース映像信号を、この第１のノ
ンインタレース映像信号による映像を垂直方向に拡大し
た映像を表示できる第２のノンインタレース映像信号へ
の変換、又は、インタレース映像信号を第１のノンイン
タレース映像信号に変換し、更に、この第１のノンイン
タレース映像信号を、この第１のノンインタレース映像
信号による映像を垂直方向に縮小した映像を表示できる
第２のノンインタレース映像信号への変換のうち、いず
れか１種の変換、又は、両方の変換を行うことができる
映像信号変換装置につき、回路規模を小さくすることが
できる。

【０１２６】なお、インタレース映像信号を第１のノン
インタレース映像信号に変換する走査変換回路を第１の
発明の映像信号変換装置で構成する場合には、更に、回
路規模を小さくすることができる。

【０１２７】また、本発明中、第３の発明においては、
第１のノンインタレース映像信号を、垂直方向に拡大又
は縮小した映像を表示できる第２のノンインタレース映
像信号に変換することができる。

【０１２８】ここに、たとえば、制御回路は、記憶回路
に第１のノンインタレース映像信号を書込み、第１の出
力部に、記憶回路に書込んだ映像信号を書込んだ順に、
かつ、所定のラインの映像信号については複数回続け
て、書込み速度と同一の速度で読出すと共に、第２の出
力部に、第１の出力部に読出される次のラインの映像信
号を読出すように、記憶回路に対して書込みアドレス及
び読出しアドレスを与え、演算回路は、｛（１−重み係
数）×第１の出力部に読出される映像信号＋重み係数×
第２の出力部に読出される映像信号｝なる演算を任意の
手順で行うことができるように構成する場合には、第２
のノンインタレース映像信号として、第１のノンインタ
レース映像信号による映像を垂直方向に拡大した映像を
表示できるノンインタレース映像信号を生成することが
できる。

【０１２９】また、たとえば、制御回路は、記憶回路に
第１のノンインタレース映像信号を書込み、第１の出力
部に、記憶回路に書込んだ映像信号を書込んだ順に、か
つ、所定のラインの映像信号については読出さないよう
に、書込み速度と同一の速度で読出すと共に、第２の出
力部に、第１の出力部に読出される次のラインの映像信
号を読出すように、記憶回路に対して書込みアドレス及
び読出しアドレスを与え、演算回路は、｛（１−重み係
数）×第１の出力部に読出される映像信号＋重み係数×
第２の出力部に読出される映像信号｝なる演算を任意の
手順で行うことができるように構成する場合には、第２
のノンインタレース映像信号として、第１のノンインタ
レース映像信号による映像を垂直方向に縮小した映像を
表示できるノンインタレース映像信号を生成することが
できる。

【０１３０】ここに、この第３の発明においては、第１
のノンインタレース映像信号を記憶させ、異なる２本の
ラインの映像信号を同時に第１、第２の出力部に読出す
ことができる記憶回路を設けることにより、映像信号を
１ライン分遅延させるための記憶回路を不要としている
ので、第１のノンインタレース映像信号の、この第１の
ノンインタレース映像信号による映像を垂直方向に拡大
した映像を表示できる第２のノンインタレース映像信号
への変換、又は、第１のノンインタレース映像信号の、
この第１のノンインタレース映像信号による映像を垂直
方向に縮小した映像を表示できる第２のノンインタレー
ス映像信号への変換のうち、いずれか１種の変換、又
は、両方の変換を行うことができる映像信号変換装置に
つき、回路規模を小さくすることができる。

【０１３１】なお、第１、第２及び第３の発明において
は、制御回路は、演算回路において第１ラインの映像信
号を生成する場合には、初期値の選択により、整数から
なる読出しアドレスのうちの垂直アドレスと、小数から
なる重み係数とを出力し、その他のラインの映像信号を
生成する場合には、変換動作の種類によって設定される
一定の数値と、現に出力している垂直アドレス及び重み
係数とを加算し、この加算結果のうち、整数部分を記憶
回路から次に出力するラインの垂直アドレスとして出力
し、小数部分を次に出力するラインの映像信号を演算す
る場合の重み係数として出力するように構成することが
でき、このようにする場合には、記憶回路に与える読出
しアドレスのうちの垂直アドレスのアドレッシングの容
易化を図ることができる。

【０１３２】第４の発明 第４の発明においては、表示手段に対してノンインタレ
ース映像信号を供給する映像信号変換装置として、第
１、第２又は第３の発明の映像信号変換装置を備えると
しているので、回路規模を小さくすることができる。

【０１３３】

【実施例】以下、図１〜図４９を参照して、本発明の第
１実施例〜第９実施例について説明する。

【０１３４】第１実施例・・図１〜図９ 図１は、本発明の第１実施例を示す回路図であり、この
第１実施例は、インタレース映像信号を、ライン間を補
間してなるノンインタレース映像信号に変換するもので
ある。

【０１３５】図１中、６３はデジタル化されたインタレ
ース映像信号Ｄ_INTが入力される映像信号入力端子、６
４はインタレース映像信号Ｄ_INT用の垂直同期信号Ｖ
_SYNC-Aが入力される垂直同期信号入力端子、６５はイン
タレース映像信号Ｄ_INT用の水平同期信号Ｈ_SYNC-Aが入
力される水平同期信号入力端子である。

【０１３６】また、６６は重み係数増分Δαが入力され
る重み係数増分入力端子であり、この例では、重み係数
増分Δαとして、１／２が入力される。

【０１３７】また、６７は映像信号入力端子６３に入力
されるインタレース映像信号Ｄ_INTについて、第１フィ
ールドか、第２フィールドかを判別するフィールド判別
信号Ｆ_DISが入力されるフィールド判別信号入力端子、
６８はクロック信号ＣＬＫ１が入力されるクロック信号
入力端子、６９はクロック信号ＣＬＫ１の２倍の周波数
のクロック信号ＣＬＫ２が入力されるクロック信号入力
端子である。

【０１３８】また、７０は映像信号入力端子６３に入力
されるインタレース映像信号Ｄ_INTを対象として、１フ
ィールド分の映像信号を一時的に記憶させるためのフィ
ールドバッファである。

【０１３９】このフィールドバッファ７０は、１系統の
書込みポートと２系統の読出しポートとを有しており、
異なるラインの映像信号をドット順に同時に読み出すこ
とができるように構成されており、７０Ａは第１読出し
ポートの映像信号出力端子、７０Ｂは第２読出しポート
の映像信号出力端子、Ｄ７０Ａは映像信号出力端子７０
Ａに出力される映像信号、Ｄ７０Ｂは映像信号出力端子
７０Ｂに出力される映像信号である。

【０１４０】また、このフィールドバッファ７０は、書
込みポート側にクロック信号ＣＬＫ１が与えられると共
に、読出しポート側にクロック信号ＣＬＫ２が与えら
れ、書込みはクロック信号ＣＬＫ１に同期して行われ、
読出しは、クロック信号ＣＬＫ２に同期して行われるよ
うにされている。

【０１４１】また、７１はフィールドバッファ７０の映
像信号出力端子７０Ａ、７０Ｂから出力される映像信号
Ｄ７０Ａ、Ｄ７０Ｂを演算処理して、ノンインタレース
映像信号Ｄ_NON-INTを生成する演算回路である。

【０１４２】この演算回路７１において、７２は映像信
号Ｄ７０Ｂから映像信号Ｄ７０Ａを減算する減算器、７
３は減算器７２から出力される映像信号Ｄ７２と重み係
数αとを乗算する乗算器、７４は乗算器７３から出力さ
れる映像信号Ｄ７３と映像信号Ｄ７０Ａとを加算して、
ノンインタレース映像信号Ｄ_NON-INTを出力する加算器
である。

【０１４３】即ち、この演算回路７１においては、映像
信号Ｄ７０Ａ、Ｄ７０Ｂについて、｛重み係数α×（映
像信号Ｄ７０Ｂ−映像信号Ｄ７０Ａ）＋映像信号Ｄ７０
Ａ｝なる演算が行われ、ノンインタレース映像信号Ｄ
_NON-INTが生成される。

【０１４４】また、７５は垂直同期信号Ｖ_SYNC-A、水平
同期信号Ｈ_SYNC-A及びクロック信号ＣＬＫ１を入力して
書込みアドレス信号ＡＤＤ_WRAを出力し、インタレース
映像信号Ｄ_INTのフィールドバッファ７０に対する書込
みを制御する書込み制御回路である。

【０１４５】この書込み制御回路７５から出力される書
込みアドレス信号ＡＤＤ_WRAは、垂直アドレスＡＤＤ
_WRA-Vと、水平アドレスＡＤＤ_WRA-Hとから構成され、垂
直アドレスＡＤＤ_WRA-Vは、水平同期信号Ｈ_SYNC-Aの立
ち下がりを検出すると１番地進み、垂直同期信号Ｖ
_SYNC-Aの立ち下がりを検出するとリセットされ、水平ア
ドレスＡＤＤ_WRA-Hは、クロック信号ＣＬＫ１の立ち上
がりを検出すると１番地進み、水平同期信号Ｈ_SYNC-Aの
立ち下がりを検出するとリセットされる。

【０１４６】また、７６は垂直同期信号Ｖ_SYNC-A、水平
同期信号Ｈ_SYNC-A、重み係数増分Δα、フィールド判別
信号Ｆ_DIS及びクロック信号ＣＬＫ２を入力し、フィー
ルドバッファ７０の第１読出しポート側に与えるべき読
出しアドレスＡＤＤ_RDAのうち、垂直アドレスＡＤＤ
_RDA-V、及び、ノンインタレース映像信号Ｄ_NON-INT用の
垂直同期信号Ｖ_SYNC-B及び水平同期信号Ｈ_SYNC-Bを出力
すると共に、加算器７３に与えるべき重み係数αを出力
する重み係数生成回路である。

【０１４７】また、７７は重み係数生成回路７６から出
力される垂直アドレスＡＤＤ_RDA-Vに１を加算して、垂
直アドレスＡＤＤ_RDA-Vの１番地先の垂直アドレスＡＤ
Ｄ_{RDA -V}”を生成する加算器であり、この垂直アドレス
ＡＤＤ_RDA-V”は、フィールドバッファ７０の第２読出
しポート側に与えられる。

【０１４８】また、７８は垂直同期信号Ｖ_SYNC-A、水平
同期信号Ｈ_SYNC-A及びクロック信号ＣＬＫ２を入力し、
フィールドバッファ７０の第１、第２読出しポートに読
出しアドレスＡＤＤ_RDA、ＡＤＤ_RDA”のうち、水平アド
レスを与える読出し制御回路であり、この第２実施例で
は、第１、第２読出しポートには同一の水平アドレスＡ
ＤＤ_RDA-Hが与えられる。

【０１４９】ここに、書込み制御回路７５、重み係数生
成回路７６、加算器７７及び読出し制御回路７８は、全
体として、フィールドバッファ７０を制御する制御回路
を構成する。

【０１５０】また、図２は重み係数生成回路７６の垂直
アドレスＡＤＤ_RDA-V及び重み係数αを生成する部分の
構成を示す回路図である。

【０１５１】図２中、８０は加算器であり、この加算器
８０は、図３に示すように、整数部分８ビット、小数部
分８ビットの１６ビットからなる重み係数増分Δαと、
整数部分８ビットからなる垂直アドレスＡＤＤ_RDA-V及
び小数部分８ビットからなる重み係数αとを加算し、こ
の加算結果のうち、整数部分８ビットを次のラインの垂
直アドレスＡＤＤ_RDA-Vとして出力し、小数部分８ビッ
トを次のラインの映像信号を生成するための重み係数α
として出力するものである。

【０１５２】また、８１はフィールド判別信号Ｆ_DISを
入力して初期値を生成する初期値生成回路であり、この
初期値生成回路８１は、フィールド判別信号Ｆ_DIS＝
「０」の場合、初期値として０を出力し、フィールド判
別信号Ｆ_DIS＝「１」の場合、初期値として１／２を出
力する。

【０１５３】また、８２は垂直同期信号Ｖ_SYNC-Aを選択
制御信号として、加算器８０の出力と初期値生成回路８
１から出力される初期値とを選択して出力するセレクタ
であり、このセレクタ８２は、垂直同期信号Ｖ_SYNC-A＝
「０」の場合、入力端子Ｂを選択し、垂直同期信号Ｖ
_SYNC-A＝「１」の場合には、入力端子Ａを選択する。

【０１５４】また、８３は水平同期信号Ｈ_SYNC-Aをクロ
ック信号としてラッチ動作を行うＤフリップフロップ回
路であり、正相出力端子Ｑに垂直アドレスＡＤＤ_RDA-V
及び重み係数αが出力される。

【０１５５】ここに、図４は、この重み係数生成回路７
６の動作を示すタイミングチャートであり、図４Ａは垂
直同期信号Ｖ_SYNC-B、図４Ｂは水平同期信号Ｈ_SYNC-B、
図４Ｃはフィールド判別信号Ｆ_DIS、図４Ｄは初期値生
成回路８１から出力される初期値、図４ＥはＤフリップ
フロップ回路８３から出力される垂直アドレスＡＤＤ
_RDA-V、図４ＦはＤフリップフロップ回路８３から出力
される重み係数αを示している。

【０１５６】また、図５、図６は重み係数生成回路７６
の加算器８０で行われる加算の一部を２進数で示す図で
あり、図５は第１フィールドに対応するフレームの場
合、図６は第２フィールドに対応するフレームの場合を
示している。

【０１５７】即ち、第１フィールドに対応するフレーム
の場合、フィールド判別信号Ｆ_DIS＝「０」で、初期値
＝０とされるので、第１ラインの水平同期信号Ｈ_SYNC-B
が立ち下がった場合には、Ｄフリップフロップ回路８３
の出力＝０となり、第１水平期間においては、垂直アド
レスＡＤＤ_RDA-Vとして０が出力され、重み係数αとし
て０が出力される。

【０１５８】したがって、この場合には、加算器８０に
おいては、｛１／２（重み係数増分Δα）＋０（Ｄフリ
ップフロップ回路８３の出力）｝なる加算が行われ、こ
の加算結果として１／２が出力されるので、第２水平期
間においては、垂直アドレスＡＤＤ_RDA-Vとして０が出
力され、重み係数αとして１／２が出力される。

【０１５９】したがって、この場合には、加算器８０に
おいては、｛１／２（重み係数増分Δα）＋１／２（Ｄ
フリップフロップ回路８３の出力）｝なる加算が行わ
れ、この加算結果として２／２＝１が出力されるので、
第３水平期間においては、垂直アドレスＡＤＤ_RDA-Vと
して１が出力され、重み係数αとして０が出力される。

【０１６０】したがって、この場合には、加算器８０に
おいては、｛１／２（重み係数増分Δα）＋２／２（Ｄ
フリップフロップ回路８３の出力）｝なる加算が行わ
れ、この加算結果として３／２＝１・１／２が出力され
るので、第４水平期間においては、垂直アドレスＡＤＤ
_RDA-Vとして１が出力され、重み係数αとして１／２が
出力される。

【０１６１】このように、重み係数生成回路７６におい
ては、第１フィールドに対応するフレームの場合、第１
水平期間→第２水平期間→第３水平期間→第４水平期間
→第５水平期間→第６水平期間→第７水平期間→第８水
平期間・・・と変化すると、垂直アドレスＡＤＤ_RDA-V
は、０番地→０番地→１番地→１番地→２番地→２番地
→３番地→３番地・・・と変化し、重み係数αは、０→
１／２→０→１／２→０→１／２→０→１／２・・・と
変化する。

【０１６２】即ち、垂直アドレスＡＤＤ_RDA-Vは、水平
期間を単位として、０番地から順に同一のアドレスが２
回ずつ出力されると共に、重み係数αは、水平期間を単
位として、０、１／２が０を先頭値として繰り返して出
力される。

【０１６３】これに対して、第２フィールドに対応する
フレームの場合、フィールド判別信号Ｆ_DIS＝「１」
で、初期値＝１／２とされるので、第１ラインの水平同
期信号Ｈ_SYNC-Bが立ち下がった場合には、Ｄフリップフ
ロップ回路８３の出力＝１／２となり、第１水平期間に
おいては、垂直アドレスＡＤＤ_RDA-Vとして０が出力さ
れ、重み係数αとして１／２が出力される。

【０１６４】したがって、この場合には、加算器８０に
おいては、｛１／２（重み係数増分Δα）＋１／２（Ｄ
フリップフロップ回路８３の出力）｝なる加算が行わ
れ、この加算結果として２／２＝１が出力されるので、
第２水平期間においては、垂直アドレスＡＤＤ_RDA-Vと
して１が出力され、重み係数αとして０が出力される。

【０１６５】したがって、この場合には、加算器８０に
おいては、｛１／２（重み係数増分Δα）＋２／２（Ｄ
フリップフロップ回路８３の出力）｝なる加算が行わ
れ、この加算結果として３／２＝１・１／２が出力され
るので、第３水平期間においては、垂直アドレスＡＤＤ
_RDA-Vとして１が出力され、重み係数αとして１／２が
出力される。

【０１６６】したがって、この場合には、加算器８０に
おいては、１／２（重み係数増分Δα）＋３／２（Ｄフ
リップフロップ回路８３の出力）なる加算が行われ、こ
の加算結果として４／２＝２が出力されるので、第４水
平期間においては、ラインアドレスＡＤＤ_RDA-Vとして
２が出力され、重み係数αとして０が出力される。

【０１６７】このように、重み係数生成回路７６におい
ては、第２フィールドに対応するフレームの場合、第１
水平期間→第２水平期間→第３水平期間→第４水平期間
→第５水平期間→第６水平期間→第７水平期間・・・と
変化すると、垂直アドレスＡＤＤ_RDA-Vは、０→１→１
→２→２→３→３・・・と変化し、重み係数αは、１／
２→０→１／２→０→１／２→０→１／２・・・と変化
する。

【０１６８】即ち、垂直アドレスＡＤＤ_RDA-Vは、水平
期間を単位として、０番地を１回出力した後、１番地か
ら順に同一のアドレスが２回ずつ出力されると共に、重
み係数αは、水平期間を単位として、１／２、０が１／
２を先頭値として繰り返して出力される。

【０１６９】図７は、この第１実施例の垂直方向の動作
を示すタイミングチャートであり、破線８５は同一時刻
を示しており、紙面の広さの都合上、図７Ｅ〜図７Ｌ
は、図７Ａ〜図７Ｄに対して、一垂直期間Ｔ_Vだけ時刻
を前にずらして記載している。

【０１７０】ここに、図７Ａは垂直同期信号Ｖ_SYNC-A、
図７Ｂは水平同期信号Ｈ_SYNC-Aを示しており、垂直同期
信号Ｖ_SYNC-Aのローレベル期間は一水平期間とされてい
る。

【０１７１】また、図７Ｃはインタレース映像信号Ｄ
_INTを示しており、第１フィールドの場合、奇数ライン
の映像信号が第１ラインの映像信号Ｎ１から順に入力さ
れ、第２フィールドの場合には、偶数ラインの映像信号
が第０ラインの映像信号Ｎ０から順に入力される。

【０１７２】また、図７Ｄは書込み制御回路７５から出
力される書込みアドレスＡＤＤ_WRAのうち、垂直アドレ
スＡＤＤ_WRA-Vを示しており、第１フィールドの場合に
おいても、第２フィールドの場合においても、０番地→
１番地→２番地→・・・→５２４番地の順に出力され
る。

【０１７３】したがって、第１フィールドの場合に入力
される第１ラインの映像信号Ｎ１、第３ラインの映像信
号Ｎ３、第５ラインの映像信号Ｎ５・・・第５２５ライ
ンの映像信号Ｎ５２５は、それぞれ、０番地、１番地、
２番地・・・５２４番地の垂直アドレスに書き込まれ
る。

【０１７４】また、第２フィールドの場合に入力される
第０ラインの映像信号Ｎ０、第２ラインの映像信号Ｎ
２、第４ラインの映像信号Ｎ４・・・第５２４ラインの
映像信号Ｎ５２４は、それぞれ、０番地、１番地、２番
地・・・５２４番地の垂直アドレスに書き込まれる。

【０１７５】また、図７Ｅは重み係数生成回路７６から
出力される垂直同期信号Ｖ_SYNC-Bを示しており、この垂
直同期信号Ｖ_SYNC-Bは、垂直同期信号Ｖ_SYNC-Aのローレ
ベル期間を１／２に短縮したものとされている。

【０１７６】また、図７Ｆは重み係数生成回路７６から
出力される水平同期信号Ｈ_SYNC-Bを示しており、この水
平同期信号Ｈ_SYNC-Bは、水平同期信号Ｈ_SYNC-Aの周期を
１／２に短縮したものとされている。

【０１７７】また、図７Ｇは重み係数生成回路７６から
出力される読出しアドレスＡＤＤ_{RD A}のうち、フィール
ドバッファ７０の第１読出しポート側に与えられる垂直
アドレスＡＤＤ_RDA-Vを示している。

【０１７８】この垂直アドレスＡＤＤ_RDA-Vは、前述し
たように、第１フィールドに対応するフレームの場合に
おいては、第１水平期間→第２水平期間→第３水平期間
→第４水平期間→第５水平期間→第６水平期間→第７水
平期間→第８水平期間・・・と変化すると、０番地→０
番地→１番地→１番地→２番地→２番地→３番地→３番
地・・・と変化する。

【０１７９】また、第２フィールドに対応するフレーム
の場合においては、第１水平期間→第２水平期間→第３
水平期間→第４水平期間→第５水平期間→第６水平期間
→第７水平期間・・・と変化すると、垂直アドレスＡＤ
Ｄ_RDA-Vは、０番地→１番地→１番地→２番地→２番地
→３番地→３番地・・・と変化する。

【０１８０】また、図７Ｈは加算器７７から出力され、
フィールドバッファ７０の第２読出しポート側に与えら
れる垂直アドレスＡＤＤ_RDA-V”を示しており、この垂
直アドレスＡＤＤ_RDA-V”は、前述したように、垂直ア
ドレスＡＤＤ_RDA-Vに１を加算したものとなる。

【０１８１】即ち、垂直アドレスＡＤＤ_RDA-V”は、第
１フィールドに対応するフレームの場合においては、第
１水平期間→第２水平期間→第３水平期間→第４水平期
間→第５水平期間→第６水平期間→第７水平期間→第８
水平期間・・・と変化すると、１番地→１番地→２番地
→２番地→３番地→３番地→４番地→４番地・・・と変
化する。

【０１８２】また、第２フィールドに対応するフレーム
の場合には、第１水平期間→第２水平期間→第３水平期
間→第４水平期間→第５水平期間→第６水平期間→第７
水平期間・・・と変化すると、１番地→２番地→２番地
→３番地→３番地→４番地→４番地・・と変化する。

【０１８３】したがって、フィールドバッファ７０の第
１読出しポートの映像信号出力端子７０Ａから出力され
る映像信号Ｄ７０Ａは、図７Ｉに示すように、第１フィ
ールドに対応するフレームの場合には、第１ラインの映
像信号Ｎ１→第１ラインの映像信号Ｎ１→第３ラインの
映像信号Ｎ３→第３ラインの映像信号Ｎ３→第５ライン
の映像信号Ｎ５→第５ラインの映像信号Ｎ５・・・の順
に出力される。

【０１８４】また、第２フィールドに対応するフレーム
の場合には、第０ラインの映像信号Ｎ０→第２ラインの
映像信号Ｎ２→第２ラインの映像信号Ｎ２→第４ライン
の映像信号Ｎ４→第４ラインの映像信号Ｎ４→第６ライ
ンの映像信号Ｎ６・・・の順に出力される。

【０１８５】また、フィールドバッファ７０の第２読出
しポートの映像信号出力端子７０Ｂから出力される映像
信号Ｄ７０Ｂは、図７Ｊに示すように、第１フィールド
に対応するフレームの場合には、第３ラインの映像信号
Ｎ３→第３ラインの映像信号Ｎ３→第５ラインの映像信
号Ｎ５→第７ラインの映像信号Ｎ７→第７ラインの映像
信号Ｎ７・・・の順に出力される。

【０１８６】また、第２フィールドに対応するフレーム
の場合には、第２ラインの映像信号Ｎ２→第４ラインの
映像信号Ｎ４→第４ラインの映像信号Ｎ４→第６ライン
の映像信号Ｎ６→第６ラインの映像信号Ｎ６→第８ライ
ンの映像信号Ｎ８→第８ラインの映像信号Ｎ８・・・の
順に出力される。

【０１８７】また、図７Ｋは重み係数生成回路７６から
出力される重み係数αを示しており、この重み係数α
は、前述したように、第１フィールドに対応するフレー
ムの場合には、第１水平期間→第２水平期間→第３水平
期間→第４水平期間→第５水平期間→第６水平期間→第
７水平期間・・・と変化すると、０→１／２→０→１／
２→０→１／２→０・・・と変化する。

【０１８８】また、第２フィールドに対応するフレーム
の場合には、第１水平期間→第２水平期間→第３水平期
間→第４水平期間→第５水平期間→第６水平期間→第７
水平期間・・・と変化すると、１／２→０→１／２→０
→１／２→０→１／２・・・と変化する。

【０１８９】また、図７Ｌは、演算回路７１から出力さ
れるノンインタレース映像信号、即ち、この第１実施例
から出力されるノンインタレース映像信号Ｄ_NON-INTを
示している。

【０１９０】また、図８、図９は演算回路７１で行われ
る演算の一部を示す図であり、図８は第１フィールドに
対応するフレームの場合、図９は第２フィールドに対応
するフレームの場合を示している。

【０１９１】ここに、演算回路７１においては、｛重み
係数α×（映像信号Ｄ７０Ｂ−映像信号７０Ａ）＋映像
信号７０Ａ｝なる演算が行われるので、第１フィールド
に対応するフレームの場合において、奇数ラインの映像
信号Ｍ_2i-1が生成される場合には、重み係数αとして０
が出力され、｛０（Ｎ_2i+1−Ｎ_2i-1）＋Ｎ_2i-1｝なる演
算が行われ、映像信号Ｍ_2i-1として、Ｎ_2i-1が得られ
る。

【０１９２】また、第１フィールドに対応するフレーム
の場合において、偶数ラインの映像信号Ｍ_2iが生成され
る場合には、重み係数αとして１／２が出力され、｛１
／２・（Ｎ_2i+1−Ｎ_2i-1）＋Ｎ_2i-1｝なる演算が行わ
れ、映像信号Ｍ_2iとして、１／２・Ｎ_2i-1＋１／２・Ｎ
_2i+1が得られることになる。

【０１９３】また、第２フィールドに対応するフレーム
の場合において、奇数ラインの映像信号Ｍ_2i-1が生成さ
れる場合には、重み係数αとして１／２が出力され、
｛１／２・（Ｎ_2i−Ｎ_2i-2）＋Ｎ_2i-2｝なる演算が行わ
れ、映像信号Ｍ_2i-1として、１／２・Ｎ_2i-2＋１／２・
Ｎ_2iが得られることになる。

【０１９４】また、第２フィールドに対応するフレーム
の場合において、偶数ラインの映像信号Ｍ_2iが生成され
る場合には、重み係数αとして０が出力され、｛０（Ｎ
_2i+2−Ｎ_2i）＋Ｎ_2i｝なる演算が行われ、映像信号Ｍ_2i
として、Ｎ_2iが得られることになる。

【０１９５】このように、この第１実施例によれば、５
２５ラインによる映像を表示できるインタレース映像信
号Ｄ_INTを、ライン間を補間してなる５２５ラインのノ
ンインタレース映像信号Ｄ_NON-INTに変換することがで
きる。

【０１９６】ここに、この第１実施例においては、イン
タレース映像信号Ｄ_INTを記憶させ、異なる２本のライ
ンの映像信号を同時に映像信号出力端子７０Ａ、７０Ｂ
に読出すことができるフィールドバッファ７０を設け、
インタレース映像信号Ｄ_INTをドット順にクロック信号
ＣＬＫ１に同期させてフィールドバッファ７０に書込
み、書き込んだ映像信号を書き込んだ順に、かつ、所定
のラインの映像信号については２回続けて、クロック信
号ＣＬＫ２に同期させて映像信号出力端子７０Ａに読出
すと共に、映像信号出力端子７０Ｂに、映像信号出力端
子７０Ａに出力される次のラインの映像信号を出力させ
ることにより、映像信号を一ライン分遅延させるための
ラインバッファを不要としている。

【０１９７】したがって、この第１実施例によれば、５
２５ラインによる映像を表示できるインタレース映像信
号Ｄ_INTを５２５ラインのノンインタレース映像信号Ｄ
_{NON-I NT}に変換する映像信号変換装置について、回路規
模を小さくし、消費電力の低減化と、低価格化とを図る
ことができる。

【０１９８】また、この第１実施例によれば、重み係数
生成回路７６は、第１ラインの映像信号Ｍ１を生成する
場合には、初期値０の選択により、整数からなる垂直ア
ドレスＡＤＤ_RDA-Vと、小数からなる重み係数αとを出
力し、第１ライン〜第５２４ラインの映像信号Ｍ２〜Ｍ
５２４を生成する場合には、重み係数増分Δαと、現に
出力されている垂直アドレスＡＤＤ_RDA-V及び重み係数
αとを加算し、この加算結果のうち、整数部分を次に出
力するラインの垂直アドレスＡＤＤ_RDA-Vとして出力
し、小数部分を次に出力するラインを生成するための重
み係数αとして出力するとしているので、垂直方向のア
ドレッシングを規模の小さい回路で行うことができ、こ
の点からも、消費電力の低減化と、低価格化とを図るこ
とができる。

【０１９９】第２実施例、第３実施例・・図１０〜図１
５ 図１０は本発明の第２実施例を示す回路図であり、この
第２実施例は、５２５ラインの映像を表示できるインタ
レース映像信号Ｄ_INTを５２５ラインのノンインタレー
ス映像信号Ｄ_NON-INTに変換し、更に、このノンインタ
レース映像信号Ｄ_NON-INTを、図５６に示す場合と同様
に、このノンインタレース映像信号Ｄ_{NON -INT}による映
像のうち、第１ライン〜第３９４ラインによる映像を第
１ライン〜第５２５ラインによる映像に垂直方向に拡大
した映像を表示できるノンインタレース映像信号Ｄ
_394-525に変換するものである。

【０２００】図１０中、８７はインタレース映像信号Ｄ
_INTが入力される映像信号入力端子、８８はインタレー
ス映像信号Ｄ_INT用の垂直同期信号Ｖ_SYNC-Aが入力され
る垂直同期信号入力端子、８９はインタレース映像信号
Ｄ_INT用の水平同期信号Ｈ_{SYN C-A}が入力される水平同期
信号入力端子である。

【０２０１】また、９０は重み係数増分Δαが入力され
る重み係数増分入力端子、９１は初期値が入力される初
期値入力端子であり、この第２実施例においては、重み
係数増分Δαとして３／４、初期値として０が入力され
る。

【０２０２】また、９２はクロック信号ＣＬＫ１が入力
されるクロック信号入力端子、９３はクロック信号ＣＬ
Ｋ１の２倍の周波数のクロック信号ＣＬＫ２が入力され
るクロック信号入力端子である。

【０２０３】また、９４は映像信号入力端子８７に入力
されるインタレース映像信号Ｄ_INTをノンインタレース
映像信号Ｄ_NON-INTに変換する走査変換回路であり、図
１に示す第１実施例と同様に構成される。なお、フィー
ルド判別信号Ｆ_DISが入力されるフィールド判別信号入
力端子は、図示を省略している。

【０２０４】また、９５は走査変換回路９４から出力さ
れるノンインタレース映像信号Ｄ_{NO N-INT}を処理し、こ
のノンインタレース映像信号による映像のうち、第１ラ
イン〜第３９４ラインによる映像を第１ライン〜第５２
５ラインによる映像に垂直方向に拡大した映像を表示で
きるノンインタレース映像信号Ｄ_394-525に変換する拡
大処理回路であり、本発明の第３実施例をなすものであ
る。

【０２０５】この拡大処理回路９５において、９６は走
査変換回路９４から出力されるノンインタレース映像信
号Ｄ_NON-INTを対象として、１フレーム分の映像信号を
一時的に記憶させるためのフレームバッファである。

【０２０６】このフレームバッファ９６は、１系統の書
込みポートと２系統の読出しポートとを有し、異なるラ
インの映像信号を同時に読出すことができるようにされ
ており、９６Ａは第１読出しポートの映像信号出力端
子、９６Ｂは第２読出しポートの映像信号出力端子、Ｄ
９６Ａは映像信号出力端子９６Ａから出力される映像信
号、Ｄ９６Ｂは映像信号出力端子９６Ｂから出力される
映像信号である。

【０２０７】また、このフレームバッファ９６は、書込
みポート側及び読出しポート側にクロック信号ＣＬＫ２
が与えられ、書込み及び読出しは、クロック信号ＣＬＫ
２に同期して行われるようにされている。

【０２０８】また、９７はフレームバッファ９６の映像
信号出力端子９６Ａ、９６Ｂから出力される映像信号Ｄ
９６Ａ、Ｄ９６Ｂを演算処理して、ノンインタレース映
像信号Ｄ_394-525を出力する演算回路である。

【０２０９】この演算回路９７において、９８は映像信
号Ｄ９６Ｂから映像信号Ｄ９６Ａを減算する減算器、９
９は減算器９８から出力される映像信号Ｄ９８と重み係
数αとを乗算する乗算器、１００は乗算器９９から出力
される映像信号Ｄ９９と映像信号Ｄ９６Ａとを加算し
て、ノンインタレース映像信号Ｄ_394-525を出力する加
算器である。

【０２１０】即ち、この演算回路９７においては、映像
信号Ｄ９６Ａ、Ｄ９６Ｂについて、｛重み係数α×（映
像信号Ｄ９６Ｂ−映像信号Ｄ９６Ａ）＋映像信号Ｄ９６
Ａ｝なる演算が行われ、ノンインタレース映像信号Ｄ
_394-525が生成される。

【０２１１】また、拡大処理回路９５において、１０１
は垂直同期信号Ｖ_SYNC-B、水平同期信号Ｈ_SYNC-B及びク
ロック信号ＣＬＫ２を入力して書込みアドレスＡＤＤ
_WRBを出力し、ノンインタレース映像信号Ｄ_NON-INTのフ
レームバッファ９６に対する書込みを制御する書込み制
御回路である。

【０２１２】この書込み制御回路１０１から出力される
書込みアドレスＡＤＤ_WRBは、垂直ドレスＡＤＤ
_WRB-Vと、水平ドットアドレスＡＤＤ_WRB-Hから構成さ
れ、垂直アドレスＡＤＤ_WRB-Vは、水平同期信号Ｈ
_SYNC-Bの立ち下がりを検出すると１番地進み、垂直同期
信号Ｖ_SYNC-Bの立ち下がりを検出するとリセットされ、
水平アドレスＡＤＤ_WRB-Hは、クロック信号ＣＬＫ１の
立ち上がりを検出すると１番地進み、水平同期信号Ｈ
_SYNC-Aの立ち下がりを検出するとリセットされる。

【０２１３】また、１０２は垂直同期信号Ｖ_SYNC-B、水
平同期信号Ｈ_SYNC-B、重み係数増分Δα及びクロック信
号ＣＬＫ２を入力して、フレームバッファ９６の第１読
出しポート側に与えるべき読出しアドレスＡＤＤ_RDBの
うち、垂直アドレスＡＤＤ_{RDB -V}を出力すると共に、乗
算器９９に与えるべき重み係数αを出力する重み係数生
成回路である。

【０２１４】また、１０３は重み係数生成回路１０２か
ら出力される垂直アドレスＡＤＤ_{RD B-V}に１を加算し
て、垂直アドレスＡＤＤ_RDB-Vの１番地先の垂直アドレ
スＡＤＤ _RDB-V”を生成する加算器であり、この垂直ア
ドレスＡＤＤ_RDB-V”は、フレームバッファ９６の第２
読出しポート側に与えられる。

【０２１５】また、１０４は垂直同期信号Ｖ_SYNC-B、水
平同期信号Ｈ_SYNC-B及びクロック信号ＣＬＫ２を入力し
て、フレームバッファ９６の第１、第２読出しポートに
与えるべき読出しアドレスＡＤＤ_RDB、ＡＤＤ_RDB”のう
ち、水平アドレスを与える読出し制御回路であり、この
第２実施例では、第１、第２読出しポートには同一の水
平アドレスＡＤＤ_RDB-Hが与えられる。

【０２１６】ここに、書込み制御回路１０１、重み係数
生成回路１０２、加算器１０３及び読出し制御回路１０
４は、全体として、フレームバッファ９６を制御する制
御回路を構成する。

【０２１７】また、図１１は重み係数生成回路１０２の
構成を示す回路図であり、図１１中、１０６は加算器で
ある。

【０２１８】この加算器１０６は、図３に示すと同様
に、整数部分８ビット、小数部分８ビットの１６ビット
からなる重み係数増分Δαと、整数部分８ビットからな
る垂直アドレスＡＤＤ_RDA-V及び小数部分８ビットから
なる重み係数αとを加算し、この加算結果のうち、整数
部分８ビットを次のラインの垂直アドレスＡＤＤ_RDA-V
として出力し、小数部分８ビットを次のラインの映像信
号を生成するための重み係数αとして出力するものであ
る。

【０２１９】また、１０７は垂直同期信号Ｖ_SYNC-Bを選
択制御信号として、加算器１０６の出力と初期値とを選
択して出力するセレクタであり、このセレクタ１０７
は、垂直同期信号Ｖ_SYNC-B＝「０」の場合には、入力端
子Ｂを選択し、垂直同期信号Ｖ _SYNC-B＝「１」の場合に
は、入力端子Ａを選択する。

【０２２０】また、１０８は水平同期信号Ｈ_SYNC-Bをク
ロック信号としてラッチ動作を行うＤフリップフロップ
回路であり、正相出力端子Ｑに垂直アドレスＡＤＤ
_RDB-V及び重み係数αを得るとするものである。

【０２２１】図１２は重み係数生成回路１０２の動作を
示すタイミングチャートであり、図１２Ａは走査変換回
路９４から出力される垂直同期信号Ｖ_SYNC-B、図１２Ｂ
は走査変換回路９４から出力される水平同期信号Ｈ
_SYNC-B、図１２Ｃは初期値入力端子９１に入力される初
期値、図１２ＤはＤフリップフロップ回路１０８から出
力される垂直アドレスＡＤＤ_RDB-V、図１２ＥはＤフリ
ップフロップ回路１０８から出力される重み係数αを示
している。

【０２２２】また、図１３は重み係数生成回路１０２の
加算器１０６で行われる加算の一部を２進数で示す図で
あり、重み係数生成回路１０２においては、セレクタ１
０７は、垂直同期信号Ｖ_SYNC-B＝「０」の場合、初期値
を選択し、垂直同期信号Ｖ_{SY NC-B}＝「１」の場合には、
加算器１０６の出力を選択する。

【０２２３】したがって、各フレームにおいて、第１ラ
インの水平同期信号Ｈ_SYNC-Bが立ち下がると、Ｄフリッ
プフロップ回路１０８の出力は０となり、第１水平期間
においては、垂直アドレスＡＤＤ_RDB-Vとして０が出力
され、重み係数αとして０が出力される。

【０２２４】この結果、この場合には、加算器１０６に
おいては、｛３／４（重み係数増分Δα）＋０（Ｄフリ
ップフロップ回路１０８の出力）｝なる演算が行われ、
加算結果として３／４が出力されるので、第２水平期間
においては、垂直アドレスＡＤＤ_RDB-Vとして０が出力
され、重み係数αとして３／４が出力される。

【０２２５】この結果、この場合には、加算器１０６に
おいては、｛３／４（重み係数増分Δα）＋３／４（Ｄ
フリップフロップ回路１０８の出力）｝なる演算が行わ
れ、加算結果として６／４＝１・２／４が出力されるの
で、第３水平期間においては、垂直アドレスＡＤＤ
_RDB-Vとして１が出力され、重み係数αとして２／４が
出力される。

【０２２６】この結果、この場合には、加算器１０６に
おいては、｛３／４（重み係数増分Δα）＋６／４（Ｄ
フリップフロップ回路１０８の出力）｝なる演算が行わ
れ、加算結果として９／４＝２・１／４が出力されるの
で、第４水平期間においては、垂直アドレスＡＤＤ
_RDB-Vとして２が出力され、重み係数αとして１／４が
出力される。

【０２２７】この結果、この場合には、加算器１０６に
おいては、｛３／４（重み係数増分Δα）＋９／４（Ｄ
フリップフロップ回路１０８の出力）｝なる演算が行わ
れ、加算結果として１２／４＝３が出力されるので、第
５水平期間においては、垂直アドレスＡＤＤ_RDB-Vとし
て３が出力され、重み係数αとして０が出力される。

【０２２８】この結果、この場合には、加算器１０６に
おいては、｛３／４（重み係数増分Δα）＋１２／４
（Ｄフリップフロップ回路１０８の出力）｝なる演算が
行われ、加算結果として１５／４＝３・３／４が出力さ
れるので、第６水平期間においては、垂直アドレスＡＤ
Ｄ_RDB-Vとして３が出力され、重み係数αとして３／４
が出力される。

【０２２９】この結果、この場合には、加算器１０６に
おいては、｛３／４（重み係数増分Δα）＋１５／４
（Ｄフリップフロップ回路１０８の出力）｝なる演算が
行われ、加算結果として１８／４＝４・２／４が出力さ
れるので、第７水平期間においては、垂直アドレスＡＤ
Ｄ_RDB-Vとして４が出力され、重み係数αとして２／４
が出力される。

【０２３０】この結果、この場合には、加算器１０６に
おいては、｛３／４（重み係数増分Δα）＋１８／４
（Ｄフリップフロップ回路１０８の出力）｝なる演算が
行われ、加算結果として２１／４＝５・１／４が出力さ
れるので、第８水平期間においては、垂直アドレスＡＤ
Ｄ_RDB-Vとして５が出力され、重み係数αとして１／４
が出力される。

【０２３１】この結果、この場合には、加算器１０６に
おいては、｛３／４（重み係数増分Δα）＋２１／４
（Ｄフリップフロップ回路１０８の出力）｝なる演算が
行われ、加算結果として２４／４＝６が出力されるの
で、第９水平期間においては、垂直アドレスＡＤＤ
_RDB-Vとして６が出力され、重み係数αとして０が出力
される。

【０２３２】このように、各フレームにおいては、第１
水平期間→第２水平期間→第３水平期間→第４水平期間
→第５水平期間→第６水平期間→第７水平期間→第８水
平期間→第９水平期間・・・と変化すると、垂直アドレ
スＡＤＤ_RDB-Vは、０番地→０番地→１番地→２番地→
３番地→３番地→４番地→５番地→６番地・・・と変化
し、重み係数αは、０→３／４→２／４→１／４→０→
３／４→２／４→１／４→０・・・と変化する。

【０２３３】即ち、垂直アドレスＡＤＤ_RDB-Vは、水平
期間を単位として、（３ｉ−３）番地→（３ｉ−３）番
地→（３ｉ−２）番地→（３ｉ−１）番地の順にｉ＝１
→２→３・・・と変化させて出力され、重み係数αは、
０、３／４、２／４、１／４が順に繰り返して出力され
る。

【０２３４】図１４は、この第２実施例の垂直方向の動
作を示すタイミングチャートであり、破線１０９は同一
時刻を示しており、紙面の広さの都合上、図１４Ｅ〜図
１４Ｊは、図１４Ａ〜図１４Ｄに対し、一垂直期間Ｔv
だけ時刻を前にずらして記載している。

【０２３５】ここに、図１４Ａは走査変換回路９４から
出力される垂直同期信号Ｖ_SYNC-B、図１４Ｂは走査変換
回路９４から出力される水平同期信号Ｈ_SYNC-Bを示して
おり、垂直同期信号Ｖ_SYNC-Bのロウレベル期間は、１水
平期間とされている。

【０２３６】なお、垂直同期信号Ｖ_SYNC-Bは、垂直同期
信号Ｖ_SYNC-Aのロウレベル期間を１／２としたものであ
り、水平同期信号Ｈ_SYNC-Bは、水平同期信号Ｈ_SYNC-Aの
周期を１／２としたものである。

【０２３７】また、図１４Ｃは走査変換回路９４から出
力されるノンインタレース映像信号Ｄ_NON-INTを示して
おり、各フレームにおいては、第１ラインの映像信号Ｍ
１→第２ラインの映像信号Ｍ２→第３ラインの映像信号
Ｍ３→第４ラインの映像信号Ｍ４→・・・→第５２５ラ
インの映像信号Ｍ５２５の順に出力される。

【０２３８】また、図１４Ｄは書込み制御回路１０１か
ら出力される書込みアドレスＡＤＤ _WRBのうち、垂直ア
ドレスＡＤＤ_WRB-Vを示しており、各フレームにおいて
は、０番地→１番地→２番地→・・・→５２４番地の順
に出力される。

【０２３９】したがって、第１ラインの映像信号Ｍ１、
第２ラインの映像信号Ｍ２、第３ラインの映像信号Ｍ３
・・・第５２５ラインの映像信号Ｍ５２５は、それぞ
れ、０番地、１番地、２番地・・・５２４番地の垂直ア
ドレスに書き込まれる。

【０２４０】また、図１４Ｅは重み係数生成回路１０２
から出力され、フレームバッファ９６の第１読出しポー
ト側に与えられる垂直アドレスＡＤＤ_RDB-Vを示してお
り、この垂直アドレスＡＤＤ_RDB-Vは、前述したよう
に、各フレームにおいて、第１水平期間→第２水平期間
→第３水平期間→第４水平期間→第５水平期間→第６水
平期間・・・と変化すると、０番地→０番地→１番地→
２番地→３番地→３番地・・・と変化する。

【０２４１】また、図１４Ｆは加算器１０３から出力さ
れ、フレームバッファ９６の第２読出しポート側に与え
られる垂直アドレスＡＤＤ_RDB-V”を示しており、この
垂直アドレスＡＤＤ_RDB-V”は、垂直アドレスＡＤＤ
_RDB-Vに１を加算したものであるから、各フレームにお
いて、第１水平期間→第２水平期間→第３水平期間→第
４水平期間→第５水平期間→第６水平期間・・・と変化
すると、１番地→１番地→２番地→３番地→４番地→４
番地・・・と変化する。

【０２４２】この結果、フレームバッファ９６の第１読
出しポートの映像信号出力端子９６Ａから出力される映
像信号Ｄ９６Ａは、図１４Ｇに示すように、各フレーム
において、第１ラインの映像信号Ｍ１→第１ラインの映
像信号Ｍ１→第２ラインの映像信号Ｍ２→第３ラインの
映像信号Ｍ３→第４ラインの映像信号Ｍ４→第４ライン
の映像信号Ｍ４・・・の順に出力される。

【０２４３】また、フレームバッファ９６の第２読出し
ポートの映像信号出力端子９６Ｂから出力される映像信
号Ｄ９６Ｂは、図１４Ｈに示すように、各フレームにお
いて、第２ラインの映像信号Ｍ２→第２ラインの映像信
号Ｍ２→第３ラインの映像信号Ｍ３→第４ラインの映像
信号Ｍ４→第５ラインの映像信号Ｍ５→第５ラインの映
像信号Ｍ５・・・の順に出力される。

【０２４４】また、図１４Ｉは重み係数生成回路１０２
から出力され、乗算器９９に与えられる重み係数αを示
しており、この重み係数αは、前述したように、各フレ
ームにおいて、第１水平期間→第２水平期間→第３水平
期間→第４水平期間→第５水平期間→第６水平期間→第
７水平期間→第８水平期間・・・と変化すると、０→３
／４→２／４→１／４→０→３／４→２／４→１／４→
０・・・と変化する。

【０２４５】また、図１４Ｊは演算回路９７から出力さ
れるノンインタレース映像信号、即ち、この第２実施例
から出力されるノンインタレース映像信号Ｄ_394-525を
示している。

【０２４６】ここに、図１５は演算回路９７で行われる
演算の一部を示す図であり、第１ライン、第５ライン、
第９ライン等、第４ｉ−３ラインの映像信号Ｐ_4i-3が生
成される場合には、｛０（Ｍ_3i-1−Ｍ_3i-2）＋Ｍ_3i-2｝
なる演算が行われ、映像信号Ｐ_4i-3として、Ｍ_3i-2が得
られる。

【０２４７】また、第２ライン、第６ライン、第１０ラ
イン等、第４ｉ−２ラインの映像信号Ｐ_4i-2が生成され
る場合には、｛３／４・（Ｍ_3i-1−Ｍ_3i-2）＋Ｍ_3i-2｝
なる演算が行われ、映像信号Ｐ_4i-2として、１／４・Ｍ
_3i-2＋２／４・Ｍ_3i-1が得られる。

【０２４８】また、第３ライン、第７ライン、第１１ラ
イン等、第４ｉ−１ラインの映像信号Ｐ_4i-1が生成され
る場合には、｛２／４・（Ｍ_3i−Ｍ_3i-1）＋Ｍ_3i-1｝な
る演算が行われ、映像信号Ｐ_4i-1として、２／４・Ｍ
_3i-1＋２／４・Ｍ_3iが得られる。

【０２４９】また、第４ライン、第８ライン、第１２ラ
イン等、第４ｉラインの映像信号Ｐ _4iが生成される場合
には、｛１／４・（Ｍ_3i+1−Ｍ_3i）＋Ｍ_3i｝なる演算が
行われ、映像信号Ｐ_4iとして、３／４・Ｍ_3i＋１／４・
Ｍ_3i+1が得られる。

【０２５０】このように、この第２実施例によれば、５
２５ラインの映像を表示できるインタレース映像信号Ｄ
_INTを５２５ラインのノンインタレース映像信号Ｄ
_NON-INTに変換し、更に、このノンインタレース映像信
号Ｄ_NON-INTを、第１ライン〜第３９４ラインによる映
像を第１ライン〜第５２５ラインによる映像に垂直方向
に拡大した映像を表示できるノンインタレース映像信号
Ｄ_394-525に変換することができる。

【０２５１】ここに、この第２実施例においては、走査
変換回路９４から出力されるノンインタレース映像信号
Ｄ_NON-INTを記憶させ、異なる２本のラインの映像信号
を同時に映像信号出力端子９６Ａ、９６Ｂに読出すこと
ができるフレームバッファ９６を設け、ノンインタレー
ス映像信号Ｄ_NON-INTをドット順にクロック信号ＣＬＫ
２に同期させてフレームバッファ９６に書込み、書き込
んだ映像信号を書き込んだ順に、かつ、所定のラインの
映像信号については２回続けて、クロック信号ＣＬＫ２
に同期させて映像信号出力端子９６Ａに読出すと共に、
映像信号出力端子９６Ｂに、映像信号出力端子９６Ａに
出力される次のラインの映像信号を出力させることによ
り、映像信号を一ライン分遅延させるためのラインバッ
ファを不要としている。

【０２５２】したがって、この第２実施例によれば、５
２５ラインによる映像を表示できるインタレース映像信
号Ｄ_INTを５２５ラインのノンインタレース映像信号Ｄ
_{NON-I NT}に変換し、更に、このノンインタレース映像信
号Ｄ_NON-INTを、このノンインタレース映像信号Ｄ
_NON-INTによる映像のうち、第１ライン〜第３９４ライ
ンによる映像を第１ライン〜第５２５ラインによる映像
に垂直方向に拡大してなる映像を表示できるノンインタ
レース映像信号Ｄ_394-525に変換する映像信号変換装置
につき、回路規模を小さくし、消費電力の低減化と、低
価格化とを図ることができる。

【０２５３】また、この第２実施例によれば、重み係数
生成回路１０２において、各フレームにおいて、初期値
の選択による垂直アドレスＡＤＤ_RDB-V及び重み係数α
を出力し、その後は、重み係数増分Δαと、重み係数生
成回路１０２の出力との加算により次ラインの垂直アド
レスＡＤＤ_RDB-V及び重み係数αを生成するとしている
ので、垂直方向のアドレッシングを規模の小さい回路で
行うことができ、この点からも、消費電力の低減化と、
低価格化とを図ることができる。

【０２５４】なお、第３実施例（拡大処理回路９５）に
よれば、５２５ラインのノンインタレース映像信号Ｄ
_NON-INTを、このノンインタレース映像信号Ｄ_NON-INTの
第１ライン〜第３９４ラインによる映像を第１ライン〜
第５２５ラインによる映像に垂直方向に拡大してなる映
像を表示できるノンインタレース映像信号Ｄ_394-525に
変換する映像信号変換装置につき、回路規模を小さく
し、消費電力の低減化と、低価格化とを図ることができ
る。

【０２５５】また、この第３実施例によれば、重み係数
生成回路１０２において、各フレームにおいて、初期値
の選択による垂直アドレスＡＤＤ_RDB-V及び重み係数α
を出力し、その後は、重み係数増分Δαと、重み係数生
成回路１０２の出力との加算により次ラインの垂直アド
レスＡＤＤ_RDB-V及び重み係数αを生成するとしている
ので、垂直方向のアドレッシングを規模の小さい回路で
行うことができ、この点からも、消費電力の低減化と、
低価格化とを図ることができる。

【０２５６】第４実施例、第５実施例・・図１６〜図２
１ 図１６は本発明の第４実施例を示す回路図であり、この
第４実施例は、５２５ラインの映像を表示できるインタ
レース映像信号Ｄ_INTを５２５ラインのノンインタレー
ス映像信号Ｄ_NON-INTに変換し、更に、このノンインタ
レース映像信号Ｄ_NON-INTを、図６０に示す場合と同様
に、５２５ラインによる映像を第１ライン〜第３９３ラ
インの映像に垂直方向に縮小した映像を表示できるノン
インタレース映像信号Ｄ_525-393に変換するものであ
る。

【０２５７】図１６中、１１１はインタレース映像信号
Ｄ_INTが入力される映像信号入力端子、１１２はインタ
レース映像信号Ｄ_INT用の垂直同期信号Ｖ_SYNC-Aが入力
される垂直同期信号入力端子、１１３はインタレース映
像信号Ｄ_INT用の水平同期信号Ｈ_SYNC-Aが入力される水
平同期信号入力端子である。

【０２５８】また、１１４は重み係数増分Δαが入力さ
れる重み係数増分入力端子、１１５は初期値が入力され
る初期値入力端子であり、この第４実施例では、重み係
数増分Δαとして４／３が入力され、初期値として０が
入力される。

【０２５９】また、１１６はクロック信号ＣＬＫ１が入
力されるクロック信号入力端子、１１７はクロック信号
ＣＬＫ１の２倍の周波数のクロック信号ＣＬＫ２が入力
されるクロック信号入力端子である。

【０２６０】また、１１８は映像信号入力端子１１１に
入力されるインタレース映像信号Ｄ _INTをノンインタレ
ース映像信号Ｄ_NON-INTに変換する走査変換回路であ
り、図１に示す第１実施例と同様に構成される。なお、
フィールド判別信号Ｆ_DISが入力されるフィールド判別
信号入力端子は、図示を省略している。

【０２６１】また、１１９は走査変換回路１１８から出
力されるノンインタレース映像信号Ｄ_NON-INTを処理
し、第１ライン〜第５２５ラインによる映像を第１ライ
ン〜第３９３ラインの映像に垂直方向に縮小した映像を
表示できるノンインタレース映像信号Ｄ_525-393に変換
する縮小処理回路であり、本発明の第５実施例の映像信
号変換装置をなすものである。

【０２６２】この縮小処理回路１１９において、１２０
は走査変換回路１１８から出力されるノンインタレース
映像信号Ｄ_NON-INTを対象として、１フレーム分の映像
信号を一時的に記憶させるためのフレームバッファであ
る。

【０２６３】このフレームバッファ１２０は、１系統の
書込みポートと２系統の読出しポートとを有し、異なる
ラインの映像信号を同時に読出すことができるようにさ
れており、１２０Ａは第１読出しポートの映像信号出力
端子、１２０Ｂは第２読出しポートの映像信号出力端
子、Ｄ１２０Ａは映像信号出力端子１２０Ａに出力され
る映像信号、Ｄ１２０Ｂは映像信号出力端子１２０Ｂに
出力される映像信号である。

【０２６４】また、このフレームバッファ１２０は、書
込みポート側及び読出しポート側にクロック信号ＣＬＫ
２が与えられ、書込み及び読出しは、クロック信号ＣＬ
Ｋ２に同期して行われるようにされている。

【０２６５】また、１２１はフレームバッファ１２０か
ら出力される映像信号Ｄ１２０Ａ、Ｄ１２０Ｂを演算処
理して、ノンインタレース映像信号Ｄ_525-393を出力す
る演算回路である。

【０２６６】この演算回路１２１において、１２２は映
像信号Ｄ１２０Ｂから映像信号Ｄ１２０Ａを減算する減
算器、１２３は減算器１２２から出力される映像信号Ｄ
１２２と重み係数αとを乗算する乗算器、１２４は乗算
器１２３から出力される映像信号Ｄ１２３と映像信号Ｄ
１２０Ａとを加算して、ノンインタレース映像信号Ｄ
_525-393を出力する加算器である。

【０２６７】即ち、この演算回路１２１においては、映
像信号Ｄ１２０Ａ、Ｄ１２０Ｂについて、｛重み係数α
×（映像信号Ｄ１２０Ｂ−映像信号Ｄ１２０Ａ）＋映像
信号Ｄ１２０Ａ｝なる演算が行われ、ノンインタレース
映像信号Ｄ_525-393が出力される。

【０２６８】また、縮小処理回路１１９において、１２
５は垂直同期信号Ｖ_SYNC-B、水平同期信号Ｈ_SYNC-B及び
クロック信号ＣＬＫ２を入力して書込みアドレスＡＤＤ
_WRBを出力し、ノンインタレース映像信号Ｄ_NON-INTのフ
レームバッファ１２０に対する書込みを制御する書込み
制御回路である。

【０２６９】この書込み制御回路１２５から出力される
書込みアドレスＡＤＤ_WRBは、垂直アドレスＡＤＤ_WRB-V
と、水平アドレスＡＤＤ_WRB-Hとから構成され、垂直ア
ドレスＡＤＤ_WRB-Vは、水平同期信号Ｈ_SYNC-Bの立ち下
がりを検出すると１番地進み、垂直同期信号Ｖ_SYNC-Bの
立ち下がりを検出するとリセットされ、水平アドレスＡ
ＤＤ_WRB-Hは、クロック信号ＣＬＫ１の立ち上がりを検
出すると１番地進み、水平同期信号Ｈ_SYNC-Bの立ち下が
りを検出するとリセットされる。

【０２７０】また、１２６は垂直同期信号Ｖ_SYNC-B、水
平同期信号Ｈ_SYNC-B、重み係数増分Δα及びクロック信
号ＣＬＫ２を入力して、フレームバッファ１２０の第１
読出しポート側に与えるべき読出しアドレスＡＤＤ_RDB
のうち、垂直アドレスＡＤＤ_{R DB-V}を出力すると共に、
乗算器１２３に与えるべき重み係数αを出力する重み係
数生成回路である。

【０２７１】また、１２７は重み係数生成回路１２６か
ら出力される垂直アドレスＡＤＤ_{RD B-V}に１を加算し
て、垂直アドレスＡＤＤ_RDB-Vの１番地先の垂直アドレ
スＡＤＤ _RDB-V”を生成する加算器であり、この垂直ア
ドレスＡＤＤ_RDB-V”は、フレームバッファ１２０の第
２読出しポート側に与えられる。

【０２７２】また、１２８は垂直同期信号Ｖ_SYNC-B、水
平同期信号Ｈ_SYNC-B及びクロック信号ＣＬＫ２を入力し
て、フレームバッファ１２０の第１、第２読出しポート
に与えるべき読出しアドレスＡＤＤ_RDB、ＡＤＤ_RDB”の
うち、水平アドレスを与える読出し制御回路であり、こ
の第４実施例では、第１、第２読出しポートには同一の
水平アドレスＡＤＤ_RDB-Hが与えられる。

【０２７３】ここに、書込み制御回路１２５、重み係数
生成回路１２６、加算器１２７及び読出し制御回路１２
８は、全体として、フレームバッファ１２０を制御する
制御回路を構成する。

【０２７４】また、図１７は重み係数生成回路１２６の
構成を示す回路図であり、図１７中、１２９は加算器で
ある。

【０２７５】この加算器１２９は、図３に示すと同様
に、整数部分８ビット、小数部分８ビットの１６ビット
からなる重み係数増分Δαと、整数部分８ビットからな
る垂直アドレスＡＤＤ_RDB-V及び小数部分８ビットから
なる重み係数αとを加算し、この加算結果のうち、整数
部分８ビットを次のラインの垂直アドレスＡＤＤ_RDB-V
として出力し、小数部分８ビットを次のラインの映像信
号を生成するための重み係数αとして出力するものであ
る。

【０２７６】また、１３０は垂直同期信号Ｖ_SYNC-Bを選
択制御信号として、加算器１２９の出力と初期値とを選
択して出力するセレクタであり、このセレクタ１３０
は、垂直同期信号Ｖ_SYNC-B＝「０」の場合には、入力端
子Ｂを選択し、垂直同期信号Ｖ _SYNC-B＝「１」の場合に
は、入力端子Ａを選択する。

【０２７７】また、１３１は水平同期信号Ｈ_SYNC-Bをク
ロック信号としてラッチ動作を行うＤフリップフロップ
回路であり、正相出力端子Ｑに垂直アドレスＡＤＤ
_RDB-V及び重み係数αを得るとするものである。

【０２７８】ここに、図１８は重み係数生成回路１２６
の動作を示すタイミングチャートであり、図１８Ａは走
査変換回路１１８から出力される垂直同期信号
Ｖ_SYNC-B、図１８Ｂは走査変換回路１１８から出力され
る水平同期信号Ｈ_SYNC-B、図１８Ｃは初期値入力端子１
１５に入力される初期値、図１８ＤはＤフリップフロッ
プ回路１３１から出力される垂直アドレスＡＤ
Ｄ_RDB-V、図１８ＥはＤフリップフロップ回路１３１か
ら出力される重み係数αを示している。

【０２７９】また、図１９は重み係数生成回路１２６の
加算器１２９で行われる加算の一部を２進数で示す図で
あり、この重み係数生成回路１２６においては、セレク
タ１３０は、垂直同期信号Ｖ_SYNC-B＝「０」の場合、初
期値を選択し、垂直同期信号Ｖ_SYNC-B＝「１」の場合に
は、加算器１２９の出力を選択する。

【０２８０】したがって、各フレームにおいて、第１ラ
インの水平同期信号Ｈ_SYNC-Bが立ち下がると、Ｄフリッ
プフロップ回路１３１の出力は０となり、第１水平期間
においては、垂直アドレスＡＤＤ_RDB-Vとして０が出力
され、重み係数αとして０が出力される。

【０２８１】この結果、この場合には、加算器１２９に
おいては、｛４／３（重み係数増分Δα）＋０（Ｄフリ
ップフロップ回路１３１の出力）｝なる演算が行われ、
加算結果として４／３＝１・１／３が出力されるので、
第２水平期間においては、垂直アドレスＡＤＤ_RDB-Vと
して１が出力され、重み係数αとして１／３が出力され
る。

【０２８２】この結果、この場合には、加算器１２９に
おいては、｛４／３（重み係数増分Δα）＋４／３（Ｄ
フリップフロップ回路１３１の出力）｝なる演算が行わ
れ、加算結果として８／２＝２・２／３が出力されるの
で、第３水平期間においては、垂直アドレスＡＤＤ
_RDB-Vとして２が出力され、重み係数αとして２／３が
出力される。

【０２８３】この結果、この場合には、加算器１２９に
おいては、｛８／３（重み係数増分Δα）＋４／３（Ｄ
フリップフロップ回路１３１の出力）｝なる演算が行わ
れ、加算結果として１２／３＝４が出力されるので、第
４水平期間においては、垂直アドレスＡＤＤ_RDB-Vとし
て４が出力され、重み係数αとして０が出力される。

【０２８４】この結果、この場合には、加算器１２９に
おいては、｛１２／３（重み係数増分Δα）＋４／３
（Ｄフリップフロップ回路１３１の出力）｝なる演算が
行われ、加算結果として１６／３＝５・１／３が出力さ
れるので、第５水平期間においては、垂直アドレスＡＤ
Ｄ_RDB-Vとして５が出力され、重み係数αとして１／３
が出力される。

【０２８５】この結果、この場合には、加算器１２９に
おいては、｛１６／３（重み係数増分Δα）＋４／３
（Ｄフリップフロップ回路１３１の出力）｝なる演算が
行われ、加算結果として２０／３＝６・２／３が出力さ
れるので、第６水平期間においては、垂直アドレスＡＤ
Ｄ_RDB-Vとして６が出力され、重み係数αとして２／３
が出力される。

【０２８６】この結果、この場合には、加算器１２９に
おいては、｛２０／３（重み係数増分Δα）＋４／３
（Ｄフリップフロップ回路１３１の出力）｝なる演算が
行われ、加算結果として２４／３＝８が出力されるの
で、第７水平期間においては、垂直アドレスＡＤＤ
_RDB-Vとして８が出力され、重み係数αとして０が出力
される。

【０２８７】このように、この重み係数生成回路１２６
においては、各フレームにおいて、第１水平期間→第２
水平期間→第３水平期間→第４水平期間→第５水平期間
→第６水平期間→第７水平期間・・・と変化すると、垂
直アドレスＡＤＤ_RDB-Vは、０番地→１番地→２番地→
４番地→５番地→６番地→８番地→９番地→１０番地・
・・と変化し、重み係数αは、０→１／３→２／３→０
→１／３→２／３→・・・と変化する。

【０２８８】即ち、垂直アドレスＡＤＤ_RDB-Vは、水平
期間を単位として、（４ｉ−４）番地→（４ｉ−３）番
地→（４ｉ−２）番地の順に、ｉ＝１→２→３・・・と
変化させて出力され、重み係数αは、０、１／３、２／
３が順に繰り返して出力される。

【０２８９】図２０は、この第４実施例の垂直方向の動
作を示すタイミングチャートであり、破線１３２は同一
時刻を示しており、紙面の広さの都合上、図２０Ｅ〜図
２０Ｊは、図２０Ａ〜図２０Ｄに対し、一垂直期間Ｔv
だけ時刻を前にずらして記載している。

【０２９０】ここに、図２０Ａは走査変換回路１１８か
ら出力される垂直同期信号Ｖ_SYNC-B、図２０Ｂは走査変
換回路１１８から出力される水平同期信号Ｈ_SYNC-Bを示
しており、垂直同期信号Ｖ_SYNC-Bのロウレベル期間は１
水平走査期間とされている。

【０２９１】また、図２０Ｃは走査変換回路１１８から
出力されるノンインタレース映像信号Ｄ_NON-INTを示し
ており、この第４実施例においては、各フレームにおい
て、第１ラインの映像信号Ｍ１→第２ラインの映像信号
Ｍ２→第３ラインの映像信号Ｍ３→第４ラインの映像信
号Ｍ４→・・・→第５２５ラインの映像信号Ｍ５２５の
順に出力される。

【０２９２】また、図２０Ｄは書込み制御回路１２５か
ら出力される書込みアドレスＡＤＤ _WRBのうち、垂直ア
ドレスＡＤＤ_WRB-Vを示しており、各フレームにおい
て、０番地→１番地→２番地→・・・→５２４番地の順
に出力される。

【０２９３】したがって、第１ラインの映像信号Ｍ１、
第２ラインの映像信号Ｍ２、第３ラインの映像信号Ｍ３
・・・第５２５ラインの映像信号Ｍ５２５は、それぞ
れ、０番地、１番地、２番地・・・５２４番地の垂直ア
ドレスに書き込まれる。

【０２９４】また、図２０Ｅは重み係数生成回路１２６
から出力され、フレームバッファ１２０の第１読出しポ
ート側に与えられる垂直アドレスＡＤＤ_RDB-Vを示して
おり、前述したように、各フレームにおいて、第１水平
期間→第２水平期間→第３水平期間→第４水平期間→第
５水平期間→第６水平期間→第７水平期間・・・と変化
すると、垂直アドレスＡＤＤ_RDB-Vは、０番地→１番地
→２番地→４番地→５番地→６番地・・・と変化する。

【０２９５】また、図２０Ｆは加算器１２７から出力さ
れ、フレームバッファ１２０の第２読出しポート側に与
えられる垂直アドレスＡＤＤ_RDB-V”を示しており、垂
直アドレスＡＤＤ_RDB-V”は、垂直アドレスＡＤＤ_RDB-V
に１を加算したものであるから、各フレームにおいて、
第１水平期間→第２水平期間→第３水平期間→第４水平
期間→第５水平期間→第６水平期間→第７水平期間・・
・と変化すると、１番地→２番地→３番地→５番地→６
番地→７番地・・・と変化する。

【０２９６】この結果、フレームバッファ１２０の映像
信号出力端子１２０Ａから出力される映像信号Ｄ１２０
Ａは、図２０Ｇに示すように、各フレームにおいて、第
１水平期間→第２水平期間→第３水平期間→第４水平期
間→第５水平期間→第６水平期間→第７水平期間・・・
と変化すると、第１ラインの映像信号Ｍ１→第２ライン
の映像信号Ｍ２→第３ラインの映像信号Ｍ３→第５ライ
ンの映像信号Ｍ５→第６ラインの映像信号Ｍ６→第７ラ
インの映像信号Ｍ７・・・の順に出力することになる。

【０２９７】また、フレームバッファ１２０の映像信号
出力端子１２０Ｂから出力される映像信号Ｄ１２０Ｂ
は、図２０Ｈに示すように、各フレームにおいて、第１
水平期間→第２水平期間→第３水平期間→第４水平期間
→第５水平期間→第６水平期間→第７水平期間・・・と
変化すると、第２ラインの映像信号Ｍ２→第３ラインの
映像信号Ｍ３→第４ラインの映像信号Ｍ４→第６ライン
の映像信号Ｍ６→第７ラインの映像信号Ｍ７→第８ライ
ンの映像信号Ｍ８・・・の順に出力されることになる。

【０２９８】また、図２０Ｉは重み係数生成回路１２６
から出力される重み係数αを示しており、この重み係数
αは、前述したように、各フレーム時、第１水平期間→
第２水平期間→第３水平期間→第４水平期間→第５水平
期間→第６水平期間→第７水平期間→第８水平期間→第
９水平期間・・・と変化すると、垂直アドレスＡＤＤ
_RDB-Vは、０→１→２→４→５→６→８→９→１０・・
・と変化し、重み係数αは、０→１／３→２／３→０→
１／３→２／３→０→１／３→２／３と変化する。

【０２９９】また、図２０Ｊは演算回路１２１から出力
されるノンインタレース映像信号、即ち、この第４実施
例から出力されるノンインタレース映像信号Ｄ_525-393
を示している。

【０３００】ここに、図２１は演算回路１２１で行われ
る演算の一部を示す図であり、第１ライン、第４ライ
ン、第７ライン等、第３ｉ−２ラインの映像信号Ｑ_3i-2
が生成される場合には、｛０（Ｍ_4i-2−Ｍ_4i-3）＋Ｍ
_4i-3｝なる演算が行われ、映像信号Ｑ_3i-2として、Ｍ
_4i-3が出力される。

【０３０１】また、第２ライン、第５ライン、第８ライ
ン等、第３ｉ−１ラインの映像信号Ｑ_3i-1が生成される
場合には、｛１／３・（Ｍ_4i-1−Ｍ_4i-2）＋Ｍ_4i-2｝な
る演算が行われ、映像信号Ｑ_3i-1として、２／３・Ｍ
_4i-2＋１／３・Ｍ_4i-1が出力される。

【０３０２】また、第３ライン、第６ライン、第９ライ
ン等、第３ｉラインの映像信号Ｑ_3iが生成される場合に
は、｛２／３・（Ｍ_4i−Ｍ_4i-1）＋Ｍ_4i-1｝なる演算が
行われ、映像信号Ｑ_3iとして、１／３・Ｍ_4i-1＋２／３
・Ｍ_4iが出力される。

【０３０３】このように、この第４実施例によれば、５
２５ラインによる映像を表示できるインタレース映像信
号Ｄ_INTを５２５ラインのノンインタレース映像信号Ｄ
_{NON-I NT}に変換し、更に、このノンインタレース映像信
号Ｄ_NON-INTを、このノンインタレース映像信号Ｄ
_NON-INTによる５２５ラインの映像を第１ライン〜第３
９３ラインによる映像に垂直方向に縮小した映像を表示
できるノンインタレース映像信号Ｄ_525-393に変換する
ことができる。

【０３０４】ここに、この第４実施例においては、走査
変換回路１１８から出力されるノンインタレース映像信
号Ｄ_NON-INTを記憶させ、異なる２本のラインの映像信
号を同時に映像信号出力端子１２０Ａ、１２０Ｂに読出
すことができるフレームバッファ１２０を設け、ノンイ
ンタレース映像信号Ｄ_NON-INTをドット順にクロック信
号ＣＬＫ２に同期させてフレームバッファ１２０に書込
み、書き込んだ映像信号を書き込んだ順に、かつ、所定
のラインの映像信号については２回続けて、クロック信
号ＣＬＫ２に同期させて映像信号出力端子１２０Ａに読
出すと共に、映像信号出力端子１２０Ｂに、映像信号出
力端子１２０Ａに出力される次のラインの映像信号を出
力させることにより、映像信号を一ライン分遅延させる
ためのラインバッファを不要としている。

【０３０５】したがって、この第４実施例によれば、５
２５ラインによる映像を表示できるインタレース映像信
号Ｄ_INTを５２５ラインのインタレース映像信号Ｄ_INTに
変換し、更に、このノンインタレース映像信号Ｄ
_NON-INTを、５２５ラインによる映像を第１ライン〜第
３９３ラインによる映像に垂直方向に縮小した映像を表
示できるノンインタレース映像信号Ｄ_525-393に変換す
ることができる映像信号変換装置につき、回路規模を小
さくし、消費電力の低減化と、低価格化とを図ることが
できる。

【０３０６】また、この第４実施例によれば、重み係数
生成回路１２６において、各フレームにおいて、初期値
の選択による垂直アドレスＡＤＤ_RDB-V及び重み係数α
を出力し、その後は、重み係数増分Δαと、重み係数生
成回路１２６の出力との加算により次ラインの垂直アド
レスＡＤＤ_RDB-V及び重み係数αを生成するとしている
ので、垂直方向のアドレッシングを規模の小さい回路で
行うことができ、この点からも、消費電力の低減化と、
低価格化とを図ることができる。

【０３０７】なお、第５実施例（拡大処理回路１１９）
によれば、５２５ラインのノンインタレース映像信号Ｄ
_NON-INTを、このノンインタレース映像信号Ｄ_NON-INTに
よる５２５ラインの映像を第１ライン〜第３９３ライン
による映像に垂直方向に縮小してなる映像を表示できる
ノンインタレース映像信号Ｄ_525-393に変換する映像信
号変換装置につき、回路規模を小さくし、消費電力の低
減化と、低価格化とを図ることができる。

【０３０８】また、この第５実施例によれば、重み係数
生成回路１２６において、各フレームにおいて、初期値
の選択による垂直アドレスＡＤＤ_RDB-V及び重み係数α
を出力し、その後は、重み係数増分Δαと、重み係数生
成回路１２６の出力との加算により次ラインの垂直アド
レスＡＤＤ_RDB-V及び重み係数αを生成するとしている
ので、垂直方向のアドレッシングを規模の小さい回路で
行うことができるので、この点からも、消費電力の低減
化と、低価格化とを図ることができる。

【０３０９】第６実施例・・図２２〜図４４ 図２２は本発明の第６実施例を示す回路図であり、この
第６実施例は、３種類の変換を行うことができるもので
ある。

【０３１０】まず、この第６実施例は、５２５ラインの
映像を表示できるインタレース映像信号Ｄ_INTを、ライ
ン間を補間してなる５２５ラインのノンインタレース映
像信号Ｄ_NON-INTに変換することができる。

【０３１１】また、この第６実施例は、５２５ラインの
映像を表示できるインタレース映像信号Ｄ_INTを、走査
変換及び拡大処理を一括して行うことにより、第１ライ
ン〜第３９４ラインによる映像を第１ライン〜第５２５
ラインによる垂直方向に拡大した映像を表示できるノン
インタレース映像信号Ｄ_394-525に変換することができ
る。

【０３１２】また、この第６実施例は、５２５ラインの
映像を表示できるインタレース映像信号Ｄ_INTを、走査
変換及び拡大縮小を一括して行うことにより、５２５ラ
インによる映像を第１ライン〜第３９３ラインによる垂
直方向に縮小した映像を表示できるノンインタレース映
像信号Ｄ_525-393に変換をすることができる。

【０３１３】図２２中、１３３はインタレース映像信号
Ｄ_INTが入力される映像信号入力端子、１３４はインタ
レース映像信号Ｄ_INT用の垂直同期信号Ｖ_SYNC-Aが入力
される垂直同期信号入力端子、１３５はインタレース映
像信号Ｄ_INT用の水平同期信号Ｈ_SYNC-Aが入力される水
平同期信号入力端子である。

【０３１４】また、１３６は重み係数増分Δαが入力さ
れる重み係数増分入力端子であり、この第６実施例にお
いては、重み係数増分Δαは、走査変換処理を行う場合
には１／２、拡大処理する場合には３／８、縮小処理す
る場合には４／６とされる。

【０３１５】ここに、重み係数増分Δαは、（インタレ
ース走査時の走査線数／ノンインタレース走査時の走査
線数）×（拡大又は縮小処理後の走査線数／拡大又は縮
小処理前の走査線数）で求められる。但し、拡大又は縮
小処理を行わず、走査変換のみを行う場合には、（拡大
又は縮小処理後の走査線数／拡大又は縮小処理前の走査
線数）＝１とする。

【０３１６】したがって、走査変換処理のみを行い、５
２５ラインの映像を表示できるインタレース映像信号Ｄ
_INTを、ライン間を補間してなる５２５ラインのノンイ
ンタレース映像信号Ｄ_NON-INTに変換する場合には、重
み係数増分Δα＝１／２となる。

【０３１７】また、走査変換及び拡大処理を行い、５２
５ラインの映像を表示できるインタレース映像信号Ｄ
_INTを、インタレース映像信号Ｄ_INTを走査変換してなる
５２５ラインのノンインタレース映像信号Ｄ_NON-INTの
第１ライン〜第３９４ラインによる映像を第１ライン〜
第５２５ラインによる垂直方向に拡大した映像を表示で
きるノンインタレース映像信号Ｄ_394-525に変換する場
合には、（１／２）×（３９４／５２５）＝３／８とな
る。

【０３１８】また、走査変換及び拡大縮小を行い、５２
５ラインの映像を表示できるインタレース映像信号Ｄ
_INTを、インタレース映像信号Ｄ_INTを走査変換してなる
５２５ラインのノンインタレース映像信号Ｄ_NON-INTに
よる映像を第１ライン〜第３９３ラインによる垂直方向
に縮小した映像を表示できるノンインタレース映像信号
Ｄ_525-393に変換する場合には、（１／２）×（５２５
／３９３）＝４／６となる。

【０３１９】また、１３７は第１フィールドと第２フィ
ールドとを判別するフィールド判別信号Ｆ_DISが入力さ
れるフィールド判別信号入力端子、１３８はクロック信
号ＣＬＫ１が入力されるクロック信号入力端子、１３９
はクロック信号ＣＬＫ１の２倍の周波数のクロック信号
ＣＬＫ２が入力されるクロック信号入力端子である。

【０３２０】また、１４０は映像信号入力端子１３３に
入力されるインタレース映像信号Ｄ _INTを対象として、
１フィールド分の映像信号を一時的に記憶させるための
フィールドバッファである。

【０３２１】このフィールドバッファ１４０は、１系統
の書込みポートと、２系統の読出しポートとを有し、異
なるラインの映像信号を同時に読出すことができるよう
にされており、１４０Ａは第１読出しポートの映像信号
出力端子、１４０Ｂは第２読出しポートの映像信号出力
端子、Ｄ１４０Ａは映像信号出力端子１４０Ａに出力さ
れる映像信号、Ｄ１４０Ｂは映像信号出力端子１４０Ｂ
に出力される映像信号である。

【０３２２】また、このフィールドバッファ１４０は、
書込みポート側にはクロック信号１が与えられ、読出し
ポート側にはクロック信号ＣＬＫ２が与えられ、書込み
はクロック信号ＣＬＫ１に同期して行われ、読出しはク
ロック信号ＣＬＫ２に同期して行われるようにされてい
る。

【０３２３】また、１４１はフィールドバッファ１４０
から出力される映像信号Ｄ１４０Ａ、Ｄ１４０Ｂを演算
処理して、ノンインタレース映像信号Ｄ_NON-INT、又
は、ノンインタレース映像信号Ｄ_394-525、又は、ノン
インタレース映像信号Ｄ_525-393を生成する演算回路で
ある。

【０３２４】また、この演算回路１４１において、１４
２は映像信号Ｄ１４０Ｂから映像信号Ｄ１４０Ａを減算
する減算器、１４３は減算器１４２から出力される映像
信号Ｄ１４２と重み係数αとを乗算する乗算器、１４４
は乗算器１４３から出力される映像信号Ｄ１４３と映像
信号Ｄ１４０Ａとを加算し、ノンインタレース映像信号
Ｄ_NON-INT、又は、ノンインタレース映像信号
Ｄ_394-525、又は、ノンインタレース映像信号Ｄ_525-393
を出力する加算器である。

【０３２５】即ち、この演算回路１４１においては、映
像信号Ｄ１４０Ａ、Ｄ１４０Ｂについて、｛重み係数α
×（映像信号Ｄ１４０Ｂ−映像信号Ｄ１４０Ａ）＋映像
信号Ｄ１４０Ａ｝なる演算が行われ、ノンインタレース
映像信号Ｄ_NON-INT、又は、ノンインタレース映像信号
Ｄ_394-525、又は、ノンインタレース映像信号Ｄ_{525-3 93}
が生成される。

【０３２６】また、１４５は垂直同期信号Ｖ_SYNC-A、水
平同期信号Ｈ_SYNC-A及びクロック信号ＣＬＫ１を入力し
て書込みアドレスＡＤＤ_WRAを出力し、インタレース映
像信号Ｄ_INTのフィールドバッファ１４０に対する書込
みを制御する書込み制御回路である。

【０３２７】この書込み制御回路１４５から出力される
書込みアドレスＡＤＤ_WRAは、垂直アドレスＡＤＤ_WRA-V
と、水平アドレスＡＤＤ_WRA-Hから構成され、垂直アド
レスＡＤＤ_WRA-Vは、水平同期信号Ｈ_SYNC-Aの立ち下が
りを検出すると１番地進み、垂直同期信号Ｖ_SYNC-Aの立
ち下がりを検出するとリセットされ_、水平アドレスＡＤ
Ｄ_WRA-Hは、クロック信号ＣＬＫ１の立ち上がりを検出
すると１番地進み、水平同期信号Ｈ_SYNC-Aの立ち下がり
を検出するとリセットされる。

【０３２８】また、１４６は垂直同期信号Ｖ_SYNC-A、水
平同期信号Ｈ_SYNC-A、重み係数増分Δα及びクロック信
号ＣＬＫ２を入力し、フィールドバッファ１４０の第１
読出しポート側に与えるべき読出しアドレスＡＤＤ_RDA
のうち、垂直アドレスＡＤＤ_{R DA-V}及びノンインタレー
ス映像信号Ｄ_NON-INT、Ｄ_394-525、Ｄ_525-393用の垂直
同期信号Ｖ_SYNC-B及び水平同期信号Ｈ_SYNC-Bを出力する
と共に、加算器１４３に与えるべき重み係数αを出力す
る重み係数生成回路である。

【０３２９】また、１４７は重み係数生成回路１４６か
ら出力される垂直アドレスＡＤＤ_{RD A-V}に１を加算し
て、垂直アドレスＡＤＤ_RDA-Vの１番地先の垂直アドレ
スＡＤＤ _RDA-V”を生成する加算器であり、この垂直ア
ドレスＡＤＤ_RDA-V”は、フィールドバッファ１４０の
第２読出しポート側に与えられる。

【０３３０】また、１４８は垂直同期信号Ｖ_SYNC-A、水
平同期信号Ｈ_SYNC-A及びクロック信号ＣＬＫ２を入力
し、フィールドバッファ１４０の第１、第２読出しポー
トに与えるべき読出しアドレスＡＤＤ_RDA、ＡＤＤ_RDA”
のうち、水平アドレスを与える読出し制御回路であり、
この第６実施例では、第１、第２読出しポートには同一
の水平アドレスＡＤＤ_RDA-Hが与えられる。

【０３３１】ここに、書込み制御回路１４５、重み係数
生成回路１４６、加算器１４７及び読出し制御回路１４
８は、全体として、フィールドバッファ１４０を制御す
る制御回路を構成する。

【０３３２】ここに、図２３は重み係数生成回路１４６
の垂直アドレスＡＤＤ_RDA-V及び重み係数αを生成する
部分の構成を示す回路図であり、図２３中、１５０は加
算器である。

【０３３３】この加算器１５０は、図３に示すと同様
に、整数部分８ビット、小数部分８ビットの１６ビット
からなる重み係数増分Δαと、整数部分８ビットからな
る垂直アドレスＡＤＤ_RDA-V及び小数部分８ビットから
なる重み係数αとを加算し、この加算結果のうち、整数
部分８ビットを次のラインの垂直アドレスＡＤＤ_RDA-V
として出力し、小数部分８ビットを次のラインの映像信
号を生成するための重み係数αとして出力するものであ
る。

【０３３４】また、１５１はフィールド判別信号Ｆ_DIS
を入力して初期値を出力する初期値生成回路であり、フ
ィールド判別信号Ｆ_DIS＝「０」の場合、初期値として
０を出力し、フィールド判別信号Ｆ_DIS＝「１」の場合
には、初期値として１／２を出力する。

【０３３５】また、１５２は垂直同期信号Ｖ_SYNC-Bを選
択制御信号として、加算器１５０の出力と初期値とを選
択して出力するセレクタであり、このセレクタ１５２
は、垂直同期信号Ｖ_SYNC-B＝「０」の場合には、入力端
子Ｂを選択し、垂直同期信号Ｖ _SYNC-B＝「１」の場合に
は、入力端子Ａを選択する。

【０３３６】また、１５３は水平同期信号Ｈ_SYNC-Bをク
ロック信号としてラッチ動作を行うＤフリップフロップ
回路であり、正相出力端子Ｑに垂直アドレスＡＤＤ
_RDA-V及び重み係数αを得るとするものである。

【０３３７】図２４は、この第６実施例におけるフィー
ルドバッファ１４０に対する書込み動作を説明するため
のタイミングチャートであり、図２４Ａは垂直同期信号
Ｖ_{SY NC-A}、図２４Ｂは水平同期信号Ｈ_SYNC-A、図２４Ｃ
はインタレース映像信号Ｄ_{IN T}を示している。

【０３３８】即ち、第１フィールドの場合には、奇数ラ
インの映像信号が第１ラインの映像信号Ｎ１→第３ライ
ンの映像信号Ｎ３→第５ラインの映像信号Ｎ５→・・・
→第５２５ラインの映像信号Ｎ５２５の順に入力され、
第２フィールドの場合には、偶数ラインの映像信号が第
０ラインの映像信号Ｎ０→第２ラインの映像信号Ｎ２→
第４ラインの映像信号Ｎ４→・・・→第５２４ラインの
映像信号Ｎ５２４の順に入力される。

【０３３９】また、図２４Ｄは書込み制御回路１４５か
らフィールドバッファ１４０に与えられる書込みアドレ
スＡＤＤ_WRAのうち、垂直アドレスＡＤＤ_WRA-Vを示して
おり、第１フィールドの場合においても、第２フィール
ドの場合においても、０番地→１番地→２番地→・・・
→５２４番地の順に出力される。

【０３４０】したがって、第１フィールドの場合に入力
される第１ラインの映像信号Ｎ１、第３ラインの映像信
号Ｎ３、第５ラインの映像信号Ｎ５・・・第５２５ライ
ンの映像信号Ｎ５２５は、それぞれ、０番地、１番地、
２番地・・・５２４番地の垂直アドレスに書き込まれ、
第２フィールドの場合に入力される第０ラインの映像信
号Ｎ０、第２ラインの映像信号Ｎ２、第４ラインの映像
信号Ｎ４・・・第５２４ラインの映像信号Ｎ５２４も、
それぞれ、０番地、１番地、２番地・・・５２４番地の
垂直アドレスに書き込まれる。

【０３４１】また、図２５は走査変換動作が行われる場
合の重み係数生成回路１４６の動作を示すタイミングチ
ャートであり、図２５Ａは垂直同期信号Ｖ_SYNC-B、図２
５Ｂは水平同期信号Ｈ_SYNC-B、図２５Ｃはフィールド判
別信号Ｆ_DISを示している。

【０３４２】また、図２５Ｄは初期値生成回路１５１か
ら出力される初期値、図２５ＥはＤフリップフロップ回
路１５３から出力される垂直アドレスＡＤＤ_RDA-V、図
２５ＦはＤフリップフロップ回路１５３から出力される
重み係数αを示している。

【０３４３】ここに、図２６、図２７は重み係数生成回
路１４６の加算器１５０で行われる加算の一部を２進数
で示す図であり、図２６は第１フィールドに対応するフ
レームの場合、図２７は第２フィールドに対応するフレ
ームの場合を示している。

【０３４４】即ち、第１フィールドに対応するフレーム
の場合、フィールド判別信号Ｆ_DIS＝「０」で、初期値
＝０とされるので、第１ラインの水平同期信号Ｈ_SYNC-A
が立ち下がった場合には、Ｄフリップフロップ回路１５
３の出力＝０となり、第１水平期間においては、垂直ア
ドレスＡＤＤ_RDA-Vとして０が出力され、重み係数αと
して０が出力される。

【０３４５】この結果、この場合には、加算器１５０に
おいては、｛１／２（重み係数増分Δα）＋０（Ｄフリ
ップフロップ回路１５３の出力）｝なる演算が行われ、
加算結果として１／２が出力されるので、第２水平期間
においては、垂直アドレスＡＤＤ_RDA-Vとして０が出力
され、重み係数αとして１／２が出力される。

【０３４６】この結果、この場合には、加算器１５０で
は、｛１／２（重み係数増分Δα）＋１／２（Ｄフリッ
プフロップ回路１５３の出力）｝なる演算が行われ、加
算結果として２／２＝１が出力されるので、第３水平期
間においては、垂直アドレスＡＤＤ_RDA-Vとして１が出
力され、重み係数αとして０が出力される。

【０３４７】この結果、この場合には、加算器１５０で
は、｛１／２（重み係数増分Δα）＋１（Ｄフリップフ
ロップ回路１５３の出力）｝なる演算が行われ、加算結
果として３／２＝１・１／２が出力されるので、第４水
平期間においては、垂直アドレスＡＤＤ_RDA-Vとして１
が出力され、重み係数αとして１／２が出力される。

【０３４８】このように、重み係数生成回路１４６にお
いては、第１フィールドに対応するフレームの場合、第
１水平期間→第２水平期間→第３水平期間→第４水平期
間→第５水平期間→第６水平期間→第７水平期間→第８
水平期間・・・と変化すると、垂直アドレスＡＤＤ
_RDA-Vは、０番地→０番地→１番地→１番地→２番地→
２番地→３番地→３番地・・・と変化し、重み係数α
は、０→１／２→０→１／２→０→１／２→０→１／２
・・・と変化する。

【０３４９】即ち、垂直アドレスＡＤＤ_RDA-Vは、水平
期間を単位として、０番地から順に同一のアドレスが２
回ずつ出力されると共に、重み係数αは、水平期間を単
位として、０、１／２が０を先頭値として繰り返して出
力される。

【０３５０】これに対して、第２フィールドに対応する
フレームの場合、フィールド判別信号Ｆ_DIS＝「１」
で、初期値＝１／２とされるので、第１ラインの水平同
期信号Ｈ_SYNC-Aが立ち下がった場合には、Ｄフリップフ
ロップ回路１５３の出力＝１／２となり、第１水平期間
においては、垂直アドレスＡＤＤ_RDA-Vとして０が出力
され、重み係数αとして１／２が出力される。

【０３５１】この結果、この場合には、加算器１５０で
は、｛１／２（重み係数増分Δα）＋１／２（Ｄフリッ
プフロップ回路１５３の出力）｝なる演算が行われ、加
算結果として１が出力されるので、第２水平期間におい
ては、垂直アドレスＡＤＤ_{RD A-V}として１が出力され、
重み係数αとして０が出力される。

【０３５２】この結果、この場合には、加算器１５０で
は、｛１／２（重み係数増分Δα）＋１（Ｄフリップフ
ロップ回路１５３の出力）｝なる演算が行われ、加算結
果として３／２＝１・１／２が出力されるので、第３水
平期間においては、垂直アドレスＡＤＤ_RDA-Vとして１
が出力され、重み係数αとして１／２が出力される。

【０３５３】この結果、この場合には、加算器１５０で
は、１／２（重み係数増分Δα）＋３／２（Ｄフリップ
フロップ回路１５３の出力）なる演算が行われ、加算結
果として４／２＝２が出力されるので、第４水平期間に
おいては、垂直アドレスＡＤＤ_RDA-Vとして２が出力さ
れ、重み係数αとして０が出力される。

【０３５４】このように、重み係数生成回路１４６にお
いては、第２フィールドに対応するフレームの場合、第
１水平期間→第２水平期間→第３水平期間→第４水平期
間→第５水平期間→第６水平期間→第７水平期間・・・
と変化すると、垂直アドレスＡＤＤ_RDA-Vは、０→１→
１→２→２→３→３・・・と変化し、重み係数αは、１
／２→０→１／２→０→１／２→０→１／２・・・と変
化する。

【０３５５】即ち、垂直アドレスＡＤＤ_RDA-Vは、水平
期間を単位として、０番地を１回出力した後、１番地か
ら順に同一のアドレスが２回ずつ出力されると共に、重
み係数αは、水平期間を単位として、１／２、０が１／
２を先頭値として繰り返して出力される。

【０３５６】図２８は、走査変換動作が行われる場合の
第６実施例の垂直方向の動作を示すタイミングチャート
であり、図２８Ａは重み係数生成回路１４６から出力さ
れる垂直同期信号Ｖ_SYNC-Bを示しており、この垂直同期
信号Ｖ_SYNC-Bは、垂直同期信号Ｖ_SYNC-Aのロウレベル期
間を１／２としたものとされている。

【０３５７】また、図２８Ｂは重み係数生成回路１４６
から出力される水平同期信号Ｈ_{SYNC -B}を示しており、こ
の水平同期信号Ｈ_SYNC-Bは、水平同期信号Ｈ_SYNC-Aの周
期を１／２にしたものとされている。

【０３５８】また、図２８Ｃは重み係数生成回路１４６
から出力され、フィールドバッファ１４０の第１読出し
ポート側に与えられる垂直アドレスＡＤＤ_RDA-Vを示し
ている。

【０３５９】ここに、垂直アドレスＡＤＤ_RDA-Vは、前
述したように、第１フィールドに対応するフレームの場
合においては、第１水平期間→第２水平期間→第３水平
期間→第４水平期間→第５水平期間→第６水平期間→第
７水平期間→第８水平期間・・・と変化すると、０番地
→０番地→１番地→１番地→２番地→２番地→３番地→
３番地・・・と変化する。

【０３６０】また、第２フィールドに対応するフレーム
の場合においては、第１水平期間→第２水平期間→第３
水平期間→第４水平期間→第５水平期間→第６水平期間
→第７水平期間・・・と変化すると、垂直アドレスＡＤ
Ｄ_RDA-Vは、０番地→１番地→１番地→２番地→２番地
→３番地→３番地・・・と変化する。

【０３６１】また、図２８Ｄは加算器１４７から出力さ
れ、フィールドバッファ１４０の第２読出しポート側に
与えられる垂直アドレスＡＤＤ_RDA-V”を示している。

【０３６２】この垂直アドレスＡＤＤ_RDA-V”は、垂直
アドレスＡＤＤ_RDA-Vに１を加算したものであるから、
第１フィールドに対応するフレームの場合においては、
第１水平期間→第２水平期間→第３水平期間→第４水平
期間→第５水平期間→第６水平期間→第７水平期間→第
８水平期間・・・と変化すると、１番地→１番地→２番
地→２番地→３番地→３番地→４番地→４番地・・・と
変化する。

【０３６３】また、第２フィールドに対応するフレーム
の場合には、第１水平期間→第２水平期間→第３水平期
間→第４水平期間→第５水平期間→第６水平期間→第７
水平期間・・・と変化すると、垂直アドレスＡＤＤ
_RDA-V”は、１番地→２番地→２番地→３番地→３番地
→４番地→４番地・・と変化する。

【０３６４】この結果、フィールドバッファ１４０の第
１読出しポートの映像信号出力端子１４０Ａから出力さ
れる映像信号Ｄ１４０Ａは、図２８Ｅに示すように、第
１フィールドに対応するフレームの場合には、第１ライ
ンの映像信号Ｎ１→第１ラインの映像信号Ｎ１→第３ラ
インの映像信号Ｎ３→第３ラインの映像信号Ｎ３→第５
ラインの映像信号Ｎ５→第５ラインの映像信号Ｎ５・・
・の順に出力され、第２フィールドに対応するフレーム
の場合には、第０ラインの映像信号Ｎ０→第２ラインの
映像信号Ｎ２→第２ラインの映像信号Ｎ２→第４ライン
の映像信号Ｎ４→第４ラインの映像信号Ｎ４→第６ライ
ンの映像信号Ｎ６・・・の順に出力される。

【０３６５】また、フィールドバッファ１４０の第２読
出しポートの映像信号出力端子１４０Ｂから出力される
映像信号Ｄ１４０Ｂは、図２８Ｆに示すように、第１フ
ィールドに対応するフレームの場合には、第３ラインの
映像信号Ｎ３→第３ラインの映像信号Ｎ３→第５ライン
の映像信号Ｎ５→第５ラインの映像信号Ｎ５→第７ライ
ンの映像信号Ｎ７→第７ラインの映像信号Ｎ７・・・の
順に出力され、第２フィールドに対応するフレームの場
合には、第２ラインの映像信号Ｎ２→第４ラインの映像
信号Ｎ４→第４ラインの映像信号Ｎ４→第６ラインの映
像信号Ｎ６→第６ラインの映像信号Ｎ６→第８ラインの
映像信号Ｎ８→第８ラインの映像信号Ｎ８・・・の順に
出力される。

【０３６６】また、図２８Ｇは重み係数生成回路１４６
から出力され、乗算器１４３に与えられる重み係数αを
示しており、この重み係数αは、前述したように、第１
フィールドに対応するフレームの場合には、第１水平期
間→第２水平期間→第３水平期間→第４水平期間→第５
水平期間→第６水平期間→第７水平期間・・・と変化す
ると、０→１／２→０→１／２→０→１／２→０・・・
と変化し、第２フィールドに対応するフレームの場合に
は、第１水平期間→第２水平期間→第３水平期間→第４
水平期間→第５水平期間→第６水平期間→第７水平期間
・・・と変化すると、１／２→０→１／２→０→１／２
→０→１／２・・・と変化する。

【０３６７】また、図２８Ｈは演算回路１４１から出力
されるノンインタレース映像信号Ｄ _NON-INT、即ち、こ
の第６実施例から出力されるノンインタレース映像信号
Ｄ_{NON -INT}を示している。

【０３６８】また、図２９、図３０は、走査変換動作が
行われる場合に演算回路１４１で行われる演算の一部を
示す図である。

【０３６９】即ち、第１フィールドに対応するフレーム
の場合において、奇数ラインの映像信号Ｍ_2i-1が生成さ
れる場合には、重み係数αとして０が出力され、｛０
（Ｎ_{2i +1}−Ｎ_2i-1）＋Ｎ_2i-1｝なる演算が行われ、映像
信号Ｍ_2i-1として、Ｎ_2i-1が得られることになる。

【０３７０】また、第１フィールドに対応するフレーム
の場合において、偶数ラインの映像信号Ｍ_2iが生成され
る場合には、重み係数αとして１／２が出力され、｛１
／２・（Ｎ_2i+1−Ｎ_2i-1）＋Ｎ_2i-1｝なる演算が行わ
れ、映像信号Ｍ_2iとして、１／２・Ｎ_2i-1＋１／２・Ｎ
_2i+1が得られることになる。

【０３７１】また、第２フィールドに対応するフレーム
の場合において、奇数ラインの映像信号Ｍ_2i-1が生成さ
れる場合には、重み係数αとして１／２が出力され、
{１／２・（Ｎ_2i−Ｎ_2i-2）＋Ｎ_2i-2}なる演算が行わ
れ、映像信号Ｍ_2i-1として、１／２・Ｎ_2i-2＋１／２・
Ｎ_2iが得られることになる。

【０３７２】また、第２フィールドに対応するフレーム
の場合において、偶数ラインの映像信号Ｍ_2iが生成され
る場合には、重み係数αとして０が出力され、{０（Ｎ
_2i+2−Ｎ_2i）＋Ｎ_2i}なる演算が行われ、映像信号Ｍ_2i
として、Ｎ_2iが得られることになる。

【０３７３】このように、この第６実施例によれば、５
２５ラインの映像を表示できるインタレース映像信号Ｄ
_INTを、ライン間を補間してなる５２５ラインのノンイ
ンタレース映像信号Ｄ_NON-INTに変換することができ
る。

【０３７４】図３１は、走査変換及び拡大処理が一括し
て行われる場合の重み係数生成回路１４６の動作を示す
タイミングチャートであり、図３１Ａは垂直同期信号Ｖ
_{SYNC -B}、図３１Ｂは水平同期信号Ｈ_SYNC-B、図３１Ｃは
フィールド判別信号Ｆ_DISを示している。

【０３７５】また、図３１Ｄは初期値生成回路１５１か
ら出力される初期値、図３１ＥはＤフリップフロップ回
路１５３から出力される垂直アドレスＡＤＤ_RDA-V、図
３１ＦはＤフリップフロップ回路１５３から出力される
重み係数αを示している。

【０３７６】ここに、図３２、図３３は重み係数生成回
路１４６の加算器１５０で行われる加算の一部を２進数
で示す図であり、図３２は第１フィールドに対応するフ
レームの場合、図３３は第２フィールドに対応するフレ
ームの場合を示している。

【０３７７】即ち、第１フィールドに対応するフレーム
の場合、フィールド判別信号Ｆ_DIS＝「０」で、初期値
＝０とされるので、第１ラインの水平同期信号Ｈ_SYNC-B
が立ち下がった場合には、Ｄフリップフロップ回路１５
３の出力＝０となり、第１水平期間においては、垂直ア
ドレスＡＤＤ_RDA-Vとして０が出力され、重み係数αと
して０が出力される。

【０３７８】この結果、この場合には、加算器１５０に
おいては、｛３／８（重み係数増分Δα）＋０（Ｄフリ
ップフロップ回路１５３の出力）｝なる演算が行われ、
加算結果として３／８が出力されるので、第２水平期間
においては、垂直アドレスＡＤＤ_RDA-Vとして０が出力
され、重み係数αとして３／８が出力される。

【０３７９】この結果、この場合には、加算器１５０に
おいては、｛３／８（重み係数増分Δα）＋３／８（Ｄ
フリップフロップ回路１５３の出力）｝なる演算が行わ
れ、加算結果として６／８が出力されるので、第３水平
期間においては、垂直アドレスＡＤＤ_RDA-Vとして０が
出力され、重み係数αとして６／８が出力される。

【０３８０】この結果、この場合には、加算器１５０に
おいては、｛３／８（重み係数増分Δα）＋６／８（Ｄ
フリップフロップ回路１５３の出力）｝なる演算が行わ
れ、加算結果として９／８＝１・１／８が出力されるの
で、第４水平期間においては、垂直アドレスＡＤＤ
_RDA-Vとして１が出力され、重み係数αとして１／８が
出力される。

【０３８１】この結果、この場合には、加算器１５０に
おいては、｛３／８（重み係数増分Δα）＋９／８（Ｄ
フリップフロップ回路１５３の出力）｝なる演算が行わ
れ、加算結果として１２／８＝１・４／８が出力される
ので、第５水平期間においては、垂直アドレスＡＤＤ
_RDA-Vとして１が出力され、重み係数αとして４／８が
出力される。

【０３８２】この結果、この場合には、加算器１５０に
おいては、｛３／８（重み係数増分Δα）＋１２／８
（Ｄフリップフロップ回路１５３の出力）｝なる演算が
行われ、加算結果として１５／８＝１・７／８が出力さ
れるので、第６水平期間においては、垂直アドレスＡＤ
Ｄ_RDA-Vとして１が出力され、重み係数αとして７／８
が出力される。

【０３８３】この結果、この場合には、加算器１５０に
おいては、｛３／８（重み係数増分Δα）＋１５／８
（Ｄフリップフロップ回路１５３の出力）｝なる演算が
行われ、加算結果として１８／８＝２・２／８が出力さ
れるので、第７水平期間においては、垂直アドレスＡＤ
Ｄ_RDA-Vとして２が出力され、重み係数αとして２／８
が出力される。

【０３８４】この結果、この場合には、加算器１５０に
おいては、｛３／８（重み係数増分Δα）＋１８／８
（Ｄフリップフロップ回路１５３の出力）｝なる演算が
行われ、加算結果として２１／８＝２・５／８が出力さ
れるので、第８水平期間においては、垂直アドレスＡＤ
Ｄ_RDA-Vとして２が出力され、重み係数αとして５／８
が出力される。

【０３８５】この結果、この場合には、加算器１５０に
おいては、｛３／８（重み係数増分Δα）＋２１／８
（Ｄフリップフロップ回路１５３の出力）｝なる演算が
行われ、加算結果として２４／８＝３が出力されるの
で、第９水平期間においては、垂直アドレスＡＤＤ
_RDA-Vとして３が出力され、重み係数αとして０が出力
される。

【０３８６】この結果、この場合には、加算器１５０に
おいては、｛３／８（重み係数増分Δα）＋２４／８
（Ｄフリップフロップ回路１５３の出力）｝なる演算が
行われ、加算結果として２７／８＝３・３／８が出力さ
れるので、第１０水平期間においては、垂直アドレスＡ
ＤＤ_RDA-Vとして３が出力され、重み係数αとして３／
８が出力される。

【０３８７】このように、重み係数生成回路１４６にお
いては、第１フィールドに対応するフレームの場合、第
１水平期間→第２水平期間→第３水平期間→第４水平期
間→第５水平期間→第６水平期間→第７水平期間→第８
水平期間→第９水平期間→第１０水平期間・・・と変化
すると、垂直アドレスＡＤＤ_RDA-Vは、０番地→０番地
→０番地→１番地→１番地→１番地→２番地→２番地→
３番地→３番地・・・と変化し、重み係数αは、０→３
／８→６／８→１／８→４／８→７／８→２／８→５／
８→０→３／８・・・と変化する。

【０３８８】即ち、垂直アドレスＡＤＤ_RDA-Vは、水平
期間を単位として、（４ｉ−４）番地→（４ｉ−４）番
地→（４ｉ−４）番地→（４ｉ−３）番地→（４ｉ−
３）番地→（４ｉ−３）番地→（４ｉ−２）番地→（４
ｉ−２）番地→（４ｉ−１）番地→（４ｉ−１）番地の
順に、ｉ＝１→２→３・・・と変化させて出力され、重
み係数αは、０→３／８→６／８→１／８→４／８→７
／８→２／８→５／８が０を先頭値として繰り返して出
力される。

【０３８９】これに対して、第２フィールドに対応する
フレームの場合、フィールド判別信号Ｆ_DIS＝「１」
で、初期値＝１／２とされるので、第１ラインの水平同
期信号Ｈ_SYNC-Bが立ち下がった場合には、Ｄフリップフ
ロップ回路１５３の出力＝１／２となり、第１水平期間
においては、垂直アドレスＡＤＤ_RDA-Vとして０が出力
され、重み係数αとして１／２＝４／８が出力される。

【０３９０】この結果、この場合には、加算器１５０に
おいては、｛３／８（重み係数増分Δα）＋４／８（Ｄ
フリップフロップ回路１５３の出力）｝なる演算が行わ
れ、加算結果として１が出力されるので、第２水平期間
においては、垂直アドレスＡＤＤ_RDA-Vとして０が出力
され、重み係数αとして７／８が出力される。

【０３９１】この結果、この場合には、加算器１５０に
おいては、｛３／８（重み係数増分Δα）＋７／８（Ｄ
フリップフロップ回路１５３の出力）｝なる演算が行わ
れ、加算結果として１０／８＝１・２／８が出力される
ので、第３水平期間においては、垂直アドレスＡＤＤ
_RDA-Vとして１が出力され、重み係数αとして２／８が
出力される。

【０３９２】この結果、この場合には、加算器１５０に
おいては、｛３／８（重み係数増分Δα）＋１０／８
（Ｄフリップフロップ回路１５３の出力）なる演算が行
われ、加算結果として１３／８＝１・５／８が出力され
るので、第４水平期間においては、垂直アドレスＡＤＤ
_RDA-Vとして１が出力され、重み係数αとして５／８が
出力される。

【０３９３】この結果、この場合には、加算器１５０に
おいては、｛３／８（重み係数増分Δα）＋１３／８
（Ｄフリップフロップ回路１５３の出力）なる演算が行
われ、加算結果として１６／８＝２が出力されるので、
第５水平期間においては、垂直アドレスＡＤＤ_RDA-Vと
して２が出力され、重み係数αとして０が出力される。

【０３９４】この結果、この場合には、加算器１５０に
おいては、｛３／８（重み係数増分Δα）＋１６／８
（Ｄフリップフロップ回路１５３の出力）なる演算が行
われ、加算結果として１９／８＝２・３／８が出力され
るので、第６水平期間においては、垂直アドレスＡＤＤ
_RDA-Vとして２が出力され、重み係数αとして３／８が
出力される。

【０３９５】この結果、この場合には、加算器１５０に
おいては、｛３／８（重み係数増分Δα）＋１９／８
（Ｄフリップフロップ回路１５３の出力）なる演算が行
われ、加算結果として２２／８＝２・６／８が出力され
るので、第７水平期間においては、垂直アドレスＡＤＤ
_RDA-Vとして２が出力され、重み係数αとして６／８が
出力される。

【０３９６】この結果、この場合には、加算器１５０に
おいては、｛３／８（重み係数増分Δα）＋２２／８
（Ｄフリップフロップ回路１５３の出力）なる演算が行
われ、加算結果として２５／８＝３・１／８が出力され
るので、第８水平期間においては、垂直アドレスＡＤＤ
_RDA-Vとして３が出力され、重み係数αとして１／８が
出力される。

【０３９７】この結果、この場合には、加算器１５０に
おいては、｛３／８（重み係数増分Δα）＋２５／８
（Ｄフリップフロップ回路１５３の出力）なる演算が行
われ、加算結果として２８／８＝３・４／８が出力され
るので、第９水平期間においては、垂直アドレスＡＤＤ
_RDA-Vとして３が出力され、重み係数αとして４／８が
出力される。

【０３９８】この結果、この場合には、加算器１５０に
おいては、｛３／８（重み係数増分Δα）＋２８／８
（Ｄフリップフロップ回路１５３の出力）なる演算が行
われ、加算結果として３１／８＝３・７／８が出力され
るので、第１０水平期間においては、垂直アドレスＡＤ
Ｄ_RDA-Vとして３が出力され、重み係数αとして７／８
が出力される。

【０３９９】このように、重み係数生成回路１４６にお
いては、第２フィールドに対応するフレームの場合、第
１水平期間→第２水平期間→第３水平期間→第４水平期
間→第５水平期間→第６水平期間→第７水平期間→第８
水平期間→第９水平期間→第１０水平期間・・・と変化
すると、垂直アドレスＡＤＤ_RDA-Vは、０番地→０番地
→１番地→１番地→２番地→２番地→２番地→３番地→
３番地→３番地・・・と変化し、重み係数αは、４／８
→７／８→２／８→５／８→０→３／８→６／８→１／
８→４／８→７／８・・・と変化する。

【０４００】即ち、垂直アドレスＡＤＤ_RDA-Vは、水平
期間を単位として、（４ｉ−４）番地→（４ｉ−４）番
地→（４ｉ−３）番地→（４ｉ−３）番地→（４ｉ−
２）番地→（４ｉ−２）番地→（４ｉ−２）番地→（４
ｉ−１）番地→（４ｉ−１）番地→（４ｉ−１）番地の
順に、ｉ＝１→２→３・・・と変化させて出力され、重
み係数αは、４／８、７／８、２／８、５／８、０、３
／８、６／８、１／８が４／８を先頭値として繰り返し
て出力される。

【０４０１】ここに、図３４は、走査変換及び拡大処理
が一括して行われる場合の第６本実施例の垂直方向の動
作を示すタイミングチャートであり、図３４Ａは垂直同
期信号Ｖ_SYNC-B、図３４Ｂは水平同期信号Ｈ_SYNC-B、図
３４Ｃは重み係数生成回路１４６から出力され、フィー
ルドバッファ１４０の第１読出しポート側に与えられる
垂直アドレスＡＤＤ_RDA-Vを示している。

【０４０２】ここに、垂直アドレスＡＤＤ_RDA-Vは、前
述したように、第１フィールドに対応するフレームの場
合においては、第１水平期間→第２水平期間→第３水平
期間→第４水平期間→第５水平期間→第６水平期間→第
７水平期間→第８水平期間→第９水平期間→第１０水平
期間・・・と変化すると、０番地→０番地→０番地→１
番地→１番地→１番地→２番地→２番地→３番地→３番
地・・・と変化する。

【０４０３】また、第２フィールドに対応するフレーム
の場合においては、第１水平期間→第２水平期間→第３
水平期間→第４水平期間→第５水平期間→第６水平期間
→第７水平期間→第８水平期間→第９水平期間→第１０
水平期間・・・と変化すると、垂直アドレスＡＤＤ
_RDA-Vは、０番地→０番地→１番地→１番地→２番地→
２番地→２番地→３番地→３番地→３番地・・・と変化
する。

【０４０４】また、図３４Ｄは加算器１４７から出力さ
れ、フィールドバッファ１４０の第２読出しポート側に
与えられる垂直アドレスＡＤＤ_RDA-V”を示しており、
この垂直アドレスＡＤＤ_RDA-V”は、垂直アドレスＡＤ
Ｄ_RDA-Vに１を加算したものであるから、第１フィール
ドに対応するフレームの場合においては、第１水平期間
→第２水平期間→第３水平期間→第４水平期間→第５水
平期間→第６水平期間→第７水平期間→第８水平期間→
第９水平期間→第１０水平期間・・・と変化すると、１
番地→１番地→１番地→２番地→２番地→２番地→３番
地→３番地→４番地→４番地・・・と変化する。

【０４０５】また、第２フィールドに対応するフレーム
の場合には、垂直アドレスＡＤＤ_{RD A-V}”は、第１水平
期間→第２水平期間→第３水平期間→第４水平期間→第
５水平期間→第６水平期間→第７水平期間→第８水平期
間→第９水平期間→第１０水平期間・・・と変化する
と、１番地→１番地→２番地→２番地→３番地→３番地
→３番地→４番地→４番地→４番地・・と変化する。

【０４０６】この結果、フィールドバッファ１４０の第
１読出しポートの映像信号出力端子１４０Ａから出力さ
れる映像信号Ｄ１４０Ａは、図３４Ｅに示すように、第
１フィールドに対応するフレームの場合には、第１ライ
ンの映像信号Ｎ１→第１ラインの映像信号Ｎ１→第１ラ
インの映像信号Ｎ１→第３ラインの映像信号Ｎ３→第３
ラインの映像信号Ｎ３→第３ラインの映像信号Ｎ３→第
５ラインの映像信号Ｎ５→第５ラインの映像信号Ｎ５→
第７ラインの映像信号Ｎ７→第７ラインの映像信号Ｎ７
・・・の順に出力される。

【０４０７】また、第２フィールドに対応するフレーム
の場合には、第０ラインの映像信号Ｎ０→第０ラインの
映像信号Ｎ０→第２ラインの映像信号Ｎ２→第２ライン
の映像信号Ｎ２→第４ラインの映像信号Ｎ４→第４ライ
ンの映像信号Ｎ４→第４ラインの映像信号Ｎ４→第６ラ
インの映像信号Ｎ６→第６ラインの映像信号Ｎ６→第６
ラインの映像信号Ｎ６・・・の順に出力される。

【０４０８】また、フィールドバッファ１４０の第２読
出しポートの映像信号出力端子１４０Ｂから出力される
映像信号Ｄ１４０Ｂは、図３４Ｆに示すように、第１フ
ィールドに対応するフレームの場合には、第３ラインの
映像信号Ｎ３→第３ラインの映像信号Ｎ３→第３ライン
の映像信号Ｎ３→第５ラインの映像信号Ｎ５→第５ライ
ンの映像信号Ｎ５→第５ラインの映像信号Ｎ５→第７ラ
インの映像信号Ｎ７→第７ラインの映像信号Ｎ７→第９
ラインの映像信号Ｎ９→第９ラインの映像信号Ｎ９・・
・の順に出力される。

【０４０９】また、第２フィールドに対応するフレーム
の場合には、第２ラインの映像信号Ｎ２→第２ラインの
映像信号Ｎ２→第４ラインの映像信号Ｎ４→第４ライン
の映像信号Ｎ４→第６ラインの映像信号Ｎ６→第６ライ
ンの映像信号Ｎ６→第６ラインの映像信号Ｎ６→第８ラ
インの映像信号Ｎ８→第８ラインの映像信号Ｎ８→第８
ラインの映像信号Ｎ８・・・の順に出力される。

【０４１０】また、図３４Ｇは重み係数生成回路１４６
から出力され、乗算器１４３に与えられる重み係数αを
示しており、この重み係数αは、前述したように、第１
フィールドに対応するフレームの場合には、第１水平期
間→第２水平期間→第３水平期間→第４水平期間→第５
水平期間→第６水平期間→第７水平期間→第８水平期間
→第９水平期間・・・と変化すると、０→３／８→６／
８→１／８→４／８→７／８→２／８→５／８→０・・
・と変化する。

【０４１１】また、第２フィールドに対応するフレーム
の場合には、第１水平期間→第２水平期間→第３水平期
間→第４水平期間→第５水平期間→第６水平期間→第７
水平期間→第８水平期間→第９水平期間・・・と変化す
ると、４／８→７／８→２／８→５／８→０→３／８→
６／８→１／８→４／８・・・と変化する。

【０４１２】また、図３４Ｈは演算回路１４１から出力
されるノンインタレース映像信号Ｄ _394-525、即ち、こ
の第６実施例から出力されるノンインタレース映像信号
Ｄ_{394 -525}を示している。

【０４１３】また、図３５、図３６は、走査変換動作が
行われる場合に演算回路１４１で行われる演算の一部を
示す図であり、図３５は第１フィールドに対応するフレ
ームの場合、図３６は第２フィールドに対応するフレー
ムの場合である。

【０４１４】ここに、演算回路１４１においては、映像
信号α（Ｄ１４０Ｂ−Ｄ１４０Ａ）＋Ｄ１４０Ａなる演
算が行われが、第１フィールドに対応するフレームの場
合において、第１ライン、第９ライン、第１７ライン
等、第８ｉ−７ラインの映像信号Ｐ_8i-7が生成される場
合に、｛０（Ｎ_6i-3−Ｎ_6i-5）＋Ｎ_6i-5｝なる演算が行
われ、映像信号Ｐ_8i-7として、Ｎ_6i-5が得られる。

【０４１５】また、第２ライン、第１０ライン、第１８
ライン等、第８ｉ−６ラインの映像信号Ｐ_8i-6が生成さ
れる場合には、｛３／８・（Ｎ_6i-3−Ｎ_6i-5）＋
Ｎ_6i-5｝なる演算が行われ、映像信号Ｐ_8i-6として、５
／８・Ｎ_6i-5＋３／８・Ｎ_6i-3が得られる。

【０４１６】また、第３ライン、第１１ライン、第１９
ライン等、第８ｉ−５ラインの映像信号Ｐ_8i-5が生成さ
れる場合には、｛６／８・（Ｎ_6i-3−Ｎ_6i-5）＋
Ｎ_6i-5｝なる演算が行われ、映像信号Ｐ_8i-5として、２
／８・Ｎ_6i-5＋６／８・Ｎ_6i-3が得られる。

【０４１７】また、第４ライン、第１２ライン、第２０
ライン等、第８ｉ−４ラインの映像信号Ｐ_8i-4が生成さ
れる場合には、｛１／８・（Ｎ_6i-1−Ｎ_6i-3）＋
Ｎ_6i-3｝なる演算が行われ、映像信号Ｐ_8i-4として、７
／８・Ｎ_6i-3＋１／８・Ｎ_6i-1が得られる。

【０４１８】また、第５ライン、第１３ライン、第２１
ライン等、第８ｉ−３ラインの映像信号Ｐ_8i-3が生成さ
れる場合には、｛４／８・（Ｎ_6i-1−Ｎ_6i-3）＋
Ｎ_6i-3｝なる演算が行われ、映像信号Ｐ_8i-3として、４
／８・Ｎ_6i-3＋４／８・Ｎ_6i-1が得られる。

【０４１９】また、第６ライン、第１４ライン、第２２
ライン等、第８ｉ−２ラインの映像信号Ｐ_8i-2が生成さ
れる場合には、｛７／８・（Ｎ_6i-1−Ｎ_6i-3）＋
Ｎ_6i-3｝なる演算が行われ、映像信号Ｐ_8i-2として、１
／８・Ｎ_6i-3＋７／８・Ｎ_6i-1が得られる。

【０４２０】また、第７ライン、第１５ライン、第２３
ライン等、第８ｉ−１ラインの映像信号Ｐ_8i-1が生成さ
れる場合には、｛２／８・（Ｎ_6i+1−Ｎ_6i-1）＋
Ｎ_6i-1｝なる演算が行われ、映像信号Ｐ_8i-1として、６
／８・Ｎ_6i-1＋２／８・Ｎ_6i+1が得られる。

【０４２１】また、第８ライン、第１６ライン、第２４
ライン等、第８ｉラインの映像信号Ｐ_8iが生成される場
合には、｛５／８・（Ｎ_6i+1−Ｎ_6i-1）＋Ｎ_6i-1｝なる
演算が行われ、映像信号Ｐ_8iとして、３／８・Ｎ_6i-1＋
５／８・Ｎ_6i+1が得られる。

【０４２２】また、第２フィールドに対応するフレーム
の場合において、第１ライン、第９ライン、第１７ライ
ン等、第８ｉ−７ラインの映像信号Ｐ_8i-7を生成する場
合に、｛４／８・（Ｎ_6i-4−Ｎ_6i-6）＋Ｎ_6i-6｝なる演
算が行われ、映像信号Ｐ_8i-7として、４／８・Ｎ_6i-6＋
４／８・Ｎ_6i-4が得られる。

【０４２３】また、第２ライン、第１０ライン、第１８
ライン等、第８ｉ−６ラインの映像信号Ｐ_8i-6を生成す
る場合に、｛７／８・（Ｎ_6i-4−Ｎ_6i-6）＋Ｎ_6i-6｝な
る演算が行われ、映像信号Ｐ_8i-6として、１／８・Ｎ
_6i-6＋７／８・Ｎ_6i-4が得られる。

【０４２４】また、第３ライン、第１１ライン、第１９
ライン等、第８ｉ−５ラインの映像信号Ｐ_8i-5を生成す
る場合に、｛２／８・（Ｎ_6i-2−Ｎ_6i-4）＋Ｎ_6i-4｝な
る演算が行われ、映像信号Ｐ_8i-5として、６／８・Ｎ
_6i-4＋２／８・Ｎ_6i-2が得られる。

【０４２５】また、第４ライン、第１２ライン、第２０
ライン等、第８ｉ−４ラインの映像信号Ｐ_8i-4を生成す
る場合に、｛５／８・（Ｎ_6i-2−Ｎ_6i-4）＋Ｎ_6i-4｝な
る演算が行われ、映像信号Ｐ_8i-4として、３／８・Ｎ
_6i-4＋５／８・Ｎ_6i-2が得られる。

【０４２６】また、第５ライン、第１３ライン、第２１
ライン等、第８ｉ−３ラインの映像信号Ｐ_8i-3を生成す
る場合に、｛０（Ｎ_6i−Ｎ_6i-2）＋Ｎ_6i-2｝なる演算が
行われ、映像信号Ｐ_8i-3として、Ｎ_6i-2が得られる。

【０４２７】また、第６ライン、第１４ライン、第２２
ライン等、第８ｉ−２ラインの映像信号Ｐ_8i-2を生成す
る場合に、｛３／８・（Ｎ_6i−Ｎ_6i-2）＋Ｎ_6i-2｝なる
演算が行われ、映像信号Ｐ_8i-2として、５／８・Ｎ_6i-2
＋３／８・Ｎ_6iが得られる。

【０４２８】また、第７ライン、第１５ライン、第２３
ライン等、第８ｉ−１ラインの映像信号Ｐ_8i-1を生成す
る場合に、｛６／８・（Ｎ_6i−Ｎ_6i-2）＋Ｎ_6i-2｝なる
演算が行われ、映像信号Ｐ_8i-1として、２／８・Ｎ_6i-2
＋６／８・Ｎ_6iが得られる。

【０４２９】また、第８ライン、第１６ライン、第２４
ライン等、第８ｉラインの映像信号Ｐ_8iを生成する場合
に、｛１／８・（Ｎ_6i+2−Ｎ_6i）＋Ｎ_6i｝なる演算が行
われ、映像信号Ｐ_8iとして、７／８・Ｎ_6i＋１／８・Ｎ
_6i+2が得られる。

【０４３０】このように、この第６実施例によれば、５
２５ラインの映像を表示できるインタレース映像信号Ｄ
_INTを、走査変換及び拡大処理を一括して行うことによ
り、第１ライン〜第３９４ラインによる映像を第１ライ
ン〜第５２５ラインによる映像に垂直方向に拡大した映
像を表示できるノンインタレース映像信号Ｄ_394-525に
変換することができる。

【０４３１】ここに、図３７、図３８は第６実施例にお
いても第２実施例と同様のノンインタレース映像信号Ｄ
_394-525を得ることができることを説明するための図で
あり、図３７は第１フィールドに対応するフレームの場
合、図３８は第２フィールドに対応するフレームの場合
を示している。

【０４３２】即ち、図３７に示す演算結果は、図８に示
す演算で得ることができるＭｉ（走査変換回路９４で行
われる走査変換により得ることができるＭｉ）を図１５
（演算回路９７で行われる演算）に示すＭｉに代入する
ことにより得ることができる。

【０４３３】また、図３８に示す演算結果は、図９に示
す演算で得ることができるＭｉ（走査変換回路９４で行
われる走査変換により得ることができるＭｉ）を図１５
（演算回路９７で行われる演算）に示すＭｉに代入する
ことにより得ることができる。

【０４３４】図３９は、走査変換及び縮小処理が一括し
て行われる場合の重み係数生成回路１４６の動作を示す
タイミングチャートであり、図３９Ａは垂直同期信号Ｖ
_{SYNC -B}、図３９Ｂは水平同期信号Ｈ_SYNC-B、図３９Ｃは
フィールド判別信号Ｆ_DISを示している。

【０４３５】また、図３９Ｄは初期値生成回路１５１か
ら出力される初期値、図３９ＥはＤフリップフロップ回
路１５３から出力される垂直アドレスＡＤＤ_RDA-V、図
３９ＦはＤフリップフロップ回路１５３から出力される
重み係数αを示している。

【０４３６】ここに、図４０、図４１は重み係数生成回
路１４６の加算器１５０で行われる加算の一部を２進数
で示す図であり、図４０は第１フィールドに対応するフ
レームの場合、図４１は第２フィールドに対応するフレ
ームの場合を示している。

【０４３７】即ち、第１フィールドに対応するフレーム
の場合、フィールド判別信号Ｆ_DIS＝「０」で、初期値
＝０とされるので、第１ラインの水平同期信号Ｈ_SYNC-A
が立ち下がった場合には、Ｄフリップフロップ回路１５
３の出力＝０となり、第１水平期間においては、垂直ア
ドレスＡＤＤ_RDA-Vとして０が出力され、重み係数αと
して０が出力される。

【０４３８】この結果、加算器１５０においては、｛４
／６（重み係数増分Δα）＋０（Ｄフリップフロップ回
路１５３の出力）｝なる演算が行われ、加算結果として
４／６が出力されるので、第２水平期間においては、垂
直アドレスＡＤＤ_RDA-Vとして０が出力され、重み係数
αとして４／６が出力される。

【０４３９】この結果、加算器１５０では、｛４／６重
み係数増分Δα）＋４／６（Ｄフリップフロップ回路１
５３の出力）｝なる演算が行われ、加算結果として８／
６が＝１・２／６出力されるので、第３水平期間におい
ては、垂直アドレスＡＤＤ_{RD A-V}として１が出力され、
重み係数αとして２／６が出力される。

【０４４０】この結果、加算器１５０では、｛４／６
（重み係数増分Δα）＋８／６（Ｄフリップフロップ回
路１５３の出力）｝なる演算が行われ、加算結果として
１２／６＝２が出力されるので、第４水平期間において
は、垂直アドレスＡＤＤ_RDA-Vとして２が出力され、重
み係数αとして０が出力される。

【０４４１】この結果、加算器１５０では、｛４／６
（重み係数増分Δα）＋１２／６（Ｄフリップフロップ
回路１５３の出力）｝なる演算が行われ、加算結果とし
て１６／６＝２・４／６が出力されるので、第５水平期
間においては、垂直アドレスＡＤＤ_RDA-Vとして２が出
力され、重み係数αとして４／６が出力される。

【０４４２】この結果、加算器１５０では、｛４／６
（重み係数増分Δα）＋１６／８（Ｄフリップフロップ
回路１５３の出力）｝なる演算が行われ、加算結果とし
て２０／６＝３・２／６が出力されるので、第６水平期
間においては、垂直アドレスＡＤＤ_RDA-Vとして３が出
力され、重み係数αとして２／６が出力される。

【０４４３】この結果、加算器１５０では、｛４／６
（重み係数増分Δα）＋２０／６（Ｄフリップフロップ
回路１５３の出力）｝なる演算が行われ、加算結果とし
て２４／６＝４が出力されるので、第７水平期間におい
ては、垂直アドレスＡＤＤ_{RDA- V}として４が出力され、
重み係数αとして０が出力される。

【０４４４】このように、重み係数生成回路１４６にお
いては、第１フィールドに対応するフレームの場合、第
１水平期間→第２水平期間→第３水平期間→第４水平期
間→第５水平期間→第６水平期間→第７水平期間・・・
と変化すると、垂直アドレスＡＤＤ_RDA-Vは、０番地→
０番地→１番地→２番地→２番地→３番地・・・と変化
し、重み係数αは、０→４／６→２／６→０→４／６→
２／６・・・と変化する。

【０４４５】即ち、垂直アドレスＡＤＤ_RDA-Vは、水平
期間を単位として、（２ｉ−２）番地→（２ｉ−２）番
地→（２ｉ−１）番地の順に、ｉ＝１→２→３・・・と
変化させて出力され、重み係数αは、０、４／６、２／
６が０を先頭値として繰り返して出力される。

【０４４６】これに対して、第２フィールドに対応する
フレームの場合、フィールド判別信号Ｆ_DIS＝「１」
で、初期値＝１／２とされるので、第１ラインの水平同
期信号Ｈ_SYNC-Bが立ち下がった場合には、Ｄフリップフ
ロップ回路１５３の出力＝１／２となり、第１水平期間
においては、垂直アドレスＡＤＤ_RDA-Vとして０が出力
され、重み係数αとして１／２＝３／６が出力される。

【０４４７】この結果、加算器１５０では、｛４／６
（重み係数増分Δα）＋３／６（Ｄフリップフロップ回
路１５３の出力）｝なる演算が行われ、加算結果として
７／６＝１・１／６が出力されるので、第２水平期間に
おいては、垂直アドレスＡＤＤ _RDA-Vとして１が出力さ
れ、重み係数αとして１／６が出力される。

【０４４８】この結果、加算器１５０では、｛４／６
（重み係数増分Δα）＋７／６（Ｄフリップフロップ回
路１５３の出力）｝なる演算が行われ、加算結果として
１１／６＝１・５／６が出力されるので、第３水平期間
においては、垂直アドレスＡＤＤ_RDA-Vとして１が出力
され、重み係数αとして５／６が出力される。

【０４４９】この結果、加算器１５０では、｛４／６
（重み係数増分Δα）＋１１／６（Ｄフリップフロップ
回路１５３の出力）なる演算が行われ、加算結果として
１５／６＝２・３／６が出力されるので、第４水平期間
においては、垂直アドレスＡＤＤ_RDA-Vとして２が出力
され、重み係数αとして３／６が出力される。

【０４５０】この結果、加算器１５０では、｛４／６
（重み係数増分Δα）＋１５／６（Ｄフリップフロップ
回路１５３の出力）なる演算が行われ、加算結果として
１９／６＝３・１／６が出力されるので、第５水平期間
においては、垂直アドレスＡＤＤ_RDA-Vとして３が出力
され、重み係数αとして１／６が出力される。

【０４５１】この結果、加算器１５０では、｛４／６
（重み係数増分Δα）＋１９／６（Ｄフリップフロップ
回路１５３の出力）なる演算が行われ、加算結果として
２３／６＝３・５／６が出力されるので、第６水平期間
においては、垂直アドレスＡＤＤ_RDA-Vとして３が出力
され、重み係数αとして５／６が出力される。

【０４５２】この結果、加算器１５０では、｛４／６
（重み係数増分Δα）＋２３／８（Ｄフリップフロップ
回路１５３の出力）なる演算が行われ、加算結果として
２７／６＝４・３／６が出力されるので、第７水平期間
においては、垂直アドレスＡＤＤ_RDA-Vとして４が出力
され、重み係数αとして３／６が出力される。

【０４５３】このように、重み係数生成回路１４６にお
いては、第２フィールドに対応するフレームの場合、第
１水平期間→第２水平期間→第３水平期間→第４水平期
間→第５水平期間→第６水平期間・・・と変化すると、
垂直アドレスＡＤＤ_RDA-Vは、０番地→１番地→１番地
→２番地→３番地→３番地・・・と変化し、重み係数α
は、３／６→１／６→５／６→３／６→１／６→５／６
・・・と変化する。

【０４５４】即ち、垂直アドレスＡＤＤ_RDA-Vは、水平
期間を単位として、（２ｉ−２）番地→（２ｉ−１）番
地→（２ｉ−１）番地の順に、ｉ＝１→２→３・・・と
変化させて出力され、重み係数αは、３／６、１／６、
５／６が３／６を先頭値として繰り返して出力される。

【０４５５】ここに、図４２は、走査変換及び縮小処理
が一括して行われる場合の第６本実施例の垂直方向の動
作を示すタイミングチャートであり、図４２Ａは垂直同
期信号Ｖ_SYNC-B、図４２Ｂは水平同期信号Ｈ_SYNC-Bを示
している。

【０４５６】また、図４２Ｃは重み係数生成回路１４６
から出力され、フィールドバッファ１４０の第１読出し
ポート側に与えられる垂直アドレスＡＤＤ_RDB-Vを示し
ており、この垂直アドレスＡＤＤ_RDA-Vは、前述したよ
うに、第１フィールドに対応するフレームの場合におい
ては、第１水平期間→第２水平期間→第３水平期間→第
４水平期間→第５水平期間→第６水平期間・・・と変化
すると、０番地→０番地→１番地→２番地→２番地→３
番地・・・と変化する。

【０４５７】また、第２フィールドに対応するフレーム
の場合においては、第１水平期間→第２水平期間→第３
水平期間→第４水平期間→第５水平期間→第６水平期間
・・・と変化すると、垂直アドレスＡＤＤ_RDA-Vは、０
番地→１番地→１番地→２番地→３番地→３番地・・・
と変化する。

【０４５８】また、図４２Ｄは加算器１４７から出力さ
れ、フィールドバッファ１４０の第２読出しポート側に
与えられる垂直アドレスＡＤＤ_RDA-V”を示しており、
この垂直アドレスＡＤＤ_RDA-V”は、垂直アドレスＡＤ
Ｄ_RDA-Vに１を加算したものであるから、第１フィール
ドに対応するフレームの場合には、第１水平期間→第２
水平期間→第３水平期間→第４水平期間→第５水平期間
→第６水平期間・・・と変化すると、１番地→１番地→
２番地→３番地→３番地→４番地・・・と変化する。

【０４５９】また、第２フィールドに対応するフレーム
の場合には、この垂直アドレスＡＤＤ_RDA-V”は、第１
水平期間→第２水平期間→第３水平期間→第４水平期間
→第５水平期間→第６水平期間・・・と変化すると、１
番地→２番地→２番地→３番地→４番地→４番地・・・
と変化する。

【０４６０】この結果、フィールドバッファ１４０の第
１読出しポートの映像信号出力端子１４０Ａから出力さ
れる映像信号Ｄ１４０Ａは、図４２Ｅに示すように、第
１フィールドに対応するフレームの場合には、第１ライ
ンの映像信号Ｎ１→第１ラインの映像信号Ｎ１→第３ラ
インの映像信号Ｎ３→第５ラインの映像信号Ｎ５→第５
ラインの映像信号Ｎ５→第７ラインの映像信号Ｎ７・・
・の順に出力される。

【０４６１】また、第２フィールドに対応するフレーム
の場合においては、映像信号Ｄ１４０Ａは、第０ライン
の映像信号Ｎ０→第２ラインの映像信号Ｎ２→第２ライ
ンの映像信号Ｎ２→第４ラインの映像信号Ｎ４→第６ラ
インの映像信号Ｎ６→第６ラインの映像信号Ｎ６・・・
の順に出力される。

【０４６２】また、フィールドバッファ１４０の第２読
出しポートの映像信号出力端子１４０Ｂから出力される
映像信号Ｄ１４０Ｂは、図４２Ｆに示すように、第１フ
ィールドに対応するフレームの場合には、第３ラインの
映像信号Ｎ３→第３ラインの映像信号Ｎ３→第５ライン
の映像信号Ｎ５→第７ラインの映像信号Ｎ７→第７ライ
ンの映像信号Ｎ７→第９ラインの映像信号Ｎ９・・・の
順に出力される。

【０４６３】また、第２フィールドに対応するフレーム
の場合には、映像信号Ｄ１４０Ｂは、第２ラインの映像
信号Ｎ２→第４ラインの映像信号Ｎ４→第４ラインの映
像信号Ｎ４→第６ラインの映像信号Ｎ６→第８ラインの
映像信号Ｎ８→第８ラインの映像信号Ｎ８・・・の順に
出力される。

【０４６４】また、図４２Ｇは重み係数生成回路１４６
から出力される重み係数αを示しており、この重み係数
αは、前述したように、第１フィールドに対応するフレ
ームの場合においては、第１水平期間→第２水平期間→
第３水平期間→第４水平期間→第５水平期間→第６水平
期間・・・と変化すると、０→４／６→２／６→０→４
／６→２／６・・・と変化する。

【０４６５】また、第２フィールドに対応するフレーム
の場合には、この重み係数αは、第１水平期間→第２水
平期間→第３水平期間→第４水平期間→第５水平期間→
第６水平期間・・・と変化すると、３／６→１／６→５
／６→３／６→１／６→５／６・・・と変化する。

【０４６６】また、図４２Ｈは演算回路１４１から出力
されるノンインタレース映像信号Ｄ _525-393、即ち、こ
の第６実施例から出力されるノンインタレース映像信号
Ｄ_{525 -393}を示している。

【０４６７】また、図４３、図４４は、走査変換動作及
び縮小処理が一括して行われる場合に演算回路１４１で
行われる演算の一部を示す図であり、図４３は第１フィ
ールドに対応するフレームの場合、図４４は第２フィー
ルドに対応するフレームの場合である。

【０４６８】ここに、演算回路１４１においては、映像
信号α（Ｄ１４０Ｂ−Ｄ１４０Ａ）＋Ｄ１４０Ａなる演
算が行われが、第１フィールドに対応するフレームの場
合において、第１ライン、第４ライン、第７ライン等、
第３ｉ−２ラインの映像信号Ｑ_3i-2を生成する場合に、
｛０（Ｎ_4i-1−Ｎ_4i-3）＋Ｎ_4i-3｝なる演算が行われ、
映像信号Ｑ_3i-2として、Ｎ_4i-3が得られる。

【０４６９】また、第２ライン、第５ライン、第８ライ
ン等、第３ｉ−１ラインの映像信号Ｑ_3i-1を生成する場
合に、｛４／６・（Ｎ_4i-1−Ｎ_4i-3）＋Ｎ_4i-3｝なる演
算が行われ、映像信号Ｑ_3i-1として、２／６・Ｎ_4i-3＋
４／６・Ｎ_4i-1が得られる。

【０４７０】また、第３ライン、第６ライン、第９ライ
ン等、第３ｉラインの映像信号Ｑ_3iを生成する場合に、
｛２／６・（Ｎ_4i+1−Ｎ_4i-1）＋Ｎ_4i-1｝なる演算が行
われ、映像信号Ｑ_3iとして、４／６・Ｎ_4i-1＋２／６・
Ｎ_4i+1が得られる。

【０４７１】また、第２フィールドに対応するフレーム
の場合において、第１ライン、第４ライン、第７ライン
等、第３ｉ−２ラインの映像信号Ｑ_3i-2を生成する場合
に、｛３／６・（Ｎ_4i-2−Ｎ_4i-4）＋Ｎ_4i-4｝なる演算
が行われ、映像信号Ｑ_3i-2として、３／６・Ｎ_4i-4＋３
／６・Ｎ_4i-2が得られる。

【０４７２】また、第２ライン、第５ライン、第８ライ
ン等、第３ｉ−１ラインの映像信号Ｑ_3i-1を生成する場
合に、｛１／６・（Ｎ_4i−Ｎ_4i-2）＋Ｎ_4i-2｝なる演算
が行われ、映像信号Ｑ_3i-1として、５／６・Ｎ_4i-2＋１
／６・Ｎ_4iが得られる。

【０４７３】また、第３ライン、第６ライン、第９ライ
ン等、第３ｉラインの映像信号Ｑ_3iを生成する場合に、
５／６・（Ｎ_4i−Ｎ_4i-2）＋Ｎ_4i-2なる演算が行われ、
映像信号Ｑ_3iとして、１／６・Ｎ_4i-2＋５／６・Ｎ_4iが
得られる。

【０４７４】このように、この第６実施例によれば、５
２５ラインの映像を表示できるインタレース映像信号Ｄ
_INTを、走査変換及び拡大処理を一括して行うことによ
り、５２５ラインによる映像を第１ライン〜第３９３ラ
インによる映像に垂直方向に縮小した映像を表示できる
ノンインタレース映像信号Ｄ_525-393に変換することが
できる。

【０４７５】ここに、図４５、図４６は第６実施例にお
いても第４実施例と同様のノンインタレース映像信号Ｄ
_525-394を得ることができることを説明するための図で
あり、図４５は第１フィールドに対応するフレームの場
合、図４６は第２フィールドに対応するフレームの場合
を示している。

【０４７６】即ち、図４５に示す演算結果は、図８に示
す演算で得ることができるＭｉ（走査変換回路１１８で
行われる走査変換により得ることができるＭｉ）を図２
１（演算回路１２１で行われる演算）に示すＭｉに代入
する場合ことにより得ることができる。

【０４７７】また、図４６に示す演算結果は、図９に示
す演算で得ることができるＭｉ（走査変換回路１１８で
行われる走査変換により得ることができるＭｉ）を図２
１（演算回路１２１で行われる演算）に示すＭｉに代入
する場合ことにより得ることができる。

【０４７８】ここに、この第６実施例においては、イン
タレース映像信号Ｄ_INTを記憶させ、異なる２本のライ
ンの映像信号を同時に映像信号出力端子１４０Ａ、１４
０Ｂに読出すことができるフィールドバッファ１４０を
設け、インタレース映像信号Ｄ_INTをドット順にクロッ
ク信号ＣＬＫ１に同期させてフィールドバッファ１４０
に書込み、書き込んだ映像信号を書き込んだ順に、か
つ、所定のラインの映像信号については複数回続けて、
クロック信号ＣＬＫ２に同期させて映像信号出力端子１
４０Ａに読出すと共に、映像信号出力端子１４０Ｂに、
映像信号出力端子１４０Ａに出力される次のラインの映
像信号を出力させることにより、映像信号を１ライン分
遅延させるためのラインバッファを不要としている。

【０４７９】したがって、この第６実施例によれば、
５２５ラインによる映像を表示することができるインタ
レース映像信号Ｄ_INTを５２５ラインのノンインタレー
ス映像信号Ｄ_NON-INTに変換し、又は、５２５ライン
による映像を表示することができるインタレース映像信
号Ｄ_INTを、走査変換及び拡大処理を一括して行い、第
１ライン〜第３９４ラインによる映像を第１ライン〜第
５２５ラインによる映像に垂直方向に拡大してなる映像
を表示できるノンインタレース映像信号Ｄ_{394- 525}に変
換し、又は、５２５ラインによる映像を表示すること
ができるインタレース映像信号Ｄ_INTを、走査変換及び
拡大処理を一括して行い、第１ライン〜第５２５ライン
による映像を第１ライン〜第３９３ラインによる映像に
垂直方向に縮小してなる映像を表示できるノンインタレ
ース映像信号Ｄ_525-393に変換することができる映像信
号変換装置につき、回路規模を小さくし、消費電力の低
減化と、低価格化とを図ることができる。

【０４８０】また、この第６実施例によれば、重み係数
生成回路１４６において、各フレームにおいて、初期値
の選択による垂直アドレスＡＤＤ_RDA-V及び重み係数α
を出力し、その後は、重み係数増分Δαと、重み係数生
成回路１４６の出力との加算により次ラインの垂直アド
レスＡＤＤ_RDA-V及び重み係数αを生成するとしている
ので、垂直方向のアドレッシングを規模の小さい回路で
行うことができ、この点からも、回路規模を小さくし、
消費電力の低減化と、低価格化とを図ることができる。

【０４８１】第７実施例・・図４７ 図４７は本発明の第７実施例を示す回路図であり、図４
７中、１５５は表示手段であるプラズマ・ディスプレイ
・パネルであり、１５６は映像を表示する表示部、１５
７〜１５９は表示部の電極を駆動する駆動回路、１６０
は駆動回路１５７〜１５９の駆動を制御する制御回路で
ある。

【０４８２】また、１６１はデジタル化されているイン
タレース映像信号Ｄ_INT1が入力される映像信号入力端
子、１６２はアナログ化されているインタレース映像信
号Ａ_{IN T}が入力される映像信号入力端子である。

【０４８３】また、１６３はインタレース映像信号Ａ
_INTをデジタル化されたインタレース映像信号Ｄ_INT2に
変換するＡ／Ｄコンバータ、１６４はインタレース映像
信号Ｄ _INT1とインタレース映像信号Ｄ_INT2とを選択して
出力する選択回路、１６５は選択回路１６４の選択動作
を制御する選択信号ＳＬが入力される選択信号入力端子
である。

【０４８４】また、１６６は第１実施例、第２実施例、
第４実施例又は第６実施例の映像信号変換装置、１６７
は垂直同期信号Ｖ_SYNC-Aが入力される垂直同期信号入力
端子、１６８は水平同期信号Ｈ_SYNC-Aが入力される水平
同期信号入力端子である。

【０４８５】この第７実施例によれば、映像信号変換装
置として、第１実施例、第２実施例、第４実施例又は第
６実施例の映像信号変換装置１６６を設けるとしている
ので、デジタル化されているインタレース映像信号Ｄ
_INT1又はアナログ化されているインタレース映像信号Ａ
_INTが入力されるノンインタレース走査方式を採用する
プラズマ・ディスプレイ・パネルを備えてなる表示装置
について、消費電力の低減化と、低価格化とを図ること
ができる。

【０４８６】第８実施例・・図４８ 図４８は本発明の第８実施例を示す回路図であり、この
第８実施例は、ＲＧＢ逆マトリクス演算回路を設け、そ
の他については、第７実施例と同様に構成したものであ
る。

【０４８７】この第８実施例によっても、映像信号変換
装置として、第１実施例、第２実施例、第４実施例又は
第６実施例の映像信号変換装置１６６を設けるとしてい
るので、デジタル化されているインタレース映像信号Ｄ
_INT1又はアナログ化されているインタレース映像信号Ａ
_INTが入力されるノンインタレース走査方式を採用する
プラズマ・ディスプレイ・パネルを備えてなる表示装置
について、消費電力の低減化と、低価格化とを図ること
ができる。

【０４８８】第９実施例・・図４９ 図４９は本発明の第９実施例を示す回路図であり、図４
９中、１７２は表示手段をなすプラズマ・ディスプレイ
・パネルであり、１７３は映像を表示する表示部、１７
４〜１７６は表示部の電極を駆動する駆動回路、１７７
は駆動回路１７４〜１７６の駆動を制御する制御回路で
ある。

【０４８９】また、１７８はデジタル化されているノン
インタレース映像信号Ｄ_NON-INTが入力される映像信号
入力端子、１７９は垂直同期信号Ｖ_SYNC-Bが入力される
垂直同期信号入力端子、１８０は水平同期信号Ｈ_SYNC-B
が入力される水平同期信号入力端子、１８１は第３実施
例、第５実施例の映像信号変換装置である。

【０４９０】この第９実施例によれば、映像信号変換装
置として、第３実施例又は第５実施例の映像信号変換装
置１８１を設けるとしているので、デジタル化されてい
るノンインタレース映像信号Ｄ_NON-INTが入力されるノ
ンインタレース走査方式を採用するプラズマ・ディスプ
レイ・パネルを備えてなる表示装置について、消費電力
の低減化と、低価格化とを図ることができる。

【０４９１】

【発明の効果】

【０４９２】本発明中、第１の発明によれば、インタレ
ース映像信号を記憶させ、異なる２本のラインの映像信
号を同時に第１、第２の出力部に読出すことができる記
憶回路を設けることにより、映像信号を１ライン分遅延
させるための記憶回路を不要としているので、インタレ
ース映像信号の、映像を拡大又は縮小しない映像を表示
できるノンインタレース映像信号への変換、及び、イン
タレース映像信号の、映像を垂直方向に拡大してなる映
像を表示できるノンインタレース映像信号への変換、及
び、インタレース映像信号の、映像を垂直方向に縮小し
てなる映像を表示できるノンインタレース映像信号への
変換のうち、いずれか１種の変換、又は、いずれか２種
の変換、又は、全部の変換を行うことができる映像信号
変換装置につき、回路規模を小さくし、消費電力の低減
化と、低価格化とを図ることができる。

【０４９３】また、第２の発明によれば、走査変換回路
から出力されるノンインタレース映像信号を記憶させ、
異なる２本のラインの映像信号を同時に第１、第２の出
力部に読出すことができる記憶回路を設けることによ
り、映像信号を１ライン分遅延させるための記憶回路を
不要としているので、インタレース映像信号をノンイン
タレース映像信号に変換する走査変換回路を有し、イン
タレース映像信号の、垂直方向に拡大してなる映像を表
示できるノンインタレース映像信号への変換、又は、イ
ンタレース映像信号の、垂直方向に縮小してなる映像を
表示できるノンインタレース映像信号への変換を行うこ
とができる映像信号変換装置について、回路規模を小さ
くし、消費電力の低減化と、低価格化とを図ることがで
きる。

【０４９４】なお、インタレース映像信号をノンインタ
レース映像信号に変換する走査変換回路を第１の発明の
映像信号変換装置で構成する場合には、更に、回路規模
を小さくすることができる。

【０４９５】また、第３の発明によれば、第１のノンイ
ンタレース映像信号を記憶させ、異なる２本のラインの
映像信号を同時に第１、第２の出力部に読出すことがで
きる記憶回路を設けることにより、映像信号を１ライン
分遅延させるための記憶回路を不要としているので、第
１のノンインタレース映像信号の、垂直方向に拡大して
なる映像を表示できる第２のノンインタレース映像信号
への変換、又は、第１のノンインタレース映像信号の、
垂直方向に縮小してなる映像を表示できる第３のノンイ
ンタレース映像信号への変換を行うことができる映像信
号変換装置について、回路規模を小さくし、消費電力の
低減化と、低価格化とを図ることができる。

【０４９６】また、第４の発明によれば、表示手段にノ
ンインタレース映像信号を供給する映像信号変換装置と
して第１、第２又は第３の発明の映像信号変換装置を備
えるとしているので、表示装置について、回路規模を小
さくし、消費電力の低減化と、低価格化とを図ることが
できる。

【図面の簡単な説明】

【図１】本発明の第１実施例を示す回路図である。

【図２】本発明の第１実施例が設ける重み係数生成回路
の垂直アドレス及び重み係数を生成する部分の構成を示
す回路図である。

【図３】本発明の第１実施例が設ける重み係数生成回路
の加算器で行われる加算を説明するための図である。

【図４】本発明の第１実施例が設ける重み係数生成回路
の動作を示すタイミングチャートである。

【図５】本発明の第１実施例が設ける重み係数生成回路
の加算器で行われる加算の一部を２進数で示す図であ
る。

【図６】本発明の第１実施例が設ける重み係数生成回路
の加算器で行われる加算の一部を２進数で示す図であ
る。

【図７】本発明の第１実施例の垂直方向の動作を示すタ
イミングチャートである。

【図８】本発明の第１実施例が設ける演算回路で行われ
る演算の一部を示す図である。

【図９】本発明の第１実施例が設ける演算回路で行われ
る演算の一部を示す図である。

【図１０】本発明の第２実施例を示す回路図である。

【図１１】本発明の第２実施例が設ける重み係数生成回
路の構成を示す回路図である。

【図１２】本発明の第２実施例が設ける重み係数生成回
路の動作を示すタイミングチャートである。

【図１３】本発明の第２実施例が設ける重み係数生成回
路の加算器で行われる加算の一部を２進数で示す図であ
る。

【図１４】本発明の第２実施例の垂直方向の動作を示す
タイミングチャートである。

【図１５】本発明の第２実施例が設ける演算回路で行わ
れる演算の一部を示す図である。

【図１６】本発明の第４実施例を示す回路図である。

【図１７】本発明の第４実施例が設ける重み係数生成回
路の構成を示す回路図である。

【図１８】本発明の第４実施例が設ける重み係数生成回
路の動作を示すタイミングチャートである。

【図１９】本発明の第４実施例が設ける重み係数生成回
路の加算器で行われる加算の一部を２進数で示す図であ
る。

【図２０】本発明の第４実施例の垂直方向の動作を示す
タイミングチャートである。

【図２１】本発明の第４実施例が設ける演算回路で行わ
れる演算の一部を示す図である。

【図２２】本発明の第６実施例を示す回路図である。

【図２３】本発明の第６実施例が設ける重み係数生成回
路の垂直アドレス及び重み係数を生成する部分の構成を
示す回路図である。

【図２４】本発明の第６実施例が設けるフィールドバッ
ファに対する書込み動作を説明するためのタイミングチ
ャートである。

【図２５】本発明の第６実施例において走査変換動作が
行われる場合の重み係数生成回路の動作を示すタイミン
グチャートである。

【図２６】本発明の第６実施例において走査変換動作が
行われる場合に重み係数生成回路の加算器で行われる加
算の一部を２進数で示す図である。

【図２７】本発明の第６実施例において走査変換動作が
行われる場合に重み係数生成回路の加算器で行われる加
算の一部を２進数で示す図である。

【図２８】本発明の第６実施例において走査変換動作が
行われる場合の第６実施例の垂直方向の動作を示すタイ
ミングチャートである。

【図２９】本発明の第６実施例において走査変換動作が
行われる場合に演算回路で行われる演算の一部を示す図
である。

【図３０】本発明の第６実施例において走査変換動作が
行われる場合に演算回路で行われる演算の一部を示す図
である。

【図３１】本発明の第６実施例において走査変換及び拡
大処理が一括して行われる場合の重み係数生成回路の動
作を示すタイミングチャートである。

【図３２】本発明の第６実施例において走査変換及び拡
大処理が一括して行われる場合に重み係数生成回路の加
算器で行われる加算の一部を２進数で示す図である。

【図３３】本発明の第６実施例において走査変換及び拡
大処理が一括して行われる場合に重み係数生成回路の加
算器で行われる加算の一部を２進数で示す図である。

【図３４】本発明の第６実施例において走査変換及び拡
大処理が一括して行われる場合の第６実施例の垂直方向
の動作を示すタイミングチャートである。

【図３５】本発明の第６実施例において走査変換及び拡
大処理が一括して行われる場合に演算回路で行われる演
算の一部を示す図である。

【図３６】本発明の第６実施例において走査変換及び拡
大処理が一括して行われる場合に演算回路で行われる演
算の一部を示す図である。

【図３７】本発明の第６実施例においても第２実施例と
同様のノンインタレース映像信号を得ることができるこ
とを説明するための図である。

【図３８】本発明の第６実施例においても第２実施例と
同様のノンインタレース映像信号を得ることができるこ
とを説明するための図である。

【図３９】本発明の第６実施例において走査変換及び縮
小処理が一括して行われる場合の重み係数生成回路の動
作を示すタイミングチャートである。

【図４０】本発明の第６実施例において走査変換及び縮
小処理が一括して行われる場合に重み係数生成回路の加
算器で行われる加算の一部を２進数で示す図である。

【図４１】本発明の第６実施例において走査変換及び縮
小処理が一括して行われる場合に重み係数生成回路の加
算器で行われる加算の一部を２進数で示す図である。

【図４２】本発明の第６実施例において走査変換及び縮
小処理が一括して行われる場合の第６実施例の垂直方向
の動作を示すタイミングチャートである。

【図４３】本発明の第６実施例において走査変換及び縮
小処理が一括して行われる場合に演算回路で行われる演
算の一部を示す図である。

【図４４】本発明の第６実施例において走査変換及び縮
小処理が一括して行われる場合に演算回路で行われる演
算の一部を示す図である。

【図４５】本発明の第６実施例においても第４実施例と
同様のノンインタレース映像信号を得ることができるこ
とを説明するための図である。

【図４６】本発明の第６実施例においても第４実施例と
同様のノンインタレース映像信号を得ることができるこ
とを説明するための図である。

【図４７】本発明の第７実施例を示す回路図である。

【図４８】本発明の第８実施例を示す回路図である。

【図４９】本発明の第９実施例を示す回路図である。

【図５０】第１従来例を示す回路図である。

【図５１】第１従来例の垂直方向の動作を示すタイミン
グチャートである。

【図５２】第１従来例の水平方向の動作を示すタイミン
グチャートである。

【図５３】第１従来例が設ける演算回路で行われる演算
の一部を示す図である。

【図５４】第１従来例が設ける演算回路で行われる演算
の一部を示す図である。

【図５５】第２従来例を示す回路図である。

【図５６】第２従来例で行われる映像の垂直方向への拡
大化を説明するための図である。

【図５７】第２従来例の垂直方向の動作を示すタイミン
グチャートである。

【図５８】第２従来例が設ける演算回路で行われる演算
の一部を示す図である。

【図５９】第３従来例を示す回路図である。

【図６０】第３従来例で行われる映像の垂直方向への縮
小化を説明するための図である。

【図６１】第３従来例の垂直方向の動作を示すタイミン
グチャートである。

【図６２】第３従来例が設ける演算回路で行われる演算
の一部を示す図である。

【図６３】第３従来例が設ける演算回路で行われる演算
のうち、その演算結果がノンインタレース映像信号とし
て出力される演算の一部を示す図である。

【符号の説明】 Ｄ_INT インタレース映像信号 Ｎｉ インタレース映像信号の各ラインの映像信号 Ｄ_NON-INT ノンインタレース映像信号 Ｍｉ ノンインタレース映像信号の各ラインの映像信号 Ｄ_394-525 拡大ノンインタレース映像信号 Ｐｉ 拡大ノンインタレース映像信号の各ラインの映像
信号 Ｄ_525-393 縮小ノンインタレース映像信号 Ｑｉ 縮小ノンインタレース映像信号の各ラインの映像
信号

Claims (13)

【特許請求の範囲】
1. 【請求項１】インタレース映像信号をノンインタレース
   映像信号に変換する映像信号変換装置であって、前記イ
   ンタレース映像信号を記憶させ、異なる２本のラインの
   映像信号をドット順に同時に第１、第２の出力部に読出
   すことができる記憶回路と、前記第１、第２の出力部に
   読出される映像信号について、重み係数を使用した演算
   を行い、前記ノンインタレース映像信号を生成する演算
   回路と、前記記憶回路に対して書込みアドレス及び読出
   しアドレスを与える制御回路とを有していることを特徴
   とする映像信号変換装置。
2. 【請求項２】前記制御回路は、前記記憶回路に前記イン
   タレース映像信号を第１の速度で書込み、前記第１の出
   力部に、前記記憶回路に書込んだ映像信号を書込んだ順
   に、かつ、所定のラインの映像信号については２回続け
   て、前記第１の速度の２倍の第２の速度で読出すと共
   に、前記第２の出力部に、前記第１の出力部に読出され
   る次のラインの映像信号を前記第２の速度で読出すよう
   に、前記記憶回路に対して前記書込みアドレス及び前記
   読出しアドレスを与え、前記演算回路は、｛（１−重み
   係数）×前記第１の出力部に読出される映像信号＋前記
   重み係数×前記第２の出力部に読出される映像信号｝な
   る演算を任意の手順で行い、前記ノンインタレース映像
   信号として、前記インタレース映像信号による映像を垂
   直方向に拡大又は縮小しない映像を表示できるノンイン
   タレース映像信号を生成することを特徴とする請求項１
   記載の映像信号変換装置。
3. 【請求項３】前記制御回路は、前記記憶回路に前記イン
   タレース映像信号を第１の速度で書込み、前記第１の出
   力部に、前記記憶回路に書込んだ映像信号を書込んだ順
   に、かつ、所定のラインの映像信号については複数回続
   けて、前記第１の速度の２倍の第２の速度で読出すと共
   に、前記第２の出力部に、前記第１の出力部に読出され
   る次のラインの映像信号を読出すように、前記記憶回路
   に対して前記書込みアドレス及び前記読出しアドレスを
   与え、前記演算回路は、｛（１−重み係数）×前記第１
   の出力部に読出される映像信号＋前記重み係数×前記第
   ２の出力部に読出される映像信号｝なる演算を任意の手
   順で行い、前記ノンインタレース映像信号として、前記
   インタレース映像信号による映像を垂直方向に拡大した
   映像を表示できるノンインタレース映像信号を生成する
   ことを特徴とする請求項１記載の映像信号変換装置。
4. 【請求項４】前記制御回路は、前記記憶回路に前記イン
   タレース映像信号を第１の速度で書込み、前記第１の出
   力部に、前記記憶回路に書込んだ映像信号を書込んだ順
   に、かつ、所定のラインの映像信号については複数回続
   けて、前記第１の速度の２倍の第２の速度で読出すと共
   に、前記第２の出力部に、前記第１の出力部に読出され
   る次のラインの映像信号を読出すように、前記記憶回路
   に対して前記書込みアドレス及び前記読出しアドレスを
   与え、前記演算回路は、｛（１−重み係数）×前記第１
   の出力部に読出される映像信号＋前記重み係数×前記第
   ２の出力部に読出される映像信号｝なる演算を任意の手
   順で行い、前記ノンインタレース映像信号として、前記
   インタレース映像信号による映像を垂直方向に縮小した
   映像を表示できるノンインタレース映像信号を生成する
   ことを特徴とする請求項１記載の映像信号変換装置。
5. 【請求項５】インタレース映像信号を第１のノンインタ
   レース映像信号に変換し、更に、この第１のノンインタ
   レース映像信号を第２のノンインタレース映像信号に変
   換する映像信号変換装置であって、前記インタレース映
   像信号を前記第１のノンインタレース映像信号に変換す
   る走査変換回路と、この走査変換回路から出力される前
   記第１のノンインタレース映像信号を記憶させ、異なる
   ２本のラインの映像信号をドット順に同時に第１、第２
   の出力部に読出すことができる記憶回路と、前記第１、
   第２の出力部に読出される映像信号について、重み係数
   を使用した演算を行い、前記第２のノンインタレース映
   像信号を生成する演算回路と、前記記憶回路に対して書
   込みアドレス及び読出しアドレスを与える制御回路とを
   有していることを特徴とする映像信号変換装置。
6. 【請求項６】前記制御回路は、前記記憶回路に前記第１
   のノンインタレース映像信号を書込み、前記第１の出力
   部に、前記記憶回路に書込んだ映像信号を書込んだ順
   に、かつ、所定のラインの映像信号については複数回続
   けて、書込み速度と同一の速度で読出すと共に、前記第
   ２の出力部に、前記第１の出力部に読出される次のライ
   ンの映像信号を読出すように、前記記憶回路に対して前
   記書込みアドレス及び前記読出しアドレスを与え、前記
   演算回路は、｛（１−重み係数）×前記第１の出力部に
   読出される映像信号＋前記重み係数×前記第２の出力部
   に読出される映像信号｝なる演算を任意の手順で行い、
   前記第２のノンインタレース映像信号として、前記第１
   のノンインタレース映像信号による映像を垂直方向に拡
   大した映像を表示できるノンインタレース映像信号を生
   成することを特徴とする請求項５記載の映像信号変換装
   置。
7. 【請求項７】前記制御回路は、前記記憶回路に前記第１
   のノンインタレース映像信号を書込み、第１の出力部
   に、前記記憶回路に書込んだ映像信号を書込んだ順に、
   かつ、所定のラインの映像信号については読出さないよ
   うに、書込み速度と同一の速度で読出すと共に、前記第
   ２の出力部に、前記第１の出力部に読出される次のライ
   ンの映像信号を読出すように、前記記憶回路に対して前
   記書込みアドレス及び前記読出しアドレスを与え、前記
   演算回路は、｛（１−重み係数）×前記第１の出力部に
   読出される映像信号＋前記重み係数×前記第２の出力部
   に読出される映像信号｝なる演算を任意の手順で行い、
   前記第２のノンインタレース映像信号として、前記第１
   のノンインタレース映像信号による映像を垂直方向に縮
   小した映像を表示できるノンインタレース映像信号を生
   成することを特徴とする請求項５記載の映像信号変換装
   置。
8. 【請求項８】前記走査変換回路は、請求項１、２、３又
   は４記載の映像信号変換装置と同一の回路構成とされて
   いることを特徴とする請求項５、６又は７記載の映像信
   号変換装置。
9. 【請求項９】第１のノンインタレース映像信号を第２の
   ノンインタレース映像信号に変換する映像信号変換装置
   であって、前記第１のノンインタレース映像信号を記憶
   させ、異なる２本のラインの映像信号をドット順に同時
   に第１、第２の出力部に読出すことができる記憶回路
   と、前記第１、第２の出力部に読出される映像信号につ
   いて、重み係数を使用した演算を行い、前記第２のノン
   インタレース映像信号を生成する演算回路と、前記記憶
   回路に対して書込みアドレス及び読出しアドレスを与え
   る制御回路とを有していることを特徴とする映像信号変
   換装置。
10. 【請求項１０】前記制御回路は、前記記憶回路に前記第
    １のノンインタレース映像信号を書込み、前記第１の出
    力部に、前記記憶回路に書込んだ映像信号を書込んだ順
    に、かつ、所定のラインの映像信号については複数回続
    けて、書込み速度と同一の速度で読出すと共に、前記第
    ２の出力部に、前記第１の出力部に読出される次のライ
    ンの映像信号を読出すように、前記記憶回路に対して前
    記書込みアドレス及び前記読出しアドレスを与え、前記
    演算回路は、｛（１−重み係数）×前記第１の出力部に
    読出される映像信号＋前記重み係数×前記第２の出力部
    に読出される映像信号｝なる演算を任意の手順で行い、
    前記第２のノンインタレース映像信号として、前記第１
    のノンインタレース映像信号による映像を垂直方向に拡
    大した映像を表示できるノンインタレース映像信号を生
    成することを特徴とする請求項９記載の映像信号変換装
    置。
11. 【請求項１１】前記制御回路は、前記記憶回路に前記第
    １のノンインタレース映像信号を書込み、第１の出力部
    に、前記記憶回路に書込んだ映像信号を書込んだ順に、
    かつ、所定のラインの映像信号については読出さないよ
    うに、書込み速度と同一の速度で読出すと共に、前記第
    ２の出力部に、前記第１の出力部に読出される次のライ
    ンの映像信号を読出すように、前記記憶回路に対して前
    記書込みアドレス及び前記読出しアドレスを与え、前記
    演算回路は、｛（１−重み係数）×前記第１の出力部に
    読出される映像信号＋前記重み係数×前記第２の出力部
    に読出される映像信号｝なる演算を任意の手順で行い、
    前記第２のノンインタレース映像信号として、前記第１
    のノンインタレース映像信号による映像を垂直方向に縮
    小した映像を表示できるノンインタレース映像信号を生
    成することを特徴とする請求項９記載の映像信号変換装
    置。
12. 【請求項１２】前記制御回路は、前記演算回路において
    第１ラインの映像信号を生成する場合には、初期値の選
    択により、整数からなる読出しアドレスのうちの垂直ア
    ドレスと、小数からなる重み係数とを出力し、その他の
    ラインの映像信号を生成する場合には、変換動作の種類
    によって設定される一定の数値と、現に出力している垂
    直アドレス及び重み係数とを加算し、この加算結果のう
    ち、整数部分を前記記憶回路から次に出力するラインの
    垂直アドレスとして出力し、小数部分を次に出力するラ
    インの映像信号を生成する場合の重み係数として出力す
    ることを特徴とする請求項１、２、３、４、５、６、
    ７、８、９、１０又は１１記載の映像信号変換装置。
13. 【請求項１３】請求項１、２、３、４、５、６、７、
    ８、９、１０、１１又は１２記載の映像信号変換装置
    と、これら請求項１、２、３、４、５、６、７、８、
    ９、１０、１１又は１２記載の映像信号変換装置から出
    力されるノンインタレース映像信号による映像を表示で
    きる表示手段とを有していることを特徴とする表示装
    置。