JPH0683299A - スキャン変換回路 - Google Patents
スキャン変換回路Info
- Publication number
- JPH0683299A JPH0683299A JP4231180A JP23118092A JPH0683299A JP H0683299 A JPH0683299 A JP H0683299A JP 4231180 A JP4231180 A JP 4231180A JP 23118092 A JP23118092 A JP 23118092A JP H0683299 A JPH0683299 A JP H0683299A
- Authority
- JP
- Japan
- Prior art keywords
- pixel data
- line
- stored
- picture element
- element data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】
【目的】 ノンインタレース方式の画素データを走査線
単位で記憶したラインメモリからの出力に重み付け演算
を行い、インタレース方式の画素データに変換すること
で、フリッカを除去するスキャン変換回路を提供する。 【構成】 入力されたノンインタレース方式の画素デー
タをライトイネーブルコントローラ２の制御に基づき、
ラインメモリ１Ｒ１〜３，１Ｇ１〜３，１Ｂ１〜３に記
憶し、この記憶された画素データの輝度値に対する重み
付けを演算手段３Ｒ１〜３，３Ｇ１〜３，３Ｂ１〜３で
行う。その後、演算手段３Ｒ１〜３，３Ｇ１〜３，３Ｂ
１〜３で重み付けされた画素データを加算手段４Ｒ，４
Ｇ，４Ｂで合成する。従って、加算手段４Ｒ，４Ｇ，４
Ｂで合成された画素データをＮＴＳＣエンコーダ５でイ
ンタレース信号に変換してフリッカを除去する。
単位で記憶したラインメモリからの出力に重み付け演算
を行い、インタレース方式の画素データに変換すること
で、フリッカを除去するスキャン変換回路を提供する。 【構成】 入力されたノンインタレース方式の画素デー
タをライトイネーブルコントローラ２の制御に基づき、
ラインメモリ１Ｒ１〜３，１Ｇ１〜３，１Ｂ１〜３に記
憶し、この記憶された画素データの輝度値に対する重み
付けを演算手段３Ｒ１〜３，３Ｇ１〜３，３Ｂ１〜３で
行う。その後、演算手段３Ｒ１〜３，３Ｇ１〜３，３Ｂ
１〜３で重み付けされた画素データを加算手段４Ｒ，４
Ｇ，４Ｂで合成する。従って、加算手段４Ｒ，４Ｇ，４
Ｂで合成された画素データをＮＴＳＣエンコーダ５でイ
ンタレース信号に変換してフリッカを除去する。
Description
【０００１】
【産業上の利用分野】本発明は、ノンインタレース方式
の画素データからインタレース方式の画素データの変換
に係り、表示される走査線の上下の走査線の画素データ
に重み付け演算を行って合成することで、表示される走
査線と上下の走査線間の明暗の差を減少させて、フリッ
カ除去を行うスキャン変換回路に関する。
の画素データからインタレース方式の画素データの変換
に係り、表示される走査線の上下の走査線の画素データ
に重み付け演算を行って合成することで、表示される走
査線と上下の走査線間の明暗の差を減少させて、フリッ
カ除去を行うスキャン変換回路に関する。
【０００２】
【従来の技術】従来（図示せず）のスキャン変換回路
は、インタレース方式の第１ラインメモリから画素デー
タを第１走査線として出力時に、ノンインタレース方式
の奇数走査線の画素データをノンインタレース方式の画
素データ周期で奇数ラインメモリに記憶し、インタレー
ス方式の画素データ周期で出力する。
は、インタレース方式の第１ラインメモリから画素デー
タを第１走査線として出力時に、ノンインタレース方式
の奇数走査線の画素データをノンインタレース方式の画
素データ周期で奇数ラインメモリに記憶し、インタレー
ス方式の画素データ周期で出力する。
【０００３】次に、インタレース方式の第２ラインメモ
リから画素データを第２走査線として出力時に、ノンイ
ンタレース方式の偶数走査線の画素データをノンインタ
レース方式の画素データ周期で偶数ラインメモリに記憶
し、インタレース方式の画素データ周期で出力する。
リから画素データを第２走査線として出力時に、ノンイ
ンタレース方式の偶数走査線の画素データをノンインタ
レース方式の画素データ周期で偶数ラインメモリに記憶
し、インタレース方式の画素データ周期で出力する。
【０００４】従って、インタレース方式の画素データの
２倍の水平走査周波数で走査するノンインタレース方式
の画素データのため、水平周期が２：１の関係となり、
ノンインタレース方式の画素データ周期で画素データを
１走査線おきに記憶するとインタレース方式の画素デー
タ周期になる。
２倍の水平走査周波数で走査するノンインタレース方式
の画素データのため、水平周期が２：１の関係となり、
ノンインタレース方式の画素データ周期で画素データを
１走査線おきに記憶するとインタレース方式の画素デー
タ周期になる。
【０００５】また、インタレース方式の画素データ周期
で出力が終了すると同時に、ノンインタレース方式の画
素データの表示走査線の書き込みが始まるので、読み書
きが同時に可能なラインメモリで構成されている。
で出力が終了すると同時に、ノンインタレース方式の画
素データの表示走査線の書き込みが始まるので、読み書
きが同時に可能なラインメモリで構成されている。
【０００６】
【発明が解決しようとする課題】上述のように、従来の
スキャン変換回路は、表示走査線の上下複数の走査線を
記憶する手段がないため、表示走査線と上下複数の走査
線との明暗差を小さく抑えることができず、明暗差が大
きくなってフリッカが発生する。
スキャン変換回路は、表示走査線の上下複数の走査線を
記憶する手段がないため、表示走査線と上下複数の走査
線との明暗差を小さく抑えることができず、明暗差が大
きくなってフリッカが発生する。
【０００７】そこで、本発明の目的は、ノンインタレー
ス方式の画素データを走査線単位で記憶したラインメモ
リからの出力に重み付け演算を行い、インタレース方式
の画素データに変換することで、表示走査線とその上下
の走査線間の明暗の差を減少させてフリッカを除去する
スキャン変換回路を提供することにある。
ス方式の画素データを走査線単位で記憶したラインメモ
リからの出力に重み付け演算を行い、インタレース方式
の画素データに変換することで、表示走査線とその上下
の走査線間の明暗の差を減少させてフリッカを除去する
スキャン変換回路を提供することにある。
【０００８】
【課題を解決するための手段】従って、本発明のスキャ
ン変換回路は、上述の目的を達成するために、入力され
たノンインタレース方式の画素データの３原色Ｒ
（赤），Ｇ（緑），Ｂ（青）毎に走査線単位で記憶する
複数のラインメモリと、このラインメモリに記憶された
画素データの輝度値に対する重み付けを行う演算手段
と、この演算手段で重み付けされた画素データを合成す
る加算手段と、この加算手段で合成された画素データを
インタレース方式の画素データに変換する変換手段とを
具備したことを特徴とする。
ン変換回路は、上述の目的を達成するために、入力され
たノンインタレース方式の画素データの３原色Ｒ
（赤），Ｇ（緑），Ｂ（青）毎に走査線単位で記憶する
複数のラインメモリと、このラインメモリに記憶された
画素データの輝度値に対する重み付けを行う演算手段
と、この演算手段で重み付けされた画素データを合成す
る加算手段と、この加算手段で合成された画素データを
インタレース方式の画素データに変換する変換手段とを
具備したことを特徴とする。
【０００９】
【実施例】以下に、本発明の一実施例によるスキャン変
換回路を、図１及び図２を参照して説明する。
換回路を、図１及び図２を参照して説明する。
【００１０】図１は、本発明の一実施例によるスキャン
変換回路のブロック構成図である。
変換回路のブロック構成図である。
【００１１】図２は、本発明の一実施例によるスキャン
変換回路の処理対応図である。
変換回路の処理対応図である。
【００１２】本発明の一実施例によるスキャン変換回路
は、図１に示すように、ノンインタレース方式の画素デ
ータをＮＴＳＣインタレース方式の画素データの２倍の
３１．４６ＫＨｚの水平周期を持つＲＧＢ信号及びイン
タレース方式の画素データを水平周期が１５．７３ＫＨ
ｚであるＮＴＳＣ信号で、上下複数の走査線を３走査線
分記録する場合とし、水平走査１周期分の画素データを
記憶してＲ，Ｇ，Ｂ各々３周期分記憶する９つのライン
メモリ１Ｒ１〜３，１Ｇ１〜３，１Ｂ１〜３と、画素デ
ータをラインメモリに記憶するか否かの許可信号を発生
するライトイネーブルコントローラ２と、ラインメモリ
１Ｒ１〜３，１Ｇ１〜３，１Ｂ１〜３から出力された画
素データの輝度値に対する重み付けの演算を行う演算手
段３Ｒ１〜３，３Ｇ１〜３，３Ｂ１〜３と、演算手段３
Ｒ１〜３，３Ｇ１〜３，３Ｂ１〜３で演算を行った３ラ
イン分の画素データを合成する加算手段４Ｒ，４Ｇ，４
Ｂと、加算手段４Ｒ，４Ｇ，４Ｂで合成された画素デー
タをＮＴＳＣインタレース信号に変換する変換手段のＮ
ＴＳＣエンコーダ５で構成される。
は、図１に示すように、ノンインタレース方式の画素デ
ータをＮＴＳＣインタレース方式の画素データの２倍の
３１．４６ＫＨｚの水平周期を持つＲＧＢ信号及びイン
タレース方式の画素データを水平周期が１５．７３ＫＨ
ｚであるＮＴＳＣ信号で、上下複数の走査線を３走査線
分記録する場合とし、水平走査１周期分の画素データを
記憶してＲ，Ｇ，Ｂ各々３周期分記憶する９つのライン
メモリ１Ｒ１〜３，１Ｇ１〜３，１Ｂ１〜３と、画素デ
ータをラインメモリに記憶するか否かの許可信号を発生
するライトイネーブルコントローラ２と、ラインメモリ
１Ｒ１〜３，１Ｇ１〜３，１Ｂ１〜３から出力された画
素データの輝度値に対する重み付けの演算を行う演算手
段３Ｒ１〜３，３Ｇ１〜３，３Ｂ１〜３と、演算手段３
Ｒ１〜３，３Ｇ１〜３，３Ｂ１〜３で演算を行った３ラ
イン分の画素データを合成する加算手段４Ｒ，４Ｇ，４
Ｂと、加算手段４Ｒ，４Ｇ，４Ｂで合成された画素デー
タをＮＴＳＣインタレース信号に変換する変換手段のＮ
ＴＳＣエンコーダ５で構成される。
【００１３】次に、本発明の一実施例によるスキャン変
換回路の動作について説明する。
換回路の動作について説明する。
【００１４】水平走査周波数３１．４６ＫＨｚＲＧＢノ
ンインタレース方式の画素データは、垂直同期信号を基
点として、３１．４６ＫＨｚ周期で表示画面の１番上の
走査線より下の走査線へ順番に画素データが送られてく
る。
ンインタレース方式の画素データは、垂直同期信号を基
点として、３１．４６ＫＨｚ周期で表示画面の１番上の
走査線より下の走査線へ順番に画素データが送られてく
る。
【００１５】まず、ＲＧＢ信号のＲ信号についての記憶
方法について説明する。
方法について説明する。
【００１６】Ｒ信号を３走査線分記憶するために、ライ
ンメモリ１Ｒ１〜３をＲ信号の入力に３個並列に接続
し、これらのラインメモリ１Ｒ１〜３の記憶動作の制御
をライトイネーブルコントローラ２によって行なう。
ンメモリ１Ｒ１〜３をＲ信号の入力に３個並列に接続
し、これらのラインメモリ１Ｒ１〜３の記憶動作の制御
をライトイネーブルコントローラ２によって行なう。
【００１７】このライトイネーブルコントローラ２は、
図２に示すように、ＲＧＢ信号の水平走査周波数３１．
４６ＫＨｚに同期して、送られてくる画素データをどの
ラインメモリに記憶すべきかのライトイネーブル信号
を、ラインメモリ１Ｒ２→１Ｒ３→１Ｒ２→１Ｒ１の順
番で発生する。
図２に示すように、ＲＧＢ信号の水平走査周波数３１．
４６ＫＨｚに同期して、送られてくる画素データをどの
ラインメモリに記憶すべきかのライトイネーブル信号
を、ラインメモリ１Ｒ２→１Ｒ３→１Ｒ２→１Ｒ１の順
番で発生する。
【００１８】このような順序でラインメモリ１Ｒ１〜３
に記憶すると、１５．７３ＫＨｚのＮＴＳＣインタレー
ス信号出力時に、ラインメモリ１Ｒ１とラインメモリ１
Ｒ３には、表示走査線の上下走査線の画素データが記憶
され、ラインメモリ１Ｒ２には表示走査線の画素データ
が記憶される。
に記憶すると、１５．７３ＫＨｚのＮＴＳＣインタレー
ス信号出力時に、ラインメモリ１Ｒ１とラインメモリ１
Ｒ３には、表示走査線の上下走査線の画素データが記憶
され、ラインメモリ１Ｒ２には表示走査線の画素データ
が記憶される。
【００１９】ただし、表示走査線が表示画面の上限の場
合は、表示走査線の上の走査線は存在しないので、以前
の表示画面の下限走査線の画素データが記憶される。
合は、表示走査線の上の走査線は存在しないので、以前
の表示画面の下限走査線の画素データが記憶される。
【００２０】また、表示走査線が表示画面の下限の場合
は、表示走査線の下の走査線は存在しないので、次の表
示画面の上限走査線の画素データが記憶される。
は、表示走査線の下の走査線は存在しないので、次の表
示画面の上限走査線の画素データが記憶される。
【００２１】例えば、図２に示すように、１５．７３Ｋ
Ｈｚで１ラインを表示する時は、３走査線の画素データ
がどのラインメモリに記憶されているかを示すと、点線
で囲まれた箇所となり、３１．４６ＫＨｚＲＧＢ信号の
５２５ラインの画素データがラインメモリ１Ｒ１と表示
したい１ラインの画素データがラインメモリ１Ｒ２に、
２ラインの画素データがラインメモリ１Ｒ３に記憶され
ていることになる。
Ｈｚで１ラインを表示する時は、３走査線の画素データ
がどのラインメモリに記憶されているかを示すと、点線
で囲まれた箇所となり、３１．４６ＫＨｚＲＧＢ信号の
５２５ラインの画素データがラインメモリ１Ｒ１と表示
したい１ラインの画素データがラインメモリ１Ｒ２に、
２ラインの画素データがラインメモリ１Ｒ３に記憶され
ていることになる。
【００２２】同様に、１５．７３ＫＨｚで３ラインを表
示する時は、３走査線の画素データがどのラインメモリ
に記憶されているかを示すと、図２の実線で囲まれた箇
所となり、３１．４６ＫＨｚＲＧＢ信号の４ラインの画
素データがラインメモリ１Ｒ１と表示したい３ラインの
画素データがラインメモリ１Ｒ２に、２ラインの画素デ
ータがラインメモリ１Ｒ３に記憶されることになる。
示する時は、３走査線の画素データがどのラインメモリ
に記憶されているかを示すと、図２の実線で囲まれた箇
所となり、３１．４６ＫＨｚＲＧＢ信号の４ラインの画
素データがラインメモリ１Ｒ１と表示したい３ラインの
画素データがラインメモリ１Ｒ２に、２ラインの画素デ
ータがラインメモリ１Ｒ３に記憶されることになる。
【００２３】ここで、表示画面の上限下限の走査線は、
一般のＴＶ受像機では、有効表示範囲外なので、ＴＶ受
像機の画面には表示されず、処理に不具合が生じても表
示画面に支障は起こらない。
一般のＴＶ受像機では、有効表示範囲外なので、ＴＶ受
像機の画面には表示されず、処理に不具合が生じても表
示画面に支障は起こらない。
【００２４】ラインメモリ１Ｒ１〜３，１Ｇ１〜３，１
Ｂ１〜３に記憶された画素データは３ライン分同時に読
みだしが行われ、各ラインメモリ毎に独立した重み付け
の演算手段３Ｒ１〜３，３Ｇ１〜３，３Ｂ１〜３に入力
される。
Ｂ１〜３に記憶された画素データは３ライン分同時に読
みだしが行われ、各ラインメモリ毎に独立した重み付け
の演算手段３Ｒ１〜３，３Ｇ１〜３，３Ｂ１〜３に入力
される。
【００２５】演算手段３Ｒ１〜３では、ラインメモリ１
Ｒ２に記憶されている表示走査線の画素データと、ライ
ンメモリ１Ｒ１，１Ｒ３に格納されている表示走査線の
上下走査線の画素データの輝度値との混合比に基づいて
重み付けの乗算（ラインメモリ１Ｒ１，１Ｒ３は重み付
け乗数０．２５、ラインメモリ１Ｒ２は重み付け乗数
０．５）を行う。
Ｒ２に記憶されている表示走査線の画素データと、ライ
ンメモリ１Ｒ１，１Ｒ３に格納されている表示走査線の
上下走査線の画素データの輝度値との混合比に基づいて
重み付けの乗算（ラインメモリ１Ｒ１，１Ｒ３は重み付
け乗数０．２５、ラインメモリ１Ｒ２は重み付け乗数
０．５）を行う。
【００２６】演算された各画素データは、加算手段４Ｒ
により合成される。
により合成される。
【００２７】ここで、表示走査線と表示走査線の上の走
査線と下の走査線の比が１：０．５：０．５の混合比で
合成されたことになり、これにより表示走査線の上下走
査線の明暗の差が減少する。
査線と下の走査線の比が１：０．５：０．５の混合比で
合成されたことになり、これにより表示走査線の上下走
査線の明暗の差が減少する。
【００２８】Ｂ信号、Ｇ信号についてもＲ信号と同様の
処理を行い、ＮＴＳＣエンコーダ５でＮＴＳＣ規格信号
に変換される。
処理を行い、ＮＴＳＣエンコーダ５でＮＴＳＣ規格信号
に変換される。
【００２９】変換された画素データは、ＮＴＳＣインタ
レース信号として外部に出力される。
レース信号として外部に出力される。
【００３０】なお、動作の説明を簡単にするために、水
平周期単位に説明をしたが、実際には、ラインメモリ１
Ｒ１〜３，１Ｇ１〜３，１Ｂ１〜３への書き込み、ライ
ンメモリ１Ｒ１〜３，１Ｇ１〜３，１Ｂ１〜３からの読
みだし、重み付けの演算及び加算は、画素を構成する画
素単位で行なわれる。
平周期単位に説明をしたが、実際には、ラインメモリ１
Ｒ１〜３，１Ｇ１〜３，１Ｂ１〜３への書き込み、ライ
ンメモリ１Ｒ１〜３，１Ｇ１〜３，１Ｂ１〜３からの読
みだし、重み付けの演算及び加算は、画素を構成する画
素単位で行なわれる。
【００３１】
【発明の効果】以上説明したように、本発明のスキャン
変換回路によれば、ノンインタレース方式の画素データ
を走査線単位で記憶したラインメモリからの出力に重み
付け演算を行って、インタレース方式の画素データに変
換することで、表示走査線とその上下の走査線間の明暗
の差を減少させるため、フリッカを除去する効果があ
る。
変換回路によれば、ノンインタレース方式の画素データ
を走査線単位で記憶したラインメモリからの出力に重み
付け演算を行って、インタレース方式の画素データに変
換することで、表示走査線とその上下の走査線間の明暗
の差を減少させるため、フリッカを除去する効果があ
る。
【図１】本発明の一実施例によるスキャン変換回路のブ
ロック構成図である。
ロック構成図である。
【図２】本発明の一実施例によるスキャン変換回路の処
理対応図である。
理対応図である。
１Ｒ１〜３，１Ｇ１〜３，１Ｂ１〜３ ラインメモリ ２ ラインメモリ（ライトイネーブルコントローラ） ３Ｒ１〜３，３Ｇ１〜３，３Ｂ１〜３ 演算手段 ４Ｒ，４Ｇ，４Ｂ 加算手段 ５ 変換手段（ＮＴＳＣエンコーダ）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０９Ｇ 1/16 Ｖ 8121−5Ｇ
Claims (1)
- 【請求項１】 入力されたノンインタレース方式の画素
データの３原色Ｒ（赤），Ｇ（緑），Ｂ（青）毎に走査
線単位で記憶する複数のラインメモリと、このラインメ
モリに記憶された画素データの輝度値に対する重み付け
を行う演算手段と、この演算手段で重み付けされた画素
データを合成する加算手段と、この加算手段で合成され
た画素データをインタレース方式の画素データに変換す
る変換手段とを具備したことを特徴とするスキャン変換
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4231180A JPH0683299A (ja) | 1992-08-31 | 1992-08-31 | スキャン変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4231180A JPH0683299A (ja) | 1992-08-31 | 1992-08-31 | スキャン変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0683299A true JPH0683299A (ja) | 1994-03-25 |
Family
ID=16919578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4231180A Pending JPH0683299A (ja) | 1992-08-31 | 1992-08-31 | スキャン変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0683299A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6067120A (en) * | 1997-08-27 | 2000-05-23 | Sharp Kabushiki Kaisha | Video signal conversion device for reducing flicker in non-interlaced to interlaced signal conversion |
| US6384831B1 (en) | 1997-12-22 | 2002-05-07 | Hitachi, Ltd. | Graphic processor and data processing system |
-
1992
- 1992-08-31 JP JP4231180A patent/JPH0683299A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6067120A (en) * | 1997-08-27 | 2000-05-23 | Sharp Kabushiki Kaisha | Video signal conversion device for reducing flicker in non-interlaced to interlaced signal conversion |
| US6384831B1 (en) | 1997-12-22 | 2002-05-07 | Hitachi, Ltd. | Graphic processor and data processing system |
| US6587111B2 (en) | 1997-12-22 | 2003-07-01 | Hitachi, Ltd. | Graphic processor and data processing system |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5742349A (en) | Memory efficient video graphics subsystem with vertical filtering and scan rate conversion | |
| KR960015391B1 (ko) | 화상데이타변환처리장치및그를갖는정보처리장치 | |
| KR20060049308A (ko) | 표시 장치 및 그 표시 방법 | |
| JPH0734153B2 (ja) | テレビジョン画像表示方法及び表示装置 | |
| JP3322613B2 (ja) | 映像信号変換器 | |
| JPH09311676A (ja) | 画像表示装置 | |
| JPH1097231A (ja) | コンピュータシステムにおいてテレビジョンシステム上に表示するスケールダウンされたイメージを生成するための方法および装置 | |
| JPH0683299A (ja) | スキャン変換回路 | |
| JP2510019B2 (ja) | 画像表示方法および装置 | |
| JP2001092432A (ja) | 表示装置 | |
| US7589736B1 (en) | System and method for converting a pixel rate of an incoming digital image frame | |
| KR100378788B1 (ko) | 다중-표준형2화면영상신호처리회로 | |
| JP3255323B2 (ja) | 画像処理装置 | |
| US6100934A (en) | Apparatus and method to convert a non-interlaced computer graphics signal to an interlaced video signal | |
| JP2996196B2 (ja) | スキャン変換回路 | |
| JPH07225562A (ja) | 走査変換装置 | |
| JP2884648B2 (ja) | 映像信号の変換方法 | |
| JPH11338408A (ja) | スキャンコンバータ | |
| JPH07123368A (ja) | スキャンコンバータ | |
| JP2549029B2 (ja) | 映像信号表示装置 | |
| JPS60181875A (ja) | 濃度ヒストグラム表示回路 | |
| JPS6382180A (ja) | 映像信号変換装置 | |
| JPH10254424A (ja) | 映像信号の変換装置 | |
| JPH09322093A (ja) | キャラクタデータ発生装置 | |
| JP2004165828A (ja) | グラフィックスデータの処理装置 |