JPH08274116A - 電界効果トランジスタ - Google Patents

電界効果トランジスタ

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JPH08274116A
JPH08274116A JP7075111A JP7511195A JPH08274116A JP H08274116 A JPH08274116 A JP H08274116A JP 7075111 A JP7075111 A JP 7075111A JP 7511195 A JP7511195 A JP 7511195A JP H08274116 A JPH08274116 A JP H08274116A
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Abstract

(57)【要約】 【目的】高出力ＦＥＴの寄生発振を抑制する。 【構成】高出力ＦＥＴの平面パターンにおいてゲート電
極パッド５３Ｃを活性領域１０１Ｃから離くに配置し、
ソース電極パッド４３Ｃを密に配置できるようにする。
ソース電極パッドあたりのソースフィガ電極４１Ｃの数
を少なくし、単位ＦＥＴのサイズを大きくすることなく
ソースインダクタンスを低減することができるために、
全ゲート幅の大きな高出力ＦＥＴでも寄生発振の防止さ
れたＦＥＴを実現することができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は電界効果トランジスタ
（ＦＥＴ）に関し、特に、高出力電界効果トランジスタ
の構造に関する。
【０００２】
【従来の技術】従来の技術について図面を参照して説明
する。図７は従来の電界効果トランジスタの第１の例を
示す平面図である。半導体基板１００の表面部に形成さ
れた活性領域１０１にソースフィンガ電極４１とゲート
フィンガ電極５１とドレインフィンガ電極３１からなる
単位ＦＥＴが複数個設けられている。これらのフィンガ
電極の配置は繰り返し構造をもっていてドレインフィン
ガ電極３１の次にゲートフィンガ電極５１、次にソース
フィンガ電極４１と続き、以上の周期を繰り返す。各ド
レインフインガ電極３１はドレインバスバー３２で連結
され図示しないボンディング線に接続されるドレイン電
極パッド３３に接続している。各ソースフィンガ電極４
１はソースバスバー４２で連結されてソース電極パッド
４３に接続される。ソースフィンガ電極４１は、ゲート
バスバー５２とブリッジ構造で交差している。この様
に、ドレインフィンガ電極３１とソースフインガ電極４
１はそれぞれドレインバスバー３２とソースバスバー４
２に連結されて櫛状になり互いに向かい合っている。ゲ
ートフィンガ電極５１はゲートバスバー５２で連結され
てボンディング用のゲート電極パッド５３に接続され
る。ソース電極パッド４３は半導体基板を貫通したバイ
アホール６１内の第２の金属層６２により半導体基板の
裏面に設けられた図示しない第１の金属層に接続されて
接地される。
【０００３】この構造ではソースフィンガ電極４１は、
いくつもの配線を通して接地されることになるために、
特に、ミリ波帯（４０ＧＨｚ以上の周波数帯）で発振を
するのに十分大きなソースインダクタンスを有してい
る。また、バイアホール６１にもっとも近いソースフィ
ンガ電極４１ａに比較して、もっとも遠いソースフィン
ガ電極４１ｂではソースインダクタンスが増加し発振し
やすくなる。すなわち、１組のソースフィンガ電極、ド
レインフィンガ電極、ゲートフィンガ電極でなる各単位
ＦＥＴからみたソースインダクタンス及び発振周波数も
異なることになり、発振の可能性のあるいくつもの周波
数が存在することになる。このため、ソースインダクタ
ンスを低下させ、かつ各単位ＦＥＴからみたソースイン
ダクタンスを一様とすることが必要である。バイアホー
ル６１はソースインダクタンスを低減するために採用さ
れている構造である。しかしながら本構造では上述の様
に各ソースフィンガ電極から見たソースインダクタンス
がまちまちであるという問題点、ソースフィンガ電極４
１ｂでは十分にソースインダクタンスが低減できないと
いう問題点がある。
【０００４】図８の平面図に示す第２の従来例はソース
インダクタンスを低減するために各ソースフィンガ電極
４１Ａ直下に直接バイアホール６１Ａを開けた構造を有
している。この構造では各単位ＦＥＴからみたソースイ
ンダクタンスが低減でき、ばらつきが少ない構造でその
限りでは理想的である。しかしながら本構造で高出力Ｆ
ＥＴを実現しようとすると横幅が増大し、全ゲート幅の
大きなＦＥＴを実現できないという問題がある。すなわ
ち、図７の第１の従来例ではゲートフィンガ電極間の距
離を１５μｍ、１本のゲートフィンガ電極の長さを１０
０μｍとすると、全ゲート幅２０ｍｍのＦＥＴを実現す
るには２００本のゲートフィンガ電極が必要であるが、
このとき電極部の全横幅は３．０ｍｍとなる。これに対
し図８の第２の従来例では各ソースフィンガ電極４１Ａ
直下に直接バイアホール６１Ａを形成してしているため
に、ソースフィンガ電極の幅を少なくとも３０μｍ程度
以上にする必要があり、結果的にゲートピッチを４０μ
ｍ程度とする必要がある。このため、電極部の全横幅は
８．０ｍｍとなりパッケージの大きさの問題、また、チ
ップ反りの問題等、高出力ＦＥＴを実現するには実現不
可能な大きさとなる。また、１本のゲートフィンガ電極
の長さを延長して全ゲート幅を大きくする方法もある
が、同一のチップの横幅を実現するには２７０μｍまで
延長する必要がある。この場合、ゲート抵抗は第１の従
来例に比較して２．７倍となり、利得が低下するという
問題点がある。このように、第２の従来例は全ゲート幅
の大きい高出力ＦＥＴを実現するには問題がある。
【０００５】図９に示す第３の従来例は活性領域の同一
側にソース電極とドレイン電極と配置したもので特開平
１−９６９６５号公報に記載されている。この第３の従
来例では、ソースインダクタンスは低減できばらつきも
少ないので寄生発振は防止できるが、ソースフィンガ電
極４１Ｂ（厳密にはその引出し部）とドレインバスバー
３２Ｂが交差し、ソース・ドレイン間の寄生容量が大き
くなり高周波特性が悪くなるという問題点、およびドレ
インインダクタンスが大きく、また、各単位ＦＥＴから
の出力信号の位相差がソース電極とドレイン電極を活性
領域を挟んで配置する通常構造に比較して大きくなり高
出力をとるには向いていない。
【０００６】
【発明が解決しようとする課題】上述の様に第１の従来
例はソースインダクタンスが大きく、かつ一様でないた
め、寄生発振が起こりやすいという問題点があった。ま
た、第２の従来例はソースインダクタンスが低減され、
かつ一様になるため、寄生発振は起こり難いが、全ゲー
ト幅の大きい高出力ＦＥＴでは、チップサイズの制限を
越え、実現不可能であるという問題点がある。また、第
３の従来例はソースイダクタンスの低減、かつ一様性の
向上が可能となるが、ソース電極接続配線とドレイン電
極接続配線とが交差することにより寄生容量が増大して
周波数特性が悪く、ドレインインダクタンスが増加し、
また位相ばらつきが大きく高出力ＦＥＴには不適である
という問題点があった。
【０００７】従って、本発明の目的は、周波数特性や出
力を犠牲にすることなく寄生発振を防止できる電界効果
トランジスタを提供することにある。
【０００８】
【課題を解決するための手段】本発明第１の電界効果ト
ランジスタは、半導体基板の表面部に形成された活性領
域上に交互に１つ宛配置された複数のドレインフィンガ
電極及びソースフィンガ電極並びに隣接する前記ドレイ
ンフィンガ電極とソースフィンガ電極の間にそれぞれ１
つ宛配置された複数のゲートフィンガ電極と、前記活性
領域の外側に配置され前記ドレインフィンガ電極を連結
するドレインバスバー及び前記ドレインバスバーに接続
するドレイン電極パッドと、前記活性領域を間に挟んで
前記ドレインバスバーと対向して配置され前記ゲートフ
ィンガ電極を連結するゲートバスバー及び前記ゲートバ
スバーに接続するゲート電極パッドと、前記ゲートバス
バーより前記活性領域から離れて配置され前記ソースフ
ィンガ電極を連結するソースバスバー及び前記ソースバ
スバーに接続するソース電極パッドと、前記ソース電極
パッドと前記半導体基板の裏面に設けられた第１の導体
層との間に設けられたバイアホール及び前記バイアホー
ル内に形成され前記ソース電極パッドと前記第１の導体
層とを接続する第２の導体層とを有し、前記ソース電極
パッドは互いに近接したソースフィンガ電極の集合でな
る群毎に前記ソースバスバーを兼ねて設けられ、前記ゲ
ート電極パッドは前記ソース電極パッドより前記活性領
域から遠く離れて配置されるとともに前記ソース電極パ
ッドの間を通る接続用導体を介して前記ゲートバスバー
に接続されているというものである。
【０００９】ここでゲート電極パッドはソース電極パッ
ド１つおきに設けることができる。
【００１０】本発明第２の電界効果トランジスタは、半
導体基板の表面部に形成された活性領域上に交互に１つ
宛配置された複数のドレインフィンガ電極及びソースフ
ィンガ電極並びに隣接する前記ドレインフィンガ電極と
ソースフィンガ電極の間にそれぞれ１つ宛配置された複
数のゲートフィンガ電極と、前記活性領域の外側に配置
され前記ドレインフィンガ電極を連結するドレインバス
バー及び前記ドレインバスバーに接続するドレイン電極
パッドと、前記活性領域を間に挟んで前記ドレインバス
バーと対向して配置され前記ゲートフィンガ電極を連結
するゲートバスバー及び前記ゲートバスバーに接続する
ゲート電極パッドと、前記ゲートバスバーより前記活性
領域から離れて配置され前記ソースフィンガ電極を連結
するソースバスバー及び前記ソースバスバーに接続する
ソース電極パッドと、前記ソース電極パッドと前記半導
体基板の裏面に設けられた第１の導体層との間に設けら
れたバイアホール及び前記バイアホール内に形成され前
記ソース電極パッドと前記第１の導体層とを接続する第
２の導体層とを有し、前記活性領域の平面形状が周期的
に弧を描く互いに並行な２辺を有し、前記ソース電極パ
ッドが各弧に対応して１個宛設けられ、前記各ソース電
極パッドにそれぞれ対応するバイアホールと等距離に複
数のソースフィンガ電極が配置されているというもので
ある。
【００１１】本発明第３の電界効果トランジスタは、半
導体基板の表面部に形成された活性領域上に交互に１つ
宛配置された複数のドレインフィンガ電極及びソースフ
ィンガ電極並びに隣接する前記ドレインフィンガ電極と
ソースフィンガ電極の間にそれぞれ１つ宛配置された複
数のゲートフィンガ電極と、前記活性領域の外側に配置
され前記ドレインフィンガ電極を連結するドレインバス
バー及び前記ドレインバスバーに接続するドレイン電極
パッドと、前記活性領域を間に挟んで前記ドレインバス
バーと対向して配置され前記ゲートフィンガ電極を連結
するゲートバスバー及び前記ゲートバスバーに接続する
ゲート電極パッドと、前記ゲートバスバーより前記活性
領域から離れて配置され前記ソースフィンガ電極を連結
するソースバスバー及び前記ソースバスバーに接続する
ソース電極パッドと、前記ソース電極パッドと前記半導
体基板の裏面に設けられた第１の導体層との間に設けら
れたバイアホール及び前記バイアホール内に形成され前
記ソース電極パッドと前記第１の導体層とを接続する第
２の導体層とを有し、前記バイアホールからこれに対応
する複数の前記ソースフィンガ電極までの距離が前記ゲ
ートフィンガ電極，ソースフィンガ電極及びドレインフ
ィンガ電極の各一つを有してなる単位ＦＥＴの最高発振
周波数における波長の１６分の１を越えない電気長に設
定されているというものである。
【００１２】本発明第４の電界効果トランジスタは、半
導体基板の表面部に形成された活性領域上に交互に１つ
宛配置された複数のドレインフィンガ電極及びソースフ
ィンガ電極並びに隣接する前記ドレインフィンガ電極と
ソースフィンガ電極の間にそれぞれ１つ宛配置された複
数のゲートフィンガ電極と、前記活性領域の外側に配置
され前記ドレインフィンガ電極を連結するドレインバス
バー及び前記ドレインバスバーに接続するドレイン電極
パッドと、前記活性領域を間に挟んで前記ドレインバス
バーと対向して配置され前記ゲートフィンガ電極を連結
するゲートバスバー及び前記ゲートバスバーに接続する
ゲート電極パッドと、前記ゲートバスバーより前記活性
領域から離れて配置され前記ソースフィンガ電極を連結
するソースバスバー及び前記ソースバスバーに接続する
ソース電極パッドと、前記ソース電極パッドと前記半導
体基板の裏面に設けられた第１の導体層との間に設けら
れたバイアホール及び前記バイアホール内に形成され前
記ソース電極パッドと前記第１の導体層とを接続する第
２の導体層とを有し、前記バイアホールが前記各ソース
電極パッドにつき複数個設けられているというものであ
る。
【００１３】
【作用】第１の電界効果トランジスタは、近接したソー
スフィンガ電極の集合でなる群毎にソース電極パッドを
設けて接地し、ゲート電極パッドはソース電極パッドよ
り活性領域より遠くに配置するのでソース電極パッドを
密に配置でき、各ソース電極パッドに対応するソースフ
ィンガ電極の数を少なくできる。
【００１４】第２の電界効果トランジスタは、ソース電
極パッドに対応する各ソースフィンガ電極とバイアホー
ルとの距離が等しいので各単位ＦＥＴからみたソースイ
ンダクタンスは均一になる。
【００１５】第３の電界効果トランジスタは、各ソース
電極パッドに対応するソースフィンガ電極からみた線路
長の最大値を規制することによってソースインダクタン
スの不均一を制限する。
【００１６】第４の電界効果トランジスタは、ソース電
極パッドに複数のバイアホールを設けることによって、
単一のバイアホールを設ける場合より第２の金属層のバ
イアホール側面における表面積を大きくできる。
【００１７】
【実施例】次に本発明の実施例について図面を参照して
説明する。図１（ａ）は本発明の第１の実施例を示す平
面図、図１（ｂ）は図１（ａ）のＸ−Ｘ線拡大断面図で
ある。半絶縁性ＧａＡｓ基板１０３Ｃ上に、ｎ型ＧａＡ
ｓ結晶層１０４Ｃが形成されてなる半導体基板１００Ｃ
の活性領域１０１Ｃ（長方形状に絶縁領域（プロトン注
入領域１０２Ｃ）で区画されている。）上にショットキ
ー障壁を成す金属層（例えば、Ｔｉ／Ｐｔ／Ａｕ（最上
層））で形成されたゲートフィンガ電極５１Ｃ、および
オーミック金属（例えばＡｕＧｅ／Ｎｉ）で形成された
ソースフィンガ電極４１Ｃ、およびドレインフインガ電
極３１Ｃが形成されている。
【００１８】ゲートフィンガ電極５１Ｃはゲートバスバ
ー５２Ｃに連結し、接続用導体５４Ｃを介してゲート電
極パッド５３Ｃに接続されている。ソース電極パッド４
３Ｃの間を通る接続用導体５４Ｃはゲート電極パッド５
３Ｃからゲートバスバー５２Ｃへの信号経路を二経路に
し、入力信号の各ゲートフィンガ電極５１Ｃ間での位相
差が少なくなるように配慮されている。ソースフィンガ
電極４１Ｃはソース電極パッド４３Ｃ（ソースバスバー
を兼ねている）に接続され各ソース電極パッド４３Ｃ
は、例えば厚さ３５μｍのＧａＡｓ基板に設けられた直
径が例えば４０μｍのバイアホール６１Ｃ内の第２の導
体層６２Ｃを介してＧａＡｓ基板の裏面に形成された第
１の導体層７０Ｃに接続されて接地される。ドレインフ
ィンガ電極３１Ｃはドレインバスバー３２Ｃに連結され
てドレイン電極パッド３３Ｃへ電気的に纏めている。
【００１９】本実施例は、図７に示した第１の従来例と
異なり、ゲート電極パッド５３Ｃを活性領域１０１Ｃか
らソース電極パッドより遠くに設けることによって、ソ
ース電極パッドを一層多数設けることを可能にした点に
ある。そして、隣接するソース電極パッドを相互に接続
するソースバスバーを不要にした。従って各単位ＦＥＴ
からみたソースインダクタンスを低減でき、不均一も改
善されるので、寄生発振を防止できる。なお、ゲート電
極のインピーダンスは多少とも増加するが、ゲート電極
には殆んど電流が流れないので問題はない。
【００２０】ゲート電極パッド５３Ｃ，接続用導体５４
Ｃおよびゲートバスバー５２Ｃで囲まれた領域にソース
電極パッドを設けず、その代りにソースバスバーを設け
たもの（図７とほぼ同じもの）で３５ｐＨあったソース
インダクタンスを本実施例では５ｐＨに減少することが
できた。また、第２の従来例のように、高出力ＦＥＴを
実現する上でチップの横幅の増大を招くこともない。
【００２１】図２は本発明の第２の実施例を示す平面図
である。
【００２２】ソースフィンガ電極４１Ｄ、ドレインフィ
ンガ電極３１Ｄ、ゲートフィンガ電極５１Ｄが繰り返し
配置される活性領域１０１Ｂの形状は従来例のような長
方形の領域ではなく、ソース電極パッド４３Ｄ側が凹状
に半円形の弧の形状をしている。この実施例では各単位
ＦＥＴのゲートフィンガ電極５１Ｄのフィンガ長Ｚｆを
一定にするために、活性領域１０１Ｂのボンディング用
のドレイン電極パッド３３Ｄ側の形状を凸形状にしてい
る。ソース電極パッド４３Ｄの下にはバイアホール６１
Ｄが形成され、第２の導体層を介して裏面へ接続されて
接地される。ソース電極パッド４３Ｄから各ソースフイ
ンガ電極４１Ｄへは同一幅で同一長さのソース電極接続
配線４１Ｄａにより給電されている。このため各ソース
フィンガ電極から見たソースインダクタンスは一定に保
たれ、かつバイアホールまでの距離が通常構造（第１の
従来例等）に比較して小さくすることが可能である。な
お、各ソースフィンガ電極はソースバスバー４２Ｄを介
さずに直接ソース電極パッドに接続されているとみなす
ことができ、第１の従来例においてソースバスバーでの
インダクタンス３０ｐＨをほぼバイアホールのインダク
タンスである５ｐＨまで減少させることが可能である。
【００２３】さらに第１の実施例に対して、本実施例は
各ソースフィンガ電極からバイアホールへ至る距離を等
しくし、ソースインダクタンスが均等になる様に配慮さ
れている。第１の従来例では各単位ＦＥＴからバイアホ
ールへ至る距離が様々であり、ソースインダクタンスの
最大と最小のものの差が３０ｐＨ以上ある。この差によ
り各単位ＦＥＴからみた発振周波数も変化し、パターン
全体の発振周波数が多様化する。このため、寄生発振が
起こり易い。本実施例では各単位ＦＥＴからみたソース
インダクタンスを低減かつ一定にすることにより、寄生
発振を抑えることが可能となる。また、全ゲート幅が大
きい高出力ＦＥＴを実現する場合にも第２の従来例でみ
られるチップの横幅の増大の問題点はない。
【００２４】ソース電極接続配線４１Ｄａはゲートバス
バー５２Ｄとエアブリッジ構造で交差している。また、
ゲート電極パッド５３Ｄはソースバスバー４２Ｄの下を
くぐるゲート電極接続配線（接続用導体５４Ｄ）を介し
てゲートバスバー５２Ｄへ接続されている。また、ドレ
イン電極パッド３３Ｄはドレインフィンガ電極３１Ｄに
直接配線されている。ゲート電極パッド５３Ｄおよびド
レイン電極パッド３３Ｄからは金ワイヤーにて外部整合
回路へと接続されることはいうまでもない。
【００２５】本発明の第３の実施例を図３に示す。
【００２６】本発明では各単位ＦＥＴのソースフィンガ
電極４１Ｅの絶縁領域上の距離Ｌ１、ソースフィンガ電
極からソース電極パッド４３Ｅまでのソースバスバーの
長さＬ２、およびソース電極パッド４３Ｅにおけるバイ
アホール６１Ｅまでの距離Ｌ３の合計の電気長を限定す
ることを特徴とする。単位ＦＥＴの高周波利得が大きい
ほど、寄生発振はしやすくなるわけであるが、バイアホ
ールまでの距離Ｌ（Ｌ１＋Ｌ２＋Ｌ３）が、その単位Ｆ
ＥＴのもつ最高発振周波数（ｆmax ）に対する電気長が
λの１６分の１以下になるようにすれば著しく寄生発振
を抑えることが可能である。図４はこの最高発振周波数
ｆmax と発振を開始するバイアホールまでの距離Ｌとの
関係を示したものである。実線はｆmax に対応するスト
リップ線路を伝播する信号の波長λの１６分の１を表わ
す曲線である。この距離Ｌをλ／１６以下にすれば寄生
発振を起こさないことがわかる。ただし、活性層である
ｎ型ＧａＡｓ層の厚さは３００ｎｍ（リセス部では１５
０ｎｍ）、ゲートフィンガ電極とリセス端までの距離は
０．５μｍ、ゲートフィンガ電極とソースフィンガ電極
までの距離は０．５μｍとする。
【００２７】図５はゲート長０．５μｍのＧａＡｓＭＥ
ＳＦＥＴの単位ＦＥＴのｆmax のフィンガ長依存性を示
す。本実施例ではゲートフィンガ長Ｚｆが１００μｍで
あり、単位ＦＥＴのｆmax は９０ＧＨｚに達することに
なる。ＧａＡｓ基板の比誘電率が１３とすると、ＧａＡ
ｓ基板上でのストリップ線路の一波長の電気長（一波長
分の線路長）は１００ＧＨｚで約１０４μｍとなる。し
たがって、図４から明らかなようにバイアホールから最
も遠いソースフィンガ電極までの距離Ｌを６５μｍ以下
に設定すれば寄生発振のないＦＥＴを実現することがで
きる。ここで単位ＦＥＴのｆmax より大きな１００ＧＨ
ｚを採用したのは１０ＧＨｚの余裕をみたのである。
【００２８】なお、本実施例は、図６に示した従来例や
図１に示した第１の実施例のような平面パターンのＦＥ
Ｔに適用できる。
【００２９】図６は本発明の第４の実施例を示す平面図
である。本実施例ではバイアホール６１Ｆを各ソース電
極パッド４３下あたりに複数個（４個）配置したところ
が、第１の実施例とは異なる。図１の第１の実施例で
は、ソースバスバーのインダクタンスを低減することに
より、寄生発振を抑えたが、第４の実施例は、バイアホ
ールの残留のソースインダクタンスを低減する。第１の
実施例ではバイアホールの直径が４０μｍであり、ソー
スインダクタンスは５ｐＨである。これに対して、１パ
ッド当たり直径２５μｍのバイアホールを４個設けるこ
とにより、ソースインダクタンスを２．５ｐＨ以下に抑
えることが可能で、寄生発振を抑えることが可能であ
る。これは、バイアホールを埋める第２の導電体の表面
積の合計が大きなバイアホールを１個設けるよりも大き
くとれるからである。この実施例は、図６のような平面
パターンのものに限らず、第２の実施例や第３の実施例
（Ｌを限定しない）のパターンでも有効であり、また、
図７、図８に示した従来例のパターンにも適用できるこ
とは言うまでもない。
【００３０】以上ＧａＡｓＭＥＳＦＥＴを例にあげて説
明したが、材料はＧａＡｓに限らずＩｎＰ等の化合物半
導体を使用してもよいし、ソースインダクタンスを低減
するためにバイアホールを利用する半導体装置に対して
は有効であり、例えば、ＡｌＧａＡｓ結晶層とＧａＡｓ
結晶層の界面に生じる二次元電子ガスを利用した異種接
合型電界効果トランジスタでも同様の効果があるのは言
うまでもない。
【００３１】
【発明の効果】以上説明したように、本発明の電界効果
トランジスタは、周波数特性や出力を犠牲にすることな
くソースインダクタンスを低減して寄生発振を防止でき
るという効果を有する。
【００３２】すなわち、本発明第１の電界効果トランジ
スタは、ゲート電極パッドとゲートバスバーへとを二本
の接続用導体で接続して活性領域からソース電極パッド
より遠くに配置することにより、ソース電極パッドを密
に配置でき、各ソース電極パッドに対応するソースフィ
ンガ電極の数を少なくできるので、ソースインダクタン
スが低減され、寄生発振が防止される。また、本発明第
２の電界効果トランジスタでは、各単位ＦＥＴのソース
フィンガ電極からソース電極パッドに接続されるバイア
ホールに至る距離を一定にしたので、各フィンガ電極の
共振周波数の多様性を低減でき、寄生発振を防止でき
る。また、本発明第３の電界効果トラジスタではソース
フィンガ電極からバイアホールへ至る距離を単位ＦＥＴ
の持つ最高発振周波数での電気長がλ／１６以下とした
ために、寄生発振が防止できる。また、本発明第４の電
界効果トランジスタではソース電極パッドにバイアホー
ルを複数設けることにより、ソースインダクタンスを低
減でき寄生発振を抑制できる。また、これらの第１〜第
４の電界効果トランジスタのソースインダクタンスの低
減手段は、単位ＦＥＴの数を大きくして高出力化を企る
場合に特にチップサイズが大きくする要因とはならず、
周波数特性に悪影響を与えることもない。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す平面図（図１
（ａ））及び図１（ａ）のＸ−Ｘ線断面図（図１
（ｂ））である。
【図２】本発明の第２の実施例を示す平面図である。
【図３】本発明の第３の実施例を示す平面図である。
【図４】第３の実施例における単位ＦＥＴの最高発振周
波数ｆmax とバイアホールまでの距離Ｌとの関係を示す
グラフである。
【図５】第３の実施例における単位ＦＥＴの最高発振周
波数とフィンガ長Ｚｆとの関係を示すグラフである。
【図６】本発明の第４の実施例を示す平面図である。
【図７】第１の従来例を示す平面図である。
【図８】第２の従来例を示す平面図である。
【図９】第３の従来例を示す平面図である。
【符号の説明】
３１，３１Ａ，３１Ｂ，３１Ｃ，３１Ｄ，３１Ｅ，３１
Ｆ ドレインフィンガ電極 ３２，３２Ａ，３２Ｂ，３２Ｃ，３２Ｅ，３２Ｆ ド
レインバスバー ３３，３３Ａ，３３Ｂ，３３Ｃ，３３Ｄ，３３Ｅ，３３
Ｆ ドレイン電極パッド ４１，４１ａ，４１ｂ，４１Ａ，４１Ｂ，４１Ｃ，４１
Ｄ，４１Ｅ，４１Ｆソースフィンガ電極 ４１Ｄａ ソース電極接続配線 ４２，４２Ｄ，４２Ｅ ソースバスバー ４３，４３Ｂ，４３Ｃ，４３Ｄ，４３Ｅ，４３Ｆ ソ
ース電極パッド ５１，５１Ａ，５１Ｂ，５１Ｃ，５１Ｄ，５１Ｅ，５１
Ｆ ゲートフィンガ電極 ５２，５２Ａ，５２Ｃ，５２Ｄ，５２Ｅ，５２Ｆ ゲ
ートバスバー ５３，５３Ａ，５３Ｂ，５３Ｃ，５３Ｄ，５３Ｅ，５３
Ｆ ゲート電極パッド ５４Ｃ，５４Ｄ，５４Ｅ，５４Ｆ 接続用導体 ６１，６１Ａ，６１Ｂ，６１Ｃ，６１Ｄ，６１Ｅ，６１
Ｆ バイアホール ６２，６２Ｂ，６２Ｃ，６２Ｄ，６２Ｅ，６２Ｆ 第
２の金属層（導体層） ７０Ｃ 第１の金属層（導体層） １００，１００Ａ，１００Ｂ，１００Ｃ，１００Ｄ，１
００Ｅ，１００Ｆ半導体基板 １０１，１０１Ａ，１０１Ｂ，１０１Ｃ，１０１Ｄ，１
０１Ｅ，１０１Ｆ活性領域 １０２Ｃ プロトン注入領域 １０３Ｃ 半絶縁性ＧａＡｓ基板 １０４Ｃ ｎ型ＧａＡｓ層

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の表面部に形成された活性領
    域上に交互に１つ宛配置された複数のドレインフィンガ
    電極及びソースフィンガ電極並びに隣接する前記ドレイ
    ンフィンガ電極とソースフィンガ電極の間にそれぞれ１
    つ宛配置された複数のゲートフィンガ電極と、前記活性
    領域の外側に配置され前記ドレインフィンガ電極を連結
    するドレインバスバー及び前記ドレインバスバーに接続
    するドレイン電極パッドと、前記活性領域を間に挟んで
    前記ドレインバスバーと対向して配置され前記ゲートフ
    ィンガ電極を連結するゲートバスバー及び前記ゲートバ
    スバーに接続するゲート電極パッドと、前記ゲートバス
    バーより前記活性領域から離れて配置され前記ソースフ
    ィンガ電極を連結するソースバスバー及び前記ソースバ
    スバーに接続するソース電極パッドと、前記ソース電極
    パッドと前記半導体基板の裏面に設けられた第１の導体
    層との間に設けられたバイアホール及び前記バイアホー
    ル内に形成され前記ソース電極パッドと前記第１の導体
    層とを接続する第２の導体層とを有し、前記ソース電極
    パッドは互いに近接したソースフィンガ電極の集合でな
    る群毎に前記ソースバスバーを兼ねて設けられ、前記ゲ
    ート電極パッドは前記ソース電極パッドより前記活性領
    域から遠く離れて配置されるとともに前記ソース電極パ
    ッドの間を通る接続用導体を介して前記ゲートバスバー
    に接続されていることを特徴とする電界効果トランジス
    タ。
  2. 【請求項２】 ゲート電極パッドがソース電極パッド１
    つおきに設けられている請求項１記載の電界効果トラン
    ジスタ。
  3. 【請求項３】 半導体基板の表面部に形成された活性領
    域上に交互に１つ宛配置された複数のドレインフィンガ
    電極及びソースフィンガ電極並びに隣接する前記ドレイ
    ンフィンガ電極とソースフィンガ電極の間にそれぞれ１
    つ宛配置された複数のゲートフィンガ電極と、前記活性
    領域の外側に配置され前記ドレインフィンガ電極を連結
    するドレインバスバー及び前記ドレインバスバーに接続
    するドレイン電極パッドと、前記活性領域を間に挟んで
    前記ドレインバスバーと対向して配置され前記ゲートフ
    ィンガ電極を連結するゲートバスバー及び前記ゲートバ
    スバーに接続するゲート電極パッドと、前記ゲートバス
    バーより前記活性領域から離れて配置され前記ソースフ
    ィンガ電極を連結するソースバスバー及び前記ソースバ
    スバーに接続するソース電極パッドと、前記ソース電極
    パッドと前記半導体基板の裏面に設けられた第１の導体
    層との間に設けられたバイアホール及び前記バイアホー
    ル内に形成され前記ソース電極パッドと前記第１の導体
    層とを接続する第２の導体層とを有し、前記活性領域の
    平面形状が周期的に弧を描く互いに並行な２辺を有し、
    前記ソース電極パッドが各弧に対応して１個宛設けら
    れ、前記各ソース電極パッドにそれぞれ対応するバイア
    ホールと等距離に複数のソースフィンガ電極が配置され
    ていることを特徴とする電界効果トランジスタ。
  4. 【請求項４】 半導体基板の表面部に形成された活性領
    域上に交互に１つ宛配置された複数のドレインフィンガ
    電極及びソースフィンガ電極並びに隣接する前記ドレイ
    ンフィンガ電極とソースフィンガ電極の間にそれぞれ１
    つ宛配置された複数のゲートフィンガ電極と、前記活性
    領域の外側に配置され前記ドレインフィンガ電極を連結
    するドレインバスバー及び前記ドレインバスバーに接続
    するドレイン電極パッドと、前記活性領域を間に挟んで
    前記ドレインバスバーと対向して配置され前記ゲートフ
    ィンガ電極を連結するゲートバスバー及び前記ゲートバ
    スバーに接続するゲート電極パッドと、前記ゲートバス
    バーより前記活性領域から離れて配置され前記ソースフ
    ィンガ電極を連結するソースバスバー及び前記ソースバ
    スバーに接続するソース電極パッドと、前記ソース電極
    パッドと前記半導体基板の裏面に設けられた第１の導体
    層との間に設けられたバイアホール及び前記バイアホー
    ル内に形成され前記ソース電極パッドと前記第１の導体
    層とを接続する第２の導体層とを有し、前記バイアホー
    ルからこれに対応する複数の前記ソースフィンガ電極ま
    での距離が前記ゲートフィンガ電極，ソースフィンガ電
    極及びドレインフィンガ電極の各一つを有してなる単位
    ＦＥＴの最高発振周波数における波長の１６分の１を越
    えない電気長に設定されていることを特徴とする電界効
    果トランジスタ。
  5. 【請求項５】 半導体基板の表面部に形成された活性領
    域上に交互に１つ宛配置された複数のドレインフィンガ
    電極及びソースフィンガ電極並びに隣接する前記ドレイ
    ンフィンガ電極とソースフィンガ電極の間にそれぞれ１
    つ宛配置された複数のゲートフィンガ電極と、前記活性
    領域の外側に配置され前記ドレインフィンガ電極を連結
    するドレインバスバー及び前記ドレインバスバーに接続
    するドレイン電極パッドと、前記活性領域を間に挟んで
    前記ドレインバスバーと対向して配置され前記ゲートフ
    ィンガ電極を連結するゲートバスバー及び前記ゲートバ
    スバーに接続するゲート電極パッドと、前記ゲートバス
    バーより前記活性領域から離れて配置され前記ソースフ
    ィンガ電極を連結するソースバスバー及び前記ソースバ
    スバーに接続するソース電極パッドと、前記ソース電極
    パッドと前記半導体基板の裏面に設けられた第１の導体
    層との間に設けられたバイアホール及び前記バイアホー
    ル内に形成され前記ソース電極パッドと前記第１の導体
    層とを接続する第２の導体層とを有し、前記バイアホー
    ルが前記各ソース電極パッドにつき複数個設けられてい
    ることを特徴とする電界効果トランジスタ。
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