JPH08264581A - パッケージ及びその製造方法 - Google Patents
パッケージ及びその製造方法Info
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- JPH08264581A JPH08264581A JP7096081A JP9608195A JPH08264581A JP H08264581 A JPH08264581 A JP H08264581A JP 7096081 A JP7096081 A JP 7096081A JP 9608195 A JP9608195 A JP 9608195A JP H08264581 A JPH08264581 A JP H08264581A
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
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- H01L2924/153—Connection portion
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- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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- Injection Moulding Of Plastics Or The Like (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Non-Metallic Protective Coatings For Printed Circuits (AREA)
- Manufacturing Of Printed Wiring (AREA)
- Wire Bonding (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Abstract
(57)【要約】
【目的】 電子部品が搭載されてモールド樹脂によって
封止されるパッケージにおいて、ソルダーレジスト被膜
とニッケル・金メッキ処理が施された導体回路表面との
密着強度、あるいはまた、ニッケル・金メッキ処理が施
された導体回路表面とモールド樹脂との密着強度が高
く、これらの界面において剥離現象が生じないパッケー
ジおよびその製造方法を提供すること。 【構成】 電子部品（５０）が搭載されて基材（２０）
上の導体回路（４０）とワイヤーボンディングによって
電気接続されて後に、ポッティング法や射出成型法によ
って樹脂封止されるパッケージにおいて、前記樹脂封止
される面側の導体回路（４０）上面に導体回路（４０）
幅方向に突出する金メッキ（１２０）層を有した構造と
成っているのである。すなわち、基材（２０）上に形成
された導体回路（４０）の幅方向での断面形状が、導体
回路（４０）上部が左右に”ひさし状”に突出した形状
とすること。
封止されるパッケージにおいて、ソルダーレジスト被膜
とニッケル・金メッキ処理が施された導体回路表面との
密着強度、あるいはまた、ニッケル・金メッキ処理が施
された導体回路表面とモールド樹脂との密着強度が高
く、これらの界面において剥離現象が生じないパッケー
ジおよびその製造方法を提供すること。 【構成】 電子部品（５０）が搭載されて基材（２０）
上の導体回路（４０）とワイヤーボンディングによって
電気接続されて後に、ポッティング法や射出成型法によ
って樹脂封止されるパッケージにおいて、前記樹脂封止
される面側の導体回路（４０）上面に導体回路（４０）
幅方向に突出する金メッキ（１２０）層を有した構造と
成っているのである。すなわち、基材（２０）上に形成
された導体回路（４０）の幅方向での断面形状が、導体
回路（４０）上部が左右に”ひさし状”に突出した形状
とすること。
Description
【０００１】
【産業上の利用分野】 本発明は、半導体素子などの電
子部品が搭載されるパッケージ及びその製造方法に関
し、特には、搭載された電子部品が片面からによる樹脂
封止がなされ、もう一方の面あるいは側面などにおいて
マザーボードに半田等によって実装・接続されるパッケ
ージ及びその製造方法に関するものである。
子部品が搭載されるパッケージ及びその製造方法に関
し、特には、搭載された電子部品が片面からによる樹脂
封止がなされ、もう一方の面あるいは側面などにおいて
マザーボードに半田等によって実装・接続されるパッケ
ージ及びその製造方法に関するものである。
【０００２】
【従来の技術】 従来、半導体素子などの電子部品が搭
載されたパッケージをプリント配線板からなるマザーボ
ードに搭載して電気的に接続する場合において、マザー
ボードに形成された接続用のスルーホールに対してパッ
ケージ側に形成されたリードフレームやピンからなる接
続部を挿入し、半田付けする事によって行っていた。こ
のような従来の接続方法においては、マザーボード側に
接続用の貫通したスルーホールが多数形成されるため
に、マザーボードの配線密度の向上を著しく阻害してい
た。
載されたパッケージをプリント配線板からなるマザーボ
ードに搭載して電気的に接続する場合において、マザー
ボードに形成された接続用のスルーホールに対してパッ
ケージ側に形成されたリードフレームやピンからなる接
続部を挿入し、半田付けする事によって行っていた。こ
のような従来の接続方法においては、マザーボード側に
接続用の貫通したスルーホールが多数形成されるため
に、マザーボードの配線密度の向上を著しく阻害してい
た。
【０００３】 そこで近年、上記のような問題点を解決
するために、マザーボード側に接続用の貫通したスルー
ホールを形成する必要がないパッケージの接続方法が検
討され、ＱＦＰ（クワッド・フラット・パッケージ）、
ＬＣＣ（リードレス・チップ・キャリア）、ＢＧＡ（ボ
ール・グリッド・アレイ）やＴＡＢ（テープ・オートメ
イテッド・ボンディング）のようなパッケージを使用し
て、マザーボードの表層に形成された接続パッドにＳＭ
Ｔ（サーフェス・マウント・テクノロジー）を駆使して
実装し、マザーボードの配線密度の向上が図られてき
た。
するために、マザーボード側に接続用の貫通したスルー
ホールを形成する必要がないパッケージの接続方法が検
討され、ＱＦＰ（クワッド・フラット・パッケージ）、
ＬＣＣ（リードレス・チップ・キャリア）、ＢＧＡ（ボ
ール・グリッド・アレイ）やＴＡＢ（テープ・オートメ
イテッド・ボンディング）のようなパッケージを使用し
て、マザーボードの表層に形成された接続パッドにＳＭ
Ｔ（サーフェス・マウント・テクノロジー）を駆使して
実装し、マザーボードの配線密度の向上が図られてき
た。
【０００４】 中でもＢＧＡ（図１０）は、マザーボー
ドとの接続のために半田などからなるバンプをパッケー
ジ裏面略全体に有しており、実装接続後の接続状態を目
視検査できない反面、パッケージの周辺部に集中して接
続部を有しているＱＦＰ、ＬＣＣやＴＡＢに比較して接
続部のピッチが遙に緩やかであることから、欠陥の少な
い高い収率の実装が可能となり、無検査化を目指して開
発が急がれているものである。
ドとの接続のために半田などからなるバンプをパッケー
ジ裏面略全体に有しており、実装接続後の接続状態を目
視検査できない反面、パッケージの周辺部に集中して接
続部を有しているＱＦＰ、ＬＣＣやＴＡＢに比較して接
続部のピッチが遙に緩やかであることから、欠陥の少な
い高い収率の実装が可能となり、無検査化を目指して開
発が急がれているものである。
【０００５】 しかしながら、図１６に示す如く、特
に、片側からのインジェクション・モールド（射出成形
封止）あるいはポッティング・モールド（滴下封止）す
ることによって電子部品を外部応力などから保護する従
来のパッケージには以下に示すような問題点がある。
に、片側からのインジェクション・モールド（射出成形
封止）あるいはポッティング・モールド（滴下封止）す
ることによって電子部品を外部応力などから保護する従
来のパッケージには以下に示すような問題点がある。
【０００６】 近年、パッケージと電子部品との電気的
接続は、ワイヤーボンディングによって行うことが主流
であり、絶縁性基材表面に形成される導体回路にはワイ
ヤーボンディングのためのニッケル・金メッキが施され
ている。このニッケル・金メッキ処理は材料コストが高
いことから、絶縁性基材表面に形成される導体回路のニ
ッケル・金メッキを施す必要がない部分に、予めソルダ
ーレジスト被膜を形成することによって、ニッケル・金
メッキを施す面積を限定することが常である。しかし、
一般的なソルダーレジスト被膜の表面には、ソルダーレ
ジスト・ワニスに含有されている消泡剤や熱硬化触媒が
熱硬化の際に滲みだすこと等によって光沢のある表面と
なるため、電子部品を保護するためのモールド樹脂との
密着強度は、十分なものではない。
接続は、ワイヤーボンディングによって行うことが主流
であり、絶縁性基材表面に形成される導体回路にはワイ
ヤーボンディングのためのニッケル・金メッキが施され
ている。このニッケル・金メッキ処理は材料コストが高
いことから、絶縁性基材表面に形成される導体回路のニ
ッケル・金メッキを施す必要がない部分に、予めソルダ
ーレジスト被膜を形成することによって、ニッケル・金
メッキを施す面積を限定することが常である。しかし、
一般的なソルダーレジスト被膜の表面には、ソルダーレ
ジスト・ワニスに含有されている消泡剤や熱硬化触媒が
熱硬化の際に滲みだすこと等によって光沢のある表面と
なるため、電子部品を保護するためのモールド樹脂との
密着強度は、十分なものではない。
【０００７】 従って、パッケージをマザーボードに半
田付けなどの加熱処理する方法によって固定される際な
どに、モールド樹脂とソルダーレジスト被膜との界面で
剥離が生じる恐れがある。そこで、消泡剤を含まないも
のや非常に荒れた表面状態を得られるようなソルダーレ
ジスト材料が検討されている。しかしながら、まだ充分
満足できるものがないために、加熱処理時間を短縮する
などして、付加される応力を極力低減する工夫をしなが
ら実施されている。
田付けなどの加熱処理する方法によって固定される際な
どに、モールド樹脂とソルダーレジスト被膜との界面で
剥離が生じる恐れがある。そこで、消泡剤を含まないも
のや非常に荒れた表面状態を得られるようなソルダーレ
ジスト材料が検討されている。しかしながら、まだ充分
満足できるものがないために、加熱処理時間を短縮する
などして、付加される応力を極力低減する工夫をしなが
ら実施されている。
【０００８】 一方で、絶縁性の基材表面に形成される
導体回路の面積が極めて少ない場合においては、上記の
ようにソルダーレジスト被膜を形成することなくニッケ
ル・金メッキ処理を行うことがある。この場合、このニ
ッケル・金メッキ表面は、ワイヤーボンディングを確実
に行うために極めて平坦な状態となっているので、ソル
ダーレジスト被膜を形成した場合と同様に、電子部品を
保護するためのモールド樹脂との密着強度は、十分なも
のではない。
導体回路の面積が極めて少ない場合においては、上記の
ようにソルダーレジスト被膜を形成することなくニッケ
ル・金メッキ処理を行うことがある。この場合、このニ
ッケル・金メッキ表面は、ワイヤーボンディングを確実
に行うために極めて平坦な状態となっているので、ソル
ダーレジスト被膜を形成した場合と同様に、電子部品を
保護するためのモールド樹脂との密着強度は、十分なも
のではない。
【０００９】
【発明が解決しようとする課題】 本発明は、以上の実
情を鑑みて成されたものであって、その解決しようとす
る課題は、電子部品が搭載されてモールド樹脂によって
封止されるパッケージにおける、ソルダーレジスト被膜
とモールド樹脂との密着強度の悪さであり、またニッケ
ル・金メッキ処理が施された導体回路表面とモールド樹
脂との密着強度の悪さである。そして本発明の目的とす
るところは、電子部品が搭載されてモールド樹脂によっ
て封止されるパッケージにおいて、ソルダーレジスト被
膜とニッケル・金メッキ処理が施された導体回路表面と
の密着強度、あるいはまた、ニッケル・金メッキ処理が
施された導体回路表面とモールド樹脂との密着強度が高
く、これらの界面において剥離現象が生じないパッケー
ジおよびその製造方法を提供することにある。
情を鑑みて成されたものであって、その解決しようとす
る課題は、電子部品が搭載されてモールド樹脂によって
封止されるパッケージにおける、ソルダーレジスト被膜
とモールド樹脂との密着強度の悪さであり、またニッケ
ル・金メッキ処理が施された導体回路表面とモールド樹
脂との密着強度の悪さである。そして本発明の目的とす
るところは、電子部品が搭載されてモールド樹脂によっ
て封止されるパッケージにおいて、ソルダーレジスト被
膜とニッケル・金メッキ処理が施された導体回路表面と
の密着強度、あるいはまた、ニッケル・金メッキ処理が
施された導体回路表面とモールド樹脂との密着強度が高
く、これらの界面において剥離現象が生じないパッケー
ジおよびその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】 上記課題を解決するた
めに本発明が採った手段を、図面に付した符号を用いて
説明すると、請求項１の発明は、電子部品（５０）が搭
載されて基材（２０）上の導体回路（４０）とワイヤー
ボンディングによって電気接続されて後に、ポッティン
グ法や射出成型法によって樹脂封止されるパッケージに
おいて、前記樹脂封止される面側の導体回路（４０）上
面に導体回路（４０）幅方向に突出する金メッキ（１２
０）層を有した構造と成っているのである。すなわち、
基材（２０）上に形成された導体回路（４０）の幅方向
での断面形状が、導体回路（４０）上部が左右に”ひさ
し状”に突出した形状となっているのである。
めに本発明が採った手段を、図面に付した符号を用いて
説明すると、請求項１の発明は、電子部品（５０）が搭
載されて基材（２０）上の導体回路（４０）とワイヤー
ボンディングによって電気接続されて後に、ポッティン
グ法や射出成型法によって樹脂封止されるパッケージに
おいて、前記樹脂封止される面側の導体回路（４０）上
面に導体回路（４０）幅方向に突出する金メッキ（１２
０）層を有した構造と成っているのである。すなわち、
基材（２０）上に形成された導体回路（４０）の幅方向
での断面形状が、導体回路（４０）上部が左右に”ひさ
し状”に突出した形状となっているのである。
【００１１】 また、請求項２の発明は、請求項１にお
いて、前記導体回路（４０）は、基材（２０）に形成さ
れた貫通孔（３０）を封孔する形態であるとともに、こ
の貫通孔（３０）を通して前記導体回路（４０）と導通
し前記基材（２０）の他方の面（本発明のパッケージが
片面配線板である場合には、その導体回路非形成面）か
ら突出する半田バンプなどの導電接続部（７０）を有し
た構造とするのである。
いて、前記導体回路（４０）は、基材（２０）に形成さ
れた貫通孔（３０）を封孔する形態であるとともに、こ
の貫通孔（３０）を通して前記導体回路（４０）と導通
し前記基材（２０）の他方の面（本発明のパッケージが
片面配線板である場合には、その導体回路非形成面）か
ら突出する半田バンプなどの導電接続部（７０）を有し
た構造とするのである。
【００１２】 さらに、請求項３の発明は、請求項１ま
たは請求項２において、前記導体回路側面（４０）及び
前記電子部品搭載部が粗面（１４０）となっているので
ある。
たは請求項２において、前記導体回路側面（４０）及び
前記電子部品搭載部が粗面（１４０）となっているので
ある。
【００１３】 そして上記の構造のパッケージを得るた
めの製造方法に関しては、請求項４の発明では、電子部
品（５０）が搭載されてモールド樹脂（６０）によって
封止されるパッケージ（２００）の製造方法において、
銅箔に覆われた基材（２０）表面にメッキレジスト（１
１０）被膜を形成し導体回路となる部分にニッケル・金
メッキ（１２０）を施し、前記メッキレジスト（１１
０）被膜を剥離除去した後に電子部品搭載部となる部分
にエッチングレジスト被膜を形成し、前記ニッケル・金
メッキ（１２０）層及び前記エッチングレジスト被膜か
ら露出する銅箔をエッチング除去して導体回路（４０）
及び電子部品搭載部を形成し、前記エッチングレジスト
被膜を剥離除去する工程を含んで成るものである。
めの製造方法に関しては、請求項４の発明では、電子部
品（５０）が搭載されてモールド樹脂（６０）によって
封止されるパッケージ（２００）の製造方法において、
銅箔に覆われた基材（２０）表面にメッキレジスト（１
１０）被膜を形成し導体回路となる部分にニッケル・金
メッキ（１２０）を施し、前記メッキレジスト（１１
０）被膜を剥離除去した後に電子部品搭載部となる部分
にエッチングレジスト被膜を形成し、前記ニッケル・金
メッキ（１２０）層及び前記エッチングレジスト被膜か
ら露出する銅箔をエッチング除去して導体回路（４０）
及び電子部品搭載部を形成し、前記エッチングレジスト
被膜を剥離除去する工程を含んで成るものである。
【００１４】 また、請求項５の発明は、請求項４の製
造方法において、基材（２０）のモールド樹脂（６０）
によって封止される面側の前記導体回路をエッチング形
成するに当たり、導体回路（４０）上面の金メッキ（１
２０）層が導体回路幅方向に突出するまで前記銅箔をエ
ッチング除去するのである。すなわち、金メッキ（１２
０）層をエッチング工程でのエッチングレジストとして
活用し、若干オーバーエッチングすることによって、基
材（２０）上に形成された導体回路（４０）の幅方向で
の断面形状が、導体回路（４０）上部が左右に”ひさし
状”に突出した形状とするのである。
造方法において、基材（２０）のモールド樹脂（６０）
によって封止される面側の前記導体回路をエッチング形
成するに当たり、導体回路（４０）上面の金メッキ（１
２０）層が導体回路幅方向に突出するまで前記銅箔をエ
ッチング除去するのである。すなわち、金メッキ（１２
０）層をエッチング工程でのエッチングレジストとして
活用し、若干オーバーエッチングすることによって、基
材（２０）上に形成された導体回路（４０）の幅方向で
の断面形状が、導体回路（４０）上部が左右に”ひさし
状”に突出した形状とするのである。
【００１５】 さらに、請求項６の発明は、請求項４ま
たは請求項５の製造方法において、前記銅箔をエッチン
グ除去することによって前記導体回路（４０）及び前記
電子部品搭載部を形成した後に、導体回路（４０）側壁
及び前記電子部品搭載部に黒化処理を施すこのである。
これによって、ワイヤーボンディングのための導体回路
（４０）などの上面には金メッキ（１２０）層が存在
し、この導体回路（４０）の側壁及び電子部品搭載部と
なる導体回路（４０）上表面および側面には、粗化処理
（黒化処理、ブラウン処理等によるものが一般的であ
り、黒化処理を施す場合においては還元処理も施すこと
が望ましい）によるアンカーが形成されるのである。
たは請求項５の製造方法において、前記銅箔をエッチン
グ除去することによって前記導体回路（４０）及び前記
電子部品搭載部を形成した後に、導体回路（４０）側壁
及び前記電子部品搭載部に黒化処理を施すこのである。
これによって、ワイヤーボンディングのための導体回路
（４０）などの上面には金メッキ（１２０）層が存在
し、この導体回路（４０）の側壁及び電子部品搭載部と
なる導体回路（４０）上表面および側面には、粗化処理
（黒化処理、ブラウン処理等によるものが一般的であ
り、黒化処理を施す場合においては還元処理も施すこと
が望ましい）によるアンカーが形成されるのである。
【００１６】
【作用】 請求項１の発明は、電子部品（５０）が搭載
されて基材（２０）上の導体回路（４０）とワイヤーボ
ンディングによって電気接続されて後に、ポッティング
法や射出成型法によって樹脂封止されるパッケージにお
いて、基材（２０）上に形成された導体回路（４０）の
幅方向での断面形状が、導体回路（４０）上部が左右に
「ひさし状」に突出した形状となっているのであるか
ら、形成された封止樹脂（６０）に「くさび」状に食い
込む状態となって、封止樹脂（６０）を物理的に強固に
密着させるのである。これによって、熱衝撃などの外部
応力に対して高い信頼性を有したパッケージとなるので
ある。
されて基材（２０）上の導体回路（４０）とワイヤーボ
ンディングによって電気接続されて後に、ポッティング
法や射出成型法によって樹脂封止されるパッケージにお
いて、基材（２０）上に形成された導体回路（４０）の
幅方向での断面形状が、導体回路（４０）上部が左右に
「ひさし状」に突出した形状となっているのであるか
ら、形成された封止樹脂（６０）に「くさび」状に食い
込む状態となって、封止樹脂（６０）を物理的に強固に
密着させるのである。これによって、熱衝撃などの外部
応力に対して高い信頼性を有したパッケージとなるので
ある。
【００１７】 また、請求項２の発明は、請求項１にお
いて、前記導体回路（４０）は基材（２０）に形成され
た貫通孔（３０）を封孔する形態であるとともに、この
貫通孔（３０）を通して前記導体回路（４０）と導通し
前記基材（２０）の他方の面（本発明のパッケージが片
面配線板である場合には、その導体回路非形成面）から
突出する半田バンプなどの導電接続部（７０）を有した
構造とするのである。
いて、前記導体回路（４０）は基材（２０）に形成され
た貫通孔（３０）を封孔する形態であるとともに、この
貫通孔（３０）を通して前記導体回路（４０）と導通し
前記基材（２０）の他方の面（本発明のパッケージが片
面配線板である場合には、その導体回路非形成面）から
突出する半田バンプなどの導電接続部（７０）を有した
構造とするのである。
【００１８】 この様なパッケージ構造とすることによ
って、一旦、スルーホール等の接続手段を用いて基材
（２０）の表裏の導体回路（４０）同士を電気的に接続
した後に、裏面の導体回路の所望部分にマザーボード等
と接続するための外部接続手段を形成する必要がないの
である。すなわち、無電解銅メッキによるスルーホール
メッキ工程や貫通孔（３０）への導電生ペースト充填工
程などをあえて必要とせず、電子部品（５０）との電気
的接続面側または樹脂封止面側の裏面側にマザーボード
等と接続するための外部接続手段を形成することができ
るのである。結果として、請求項１の利点を継承しつ
つ、材料コストおよび／または製造コストを低減し得る
シンプルな構造の安価なパッケージ（２００）を提供で
きるのである。
って、一旦、スルーホール等の接続手段を用いて基材
（２０）の表裏の導体回路（４０）同士を電気的に接続
した後に、裏面の導体回路の所望部分にマザーボード等
と接続するための外部接続手段を形成する必要がないの
である。すなわち、無電解銅メッキによるスルーホール
メッキ工程や貫通孔（３０）への導電生ペースト充填工
程などをあえて必要とせず、電子部品（５０）との電気
的接続面側または樹脂封止面側の裏面側にマザーボード
等と接続するための外部接続手段を形成することができ
るのである。結果として、請求項１の利点を継承しつ
つ、材料コストおよび／または製造コストを低減し得る
シンプルな構造の安価なパッケージ（２００）を提供で
きるのである。
【００１９】 さらに、請求項３の発明は、請求項１ま
たは請求項２において、導体回路側面（４０）及び電子
部品搭載部が粗面（１４０）となっているのであるか
ら、請求項１の作用において説明した如く、導体回路
（４０）自体が形成された封止樹脂（６０）に「くさ
び」状に食い込む状態となって、封止樹脂（６０）を物
理的に強固に密着させるばかりではなく、導体回路（４
０）側面及び電子部品搭載部に形成された粗面（１４
０）（微細なアンカー）によっても、封止樹脂（６０）
を物理的に強固に密着させるので、熱衝撃などの外部応
力に対して、さらに高い信頼性を有したパッケージとな
るのである。
たは請求項２において、導体回路側面（４０）及び電子
部品搭載部が粗面（１４０）となっているのであるか
ら、請求項１の作用において説明した如く、導体回路
（４０）自体が形成された封止樹脂（６０）に「くさ
び」状に食い込む状態となって、封止樹脂（６０）を物
理的に強固に密着させるばかりではなく、導体回路（４
０）側面及び電子部品搭載部に形成された粗面（１４
０）（微細なアンカー）によっても、封止樹脂（６０）
を物理的に強固に密着させるので、熱衝撃などの外部応
力に対して、さらに高い信頼性を有したパッケージとな
るのである。
【００２０】 一方で、請求項４の製造方法に関する発
明では、導体回路（４０）及び電子部品搭載部を形成す
るにあたり、微細加工の必要な導体回路（４０）のため
のエッチングレジストとして、厚みの薄いニッケル・金
メッキ（１２０）層を用いると共に、比較的ラフな回路
形成が許されている電子部品搭載部を形成するためのエ
ッチングレジストとして、従来通りに感光性樹脂フィル
ムなどのエッチングレジスト被膜を用いて、両者から露
出した銅箔（１０）をエッチング加工するのであるか
ら、微細な導体回路（４０）を容易に形成することがで
きる。
明では、導体回路（４０）及び電子部品搭載部を形成す
るにあたり、微細加工の必要な導体回路（４０）のため
のエッチングレジストとして、厚みの薄いニッケル・金
メッキ（１２０）層を用いると共に、比較的ラフな回路
形成が許されている電子部品搭載部を形成するためのエ
ッチングレジストとして、従来通りに感光性樹脂フィル
ムなどのエッチングレジスト被膜を用いて、両者から露
出した銅箔（１０）をエッチング加工するのであるか
ら、微細な導体回路（４０）を容易に形成することがで
きる。
【００２１】 また、導体回路（４０）側面および電子
部品搭載部は、銅箔（１０）部が露出したものとできる
ので、モールド樹脂（６０）との密着強度も充分なもの
となるのである。
部品搭載部は、銅箔（１０）部が露出したものとできる
ので、モールド樹脂（６０）との密着強度も充分なもの
となるのである。
【００２２】 請求項５の製造方法に関する発明におい
ては、金メッキ（１２０）層をエッチング工程でのエッ
チングレジストとして活用し、若干オーバーエッチング
することによって、基材（２０）上に形成された導体回
路（４０）の幅方向での断面形状が、導体回路（４０）
上部が左右に”ひさし状”に突出した形状とするのであ
るから、この”ひさし状”部のアンカー効果によってモ
ールド樹脂（６０）との密着強度が向上するのである。
ては、金メッキ（１２０）層をエッチング工程でのエッ
チングレジストとして活用し、若干オーバーエッチング
することによって、基材（２０）上に形成された導体回
路（４０）の幅方向での断面形状が、導体回路（４０）
上部が左右に”ひさし状”に突出した形状とするのであ
るから、この”ひさし状”部のアンカー効果によってモ
ールド樹脂（６０）との密着強度が向上するのである。
【００２３】 さらに、請求項６の発明においては、請
求項４または請求項５の製造方法において、導体回路
（４０）の側壁及び電子部品搭載部となる導体回路（４
０）上表面および側面には、粗化処理（黒化処理、ブラ
ウン処理等によるものが一般的であり、黒化処理を施す
場合においては還元処理も施すことが望ましい）による
微細なアンカーが形成されるのであるから、さらにモー
ルド樹脂（６０）との密着強度を向上することができる
ものである。
求項４または請求項５の製造方法において、導体回路
（４０）の側壁及び電子部品搭載部となる導体回路（４
０）上表面および側面には、粗化処理（黒化処理、ブラ
ウン処理等によるものが一般的であり、黒化処理を施す
場合においては還元処理も施すことが望ましい）による
微細なアンカーが形成されるのであるから、さらにモー
ルド樹脂（６０）との密着強度を向上することができる
ものである。
【００２４】
【実施例】 次いで、本発明を示す具体例として図１の
パッケージを示し、本発明を更に詳細に説明する。ま
ず、図１に示すパッケージは、電子部品（５０）が搭載
されてモールド樹脂（６０）によって片面が封止される
所謂片面オーバーモールド型の電子部品搭載用のパッケ
ージ（２００）であって、貫通孔（３０）が形成された
フレキシブル基材（２０）の一方の表面（図の上側面）
にその貫通孔（３０）を封孔する状態で導体回路（４
０）が形成されている。そして、その貫通孔（３０）を
通してその導体回路（４０）と導通し先の基材（２０）
の他方の面（図の下側面）から突出する半田バンプなど
からなる導電接続部（７０）を有したものである。
パッケージを示し、本発明を更に詳細に説明する。ま
ず、図１に示すパッケージは、電子部品（５０）が搭載
されてモールド樹脂（６０）によって片面が封止される
所謂片面オーバーモールド型の電子部品搭載用のパッケ
ージ（２００）であって、貫通孔（３０）が形成された
フレキシブル基材（２０）の一方の表面（図の上側面）
にその貫通孔（３０）を封孔する状態で導体回路（４
０）が形成されている。そして、その貫通孔（３０）を
通してその導体回路（４０）と導通し先の基材（２０）
の他方の面（図の下側面）から突出する半田バンプなど
からなる導電接続部（７０）を有したものである。
【００２５】 そして、このパッケージ（２００）の特
徴は、その導体回路（４０）および電子部品搭載部にあ
り、具体的には、図１２に示すように、導体回路（４
０）の上面のみに金メッキ（１２０）層が形成されてい
るものである。そしてその金メッキ（１２０）層は、導
体回路（４０）幅方向に突出するように形成されている
ものであり、さらには、図１３に示すように、導体回路
（４０）側面および電子部品搭載部には、粗化処理（黒
化処理、ブラウン処理等によるものが一般的であり、黒
化処理を施す場合においては還元処理も施すことが望ま
しい）による微細なアンカーが形成されているのであ
る。
徴は、その導体回路（４０）および電子部品搭載部にあ
り、具体的には、図１２に示すように、導体回路（４
０）の上面のみに金メッキ（１２０）層が形成されてい
るものである。そしてその金メッキ（１２０）層は、導
体回路（４０）幅方向に突出するように形成されている
ものであり、さらには、図１３に示すように、導体回路
（４０）側面および電子部品搭載部には、粗化処理（黒
化処理、ブラウン処理等によるものが一般的であり、黒
化処理を施す場合においては還元処理も施すことが望ま
しい）による微細なアンカーが形成されているのであ
る。
【００２６】 以上のような構造であるので、極めて安
価なパッケージ（２００）となっているとともに、ソル
ダーレジスト被膜（図示せず）とニッケル・金メッキ
（１２０）処理が施された導体回路（４０）表面との密
着強度、あるいはまた、ニッケル・金メッキ（１２０）
処理が施された導体回路（４０）表面とモールド樹脂
（６０）との密着強度が高く、これらの界面において剥
離現象が生じないパッケージ（２００）となっているの
である。
価なパッケージ（２００）となっているとともに、ソル
ダーレジスト被膜（図示せず）とニッケル・金メッキ
（１２０）処理が施された導体回路（４０）表面との密
着強度、あるいはまた、ニッケル・金メッキ（１２０）
処理が施された導体回路（４０）表面とモールド樹脂
（６０）との密着強度が高く、これらの界面において剥
離現象が生じないパッケージ（２００）となっているの
である。
【００２７】 さらに、上記貫通孔（３０）の形状は、
その口径を、導体回路（４０）側（図の上側面）よりも
導電接続部（７０）側（図の下側面）を大きくしてあ
る。具体的には、図１４の開口部の導電接続部（７０）
側（図の下側面）を面取りした形状および図１５の導体
回路（４０）側（図の上側面）から開口部の導電接続部
（７０）側（図の下側面）にかけてテーパー形状とした
形状となっている。
その口径を、導体回路（４０）側（図の上側面）よりも
導電接続部（７０）側（図の下側面）を大きくしてあ
る。具体的には、図１４の開口部の導電接続部（７０）
側（図の下側面）を面取りした形状および図１５の導体
回路（４０）側（図の上側面）から開口部の導電接続部
（７０）側（図の下側面）にかけてテーパー形状とした
形状となっている。
【００２８】 従って、貫通孔（３０）を通してその導
体回路（４０）と導通しその基材（２０）の裏面から突
出する導電接続部（７０）を形成するに当たり、例え
ば、導体回路（４０）によって封孔された貫通孔（３
０）の開口側から、半田ペーストを印刷して充填した
り、また、球状に形成された半田ボールや接続ピンを導
体回路（４０）によって封孔された貫通孔（３０）の開
口側から挿入して載置する場合において、貫通孔（３
０）全体あるいはその開口部分においてテーパーが形成
されることとなるので、ペーストの充填作業やボールな
どを挿入して載置する作業を極めて容易に行うことがで
きるのである。
体回路（４０）と導通しその基材（２０）の裏面から突
出する導電接続部（７０）を形成するに当たり、例え
ば、導体回路（４０）によって封孔された貫通孔（３
０）の開口側から、半田ペーストを印刷して充填した
り、また、球状に形成された半田ボールや接続ピンを導
体回路（４０）によって封孔された貫通孔（３０）の開
口側から挿入して載置する場合において、貫通孔（３
０）全体あるいはその開口部分においてテーパーが形成
されることとなるので、ペーストの充填作業やボールな
どを挿入して載置する作業を極めて容易に行うことがで
きるのである。
【００２９】 次いで、本実施例のパッケージの製造方
法を説明する。 (1)70mm幅、0.07mm厚みの高ＴｇＦＲ−４長尺基材（２
０）にエポキシ樹脂系の接着剤（0.02mm厚み）（図示せ
ず）を塗布し、指触乾燥したものに、パンチング加工に
よって貫通孔（３０）を形成し、35μｍ厚みの電解銅箔
（１０）を積層して、加熱・加圧して連続的に一体化し
た（図２〜図３）。このとき、基材（２０）側にゴムな
どを表面に被覆した圧着ローラーを用い、銅箔（１０）
側に硬質の圧着ローラーを用いて、加熱・加圧して連続
的に一体化することによって、貫通孔（３０）開口部分
において銅箔（１０）が伸びることを防止できる。
法を説明する。 (1)70mm幅、0.07mm厚みの高ＴｇＦＲ−４長尺基材（２
０）にエポキシ樹脂系の接着剤（0.02mm厚み）（図示せ
ず）を塗布し、指触乾燥したものに、パンチング加工に
よって貫通孔（３０）を形成し、35μｍ厚みの電解銅箔
（１０）を積層して、加熱・加圧して連続的に一体化し
た（図２〜図３）。このとき、基材（２０）側にゴムな
どを表面に被覆した圧着ローラーを用い、銅箔（１０）
側に硬質の圧着ローラーを用いて、加熱・加圧して連続
的に一体化することによって、貫通孔（３０）開口部分
において銅箔（１０）が伸びることを防止できる。
【００３０】 (2)上記積層・一体化した基材（２０）の
両面にドライフィルム・メッキ・レジスト（１１０）を
ラミネートし、露光・現像処理を施すことによって所望
のレジスト形状（後にモールド樹脂（６０）によって封
止される部分であって、電子部品搭載部以外の導体回路
に相当する部分の銅箔（１０）が露出する形状）とした
（図４）後に、ニッケル・金メッキ（１２０）処理を施
し（図５）、メッキ・レジスト（１１０）を剥離除去す
る。
両面にドライフィルム・メッキ・レジスト（１１０）を
ラミネートし、露光・現像処理を施すことによって所望
のレジスト形状（後にモールド樹脂（６０）によって封
止される部分であって、電子部品搭載部以外の導体回路
に相当する部分の銅箔（１０）が露出する形状）とした
（図４）後に、ニッケル・金メッキ（１２０）処理を施
し（図５）、メッキ・レジスト（１１０）を剥離除去す
る。
【００３１】 (3)上記ニッケル・金メッキ（１２０）処
理を施した基材（２０）の両面にドライフィルム・エッ
チング・レジスト（１３０）をラミネートし、露光・現
像処理を施すことによって所望のレジスト形状（後にモ
ールド樹脂（６０）によって封止されない部分および、
電子部品搭載部となる導体回路に相当する部分の銅箔
（１０）を被覆する形状）とした（図６）後に、塩化銅
エッチング溶液中にてエッチング・レジスト（１３０）
被膜から露出する銅箔（１０）をエッチング除去し、つ
いで、不要となったエッチング・レジスト（１３０）被
膜を剥膜することによって基材（２０）の一方の表面に
部分的にニッケル・金メッキ（１２０）処理を施した導
体回路（４０）を形成した（図７）。
理を施した基材（２０）の両面にドライフィルム・エッ
チング・レジスト（１３０）をラミネートし、露光・現
像処理を施すことによって所望のレジスト形状（後にモ
ールド樹脂（６０）によって封止されない部分および、
電子部品搭載部となる導体回路に相当する部分の銅箔
（１０）を被覆する形状）とした（図６）後に、塩化銅
エッチング溶液中にてエッチング・レジスト（１３０）
被膜から露出する銅箔（１０）をエッチング除去し、つ
いで、不要となったエッチング・レジスト（１３０）被
膜を剥膜することによって基材（２０）の一方の表面に
部分的にニッケル・金メッキ（１２０）処理を施した導
体回路（４０）を形成した（図７）。
【００３１】 この導体回路（４０）は、パッケージ
（２００）となる部分の略中央部分に形成された方形形
状の電子部品（５０）を搭載する部分を中心に、放射状
に形成されいてるものであって、先に基材（２０）を貫
通して形成された貫通孔（３０）を封孔する状態に形成
されている。
（２００）となる部分の略中央部分に形成された方形形
状の電子部品（５０）を搭載する部分を中心に、放射状
に形成されいてるものであって、先に基材（２０）を貫
通して形成された貫通孔（３０）を封孔する状態に形成
されている。
【００３２】 (4)この導体回路（４０）が形成された基
材（２０）に対して、黒化処理に代表される銅表面の粗
面化処理を施すことによって、先のニッケル・金メッキ
（１２０）処理を施した部分以外の銅表面を粗化した
（図８）。
材（２０）に対して、黒化処理に代表される銅表面の粗
面化処理を施すことによって、先のニッケル・金メッキ
（１２０）処理を施した部分以外の銅表面を粗化した
（図８）。
【００３３】 (5)次いで、パッケージ（２００）となる
部分の略中央部分に形成された方形形状の電子部品（５
０）を搭載する部分に、電子部品（５０）を搭載し、Ａ
ｕ細線によって電子部品（５０）と導体回路（４０）と
を電気的に接続した（図９）。
部分の略中央部分に形成された方形形状の電子部品（５
０）を搭載する部分に、電子部品（５０）を搭載し、Ａ
ｕ細線によって電子部品（５０）と導体回路（４０）と
を電気的に接続した（図９）。
【００３４】 (6)電子部品（５０）が搭載された基材の
電子部品搭載面側を外部応力や湿気などから保護する目
的で、モールド樹脂（６０）によって封止した（図１
０）。この封止方法は、基材の電子部品搭載面側から電
子部品（５０）やＡｕ細線の高さを考慮した空洞を有す
る金型を圧接した状態で、この金型内部に液状のモール
ド樹脂（６０）を圧入し、熱硬化する事によって行われ
る。
電子部品搭載面側を外部応力や湿気などから保護する目
的で、モールド樹脂（６０）によって封止した（図１
０）。この封止方法は、基材の電子部品搭載面側から電
子部品（５０）やＡｕ細線の高さを考慮した空洞を有す
る金型を圧接した状態で、この金型内部に液状のモール
ド樹脂（６０）を圧入し、熱硬化する事によって行われ
る。
【００３５】 モールド樹脂（６０）としては、一般
に、エポキシ樹脂を主成分とするものが用いられるた
め、その硬化温度は１８０〜２５０℃程度である。従っ
て、本発明に採用できる基材（２０）としては、モール
ド樹脂（６０）の硬化温度（一般に１８０〜２５０℃程
度）におけるヤング率が、2800kgf/mm2 以下であること
が好ましく、基材厚みも0.15mm以下の材料であることが
好ましい。すなわち、モールド樹脂（６０）の硬化収縮
に対して基材（２０）が必要以上に抗力を持たず、モー
ルド樹脂（６０）の硬化収縮に応じて変形し易いことが
重要である。換言すれば、基材（２０）に比較して遙に
大きいヤング率を有したモールド樹脂（６０）を採用す
れば良いのであるが、パッケージ（２００）内部に残存
する応力を極力低減するためには、導体回路（４０）を
含めた基材（２０）自体のヤング率を低くすることが好
ましい。
に、エポキシ樹脂を主成分とするものが用いられるた
め、その硬化温度は１８０〜２５０℃程度である。従っ
て、本発明に採用できる基材（２０）としては、モール
ド樹脂（６０）の硬化温度（一般に１８０〜２５０℃程
度）におけるヤング率が、2800kgf/mm2 以下であること
が好ましく、基材厚みも0.15mm以下の材料であることが
好ましい。すなわち、モールド樹脂（６０）の硬化収縮
に対して基材（２０）が必要以上に抗力を持たず、モー
ルド樹脂（６０）の硬化収縮に応じて変形し易いことが
重要である。換言すれば、基材（２０）に比較して遙に
大きいヤング率を有したモールド樹脂（６０）を採用す
れば良いのであるが、パッケージ（２００）内部に残存
する応力を極力低減するためには、導体回路（４０）を
含めた基材（２０）自体のヤング率を低くすることが好
ましい。
【００３６】 (7)次いで、封止処理を施したパッケージ
（２００）を図１１の如く裏返しにして、貫通孔（３
０）の開口部分に半田ボール（８０）を超音波振動装置
などを用いて載置し、半田ボール（８０）側から加熱し
て半田ボール（８０）を溶融させることによって、図１
に示すような目的とするパッケージ（２００）を得るこ
とができる。
（２００）を図１１の如く裏返しにして、貫通孔（３
０）の開口部分に半田ボール（８０）を超音波振動装置
などを用いて載置し、半田ボール（８０）側から加熱し
て半田ボール（８０）を溶融させることによって、図１
に示すような目的とするパッケージ（２００）を得るこ
とができる。
【００３７】 なお、本実施例の製造方法においては、
貫通孔（３０）を形成するに当たり、パンチング法を採
用したが、トムソン型による打ち抜き、ドリル加工、炭
酸ガスなどのレーザー照射などによる方法も採用するこ
とができる。例えば、導体回路（４０）非形成面側から
のトムソン型による打ち抜きあるいは炭酸ガスレーザー
照射を採用すれば、図１５に示すような貫通孔形状とな
り、また、貫通孔形成後に導体回路（４０）非形成面側
からバフ研磨などのブラシ研磨を施すことによって図１
４に示すように形状とすることができる。そしてまた、
ドリル加工によれば、ドリルの形状によって図１４およ
び図１５の形状を任意に選択することもできる。
貫通孔（３０）を形成するに当たり、パンチング法を採
用したが、トムソン型による打ち抜き、ドリル加工、炭
酸ガスなどのレーザー照射などによる方法も採用するこ
とができる。例えば、導体回路（４０）非形成面側から
のトムソン型による打ち抜きあるいは炭酸ガスレーザー
照射を採用すれば、図１５に示すような貫通孔形状とな
り、また、貫通孔形成後に導体回路（４０）非形成面側
からバフ研磨などのブラシ研磨を施すことによって図１
４に示すように形状とすることができる。そしてまた、
ドリル加工によれば、ドリルの形状によって図１４およ
び図１５の形状を任意に選択することもできる。
【００３８】 以上、本実施例のパッケージ（２００）
の製造方法によれば、安価であることに加えて、微細な
導体回路（４０）を容易に形成することができ、ソルダ
ーレジスト被膜とニッケル・金メッキ処理が施された導
体回路表面との密着強度、あるいはまた、ニッケル・金
メッキ処理が施された導体回路表面とモールド樹脂との
密着強度が高く、これらの界面において剥離現象が生じ
ないパッケージを提供できる。さらには、パッケージ
（２００）全体にわたる反りが無いことによりマザーボ
ードへの実装性に優れ、また、電子部品（５０）から基
材（２０）の裏側に位置する導電接続部（７０）までの
配線長を最短にすることができることより電圧降下など
のない電気的特性に優れたパッケージ（２００）を提供
できる。
の製造方法によれば、安価であることに加えて、微細な
導体回路（４０）を容易に形成することができ、ソルダ
ーレジスト被膜とニッケル・金メッキ処理が施された導
体回路表面との密着強度、あるいはまた、ニッケル・金
メッキ処理が施された導体回路表面とモールド樹脂との
密着強度が高く、これらの界面において剥離現象が生じ
ないパッケージを提供できる。さらには、パッケージ
（２００）全体にわたる反りが無いことによりマザーボ
ードへの実装性に優れ、また、電子部品（５０）から基
材（２０）の裏側に位置する導電接続部（７０）までの
配線長を最短にすることができることより電圧降下など
のない電気的特性に優れたパッケージ（２００）を提供
できる。
【００３９】
【発明の効果】 以上、本発明のパッケージ（２００）
は、安価であることに加えて、微細な導体回路（４０）
を容易に形成することができ、ソルダーレジスト被膜と
ニッケル・金メッキ処理が施された導体回路表面との密
着強度、あるいはまた、ニッケル・金メッキ処理が施さ
れた導体回路表面とモールド樹脂との密着強度が高く、
これらの界面において剥離現象が生じないパッケージを
提供できる。
は、安価であることに加えて、微細な導体回路（４０）
を容易に形成することができ、ソルダーレジスト被膜と
ニッケル・金メッキ処理が施された導体回路表面との密
着強度、あるいはまた、ニッケル・金メッキ処理が施さ
れた導体回路表面とモールド樹脂との密着強度が高く、
これらの界面において剥離現象が生じないパッケージを
提供できる。
【図面の簡単な説明】
【図１】 本発明の実施例を示す断面図である。
【図２】 本発明の実施例のパッケージを製造する第１
工程を示す断面図である。
工程を示す断面図である。
【図３】 本発明の実施例のパッケージを製造する第１
工程を示す断面図である。
工程を示す断面図である。
【図４】 本発明の実施例のパッケージを製造する第２
工程を示す断面図である。
工程を示す断面図である。
【図５】 本発明の実施例のパッケージを製造する第２
工程を示す断面図である。
工程を示す断面図である。
【図６】 本発明の実施例のパッケージを製造する第３
工程を示す断面図である。
工程を示す断面図である。
【図７】 本発明の実施例のパッケージを製造する第３
工程を示す断面図である。
工程を示す断面図である。
【図８】 本発明の実施例のパッケージを製造する第４
工程を示す断面図である。
工程を示す断面図である。
【図９】 本発明の実施例のパッケージを製造する第５
工程を示す断面図である。
工程を示す断面図である。
【図１０】 本発明の実施例のパッケージを製造する第
６工程を示す断面図であ。
６工程を示す断面図であ。
【図１１】 本発明の実施例のパッケージを製造する第
７工程を示す断面図であ。
７工程を示す断面図であ。
【図１２】 本発明の別の実施例を示す部分拡大断面図
である。
である。
【図１３】 本発明のさらに別の実施例を示す部分拡大
断面図である。
断面図である。
【図１４】 従来のパッケージを示す断面図である。
10----銅箔 20----基材 30----貫通孔
40----導体回路 50----電子部品 60----モールド樹脂 70----導電接
続部 80----半田ボール 100---パッケージ
40----導体回路 50----電子部品 60----モールド樹脂 70----導電接
続部 80----半田ボール 100---パッケージ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成７年７月７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】 本発明の実施例を示す断面図である。
【図２】 本発明の実施例のパッケージを製造する第１
工程を示す断面図である。
工程を示す断面図である。
【図３】 本発明の実施例のパッケージを製造する第１
工程を示す断面図である。
工程を示す断面図である。
【図４】 本発明の実施例のパッケージを製造する第２
工程を示す断面図である。
工程を示す断面図である。
【図５】 本発明の実施例のパッケージを製造する第２
工程を示す断面図である。
工程を示す断面図である。
【図６】 本発明の実施例のパッケージを製造する第３
工程を示す断面図である。
工程を示す断面図である。
【図７】 本発明の実施例のパッケージを製造する第３
工程を示す断面図である。
工程を示す断面図である。
【図８】 本発明の実施例のパッケージを製造する第４
工程を示す断面図である。
工程を示す断面図である。
【図９】 本発明の実施例のパッケージを製造する第５
工程を示す断面図である。
工程を示す断面図である。
【図１０】 本発明の実施例のパッケージを製造する第
６工程を示す断面図である。
６工程を示す断面図である。
【図１１】 本発明の実施例のパッケージを製造する第
７工程を示す断面図である。
７工程を示す断面図である。
【図１２】 本発明の実施例を示す部分拡大図である。
【図１３】 本発明の実施例を示す部分拡大図である。
【図１４】 本発明の実施例を示す部分拡大図である。
【図１５】 本発明の実施例を示す部分拡大図である。
【図１６】 従来のパッケージを示す断面図である。
【符号の説明】 １０・・・銅箔、２０・・・基材、３０・・・貫通孔、
４０・・・導体回路、５０・・・電子部品、６０・・・
モールド樹脂、７０・・・導電接続部、８０・・・半田
ボール、１１０・・・メッキレジスト、１２０・・・ニ
ッケル・金メッキ、１３０・・・エッチングレジスト、
１４０・・・粗面、２００・・・パッケージ
４０・・・導体回路、５０・・・電子部品、６０・・・
モールド樹脂、７０・・・導電接続部、８０・・・半田
ボール、１１０・・・メッキレジスト、１２０・・・ニ
ッケル・金メッキ、１３０・・・エッチングレジスト、
１４０・・・粗面、２００・・・パッケージ
Claims (6)
- 【請求項１】 電子部品が搭載されてモールド樹脂によ
って封止されるパッケージであって、 前記封止される面側の導体回路上面に導体回路幅方向に
突出する金メッキ層を有することを特徴とするパッケー
ジ。 - 【請求項２】 前記導体回路は基材に形成された貫通孔
を封孔すると共に、該貫通孔を通して前記導体回路と導
通し前記基材の導体回路非形成面から突出する導電接続
部を有することを特徴とする請求項１に記載のパッケー
ジ。 - 【請求項３】 前記導体回路側面及び前記電子部品搭載
部が粗面であることを特徴とする請求項１または２に記
載のパッケージ。 - 【請求項４】 電子部品が搭載されてモールド樹脂によ
って封止されるパッケージの製造方法であって、 銅箔に覆われた基材表面にメッキレジスト被膜を形成し
導体回路となる部分にニッケル・金メッキを施し、前記
メッキレジスト被膜を剥離除去した後に電子部品搭載部
となる部分にエッチングレジスト被膜を形成し、前記ニ
ッケル・金メッキ層及び前記エッチングレジスト被膜か
ら露出する銅箔をエッチング除去して導体回路及び電子
部品搭載部を形成し、前記エッチングレジスト被膜を剥
離除去することを特徴とするパッケージの製造方法。 - 【請求項５】 前記封止される面側の前記導体回路上面
の金メッキ層が導体回路幅方向に突出するまで前記銅箔
をエッチング除去することを特徴とする請求項４に記載
のパッケージの製造方法。 - 【請求項６】 前記銅箔をエッチング除去することによ
って前記導体回路側面及び前記電子部品搭載部を形成し
た後に黒化処理を施すことを特徴とする請求項４または
５に記載のパッケージの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09608195A JP3475569B2 (ja) | 1995-03-28 | 1995-03-28 | パッケージ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09608195A JP3475569B2 (ja) | 1995-03-28 | 1995-03-28 | パッケージ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08264581A true JPH08264581A (ja) | 1996-10-11 |
| JP3475569B2 JP3475569B2 (ja) | 2003-12-08 |
Family
ID=14155450
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09608195A Expired - Lifetime JP3475569B2 (ja) | 1995-03-28 | 1995-03-28 | パッケージ及びその製造方法 |
Country Status (1)
| Country | Link |
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| JP (1) | JP3475569B2 (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001059071A (ja) * | 1999-08-23 | 2001-03-06 | Mitsui Mining & Smelting Co Ltd | ソルダーレジスト塗布液 |
| US6548765B2 (en) | 1997-07-24 | 2003-04-15 | Denso Corporation | Mounting structure of electronic component on substrate board |
| JP2004343122A (ja) * | 2003-05-14 | 2004-12-02 | Sts Semiconductor & Telecommunications Co Ltd | 金属チップスケール半導体パッケージ及びその製造方法（Ｍｅｔａｌｃｈｉｐｓｃａｌｅｓｅｍｉｃｏｎｄｕｃｔｏｒｐａｃｋａｇｅａｎｄｍａｎｕｆａｃｔｕｒｉｎｇｍｅｔｈｏｄｔｈｅｒｅｏｆ） |
| JP2005129904A (ja) * | 2003-09-29 | 2005-05-19 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
| US7420129B2 (en) | 2004-06-28 | 2008-09-02 | Samsung Electronics Co., Ltd. | Semiconductor package including a semiconductor device, and method of manufacturing the same |
| JP2010067850A (ja) * | 2008-09-11 | 2010-03-25 | Sanyo Electric Co Ltd | 回路装置 |
| JP2014027151A (ja) * | 2012-07-27 | 2014-02-06 | Kyocera Corp | 配線基板および電子装置 |
| KR20140041143A (ko) * | 2012-09-27 | 2014-04-04 | 엘지이노텍 주식회사 | 칩 패키지용 기판 및 그 제조방법 |
| KR20140060994A (ko) * | 2012-11-13 | 2014-05-21 | 엘지이노텍 주식회사 | 칩 패키지용 기판 및 그 제조방법 |
| TWI569394B (zh) * | 2009-05-13 | 2017-02-01 | 日月光半導體製造股份有限公司 | 單層金屬層基板結構、應用之封裝件結構及其製造方法 |
| TWI744498B (zh) * | 2018-03-05 | 2021-11-01 | 矽品精密工業股份有限公司 | 基板結構及其製法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59200451A (ja) * | 1983-04-27 | 1984-11-13 | Niles Parts Co Ltd | 二層構造よりなるボンデイングパツドを有する混成集積回路基板の製造方法 |
| JPH04111456A (ja) * | 1990-08-31 | 1992-04-13 | Ibiden Co Ltd | 電子部品搭載用基板 |
| JPH04277636A (ja) * | 1991-03-05 | 1992-10-02 | Shinko Electric Ind Co Ltd | 半導体装置とその製造方法及びこれに用いる接合体 |
| JPH06252534A (ja) * | 1993-02-23 | 1994-09-09 | Matsushita Electric Works Ltd | 封止付プリント配線板及びその製造方法 |
-
1995
- 1995-03-28 JP JP09608195A patent/JP3475569B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59200451A (ja) * | 1983-04-27 | 1984-11-13 | Niles Parts Co Ltd | 二層構造よりなるボンデイングパツドを有する混成集積回路基板の製造方法 |
| JPH04111456A (ja) * | 1990-08-31 | 1992-04-13 | Ibiden Co Ltd | 電子部品搭載用基板 |
| JPH04277636A (ja) * | 1991-03-05 | 1992-10-02 | Shinko Electric Ind Co Ltd | 半導体装置とその製造方法及びこれに用いる接合体 |
| JPH06252534A (ja) * | 1993-02-23 | 1994-09-09 | Matsushita Electric Works Ltd | 封止付プリント配線板及びその製造方法 |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6548765B2 (en) | 1997-07-24 | 2003-04-15 | Denso Corporation | Mounting structure of electronic component on substrate board |
| JP2001059071A (ja) * | 1999-08-23 | 2001-03-06 | Mitsui Mining & Smelting Co Ltd | ソルダーレジスト塗布液 |
| JP2004343122A (ja) * | 2003-05-14 | 2004-12-02 | Sts Semiconductor & Telecommunications Co Ltd | 金属チップスケール半導体パッケージ及びその製造方法（Ｍｅｔａｌｃｈｉｐｓｃａｌｅｓｅｍｉｃｏｎｄｕｃｔｏｒｐａｃｋａｇｅａｎｄｍａｎｕｆａｃｔｕｒｉｎｇｍｅｔｈｏｄｔｈｅｒｅｏｆ） |
| JP2005129904A (ja) * | 2003-09-29 | 2005-05-19 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
| US7420129B2 (en) | 2004-06-28 | 2008-09-02 | Samsung Electronics Co., Ltd. | Semiconductor package including a semiconductor device, and method of manufacturing the same |
| JP2010067850A (ja) * | 2008-09-11 | 2010-03-25 | Sanyo Electric Co Ltd | 回路装置 |
| TWI569394B (zh) * | 2009-05-13 | 2017-02-01 | 日月光半導體製造股份有限公司 | 單層金屬層基板結構、應用之封裝件結構及其製造方法 |
| JP2014027151A (ja) * | 2012-07-27 | 2014-02-06 | Kyocera Corp | 配線基板および電子装置 |
| KR20140041143A (ko) * | 2012-09-27 | 2014-04-04 | 엘지이노텍 주식회사 | 칩 패키지용 기판 및 그 제조방법 |
| KR20140060994A (ko) * | 2012-11-13 | 2014-05-21 | 엘지이노텍 주식회사 | 칩 패키지용 기판 및 그 제조방법 |
| TWI744498B (zh) * | 2018-03-05 | 2021-11-01 | 矽品精密工業股份有限公司 | 基板結構及其製法 |
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| Publication number | Publication date |
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