JPH08213506A - 低プロファイル・ボール・グリッド・アレイ半導体パッケージおよびその製造方法 - Google Patents

低プロファイル・ボール・グリッド・アレイ半導体パッケージおよびその製造方法

Info

Publication number
JPH08213506A
JPH08213506A JP7299315A JP29931595A JPH08213506A JP H08213506 A JPH08213506 A JP H08213506A JP 7299315 A JP7299315 A JP 7299315A JP 29931595 A JP29931595 A JP 29931595A JP H08213506 A JPH08213506 A JP H08213506A
Authority
JP
Japan
Prior art keywords
substrate
conductive
bga
bga package
bond
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP7299315A
Other languages
English (en)
Other versions
JP3627158B2 (ja
Inventor
Tim Jones
ティム・ジョーンズ
Denise Ommen
デニス・オメン
John Baird
ジョン・バード
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Motorola Solutions Inc
Original Assignee
Motorola Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Motorola Inc filed Critical Motorola Inc
Publication of JPH08213506A publication Critical patent/JPH08213506A/ja
Application granted granted Critical
Publication of JP3627158B2 publication Critical patent/JP3627158B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/303—Surface mounted components, e.g. affixing before soldering, aligning means, spacing means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48095—Kinked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/49105—Connecting at different heights
    • H01L2224/49109—Connecting at different heights outside the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01077—Iridium [Ir]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0201—Thermal arrangements, e.g. for cooling, heating or preventing overheating
    • H05K1/0203—Cooling of mounted components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10431—Details of mounted components
    • H05K2201/10568—Integral adaptations of a component or an auxiliary PCB for mounting, e.g. integral spacer element
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10734—Ball grid array [BGA]; Bump grid array
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y10T29/49144—Assembling to base an electrical component, e.g., capacitor, etc. by metal fusion

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Combinations Of Printed Boards (AREA)

Abstract

(57)【要約】 【課題】 高信頼性、小型化、軽量化、薄型および費用
対効果の優れた低プロファイルBGAパッケージが提供さ
れる。 【解決手段】 ボール・グリッド・アレイ（BGA）半導
体パッケージ３０・６０・９０は、支持基板３２・６２
・９２に付着された基板３１・６１・９１を含む。この
基板３１・６１・９１は上面から下面に延在した開口部
３３を有する。集積回路チップ１８は開口部３３で支持
基板３２・６２・９２に付着される。集積回路チップ１
８上のボンドパッド２２は、基板３１・６１・９１の下
面のボールパッド４２・７３・１０６・１０８に電気的
に接続される。導電はんだボール２６はボールパッド４
２・７３・１０６・１０８に付着される。BGA半導体パ
ッケージ３０・６０・９０がアップリケーションボード
に搭載されると、支持基板３２・６２・９２は低プロフ
ァイルを提供し、導電はんだボール２６のつぶれを制限
するスタンドオフとして機能する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は一般に半導体パッケージ
に関し、更に特定すれば、ボール・グリッド・アレイ半
導体パッケージに関する。
【０００２】
【従来の技術】ボール・グリッド・アレイ（BGA）半導
体パッケージは電子産業界において周知である。通常、
BGAパッケージは、プリント回路基板のような基板から
成り、その基板は基板の上面にマウントされた多数のボ
ンドパッドを有する半導体ダイを有する。ワイヤボンド
はボンドパッドをプリント回路基板の上面上の一連の金
属トレースに電気的に接続する。この一連の金属トレー
スは、このプリント基板の外側周辺を囲むように位置す
る一連のビアを介して、プリント回路基板の裏面の第２
の一連の金属トレースに接続される。この第２の一連の
金属トレースは、導電はんだボールが取り付けられる接
点パッドでそれぞれ終端する。この導電はんだボールは
アレイ状に配列され、約１．５ミリメータのピッチを有
する。通常、この半導体ダイとワイヤボンドはモールデ
ィング・コンパウンドで封止される。
【０００３】製造コストを減少させるために、電子産業
界では周辺格子型（perimeter）BGAパッケージの使用が
増加している。周辺格子型BGAパッケージでは、導電は
んだボールがビアと半導体ダイとの間のプリント回路基
板の裏面にアレイ状に配列される。通常、最も内側の
（inner-most）導電はんだボールは、半導体ダイの外縁
の真下か非常に近接している。
【０００４】BGAパッケージのユーザ、特にコンピュー
タ、通信およびパーソナル電子アプリケーションにおい
ては、小型化、軽量化および薄型化（１．５mm未満）を
要求する。BGAパッケージのその他においてサポートす
べきことは可搬性である。また、ユーザは同一パッケー
ジ・フットプリント領域でより多くのピン数を支持でき
るように導電はんだボール間のピッチ距離の縮小を要求
する。さらに、ユーザはパッケージの導線経路の改良を
要求する。さらに、さまざまな動作状態でのBGA パッケ
ージの需要が増加しており、ユーザは一層の信頼性の向
上を要求する。
【０００５】現行のBGAパッケージは、約２．４ミリメ
ータ（mm）の高プロファイル、リフロー時においてボー
ルおよびボールパッドサイズによって決まる高さにはん
だボールがつぶれること、直径に対する高さの比が低い
はんだ接続の高歪みレベルによる温度サイクル中のはん
だ接続部の疲れ破損率等の数々の不利益を有する。
【０００６】
【解決すべき課題】従って、低プロファイル（１．５mm
未満）であって、はんだリフローつぶれを可能な限り減
少させた、温度サイクル中はんだ接続部不良率を減少さ
せた、費用対効果の優れた周辺格子型はんだボールアレ
イに対する電子産業界の需要に応ずべきBGAパッケージ
に対する要求が存在する。
【０００７】
【実施例】図１は従来技術の周辺格子型BGAパッケージ
１０の断面図を示す。BGAパッケージ１０は基板１１の
上面上に形成された上部導電トレース１２を有する。基
板１１は通常、ビスマレイミド-トリアジン（BT:bismal
eimide-triazin）樹脂またはFR-4基板のような有機性エ
ポキシグラス樹脂をベースとした材料から形成される。
底部導電トレース１３は基板１１の下面に形成され、ビ
ア、即ちメッキされたスルーホール１４と通して上部導
電トレース１２に電気的に接続される。ビア１４は基板
１１の上面から下面まで延在する。ビア１４は銅のよう
な導電材からなる。上部導電トレース１２はボンド・ポ
スト、即ちパッド２１で終端する。底部導電トレース１
３はボール、即ち終端パッド１６で終端する。上部導電
トレース１２、底部導電トレース１３、ボールパッド１
６およびボンド・ポスト２１は、銅または金めっきされ
た銅のような電気的導電材からなる。上部導電トレース
１２、底部導電トレース１３およびビア１４は図面が過
密にならないように全てを示していない。
【０００８】BGAパッケージ１０は、さらに基板１１の
上面上のダイ付着パッド２３に付着された集積回路、即
ち半導体ダイ１８からなる。半導体ダイ１８はエポキシ
を用いてダイ付着パッド２３に付着される。半導体ダイ
１８は、上面上に形成された複数ボンディング、即ちボ
ンディングパッド２２を有する。複数のボンディングパ
ッド２２のそれぞれは、ワイヤボンド１９で上部導電ト
レース１２に電気的に接続される。通常、半導体ダイ１
８、ワイヤボンド１９および基板１１の一部は封入容器
２４によって覆われる。
【０００９】導電はんだボール２６はボールパッド１６
にそれぞれ付着される。導電はんだボール２６は、リフ
ロープロセスの間ボールパッド１６にメタルルジカル
（metallurugically）濡れとなる。最も内部の導電はん
だボール２６は通常、半導体ダイ１８の下または隣接し
ている。導電はんだボール２６はピッチ２７離れた空間
を有し、通常そのピッチは約１．０ないし１．８mmであ
る。次に導電はんだボール２６はアッセンブリの次の
段、即ちプリント回路基板２８に標準のはんだリフロー
プロセスを用いて接続される。導電はんだボール２６は
はんだ接続部２５を形成するために接点パッド２９に接
続される。実装プロセスの後、はんだ接続部２５ははん
だの量と濡れ領域によって決まる球状を平らにする。基
板１１の下面の導電はんだボール２６の数と配置は、入
出力（I/O）、電力および接地接続を含む回路要求に依
存する。
【００１０】BGAパッケージ１０は数多くの不都合な点
を有する。BGAパッケージ１０は通常、約２．４mmの高
さ１７の高プロファイルを有する。また、BGAパッケー
ジ１０がアプリケーション・ボードに搭載され、温度サ
イクルに晒されると、半導体ダイ１８の外縁の下または
極めて近接した導電はんだボール２６に、半導体ダイ１
８は直接重大なストレスを及ぼす。このストレスははん
だ接続部をゆがめ、最後にはんだ接続部不良を引き起こ
す。BGAパッケージ１０が周辺格子型で示されている
が、パッケージ基板の下面を交差する導電はんだボール
を有するBGAパッケージや、パッケージダイの直接下に
導電はんだボールを有するBGAパッケージも、少なくと
もBGAパッケージ１０と同様の不利益を有する。
【００１１】図２は本発明による周辺格子型BGAパッケ
ージ、即ち構造３０の実施例の断面図を示す。BGAパッ
ケージ３０は基板３１および基板３１に付着する支持、
即ちベース基板３２を包含する基板構造から成る。基板
３１は幅３４を有する開口部、即ちアパーチャ３３を有
し、その開口部３３は下方空隙面として支持基板３２に
空隙を形成する。開口部３３は基板３１の上面から底面
まで延在し、基板３１内の実質的に中心に位置すること
が好ましい。幅３４は半導体ダイ１８のサイズとダイボ
ンディング許容差に依存して選択される。通常、幅３４
は半導体ダイ１８より約１ないし２mm大きい。支持基板
３２の幅は幅３４より大きく、基板３１の幅より小さ
い。支持基板３２は好適にはエポキシを用いて基板３１
に付着される。支持基板３２の高さは、リフロー前は導
電はんだボール２６の高さより低いが、図１に示すはん
だ接続部２５のような非制約リフローされたはんだ接続
部より高い。
【００１２】基板３１と支持基板３２から成る２つの基
板構造を用いることによって、一例としてBGAパッケー
ジ３０の全高５１は、０．９ないし１．４mm、即ち４２
ないし５８％程度減少する。支持基板３２と開口部３３
は半導体ダイ１８にダウンセットを提供し、全パッケー
ジ高へのダイ厚みの影響を最少化する。
【００１３】半導体ダイ１８は、例えば住友（Sumitomo
Inc.）から入手可能な住友１０３３Bのようなダイ付着
エポキシを用いてダイ付着パッド３６に付着される。ダ
イ付着パッド３６は金属、ベアPCBまたはセラミックで
ある。ボンディングパッド２２は導電はんだボール２６
に導電接続構造で電気的に接続される。好適実施例で
は、導電接続構造は、基板３１の上面上に形成された複
数の上部導電トレース、即ちライン３７を含む。この導
電接続構造はさらに、基板３１の底面に形成された複数
の底部導電トレース、即ちライン３８を含む。上部導電
トレース３７はビア、即ちめっきされたスルーホール３
９を介して底部導電トレース３８に接続される。ビア３
９は基板３１の上面から底面まで延在する。通常、ビア
３９の１つのビアは上部導電トレース３７を底部導電ト
レース３８の１つに結合する。各上部導電トレース３７
はボンドポスト、即ちパッド４１で一方の端を終端す
る。各底部導電トレース３８は導電ボールパッド、即ち
接点４２で一方の端を終端する。上部および底部導電ト
レースの１セットのみを示す。複数の導電はんだボー
ル、即ち接点２６はそれぞれ導電ボールパッド４２に結
合される。
【００１４】導電トレース３７・３８、ボンドポスト４
１および導電ボールパッド４２が、当業者に周知の従来
工程技術を用いて基板３１上に形成される。導電トレー
ス３７・３８、ボンドポスト４１および導電ボールパッ
ド４２は好適には、銅、ニッケルと金の組み合わせでメ
ッキされた銅からなる。ビア３９は、基板の厚みに応じ
てドリルまたはレーザプロセスを用いて形成される。そ
の後ビア３９の側壁が銅の層で好適に覆われる。ワイヤ
ボンド、即ち導電ワイヤ４４はボンドパッド２２の１つ
をボンドポスト４１の１つに電気的に接続する。BGAパ
ッケージ３０は、当業者に周知の技術を用いて形成され
たトランスファー・プラスティック・モールド容器４３
で示される。
【００１５】好適実施例では、ビア３９は開口部３３と
導電はんだボール２６の最も内側の部分との間である。
導電はんだボール２６が、該パッケージの全てのフット
プリントを増加させることなく半導体ダイ１８から離れ
て位置するので、本実施例が好適である。導電はんだボ
ール２６を半導体ダイ１８から離れて配置することによ
り、BGAパッケージ３０がアプリケーションボードに搭
載され温度サイクルに晒されたとき、はんだ接続部に加
わるストレスが少なくなる。また、多ピンのデバイス
（＞２００ピン）では、ビア３９が開口部３３と導電は
んだボール２６の最も内側との間にあると、ピッチ４９
が減少するので導電はんだボールの行数が減少する。最
も内側の導電はんだボールへのトレースはより少ない行
を介して通過するので、トレース経路が容易になる。
【００１６】図２はさらにアプリケーションの一部、即
ちプリント回路（ＰＣ）基板４６に接続するBGAパッケ
ージ３０の一部を示す。PC基板４６は、導電はんだボー
ル２６がはんだ接続部４８を形成するために付着された
接点パッド４７を有する。通常、赤外線リフロー（IR）
または気相リフロープロセスがBGAパッケージ３０をPC
基板４６に接続するために使用される。
【００１７】BGAパッケージ３０がPC基板４６に搭載さ
れると、支持基板３２がPC基板４６に極めて接近してお
り、スタンドオフとして機能するので、実装工程中導電
はんだボール２６のつぶれを制限する。このつぶれが制
限されると、はんだ接続部は標準のBGAパッケージより
も高くなる。アスペクト比が大きくなるとはんだ接続ひ
ずみが低下するので、はんだ接続部の信頼性が向上する
ことが判明した。導電はんだボール２６間のピッチ４９
の減少とそれによる信頼性を減少させることなくはんだ
ボール２６の大きさを減少して製造することを可能とす
るので、BGAパッケージ１０に対して利点となる。さら
に、製造者はBGAパッケージ３０のフットプリントを増
加させることなく導電はんだボール２６の数を増加させ
ることができる。支持基板３２もBGAパッケージ１０と
比較してBGAパッケージ３０の薄いプロファイルを提供
する。基板３１と支持基板３２は有機エポキシ-グラス
樹脂からなるときは、BGAパッケージ３０は約１．０な
いし１．５mmの高さ５１を有する。これはBGAパッケー
ジ１０の高さ１７より明らかに低い。
【００１８】他の実施例では、支持基板３２は、シリコ
ンの熱膨張係数（TCE:thermal coefficient of expansi
on）に近い熱膨張係数を有する窒化アルミニウムのよう
なストレス減少材からなる。また、窒化アルミニウムは
パッケージの熱的性能を改善する高熱伝導性を有する。
支持基板３２がストレス減少材からなるときは、BGAパ
ッケージ３０が最大温度に晒されたときに半導体ダイ１
８に加わるストレスを減少させる。これは、BGAパッケ
ージ３０の信頼性を大幅に強化する。ストレス減少材の
合成物が選択されると、その熱膨張係数は実質的に半導
体ダイ１８が構成される材料の熱膨張係数となる。
【００１９】図３は本発明による周辺格子型BGAパッケ
ージ、即ち構造６０の他の実施例の一部の断面図を示
す。BGAパッケージ６０は基板６１と支持、即ち基板６
２から成る。支持基板６２は、支持基板６２の下面に形
成された熱拡散相６３と共に示される。又は、熱拡散層
６３は支持基板６２内に形成することもできる（図４の
熱拡散層９７に示すように）。熱拡散層６３は好適に
は、例えば銅のような熱導伝材から成り、当業者に周知
の技術を用いて形成される。拡散層６３は半導体ダイ１
８のよって生成された熱を除去する手段を提供する。熱
拡散層６３は図２に示すように容易に設計に組み込むこ
とができる。支持基板６２はさらにダイ付着パッド６４
を含む。半導体ダイ１８は、好適にはダイ付着エポキシ
を用いてダイ付着パッド６４に付着する。
【００２０】BGAパッケージ６０はさらに、支持基板６
２の上面上に形成された導電トレース、即ち線６６を含
む。各導電トレース６６はボンドポスト６７でその一端
を終端させ、他端を接点、即ち結合パッド６８で終端す
る。導電接続構造はさらに基板６１の下面に形成された
導電トレース７１を含む。導電トレースの１セットのみ
示す。各導電トレース７１は接点、即ち結合パッド７２
でその一端を終端し、導電ボールパッド、即ち接点７３
で他端が終端する。接点パッド７２は接点パッド６８に
付着され、接点パッド６８は支持基板６２を基板６１に
結合する。接点パッド７２は、例えばはんだを用いて接
点パッド６８に付着される。または、接点パッド７２は
導電接着剤を用いて高温で接点パッド６８を積層され
る。
【００２１】導電はんだボール２６は導電ボールパッド
７３にそれぞれ付着される。BGAパッケージ６０の導電
接続構造は、ある場合にはビアの必要性がないため、費
用対効果が優れる。例えば、I/O密度、ライン／スペー
ス幅および全パッケージボディサイズが適切なリード数
の少ない素子などの場合である。ピン数の多い素子で
は、BGAパッケージ６０の導電接続構造がビアと結合
し、そのビアは半導体ダイ１８と導電はんだボール２６
の最も内側（インナ）の行との間、基板６１の外部（ア
ウタ）周辺に沿うか、またはインナとアウタの両方、お
よび基板６１の上部に沿った導電トレースのいずれかに
配置する。
【００２２】ワイヤボンド、即ち導電ワイヤ７６は半導
体ダイ１８上のボンディングパッド２２をボンドポスト
６７に電気的に接続する。BGAパッケージ６０は複数の
ワイヤボンドを含むが、１つのみを示す。ワイヤボンド
７６は好適な低いループ高のボンドで示される。ワイヤ
ボンド７６は約０．１２５mmの高さ７７を有し、標準の
ワイヤボンドループ高の約半分である。パッケージの厚
みを減少させることができるので、低いループ高のワイ
ヤボンドが好適である。低いループ高のワイヤボンド
は、市販のワイヤボンディング装置を用いて形成され
る。BGAパッケージ６０は、好適には基板６１の熱膨張
係数に全体にわたって実質的に等しい熱膨張係数を有す
る積層金属からなる蓋容器７８を示す。蓋容器７８は好
適にはエポキシを用いて基板６１に付着される。
【００２３】図４は本発明による周辺格子型BGAパッケ
ージ、即ち構造９０の他の実施例の断面図の一部を示
す。BGAパッケージ９０は基板９１と支持、即ちベース
構造９２からなる。支持基板９２は、支持基板９２内に
形成された熱拡散層９７を示す。熱拡散層９７は銅のよ
うな熱導電材から成り、業界に周知の方法を用いて形成
される。支持基板９２はさらに、支持基板９２の上面上
に形成された接地平面層９８を示す。接地平面層９８は
好適には銅層からなる。
【００２４】BGAパッケージ９０はさらに基板９１の上
面上に形成された上部導電トレース９９を含む導電接続
構造から成る。各上部導電トレース９９は、基板９１に
内部端近くのボンドポスト１０１で終端する。上部導電
トレース９９はビア、即ちめっきされたスルーホール１
０４を介して下部導電トレース１０３に電気的に接続さ
れる。各下部導電トレース１０３は導電ボールパッド１
０６で終端する。上部および下部導電トレースの１セッ
トのみを示す。本実施例では、ビア１０４は基板９１の
外部端近くに示される。図２のビア３９の位置が好適で
あるが、ビア１０４の位置をオプションとして示す。上
部導電トレース９９、下部導電トレース１０３およびビ
ア１０４が上述のとおり形成される。
【００２５】導電接続構造は基板９１の下面に形成され
た追加の下部トレース１０７をさらに含む。各追加の下
部トレース１０７の一方の端は導電ボールパッド１０８
を有し、他方の端は接点、即ち結合パッド１０９を有す
る。接点パッド１０９は接地平面層９８に結合される。
接点パッド１０９は例えばはんだを用いて接地平面層９
８に結合される。または、接点パッド１０９は導電接着
剤を用いて高温で接地平面層９８に積層される。
【００２６】選択実施例では、支持基板９２は、アプリ
ケーションの要求に応じて接地平面層９８の替わりにま
たは加えて導電トレースを含む。これらの選択導電トレ
ースは、既に述べたように追加の下部トレース１０７に
結合する。導電はんだボール２６は、既に述べたように
導電ボールパッド１０６又は１０８にそれぞれ付着され
る。
【００２７】半導体ダイ１８は、好適にはダイ付着エポ
キシを用いて接地平面層９８に付着される。ワイヤボン
ド１１２と１１３はボンドパッド２２を導電接続構造に
電気的に接続する。即ち、ワイヤボンド１１２は、ボン
ドポスト１０１を上部導電トレース９９の一方に結合す
る。ワイヤボンド１１３は接地平面層９８に結合され
る。BGAパッケージ９０は液体封入剤、即ちグローブ・
トップ（glob-top）容器１１１で示され、この容器は半
導体ダイ１８、ワイヤボンド１１２・１１３および少な
くとも基板９１の一部を覆う。グローブ・トップ容器は
業界において周知の技術を用いて形成される。
【００２８】ワイヤボンドが支持基板上のボンドポスト
のみに結合される実施例では、容器は半導体ダイ、ワイ
ヤボンドおよび少なくとも支持基板の一部のみを覆う。
これによりパッケージの全高をさらに低くできる。
【００２９】図５は本発明による周辺格子型BGAパッケ
ージ、即ち構造１２０の他の実施例の断面図の一部を示
す。BGAパッケージ１２０はダイ付着構造を除いて図２
ないし４に示すBGAパッケージに類似である。BGAパッケ
ージ１２０は、ワイヤボンディングが不要なダイレクト
・チップ付着（DCA:direct chip attachment）を用い
る。BGAパッケージ１２０は基板１２１および支持部、
即ち基板１２２から成る。
【００３０】BGAパッケージ１２０は、さらに支持基板
１２２の上面上に形成された導電トレース、即ちライン
１２４を含む導電接続構造から成る。各導電トレース１
２４はボンドポスト、即ちダイ接点パッド１２６で一方
の端を終端し、他方の端を接点パッド１２７で終端す
る。導電接続構造は基板１２１の下面に形成されたで導
電トレース１２８をさらに含む。導電トレースの１セッ
トのみを示す。各導電トレース１２８の一方の端は接点
パッド１２９で終端し、他の端は導電ボールパッド１３
１で終端する。接点パッド１２９ははんだを用いて接点
パッド１２７に付着される。または、接点パッド１２９
は導電接着剤を用いて高温で接点パッド１２９に接続す
るように積層される。導電接続構造は、それぞれ半導体
ダイ１３３上のボンドパッド１３４の１つに結合された
ダイはんだボール１３６をさらに含む。ダイはんだボー
ル１３６は導電はんだボール２６より高温でフローでき
る材料からなり、周知のプロセスを用いてボンドパッド
１３４とダイ接点パッド１２６を結合する。BGAパッケ
ージ１２０は封止剤１３８をさらに含み、この封止剤は
半導体ダイ１３３および基板１２１の裏面を覆わないこ
とが好ましい。これより約０．７ないし１．０mmの高さ
１４１を提供する。BGAパッケージ１２０はビアを用い
ない。ビア（インナ、アウタ、インナおよびアウタ）
は、多ピンの応用例の利用と結び付きやすい。
【００３１】図２ないし５に示す実施例は、本開示発明
の精神において数々の低プロファイルBGAパッケージを
生産するために結合することができることをさらに留意
すべきである。
【００３２】ここに電子産業界が要求する高信頼性、小
型化、軽量化、薄型および費用有効性のある低プロファ
イルBGAパッケージが提供されたことが評価されるべき
である。本発明によるBGAパッケージは、温度サイクル
の間の緊張許容度を改善するために、はんだ接続部にお
ける緊張を減少させ、はんだ接続部の配置を制御する機
能を有する費用対効果の良い薄型パッケージを提供す
る。
【００３３】特に、本BGAパッケージは低プロファイル
と、BGAパッケージがアプリケーションボードに搭載さ
れたときに導電はんだボールのつぶれを制御できる構造
を提供する支持基板を含む。つぶれの量を制御できる
と、はんだ接続部は標準のBGAパッケージより高くな
る。アスペクト比が大きくなればはんだ接続部に緊張が
低くなるので、より高いはんだ接続部はより信頼性が向
上することがわかった。また、半導体ダイと導電はんだ
ボールとの間にビアを配置することによって、BGAパッ
ケージの製造者は、半導体導電チップから遠く離れて導
電はんだボールを配置することができ、それによっては
んだ接続部のストレスを減少させることができる。さら
に、本BGAパッケージは、パッケージへの導線経路（rou
ting）を改善した数々の導電接続構造をサポートする。
【図面の簡単な説明】
【図１】 従来技術の周辺格子型BGAパッケージの断面
図を示す。
【図２】 本発明による周辺格子型BGAパッケージの実
施例の断面図を示す。
【図３】 本発明による周辺格子型BGAパッケージの他
の実施例の断面図を示す。
【図４】 本発明による周辺格子型BGAパッケージのさ
らに他の実施例の断面図を示す。
【図５】 本発明による周辺格子型BGAパッケージのさ
らに他の実施例の断面図の一部を示す。
【符号の説明】
１１．３１．基板 １２．３７．上部導電トレース １３．３８．底部導電トレース １４．３９．ビア １６．ボールパッド １７．高さ １８．半導体ダイ １９．ワイヤボンド ２１．ボンドポスト ２２．ボンディングパッド ２３．３６．ダイ付着パッド ２６．導電はんだボール ２７．ピッチ ２８．プリント回路基板 ２９．接点パッド ３０．６０．９０．BGAパッケージ ３２．支持基板 ３３．開口部 ３４．幅 ４１．ボンドポスト ４４．導電ワイヤ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョン・バード アメリカ合衆国アリゾナ州スコッツデー ル、イースト・ゴールド・ダスト・アベニ ュー6427

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 プリント回路基板（PCB）に搭載される
    低プロファイル・ボール・グリッド・アレイ（BGA）半
    導体パッケージであって：複数のボンディングパッド
    （２２）を有する半導体ダイ（１８）；上面、底面、第
    １幅、底面上に形成された複数の導電ボールパッド（４
    ２、７３、１０６、１０８、１３１）および前記上面か
    ら前記底面に延在し開口部（３３）を有する第１基板
    （３１、６１、９１）であって、前記開口部（３３）は
    第２幅（３４）を有する第１基板；導電ボールパッド
    （４２、７３、１０６、１０８、１３１）にそれぞれ結
    合された複数の導電ボール（２６）；上面および下面を
    有する支持基板（３２、６２、９２）であって、前記支
    持基板（３２、６２、９２）は前記第２幅（３４）より
    大きく前記第１幅より小さい幅を有し、前記支持基板
    （３２、６２、９２）の上面が前記第１基板（３１、６
    １、９１）の底面に結合され、前記半導体ダイ（１８）
    は前記開口部（３３）で前記支持基板（３２、６２、９
    ２）の前記上面に結合され、前記低プロファイルBGA半
    導体パッケージ（３０、６０、９０）がPCB（４６）に
    搭載されたとき前記支持基板（３２、６２、９２）は前
    記PCBに非常に近接し、前記パッケージ（３０、６０、
    ９０）が前記PCB（４６）に搭載されたとき前記支持基
    板（３２、６２、９２）が複数の導電ボール（２６）の
    つぶれを制限するスタンドオフとして機能する支持基
    板；各ボンディングパッド（２２）を導電ボールパッド
    （４３、７３、１０６、１０８）に結合する導電接続構
    造；および前記支持基板（３２、６２、９２）の少なく
    とも一部を覆う容器（４３、７８、１１１、１３８）；
    から構成されることを特徴とする低プロファイル・ボー
    ル・グリッド・アレイ（BGA）半導体パッケージ。
  2. 【請求項２】 低プロファイル・ボール・グリッド・ア
    レイ半導体パッケージを製造する方法であって：ベース
    構造（３２、６２、９２）に付着される第１基板（３
    １、６１、９１）を有する基板構造を提供する段階であ
    って、前記第１基板（３１、６１、９１）は第１面から
    第２対向面に延在した開口部（３３）を有し、前記ベー
    ス構造（３２、６２、９２）は前記開口部（３３）と実
    質的に整合された前記第２対向面に付着され、前記ベー
    ス構造（３２、６２、９２）は低プロファイルを提供
    し、前記基板構造は前記第２対向面上の複数のボンドポ
    ストと複数の導電ボールパッド（４２、７３、１０６、
    １０８、１３１）で終端する複数の第１導電トレースか
    ら成る導電接続構造を有し、前記複数の導電ボールパッ
    ド（４２、７３、１０６、１０８、１３１）が第１導電
    トレースに電気的に接続される段階；前記開口部（３
    ３）で前記ベース基板（３２、６２、９２）に集積回路
    チップ（１８）を付着する段階であって、前記集積回路
    チップが複数のボンドパッド（２２）を有する段階；各
    ボンドパッド（２２）を対応するボンドポスト（４１、
    ６７、１２６）に接続する段階；前記基板構造の少なく
    とも一部を密閉する段階；および複数の導電はんだボー
    ル（２６）を前記第２対向面上の複数の導電ボールパッ
    ド（４３、７３、１０６、１０８、１３１）に付着する
    段階；からなることを特徴とする方法。
JP29931595A 1994-11-02 1995-10-25 低プロファイル・ボール・グリッド・アレイ半導体パッケージおよびその製造方法 Expired - Fee Related JP3627158B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US333188 1994-11-02
US08/333,188 US5541450A (en) 1994-11-02 1994-11-02 Low-profile ball-grid array semiconductor package

Publications (2)

Publication Number Publication Date
JPH08213506A true JPH08213506A (ja) 1996-08-20
JP3627158B2 JP3627158B2 (ja) 2005-03-09

Family

ID=23301711

Family Applications (1)

Application Number Title Priority Date Filing Date
JP29931595A Expired - Fee Related JP3627158B2 (ja) 1994-11-02 1995-10-25 低プロファイル・ボール・グリッド・アレイ半導体パッケージおよびその製造方法

Country Status (3)

Country Link
US (2) US5541450A (ja)
JP (1) JP3627158B2 (ja)
KR (1) KR100361716B1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150130828A (ko) * 2014-05-14 2015-11-24 삼성전자주식회사 트레이스를 가지는 인쇄회로기판 및 그것을 포함한 볼 그리드 어레이 패키지

Families Citing this family (140)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW344109B (en) * 1994-02-10 1998-11-01 Hitachi Ltd Methods of making semiconductor devices
US6686226B1 (en) 1994-02-10 2004-02-03 Hitachi, Ltd. Method of manufacturing a semiconductor device a ball grid array package structure using a supporting frame
US6465743B1 (en) * 1994-12-05 2002-10-15 Motorola, Inc. Multi-strand substrate for ball-grid array assemblies and method
NL9500238A (nl) * 1995-02-09 1996-09-02 Fico Bv Omhulinrichting met compensatie-element.
TW373308B (en) * 1995-02-24 1999-11-01 Agere Systems Inc Thin packaging of multi-chip modules with enhanced thermal/power management
JP3123638B2 (ja) * 1995-09-25 2001-01-15 株式会社三井ハイテック 半導体装置
JP3292798B2 (ja) * 1995-10-04 2002-06-17 三菱電機株式会社 半導体装置
US5696666A (en) * 1995-10-11 1997-12-09 Motorola, Inc. Low profile exposed die chip carrier package
EP0774888B1 (en) 1995-11-16 2003-03-19 Matsushita Electric Industrial Co., Ltd Printed wiring board and assembly of the same
US6861290B1 (en) * 1995-12-19 2005-03-01 Micron Technology, Inc. Flip-chip adaptor package for bare die
US5719440A (en) 1995-12-19 1998-02-17 Micron Technology, Inc. Flip chip adaptor package for bare die
US5805427A (en) * 1996-02-14 1998-09-08 Olin Corporation Ball grid array electronic package standoff design
US5808875A (en) * 1996-03-29 1998-09-15 Intel Corporation Integrated circuit solder-rack interconnect module
US5761048A (en) * 1996-04-16 1998-06-02 Lsi Logic Corp. Conductive polymer ball attachment for grid array semiconductor packages
US6301122B1 (en) * 1996-06-13 2001-10-09 Matsushita Electric Industrial Co., Ltd. Radio frequency module with thermally and electrically coupled metal film on insulating substrate
US6395991B1 (en) 1996-07-29 2002-05-28 International Business Machines Corporation Column grid array substrate attachment with heat sink stress relief
US5776798A (en) * 1996-09-04 1998-07-07 Motorola, Inc. Semiconductor package and method thereof
DE19639025C2 (de) * 1996-09-23 1999-10-28 Siemens Ag Chipmodul und Verfahren zur Herstellung eines Chipmoduls
US6075711A (en) * 1996-10-21 2000-06-13 Alpine Microsystems, Inc. System and method for routing connections of integrated circuits
US5856911A (en) * 1996-11-12 1999-01-05 National Semiconductor Corporation Attachment assembly for integrated circuits
US5796169A (en) * 1996-11-19 1998-08-18 International Business Machines Corporation Structurally reinforced ball grid array semiconductor package and systems
KR100214544B1 (ko) * 1996-12-28 1999-08-02 구본준 볼 그리드 어레이 반도체 패키지
JP3793628B2 (ja) * 1997-01-20 2006-07-05 沖電気工業株式会社 樹脂封止型半導体装置
JP3447908B2 (ja) * 1997-02-13 2003-09-16 富士通株式会社 ボールグリッドアレイパッケージ
US5888849A (en) * 1997-04-07 1999-03-30 International Business Machines Corporation Method for fabricating an electronic package
JPH10294418A (ja) * 1997-04-21 1998-11-04 Oki Electric Ind Co Ltd 半導体装置
WO1998053493A1 (en) * 1997-05-23 1998-11-26 Alpine Microsystems, Inc. A system and method for packaging integrated circuits
US6175161B1 (en) 1998-05-22 2001-01-16 Alpine Microsystems, Inc. System and method for packaging integrated circuits
US5831832A (en) * 1997-08-11 1998-11-03 Motorola, Inc. Molded plastic ball grid array package
US5968670A (en) * 1997-08-12 1999-10-19 International Business Machines Corporation Enhanced ceramic ball grid array using in-situ solder stretch with spring
DE19736962B4 (de) 1997-08-25 2009-08-06 Robert Bosch Gmbh Anordnung, umfassend ein Trägersubstrat für Leistungsbauelemente und einen Kühlkörper sowie Verfahren zur Herstellung derselben
US5972734A (en) * 1997-09-17 1999-10-26 Lsi Logic Corporation Interposer for ball grid array (BGA) package
US6441487B2 (en) 1997-10-20 2002-08-27 Flip Chip Technologies, L.L.C. Chip scale package using large ductile solder balls
JPH11186432A (ja) * 1997-12-25 1999-07-09 Canon Inc 半導体パッケージ及びその製造方法
US6053394A (en) * 1998-01-13 2000-04-25 International Business Machines Corporation Column grid array substrate attachment with heat sink stress relief
US6172419B1 (en) 1998-02-24 2001-01-09 Micron Technology, Inc. Low profile ball grid array package
WO1999048145A1 (fr) * 1998-03-19 1999-09-23 Hitachi, Ltd. Dispositif a semi-conducteur, procede de fabrication et structure de montage associes
US5889324A (en) * 1998-03-30 1999-03-30 Nec Corporation Package for a semiconductor device
JPH11284007A (ja) * 1998-03-31 1999-10-15 Toshiba Corp 半導体装置及びその製造方法
US5933713A (en) 1998-04-06 1999-08-03 Micron Technology, Inc. Method of forming overmolded chip scale package and resulting product
US6125042A (en) * 1998-04-10 2000-09-26 Lucent Technologies, Inc. Ball grid array semiconductor package having improved EMI characteristics
USRE43112E1 (en) 1998-05-04 2012-01-17 Round Rock Research, Llc Stackable ball grid array package
US6072233A (en) 1998-05-04 2000-06-06 Micron Technology, Inc. Stackable ball grid array package
US5903052A (en) * 1998-05-12 1999-05-11 Industrial Technology Research Institute Structure for semiconductor package for improving the efficiency of spreading heat
US6107119A (en) 1998-07-06 2000-08-22 Micron Technology, Inc. Method for fabricating semiconductor components
US6060340A (en) * 1998-07-16 2000-05-09 Pan Pacific Semiconductor Co., Ltd. Packing method of semiconductor device
US6121576A (en) 1998-09-02 2000-09-19 Micron Technology, Inc. Method and process of contact to a heat softened solder ball array
US6057601A (en) * 1998-11-27 2000-05-02 Express Packaging Systems, Inc. Heat spreader with a placement recess and bottom saw-teeth for connection to ground planes on a thin two-sided single-core BGA substrate
US6081429A (en) * 1999-01-20 2000-06-27 Micron Technology, Inc. Test interposer for use with ball grid array packages assemblies and ball grid array packages including same and methods
US6052045A (en) * 1999-03-12 2000-04-18 Kearney-National, Inc. Electromechanical switching device package with controlled impedance environment
US6215180B1 (en) * 1999-03-17 2001-04-10 First International Computer Inc. Dual-sided heat dissipating structure for integrated circuit package
EP1041628A3 (en) * 1999-03-29 2008-05-28 Interuniversitair Microelektronica Centrum Vzw An image sensor ball grid array package and the fabrication thereof
USRE40112E1 (en) * 1999-05-20 2008-02-26 Amkor Technology, Inc. Semiconductor package and method for fabricating the same
JP3521325B2 (ja) * 1999-07-30 2004-04-19 シャープ株式会社 樹脂封止型半導体装置の製造方法
US6297551B1 (en) * 1999-09-22 2001-10-02 Agere Systems Guardian Corp. Integrated circuit packages with improved EMI characteristics
US6331453B1 (en) 1999-12-16 2001-12-18 Micron Technology, Inc. Method for fabricating semiconductor packages using mold tooling fixture with flash control cavities
KR100788011B1 (ko) * 1999-12-21 2007-12-21 어드밴스드 마이크로 디바이시즈, 인코포레이티드 플립 칩 접속부를 신뢰성 있게 하기 위해 솔더를 사용한유기 패키지
US6229207B1 (en) * 2000-01-13 2001-05-08 Advanced Micro Devices, Inc. Organic pin grid array flip chip carrier package
US6527597B1 (en) 2000-03-07 2003-03-04 Fci Americas Technology, Inc. Modular electrical connector
USRE38381E1 (en) 2000-07-21 2004-01-13 Kearney-National Inc. Inverted board mounted electromechanical device
US6476472B1 (en) 2000-08-18 2002-11-05 Agere Systems Inc. Integrated circuit package with improved ESD protection for no-connect pins
US6979595B1 (en) * 2000-08-24 2005-12-27 Micron Technology, Inc. Packaged microelectronic devices with pressure release elements and methods for manufacturing and using such packaged microelectronic devices
US6495910B1 (en) * 2000-08-25 2002-12-17 Siliconware Precision Industries Co., Ltd. Package structure for accommodating thicker semiconductor unit
JP2004509434A (ja) * 2000-09-18 2004-03-25 ミーダー・エレクトロニック リード片を用いない表面実装用リードリレー
WO2002045164A2 (en) 2000-12-01 2002-06-06 Broadcom Corporation Thermally and electrically enhanced ball grid array packaging
US6396135B1 (en) * 2000-12-21 2002-05-28 National Semiconductor Corporation Substrate for use in semiconductor packaging
US6906414B2 (en) * 2000-12-22 2005-06-14 Broadcom Corporation Ball grid array package with patterned stiffener layer
US7132744B2 (en) * 2000-12-22 2006-11-07 Broadcom Corporation Enhanced die-up ball grid array packages and method for making the same
US7161239B2 (en) * 2000-12-22 2007-01-09 Broadcom Corporation Ball grid array package enhanced with a thermal and electrical connector
US20020079572A1 (en) * 2000-12-22 2002-06-27 Khan Reza-Ur Rahman Enhanced die-up ball grid array and method for making the same
US6853070B2 (en) * 2001-02-15 2005-02-08 Broadcom Corporation Die-down ball grid array package with die-attached heat spreader and method for making the same
TW479334B (en) * 2001-03-06 2002-03-11 Siliconware Precision Industries Co Ltd Electroplated circuit process in the ball grid array chip package structure
SG108245A1 (en) 2001-03-30 2005-01-28 Micron Technology Inc Ball grid array interposer, packages and methods
US7259448B2 (en) * 2001-05-07 2007-08-21 Broadcom Corporation Die-up ball grid array package with a heat spreader and method for making the same
US6954362B2 (en) * 2001-08-31 2005-10-11 Kyocera Wireless Corp. System and method for reducing apparent height of a board system
JP2005506690A (ja) * 2001-10-09 2005-03-03 テッセラ，インコーポレイテッド 積層パッケージ
US6977440B2 (en) * 2001-10-09 2005-12-20 Tessera, Inc. Stacked packages
US7335995B2 (en) * 2001-10-09 2008-02-26 Tessera, Inc. Microelectronic assembly having array including passive elements and interconnects
US6541710B1 (en) * 2001-11-16 2003-04-01 Hewlett-Packard Company Method and apparatus of supporting circuit component having a solder column array using interspersed rigid columns
US6809937B2 (en) * 2001-11-16 2004-10-26 Hewlett-Packard Development Company, L.P. Method and apparatus for shock and vibration isolation of a circuit component
US6813162B2 (en) * 2001-11-16 2004-11-02 Hewlett-Packard Development Company, L.P. Method and apparatus for supporting circuit component having solder column array interconnects using interposed support shims
US6710264B2 (en) * 2001-11-16 2004-03-23 Hewlett-Packard Development Company, L.P. Method and apparatus for supporting a circuit component having solder column interconnects using external support
US6787895B1 (en) * 2001-12-07 2004-09-07 Skyworks Solutions, Inc. Leadless chip carrier for reduced thermal resistance
US6762509B2 (en) * 2001-12-11 2004-07-13 Celerity Research Pte. Ltd. Flip-chip packaging method that treats an interconnect substrate to control stress created at edges of fill material
US6879039B2 (en) 2001-12-18 2005-04-12 Broadcom Corporation Ball grid array package substrates and method of making the same
US6631078B2 (en) 2002-01-10 2003-10-07 International Business Machines Corporation Electronic package with thermally conductive standoff
US6552430B1 (en) * 2002-01-30 2003-04-22 Texas Instruments Incorporated Ball grid array substrate with improved traces formed from copper based metal
US6825108B2 (en) 2002-02-01 2004-11-30 Broadcom Corporation Ball grid array package fabrication with IC die support structures
US6861750B2 (en) 2002-02-01 2005-03-01 Broadcom Corporation Ball grid array package with multiple interposers
US7550845B2 (en) * 2002-02-01 2009-06-23 Broadcom Corporation Ball grid array package with separated stiffener layer
US7245500B2 (en) * 2002-02-01 2007-07-17 Broadcom Corporation Ball grid array package with stepped stiffener layer
US6982485B1 (en) * 2002-02-13 2006-01-03 Amkor Technology, Inc. Stacking structure for semiconductor chips and a semiconductor package using it
ES2294279T3 (es) * 2002-03-08 2008-04-01 Kearney-National, Inc. Rele moldeado de montaje superficial y el metodo de fabricacion del mismo.
US6876553B2 (en) * 2002-03-21 2005-04-05 Broadcom Corporation Enhanced die-up ball grid array package with two substrates
US7196415B2 (en) * 2002-03-22 2007-03-27 Broadcom Corporation Low voltage drop and high thermal performance ball grid array package
US6600661B1 (en) 2002-04-08 2003-07-29 Hewlett-Packard Development Company, L.P. Method and apparatus for supporting a circuit component
EP1353375A1 (en) * 2002-04-10 2003-10-15 United Test Center Inc. A thermally enhanced IC chip package
SG111069A1 (en) * 2002-06-18 2005-05-30 Micron Technology Inc Semiconductor devices including peripherally located bond pads, assemblies, packages, and methods
SG107595A1 (en) 2002-06-18 2004-12-29 Micron Technology Inc Semiconductor devices and semiconductor device components with peripherally located, castellated contacts, assembles and packages including such semiconductor devices or packages and associated methods
US7573136B2 (en) * 2002-06-27 2009-08-11 Micron Technology, Inc. Semiconductor device assemblies and packages including multiple semiconductor device components
US6906415B2 (en) * 2002-06-27 2005-06-14 Micron Technology, Inc. Semiconductor device assemblies and packages including multiple semiconductor devices and methods
US6765288B2 (en) * 2002-08-05 2004-07-20 Tessera, Inc. Microelectronic adaptors, assemblies and methods
US7053485B2 (en) * 2002-08-16 2006-05-30 Tessera, Inc. Microelectronic packages with self-aligning features
US7294928B2 (en) * 2002-09-06 2007-11-13 Tessera, Inc. Components, methods and assemblies for stacked packages
US7071547B2 (en) * 2002-09-11 2006-07-04 Tessera, Inc. Assemblies having stacked semiconductor chips and methods of making same
US20040065933A1 (en) * 2002-10-08 2004-04-08 Foong Chee Seng Flip chip optical and imaging sensor device
CN1711636A (zh) * 2002-10-11 2005-12-21 德塞拉股份有限公司 用于多芯片封装的元件、方法和组件
US6847102B2 (en) * 2002-11-08 2005-01-25 Freescale Semiconductor, Inc. Low profile semiconductor device having improved heat dissipation
TW200411871A (en) * 2002-12-30 2004-07-01 Advanced Semiconductor Eng Thermal-enhance package and manufacturing method thereof
EP1601017A4 (en) * 2003-02-26 2009-04-29 Ibiden Co Ltd MULTILAYER PRINTED PCB
TWI241702B (en) * 2003-07-28 2005-10-11 Siliconware Precision Industries Co Ltd Ground pad structure for preventing solder extrusion and semiconductor package having the ground pad structure
SG120123A1 (en) * 2003-09-30 2006-03-28 Micron Technology Inc Castellated chip-scale packages and methods for fabricating the same
TWI220307B (en) * 2003-10-15 2004-08-11 Benq Corp Thermal enhanced package structure and its formation method
US7061121B2 (en) 2003-11-12 2006-06-13 Tessera, Inc. Stacked microelectronic assemblies with central contacts
JP4379307B2 (ja) * 2004-01-09 2009-12-09 セイコーエプソン株式会社 電子部品及び電子機器
US7008820B2 (en) 2004-06-10 2006-03-07 St Assembly Test Services Ltd. Chip scale package with open substrate
US20050275081A1 (en) * 2004-06-12 2005-12-15 Roger Chang Embedded chip semiconductor having dual electronic connection faces
US7482686B2 (en) * 2004-06-21 2009-01-27 Braodcom Corporation Multipiece apparatus for thermal and electromagnetic interference (EMI) shielding enhancement in die-up array packages and method of making the same
US7432586B2 (en) 2004-06-21 2008-10-07 Broadcom Corporation Apparatus and method for thermal and electromagnetic interference (EMI) shielding enhancement in die-up array packages
US7411281B2 (en) * 2004-06-21 2008-08-12 Broadcom Corporation Integrated circuit device package having both wire bond and flip-chip interconnections and method of making the same
US7786591B2 (en) 2004-09-29 2010-08-31 Broadcom Corporation Die down ball grid array package
US7105920B2 (en) * 2004-11-12 2006-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate design to improve chip package reliability
US8125076B2 (en) * 2004-11-12 2012-02-28 Stats Chippac Ltd. Semiconductor package system with substrate heat sink
TWI393228B (zh) * 2004-12-14 2013-04-11 Freescale Semiconductor Inc 覆晶及焊線封裝半導體
US7947535B2 (en) * 2005-10-22 2011-05-24 Stats Chippac Ltd. Thin package system with external terminals
US8183680B2 (en) 2006-05-16 2012-05-22 Broadcom Corporation No-lead IC packages having integrated heat spreader for electromagnetic interference (EMI) shielding and thermal enhancement
TWI299554B (en) * 2006-06-21 2008-08-01 Advanced Semiconductor Eng Substrate structure and method for manufacturing the same
US7545029B2 (en) * 2006-08-18 2009-06-09 Tessera, Inc. Stack microelectronic assemblies
US9466545B1 (en) 2007-02-21 2016-10-11 Amkor Technology, Inc. Semiconductor package in package
US7750449B2 (en) * 2007-03-13 2010-07-06 Micron Technology, Inc. Packaged semiconductor components having substantially rigid support members and methods of packaging semiconductor components
KR100908764B1 (ko) 2007-07-19 2009-07-22 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조 방법
TW200910541A (en) * 2007-08-21 2009-03-01 Advanced Semiconductor Eng Package structure and manufacturing method thereof
US8130512B2 (en) * 2008-11-18 2012-03-06 Stats Chippac Ltd. Integrated circuit package system and method of package stacking
CN102130098B (zh) 2010-01-20 2015-11-25 飞思卡尔半导体公司 双管芯半导体封装
US8288202B2 (en) * 2010-11-22 2012-10-16 STATS ChiPAC, Ltd. Method of forming partially-etched conductive layer recessed within substrate for bonding to semiconductor die
US9627337B2 (en) * 2011-03-31 2017-04-18 Novatek Microelectronics Corp. Integrated circuit device
US8556159B2 (en) 2012-02-24 2013-10-15 Freescale Semiconductor, Inc. Embedded electronic component
US9226398B1 (en) * 2012-07-09 2015-12-29 Marvell International Ltd. Printed circuit board and package substrate having additional conductive pathway space
TWI480989B (zh) 2012-10-02 2015-04-11 矽品精密工業股份有限公司 半導體封裝件及其製法
CN105956215B (zh) * 2016-04-12 2018-11-16 沪士电子股份有限公司 应用径向流分析pcb三维质量位移方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3811186A (en) * 1972-12-11 1974-05-21 Ibm Method of aligning and attaching circuit devices on a substrate
US4878611A (en) * 1986-05-30 1989-11-07 American Telephone And Telegraph Company, At&T Bell Laboratories Process for controlling solder joint geometry when surface mounting a leadless integrated circuit package on a substrate
US5010038A (en) * 1989-06-29 1991-04-23 Digital Equipment Corp. Method of cooling and powering an integrated circuit chip using a compliant interposing pad
US5045921A (en) * 1989-12-26 1991-09-03 Motorola, Inc. Pad array carrier IC device using flexible tape
US5202288A (en) * 1990-06-01 1993-04-13 Robert Bosch Gmbh Method of manufacturing an electronic circuit component incorporating a heat sink
US5177032A (en) * 1990-10-24 1993-01-05 Micron Technology, Inc. Method for attaching a semiconductor die to a leadframe using a thermoplastic covered carrier tape
US5056215A (en) * 1990-12-10 1991-10-15 Delco Electronics Corporation Method of providing standoff pillars
US5102829A (en) * 1991-07-22 1992-04-07 At&T Bell Laboratories Plastic pin grid array package
MY107849A (en) * 1991-09-09 1996-06-29 Hitachi Cable Composite lead frame and method for manufacturing the same.
US5468994A (en) * 1992-12-10 1995-11-21 Hewlett-Packard Company High pin count package for semiconductor device
US5291062A (en) * 1993-03-01 1994-03-01 Motorola, Inc. Area array semiconductor device having a lid with functional contacts
US5340771A (en) * 1993-03-18 1994-08-23 Lsi Logic Corporation Techniques for providing high I/O count connections to semiconductor dies
US5355283A (en) * 1993-04-14 1994-10-11 Amkor Electronics, Inc. Ball grid array with via interconnection
US5367193A (en) * 1993-06-17 1994-11-22 Sun Microsystems, Inc. Low cost, thermally efficient, and surface mountable semiconductor package for a high applied power VLSI die
US5397921A (en) * 1993-09-03 1995-03-14 Advanced Semiconductor Assembly Technology Tab grid array
US5404865A (en) * 1993-11-09 1995-04-11 Huls; Dale J. Portable outside heater
US5444296A (en) * 1993-11-22 1995-08-22 Sun Microsystems, Inc. Ball grid array packages for high speed applications
US5424492A (en) * 1994-01-06 1995-06-13 Dell Usa, L.P. Optimal PCB routing methodology for high I/O density interconnect devices

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150130828A (ko) * 2014-05-14 2015-11-24 삼성전자주식회사 트레이스를 가지는 인쇄회로기판 및 그것을 포함한 볼 그리드 어레이 패키지

Also Published As

Publication number Publication date
US5639695A (en) 1997-06-17
KR960019674A (ko) 1996-06-17
JP3627158B2 (ja) 2005-03-09
US5541450A (en) 1996-07-30
KR100361716B1 (ko) 2003-01-29

Similar Documents

Publication Publication Date Title
JP3627158B2 (ja) 低プロファイル・ボール・グリッド・アレイ半導体パッケージおよびその製造方法
US5831832A (en) Molded plastic ball grid array package
US5693572A (en) Ball grid array integrated circuit package with high thermal conductivity
US6525942B2 (en) Heat dissipation ball grid array package
JP3437369B2 (ja) チップキャリアおよびこれを用いた半導体装置
US6657311B1 (en) Heat dissipating flip-chip ball grid array
KR100442880B1 (ko) 적층형 반도체 모듈 및 그 제조방법
US7193320B2 (en) Semiconductor device having a heat spreader exposed from a seal resin
USRE42653E1 (en) Semiconductor package with heat dissipating structure
US6865084B2 (en) Thermally enhanced semiconductor package with EMI shielding
US6750546B1 (en) Flip-chip leadframe package
KR100269528B1 (ko) 고성능 멀티 칩 모듈 패키지
KR100698526B1 (ko) 방열층을 갖는 배선기판 및 그를 이용한 반도체 패키지
US20030057534A1 (en) Semiconductor package
US7344916B2 (en) Package for a semiconductor device
US20060249852A1 (en) Flip-chip semiconductor device
US7038309B2 (en) Chip package structure with glass substrate
US6819565B2 (en) Cavity-down ball grid array semiconductor package with heat spreader
US20060197233A1 (en) Die attach material for TBGA or flexible circuitry
JPH09326450A (ja) 半導体装置およびその製造方法
US20080283982A1 (en) Multi-chip semiconductor device having leads and method for fabricating the same
EP0676806B1 (en) Ball grid array intergrated circuit package with high thermal conductivity
JPH10321670A (ja) 半導体装置
KR200292794Y1 (ko) 가요성회로기판 및 이를 이용한 반도체패키지
KR100337460B1 (ko) 반도체 장치

Legal Events

Date Code Title Description
A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20040212

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20040217

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040511

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20041026

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20040927

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20041125

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071217

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081217

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091217

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091217

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101217

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111217

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121217

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121217

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131217

Year of fee payment: 9

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees