KR100908764B1 - 반도체 패키지 및 그 제조 방법 - Google Patents

반도체 패키지 및 그 제조 방법 Download PDF

Info

Publication number
KR100908764B1
KR100908764B1 KR1020070072189A KR20070072189A KR100908764B1 KR 100908764 B1 KR100908764 B1 KR 100908764B1 KR 1020070072189 A KR1020070072189 A KR 1020070072189A KR 20070072189 A KR20070072189 A KR 20070072189A KR 100908764 B1 KR100908764 B1 KR 100908764B1
Authority
KR
South Korea
Prior art keywords
circuit board
semiconductor die
semiconductor
semiconductor package
wiring pattern
Prior art date
Application number
KR1020070072189A
Other languages
English (en)
Other versions
KR20090008871A (ko
Inventor
장상재
박철우
Original Assignee
앰코 테크놀로지 코리아 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 앰코 테크놀로지 코리아 주식회사 filed Critical 앰코 테크놀로지 코리아 주식회사
Priority to KR1020070072189A priority Critical patent/KR100908764B1/ko
Publication of KR20090008871A publication Critical patent/KR20090008871A/ko
Application granted granted Critical
Publication of KR100908764B1 publication Critical patent/KR100908764B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45139—Silver (Ag) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector involving a temporary auxiliary member not forming part of the bonding apparatus, e.g. removable or sacrificial coating, film or substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18165—Exposing the passive side of the semiconductor or solid-state body of a wire bonded chip

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로, 해결하고자 하는 기술적 과제는 회로 기판의 부피 및 체적을 최소화함으로써 제조 원가를 절감할 뿐만 아니라 반도체 패키지의 크기도 줄이는데 있다.
이를 위해 본 발명은 회로 기판과, 회로 기판의 일측에 위치된 반도체 다이와, 반도체 다이와 회로 기판을 전기적으로 연결하는 적어도 하나의 도전성 와이어와, 회로 기판, 반도체 다이 및 도전성 와이어를 봉지재로 봉지하되, 회로 기판의 측면 및 저면과, 반도체 다이의 저면은 외부로 노출되도록 하는 봉지부로 이루어진 반도체 패키지를 개시한다.
이와 같이 하여 본 발명에 의한 반도체 패키지 및 그 제조 방법은 회로 기판 위에 반도체 다이가 안착되거나, 또는 반도체 다이의 네측면에 회로 기판이 위치되는 것이 아니라, 반도체 다이의 일측면에만 최소 부피의 회로 기판이 위치됨으로써, 제조 원가 절감은 물론 패키지의 크기도 줄일 수 있게 된다.
회로 기판, 반도체 다이, 봉지부, 배선 패턴, 플래시 메모리, 원가

Description

반도체 패키지 및 그 제조 방법{SEMICONDUCTOR PACKAGE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로서, 보다 상세히는 회로 기판의 부피를 최소화함으로써 제조 원가를 절감하고, 패키지 크기를 줄일 수 있는 반도체 패키지 및 그 제조 방법에 관한 것이다.
일반적으로 플래시 메모리용 반도체 다이는 크기가 매우 크지만, 상대적으로 본드 패드의 갯수는 20여개 정도에 불과하다. 예를 들면, 현재 판매되고 있는 8Gb 플래시 메모리용 반도체 다이의 경우 크기는 10×14mm로 매우 큰 반면, 본드 패드의 개수는 26개이다. 또한, 이러한 플래시 메모리용 반도체 다이를 탑재하는 회로 기판은 메모리 특성상 회로 패턴의 디자인이 간단하여 다층 구조일 필요가 없다.
한편, 이러한 플래시 메모리용 반도체 패키지의 제조 방법은 웨이퍼에서 반도체 다이를 소잉하는 반도체 다이 소잉 단계와, 소잉된 다수의 반도체 다이를 회로패턴이 형성된 회로 기판 위에 접착하는 다이 본딩 단계와, 반도체 다이와 회로 기판을 도전성 와이어로 연결하는 와이어 본딩 단계와, 상기 반도체 다이 및 도전성 와이어를 봉지재로 봉지하는 봉지부 형성 단계와, 상기 회로 기판에서 낱개의 반도체 패키지를 소잉하는 패키지 소잉 단계로 이루어져 있다.
상술한 바와 같이 종래에는 반도체 패키징 공정중 하나의 넓은 회로 기판 위에 다수의 반도체 다이를 접착한다. 예를 들면, 하나의 넓은 회로 기판 위에 대략 48개의 반도체 다이를 접착하여 배열한다. 그런데, 반도체 패키징 공정중 상기 회로 기판의 원가가 전체 원가에서 차자하는 비율이 상당히 크다. 즉, 본드 패드 또는 입출력 패드의 개수가 많은 패키지가 아님에도 불구하고, 커다란 반도체 다이의 크기로 인하여 고가의 큰 회로 기판을 사용한다. 따라서, 종래에는 반도체 패키지의 제조 원가도 상당히 비싸며, 또한 이로 인해 반도체 패키지의 크기도 비교적 커지는 문제가 있다.
본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명의 목적은 회로 기판의 부피를 최소화함으로써 제조 원가를 절감하고, 패키지 크기를 줄일 수 있는 반도체 패키지 및 그 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위해 본 발명에 의한 반도체 패키지는 회로 기판과, 상기 회로 기판의 일측에 위치된 반도체 다이와, 상기 반도체 다이와 상기 회로 기판을 전기적으로 연결하는 적어도 하나의 도전성 와이어와, 상기 회로 기판, 상기 반도체 다이 및 상기 도전성 와이어를 봉지재로 봉지하되, 상기 회로 기판의 측면 및 저면과, 상기 반도체 다이의 저면은 외부로 노출되도록 하는 봉지부로 이루어진 다.
여기서, 상기 회로 기판은 상면 및 상기 상면의 반대면인 저면이 구비되고, 상기 상면과 상기 저면 사이에 4개의 측면이 형성된 절연층과, 상기 절연층의 상면에 형성된 적어도 하나의 상부 배선 패턴과, 상기 절연층의 저면에 형성된 적어도 하나의 하부 배선 패턴과, 상기 상부 배선 패턴과 상기 하부 배선 패턴을 전기적으로 연결하는 도전성 비아를 포함하고, 상기 절연층의 저면 및 그것에 형성된 하부 배선 패턴과, 상기 절연층의 측면중 상호 연결된 세측면이 상기 봉지부 외측으로 노출될 수 있다.
또한, 상기 반도체 다이는 상면 및 상기 상면의 반대면인 저면이 구비되고, 상기 상면과 저면 사이에 4개의 측면이 형성되어 있되, 상기 4개의 측면중 어느 일측면의 외측에 상기 회로 기판이 위치될 수 있다. 더불어, 상기 반도체 다이는 상면에 본드 패드가 형성되고, 상기 본드 패드는 상기 도전성 와이어에 의해 상기 회로 기판의 상부 배선 패턴에 전기적으로 연결될 수 있다.
또한, 상기 봉지부는 상면 및 상기 상면의 반대면인 저면이 구비되고, 상기 상면과 저면 사이에 4개의 측면이 형성되어 있되, 상기 봉지부의 상호 연결된 세측면은 상기 회로 기판중 상호 연결된 세측면과 동일면으로 형성될 수 있다. 더불어, 상기 회로기판의 저면, 상기 반도체 다이의 저면 및 상기 봉지부의 저면은 동일면으로 형성될 수 있다.
또한, 상기 반도체 다이의 상면에는 다른 반도체 다이가 스택된 동시에 상기 회로 기판에 전기적으로 연결될 수 있다.
한편, 상기 반도체 다이는 상면 및 상기 상면의 반대면인 저면이 구비되고, 상기 상면과 저면 사이에 4개의 측면이 형성되어 있되, 상기 4개의 측면중 대향되는 양측면의 외측에 각각 상기 회로 기판이 위치될 수 있다. 더불어, 상기 반도체 다이의 상면에는 다른 반도체 다이가 스택된 동시에 상기 회로 기판에 전기적으로 연결될 수 있다.
상기한 목적을 달성하기 위해 본 발명에 의한 반도체 패키지의 제조 방법은 회로 기판 원판을 준비하는 회로 기판 원판 준비 단계와, 상기 회로 기판 원판을 소잉하여 낱개의 회로 기판을 준비하는 회로 기판 원판 소잉 단계와, 상기 소잉된 회로 기판을 테이프 위에 접착하는 회로 기판 접착 단계와, 상기 회로 기판의 일측인 테이프 위에 반도체 다이를 접착하는 반도체 다이 접착 단계와, 상기 회로 기판과 상기 반도체 다이를 도전성 와이어로 상호 본딩하는 와이어 본딩 단계와, 상기 회로 기판, 상기 반도체 다이 및 상기 도전성 와이어를 봉지재로 봉지하여 봉지부를 형성하는 봉지 단계로 이루어진다.
여기서, 상기 봉지 단계후 상기 회로 기판 및 상기 반도체 다이의 저면에 위치하는 테이프를 제거하는 테이프 제거 단계가 더 포함될 수 있다. 또한, 상기 봉지 단계후 상기 봉지부를 소잉함으로써 낱개의 반도체 패키지를 제공하는 소잉 단계가 더 포함될 수 있다. 더불어, 상기 소잉 단계 후에는 상기 회로 기판중 적어도 세측면이 상기 봉지부의 세측면을 통해 노출될 수 있다.
상술한 바와 같이, 본 발명에 따른 반도체 패키지 및 그 제조 방법은 회로 기판 위에 반도체 다이를 접착시켜 제조하는 방식이 아닌, 필요한 크기의 회로 기판을 준비하고, 그것을 반도체 다이의 일측에 위치시켜 제조하는 방식으로서 회로 기판의 부피를 최소화할 수 있게 된다.
따라서, 반도체 패키지의 원가중 상당 비율을 차지하는 회로 기판의 원가를 줄임으로써, 전체 반도체 패키지의 원가도 현저히 줄일 수 있게 된다. 특히, 본 발명은 플래시 메모리와 같이 반도체 다이의 크기는 크고, 본드 패드의 개수는 작은 플래시 메모리용 반도체 패키지에 적합하다.
더불어, 본 발명에 따른 반도체 패키지 및 그 제조 방법은 전체 반도체 패키지중 회로 기판이 차지하는 부피가 매우 작음으로써, 반도체 패키지의 크기도 상당히 작아져 최근의 슬림(slim)한 전자기기에 사용하기 좋다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도 1a는 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 저면 사시도이고, 도 1b는 그 단면도이며, 도 1c는 봉지부가 제거된 상태를 도시한 평면도이다.
도 1a 내지 도 1c에 도시된 바와 같이 본 발명의 일 실시예에 따른 반도체 패키지(100)는 회로 기판(110), 반도체 다이(120), 도전성 와이어(130) 및 봉지부(140)를 포함한다.
상기 회로 기판(110)은 절연층(111), 상부 배선 패턴(112a), 하부 배선 패 턴(112b) 및 도전성 비아(113)를 포함한다. 상기 절연층(111)은 대략 평평한 상면(111a)과, 상기 상면(111a)의 반대면으로서 대략 평평한 저면(111b)과, 상기 상면(111a)과 저면(111b)을 연결하는 4개의 측면(111c)으로 이루어질수 있다. 즉, 상기 회로 기판(110)은 대체로 직육면체 형태로 형성될 수 있다. 또한, 상기 절연층(111)은 에폭시 레진(epoxy resin) 또는 폴리이미드 레진(polyimide resin)에 함침된 유리 섬유 및 그 등가물중 선택된 어느 하나로 형성될 수 있으나, 여기서 상기 절연층(111)의 재질을 한정하는 것은 아니다. 상기 상부 배선 패턴(112a)은 상기 절연층(111)의 상면(111a)에 형성되어 있다. 또한, 상기 하부 배선 패턴(112b)은 상기 절연층(111)의 저면(111b)에 형성되어 있다. 상기 상부 배선 패턴(112a) 및 하부 배선 패턴(112a)은 도전성 비아(113)에 의해 상호 전기적으로 연결될 수 있다. 이러한 상부 배선 패턴(112a), 하부 배선 패턴(112b) 및 도전성 비아(113)는 구리(Cu), 금속 합금 및 그 등가물중 선택된 어느 하나로 형성될 수 있으나, 여기서 그 재질을 한정하는 것은 아니다. 더불어, 상기 상부 배선 패턴(112a) 및 하부 배선 패턴(112b)에는 본딩(bonding)이 용이하고 또한 전기 저항이 감소되도록 골드(gold), 실버(silver) 및 그 등가물(도면에 도시되지 않음)중 선택된 어느 하나가 도금될 수 있으나, 이러한 도금 재료로 본 발명을 한정하는 것은 아니다. 한편, 상기 회로 기판(110)은 상기 반도체 다이(120)의 일측 외주연에만 위치되어 있다. 즉, 상기 회로 기판(110)은 상기 반도체 다이(120)의 모든 측부에 일체로 위치되거나 그 하부에 위치되는 것이 아니라, 상기 반도체 다이(120)의 일측에만 근접하여 위치된다. 더불어, 상기 회로 기판(110)중 절연층(111)은 4개의 측면(111c)을 갖는 데, 이러한 4개의 측면(111c)중 서로 연결된 3개의 측면(111c)은 상기 봉지부(140)의 외측으로 노출되어 있다. 이러한 구조에 의해, 반도체 패키지(100)중 상기 회로 기판(110)이 차지하는 부피 또는 체적은 종래에 비해 월등히 감소하게 된다. 물론, 이에 따라 반도체 패키지(100)의 크기도 감소한다.
상기 반도체 다이(120)는 상면(121a) 및 상기 상면(121a)의 반대면인 저면(121b)이 구비되고, 상기 상면(121a)과 저면(121b) 사이에는 4개의 측면(121c)이 구비되어 있다. 또한, 상기 반도체 다이(120)는 상면(121a)에 적어도 하나의 본드 패드(122)가 형성될 수 있다. 도면에서는 상기 본드 패드(122)가 반도체 다이(120)의 일측면(121c)에 근접하여 일렬로 형성된 것이 도시되어 있으나, 이러한 본드 패드(122)의 형성 위치로 본 발명을 한정하는 것은 아니다. 더불어, 상기 반도체 다이(120)에 구비된 4개의 측면(121c)중 어느 일측면(121c)의 외측에 상기 회로 기판(110)이 위치되어 있다. 즉, 종래와 같이 반도체 다이(120)에 구비된 4개의 측면(121c) 외부에 모두 회로 기판(110)이 위치되거나 또는 반도체 다이(120)의 저면(121b) 하부에 회로 기판(110)이 위치되는 것이 아니고, 반도체 다이(120)에 구비된 어느 한 측면(121c) 외부에만 회로 기판(110)이 위치된다. 더불어, 상기 반도체 다이(120)는 상대적으로 크기는 큰 반면 본드 패드(122)의 개수는 작은 것이 적합하다. 예를 들면, 상기 반도체 다이(120)는 플래시 메모리 및 그 등가물중 선택된 어느 하나가 바람직하지만, 이러한 반도체 다이(120)의 종류로 본 발명을 한정하는 것은 아니다.
상기 도전성 와이어(130)는 상기 반도체 다이(120)의 본드 패드(122)와 상기 회로 기판(110)의 상부 배선 패턴(112a)을 상호간 전기적으로 접속한다. 이러한 도전성 와이어(130)는 골드 와이어, 구리 와이어, 알루미늄 와이어, 실버 와이어 및 그 등가물중 선택된 어느 하나일 수 있으나, 여기서 상기 도전성 와이어(130)의 재질을 한정하는 것은 아니다.
상기 봉지부(140)는 상기 회로 기판(110), 상기 반도체 다이(120) 및 상기 도전성 와이어(130)가 봉지재로 감싸여져 형성된다. 이러한 봉지재는 열가소성 수지, 열경화성 수지(실리콘, 페놀 또는 에폭시 함유) 및 그 등가물중 선택된 어느 하나일 수 있으나, 여기서 그 재질을 한정하는 것은 아니다. 더불어, 상기 봉지부(140)는 상면(141a) 및 상기 상면(141a)의 반대면인 저면(141b)이 구비되고, 상기 상면(141a)과 저면(141b) 사이에 4개의 측면(141c)이 형성되어 있다. 여기서, 상기 봉지부(140)의 상호 연결된 세측면(141c)은 상기 회로 기판(110)중 상호 연결된 세측면(141c)과 동일면을 이룬다. 즉, 상기 봉지부(140)의 세측면(141c)을 통하여 회로 기판(110)의 세측면(111c)이 외부로 노출된다. 더욱이, 상기 회로 기판(110)의 저면(111b), 상기 반도체 다이(120)의 저면(121b) 및 상기 봉지부(140)의 저면(141b)은 모두 동일면으로 형성된다.
이와 같이 하여, 본 발명에 의한 반도체 패키지(100)는 반도체 다이(120)의 일측에만 회로 기판(110)이 위치됨으로써, 전체 반도체 패키지(100)에서 회로 기판(110)이 차지하는 부피, 체적 또는 원가를 현저히 줄일 수 있게 된다. 따라서, 반도체 패키지(100)의 크기를 줄일 수 있을 뿐만 아니라 반도체 패키지(100)의 원가도 상당히 절감할 수 있게 된다.
도 2는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 2에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 패키지(200)는 스택된 반도체 다이(220)를 제외하고는 상기 도 1a 내지 도 1c에 도시된 반도체 패키지(100)와 유사하다. 따라서, 그 차이점을 중심으로 설명한다. 여기서, 도면중 하부에 위치된 반도체 다이를 제1반도체 다이(120)로 정의하고, 상부에 위치된 반도체 다이를 제2반도체 다이(220)로 정의한다.
상기 제1반도체 다이(120)의 상부에는 접착제 또는 접착 필름(225)을 통하여 제2반도체 다이(220)가 접착될 수 있다. 즉, 제2반도체 다이(220)가 제1반도체 다이(120) 위에 스택된다. 물론, 상기 제2반도체 다이(220)는 상기 제1반도체 다이(120)중 본드 패드(122)가 형성된 영역의 외측에 스택된다. 따라서, 제1반도체 다이(120)의 본드 패드(122)에 접속된 도전성 와이어(130)와 상기 제2반도체 다이(220)가 쇼트되지 않는다. 더불어, 상기 제2반도체 다이(220)는 일측이 상기 제1반도체 다이(120)의 일측보다 더 돌출되도록 상기 제1반도체 다이(120) 위에 스택될 수 있으나, 이러한 구조로 본 발명을 한정하는 것은 아니다.
더불어, 상기 제2반도체 다이(220) 역시 본드 패드(222)가 구비되어 있으며, 이러한 본드 패드(222)는 회로 기판(110)의 상부 배선 패턴(112a)에 도전성 와이어(230)에 의해 전기적으로 접속될 수 있다. 더욱이, 상기 제2반도체 다이(220) 및 이것에 전기적으로 연결된 도전성 와이어(230) 역시 봉지재로 봉지됨으로써, 봉지부(140)의 내측에 위치하게 된다.
이와 같이 하여 본 발명의 다른 실시예에 따른 반도체 패키지(200)는 하나의 봉지부(140) 내측에 2개의 반도체 다이(120,220)가 탑재됨으로써, 용량을 대략 두배로 증가시킬 수 있게 된다. 예를 들면, 플래시 메모리의 경우 메모리 용량이 대략 두배가 된다.
도 3a는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 저면 사시도이고, 도 3b는 그 단면도이며, 도 3c는 봉지부가 제거된 상태를 도시한 평면도이다.
도 3a 내지 도 3c에 도시된 바와 같이, 본 발명의 또 다른 실시예에 따른 반도체 패키지(300)는 2개의 회로 기판(110,310)이 형성된 구조를 제외하고는 상기 도 1a 내지 도 1c에 도시된 반도체 패키지(100)와 유사하다. 여기서, 도면상 좌측에 위치된 회로 기판을 제1회로 기판(110)으로 정의하고, 도면상 우측에 위치된 회로 기판을 제2회로 기판(310)으로 정의한다.
본 발명의 다른 실시예에 따른 반도체 패키지(300)는 하나의 반도체 다이(120)를 중심으로 일측에는 제1회로 기판(110)이 위치되고, 타측에는 제2회로 기판(310)이 위치될 수 있다. 즉, 반도체 다이(120)의 네측면(121c)중 서로 대향되는 두측면(121c)에 각각 제1회로 기판(110) 및 제2회로 기판(310)이 위치된다. 물론, 제2회로 기판(310)은 상기 제1회로 기판(110)과 완전히 동일한 구조를 하며, 또한 상기 반도체 다이(120)와의 유기적 결합 관계도 완전히 동일하다.
물론, 이러한 반도체 패키지(300)는 반도체 다이(120)의 상면(121a)중 양측 면(121c)에 가까운 영역에 각각 본드 패드(122,322)가 형성됨이 바람직하다. 즉, 반도체 다이(120)의 상면(121a)에 대략 두줄로 본드 패드(122)가 형성될 수 있다. 더불어, 일측에 일렬로 형성된 본드 패드(122)는 도전성 와이어(130)에 의해 제1회로 기판(110)에 전기적으로 접속되고, 타측에 일렬로 형성된 본드 패드(322) 역시 도전성 와이어(330)에 의해 제2회로 기판(310)에 전기적으로 접속된다. 여기서, 도면중 미설명 부호 311은 절연층이고, 312a는 상부 배선 패턴이며, 312b는 하부 배선 패턴이고, 313은 도전성 비아이다.
이와 같이 하여 본 발명에 의한 반도체 패키지(300)는 좀더 복잡한 구조의 반도체 다이(120)를 수용할 수 있게 된다. 예를 들면, 복잡한 연산 기능이 탑재된 플래시 메모리 등을 수용할 수 있게 된다. 물론, 이러한 구조에도 불구하고 본 발명에 의한 반도체 패키지(300)는 제1,2회로 기판(110,310)이 반도체 다이(120)의 양측면(121c)의 외측에만 위치됨으로써, 여전히 회로 기판의 원가를 절감할 수 있고, 이에 따라 반도체 패키지(100)의 원가도 절감할 수 있게 된다. 물론, 반도체 패키지(300)의 크기도 종래에 비해 상대적으로 작다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다
도 4에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 패키지(400)는 스택된 반도체 다이(420)를 제외하고는 상기 도 3a 내지 도 3c에 도시된 반도체 패키지(300)와 유사하다. 따라서, 그 차이점을 중심으로 설명한다. 여기서, 도면중 하부에 위치된 반도체 다이를 제1반도체 다이(120)로 정의하고, 상부에 위치된 반도체 다이를 제2반도체 다이(420)로 정의한다.
상기 제1반도체 다이(120)의 상부에는 접착제(425) 또는 접착 필름을 통하여 제2반도체 다이(420)가 접착된다. 즉, 제2반도체 다이(420)가 제1반도체 다이(120) 위에 스택된다. 여기서, 상기 제2반도체 다이(420)는 접착제(425)를 통하여 상기 제1반도체 다이(120) 위에 바로 스택될 수 있다. 즉, 상기 제1반도체 다이(120)와 제2반도체 다이(420)의 크기가 동일할 수 있으며, 상기 제2반도체 다이(420)의 바로 하부에 본드 패드(122)가 위치될 수 있다. 그러나, 상기 제1반도체 다이(120)와 제2반도체 다이(420) 사이에 개재되는 접착제(425)의 두께를 충분히 두껍게 함으로써, 상기 제1반도체 다이(120)에 접속된 도전성 와이어(130)는 상기 제2반도체 다이(420)에 쇼트되지 않도록 되어 있다. 물론, 이러한 구조에 의해 상기 제2반도체 다이(420)는 상기 제1반도체 다이(120)에 비해 더 큰 크기를 가질 수도 있다. 더불어, 상기 제2반도체 다이(420) 역시 본드 패드(422)가 구비되어 있으며, 이러한 본드 패드(422)는 제1,2회로 기판(110,310)의 상부 배선 패턴에 도전성 와이어(430)에 의해 전기적으로 접속될 수 있다. 더욱이, 상기 제2반도체 다이(420) 및 이것에 전기적으로 연결된 도전성 와이어(430) 역시 봉지재로 봉지됨으로써, 봉지부(140) 내측에 위치하게 된다.
이와 같이 하여 본 발명에 의한 반도체 패키지(400)는 하나의 봉지부(140) 내측에 2개의 반도체 다이(120,420)가 탑재됨으로써, 용량을 두배로 증가시킬 수 있게 된다. 예를 들면, 플래시 메모리의 경우 메모리 용량이 두배가 된다.
.
도 5는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 도시한 순서도이다.
도시된 바와 같이 본 발명에 의한 반도체 패키지의 제조 방법은 회로 기판 원판 준비 단계(S1)와, 회로 기판 원판 소잉 단계(S2)와, 회로 기판 접착 단계(S3)와, 반도체 다이 접착 단계(S4)와, 와이어 본딩 단계(S5)와, 봉지 단계(S6)와, 테이프 제거 단계(S7)와, 패키지 소잉 단계(S8)를 포함한다.
도 6a 내지 도 6g는 도 5에 도시된 반도체 패키지의 제조 방법을 순차적으로 도시한 평면도이다.
여기서, 상기 제조 방법은 도 1a 내지 도 1c에 도시된 반도체 패키지(100)를 중심으로 설명하나, 나머지 반도체 패키지(200,300,400)도 이와 유사한 방법으로 형성할 수 있다. 또한, 회로 기판(110) 및 반도체 다이(120)의 단면 구조는 위에서 이미 충분히 설명했으므로, 여기서는 제조 방법을 중심으로 설명하며 단면 구조의 설명은 생략하기로 한다.
도 6a에 도시된 바와 같이, 상기 회로 기판 원판 준비 단계(S1)에서는, 절연층(111)에 다수의 배선 패턴(112a)이 형성되어 있는 회로 기판 원판(110')을 준비한다.
도 6b에 도시된 바와 같이, 상기 회로 기판 원판 소잉 단계(S2)에서는, 상기 회로 기판 원판(110')을 소잉하여 낱개의 회로 기판(110)을 준비한다. 예를 들면, 다이아몬드 휠 등을 이용하여 상기 회로 기판 원판(110')을 세로 방향으로 소잉한 다. 도면중 이점 쇄선으로 표시된 라인이 소잉 라인이다.
도 6c에 도시된 바와 같이, 상기 회로 기판 접착 단계(S3)에서는, 커버 레이 테이프(125)를 준비하고, 상기 커버 레이 테이프(125) 위에 소정 간격으로 상기 소잉된 회로 기판(110)을 접착한다. 물론, 상기 회로 기판(110)과 회로 기판(110) 사이에는 낱개의 반도체 다이가 위치할 정도의 갭(gap)을 마련한다.
도 6d에 도시된 바와 같이, 상기 반도체 다이 접착 단계(S4)에서는, 상기 회로 기판(110)과 회로 기판(110) 사이의 커버 레이 테이프(125) 위에 반도체 다이(120)를 접착한다. 물론, 이러한 반도체 다이(120)는 다수의 본드 패드(122)가 형성되어 있다.
도 6e에 도시된 바와 같이, 상기 와이어 본딩 단계(S5)에서는, 상기 반도체 다이(120)와 회로 기판(110)을 도전성 와이어(130)로 본딩한다. 즉, 상기 반도체 다이(120)의 본드 패드(122)와 회로 기판(110)의 배선 패턴(112a)을 도전성 와이어(130)로 상호간 본딩한다. 이러한 도전성 와이어(130)는 예를 들면, 골드 와이어, 구리 와이어, 알루미늄 와이어, 실버 와이어 및 그 등가물중 선택된 어느 하나로 이루어질 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.
도 6f에 도시된 바와 같이, 상기 봉지 단계(S6)에서는, 상기 커버 레이 테이프(125) 위에 위치된 회로 기판(110), 반도체 다이(120) 및 도전성 와이어(130)를 봉지재로 봉지함으로써 봉지부(140)를 형성한다. 물론, 이러한 봉지는 금형을 이용한 트랜스퍼 몰딩(transfer molding) 방법을 이용하거나, 또는 디스펜서(dispenser)를 이용한 디스펜싱(dispensing) 방법을 이용할 수 있다. 그러나, 여 기서 봉지 방법을 한정하는 것은 아니다. 이러한 봉지재는 열가소성 수지, 열경화성 수지(실리콘, 페놀 또는 에폭시가 함유됨) 및 그 등가물중 선택된 어느 하나일 수 있으며, 여기서 그 재질을 한정하는 것은 아니다. 물론,
도 6g에 도시된 바와 같이, 상기 테이프 제거 단계(S7)에서는, 상기 회로 기판(110), 반도체 다이(120) 및 봉지부(140)로부터 커버 레이 테이프(125)를 제거한다. 그러면, 상기 회로 기판(110), 반도체 다이(120) 및 봉지부(140)의 저면이 모두 외부로 노출된다. 물론, 이러한 테이프 제거 단계는 하기할 패키지 소잉 단계(S8) 이후에 수행될 수도 있다.
도 6h에 도시된 바와 같이, 상기 패키지 소잉 단계(S8)에서는, 상기 봉지부(140)를 가로 방향 및 세로 방향으로 소잉함으로써, 낱개의 반도체 패키지(100)가 분리되도록 한다. 이러한 봉지부(140)의 소잉으로 인하여, 상기 회로 기판(110)중 적어도 세측면이 상기 봉지부(140)의 세측면을 통해 노출된다. 여기서, 도면중 이점 쇄선으로 표시된 라인이 소잉 라인이다.
이와 같이 하여, 본 발명은 최소 부피 또는 최소 체적의 회로 기판(110)을 이용하여 반도체 패키지(100)를 제조함으로써, 반도체 패키지(100)의 원가를 절감할 수 있게 된다. 또한, 본 발명은 회로 기판(110)의 부피 또는 체적이 작아짐으로써, 이를 이용한 반도체 패키지(100)의 크기 역시 최소화된다.
이상에서 설명한 것은 본 발명에 따른 반도체 패키지 및 그 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
도 1a는 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 저면 사시도이고, 도 1b는 그 단면도이며, 도 1c는 봉지부가 제거된 상태를 도시한 평면도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 3a는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 저면 사시도이고, 도 3b는 그 단면도이며, 도 3c는 봉지부가 제거된 상태를 도시한 평면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 도시한 순서도이다.
도 6a 내지 도 6g는 도 5에 도시된 반도체 패키지의 제조 방법을 순차적으로 도시한 평면도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100,200,300,400; 본 발명에 의한 반도체 패키지
110; 회로 기판
111; 절연층
112a,112b; 배선 패턴
113; 도전성 비아
120; 반도체 다이
122; 본드 패드
130; 도전성 와이어
140; 봉지부

Claims (13)

  1. 삭제
  2. 회로 기판과,
    상기 회로 기판의 일측에 위치된 반도체 다이와,
    상기 반도체 다이와 상기 회로 기판을 전기적으로 연결하는 적어도 하나의 도전성 와이어와,
    상기 회로 기판, 상기 반도체 다이 및 상기 도전성 와이어를 봉지재로 봉지하되, 상기 회로 기판의 측면 및 저면과, 상기 반도체 다이의 저면은 외부로 노출되도록 하는 봉지부를 포함하고,
    상기 회로 기판은
    상면 및 상기 상면의 반대면인 저면이 구비되고, 상기 상면과 상기 저면 사이에 4개의 측면이 형성된 절연층과,
    상기 절연층의 상면에 형성된 적어도 하나의 상부 배선 패턴과,
    상기 절연층의 저면에 형성된 적어도 하나의 하부 배선 패턴과,
    상기 상부 배선 패턴과 상기 하부 배선 패턴을 전기적으로 연결하는 도전성 비아를 포함하고,
    상기 절연층의 저면 및 그것에 형성된 하부 배선 패턴과, 상기 절연층의 측면중 상호 연결된 세측면이 상기 봉지부 외측으로 노출된 것을 특징으로 하는 반도체 패키지.
  3. 제 2 항에 있어서, 상기 반도체 다이는
    상면 및 상기 상면의 반대면인 저면이 구비되고, 상기 상면과 저면 사이에 4개의 측면이 형성되어 있되, 상기 4개의 측면중 어느 일측면의 외측에 상기 회로 기판이 위치된 것을 특징으로 하는 반도체 패키지.
  4. 제 3 항에 있어서, 상기 반도체 다이는
    상면에 본드 패드가 형성되고, 상기 본드 패드는 상기 도전성 와이어에 의해 상기 회로 기판의 상부 배선 패턴에 전기적으로 연결된 것을 특징으로 하는 반도체 패키지.
  5. 제 2 항에 있어서, 상기 봉지부는
    상면 및 상기 상면의 반대면인 저면이 구비되고, 상기 상면과 저면 사이에 4개의 측면이 형성되어 있되, 상기 봉지부의 상호 연결된 세측면은 상기 회로 기판중 상호 연결된 세측면과 동일면으로 형성된 것을 특징으로 하는 반도체 패키지.
  6. 제 5 항에 있어서, 상기 회로기판의 저면, 상기 반도체 다이의 저면 및 상기 봉지부의 저면은 동일면으로 형성된 것을 특징으로 하는 반도체 패키지.
  7. 제 3 항에 있어서, 상기 반도체 다이의 상면에는 다른 반도체 다이가 스택된 동시에 상기 회로 기판에 전기적으로 연결된 것을 특징으로 하는 반도체 패키지.
  8. 제 2 항에 있어서, 상기 반도체 다이는
    상면 및 상기 상면의 반대면인 저면이 구비되고, 상기 상면과 저면 사이에 4개의 측면이 형성되어 있되, 상기 4개의 측면중 대향되는 양측면의 외측에 각각 상기 회로 기판이 위치된 것을 특징으로 하는 반도체 패키지.
  9. 제 8 항에 있어서, 상기 반도체 다이의 상면에는 다른 반도체 다이가 스택된 동시에 상기 회로 기판에 전기적으로 연결된 것을 특징으로 하는 반도체 패키지.
  10. 회로 기판 원판을 준비하는 회로 기판 원판 준비 단계;
    상기 회로 기판 원판을 소잉하여 낱개의 회로 기판을 준비하는 회로 기판 원판 소잉 단계;
    상기 소잉된 회로 기판을 테이프 위에 접착하는 회로 기판 접착 단계;
    상기 회로 기판의 일측인 테이프 위에 반도체 다이를 접착하는 반도체 다이 접착 단계;
    상기 회로 기판과 상기 반도체 다이를 도전성 와이어로 상호 본딩하는 와이어 본딩 단계;
    상기 회로 기판, 상기 반도체 다이 및 상기 도전성 와이어를 봉지재로 봉지하여 봉지부를 형성하는 봉지 단계를 포함하여 이루어진 것을 특징으로 하는 반도 체 패키지 제조 방법.
  11. 제 10 항에 있어서, 상기 봉지 단계후 상기 회로 기판 및 상기 반도체 다이의 저면에 위치하는 테이프를 제거하는 테이프 제거 단계가 더 포함된 것을 특징으로 하는 반도체 패키지 제조 방법.
  12. 제 10 항에 있어서, 상기 봉지 단계후 상기 봉지부를 소잉하여 낱개의 반도체 패키지를 분리하는 소잉 단계가 더 포함된 것을 특징으로 하는 반도체 패키지의 제조 방법.
  13. 제 12 항에 있어서, 상기 소잉 단계 후에는 상기 회로 기판중 적어도 세측면이 상기 봉지부의 세측면을 통해 노출됨을 특징으로 하는 반도체 패키지의 제조 방법.
KR1020070072189A 2007-07-19 2007-07-19 반도체 패키지 및 그 제조 방법 KR100908764B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070072189A KR100908764B1 (ko) 2007-07-19 2007-07-19 반도체 패키지 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070072189A KR100908764B1 (ko) 2007-07-19 2007-07-19 반도체 패키지 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20090008871A KR20090008871A (ko) 2009-01-22
KR100908764B1 true KR100908764B1 (ko) 2009-07-22

Family

ID=40488888

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070072189A KR100908764B1 (ko) 2007-07-19 2007-07-19 반도체 패키지 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR100908764B1 (ko)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990013363A (ko) * 1997-07-08 1999-02-25 존엠.클락3세 칩 규모 패키지 및 그 제조 방법
KR100361716B1 (ko) 1994-11-02 2003-01-29 모토로라 인코포레이티드 측면고도가낮은볼-그리드어레이반도체패키지및그제조방법
KR20040037561A (ko) * 2002-10-29 2004-05-07 앰코 테크놀로지 코리아 주식회사 반도체패키지
KR20070102094A (ko) * 2006-04-13 2007-10-18 엘지이노텍 주식회사 다이 스택 구조

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100361716B1 (ko) 1994-11-02 2003-01-29 모토로라 인코포레이티드 측면고도가낮은볼-그리드어레이반도체패키지및그제조방법
KR19990013363A (ko) * 1997-07-08 1999-02-25 존엠.클락3세 칩 규모 패키지 및 그 제조 방법
KR20040037561A (ko) * 2002-10-29 2004-05-07 앰코 테크놀로지 코리아 주식회사 반도체패키지
KR20070102094A (ko) * 2006-04-13 2007-10-18 엘지이노텍 주식회사 다이 스택 구조

Also Published As

Publication number Publication date
KR20090008871A (ko) 2009-01-22

Similar Documents

Publication Publication Date Title
CN104520987B (zh) 具有引线键合互连且基板少的堆叠封装
US9196597B2 (en) Semiconductor package with single sided substrate design and manufacturing methods thereof
US8873244B2 (en) Package structure
US6603072B1 (en) Making leadframe semiconductor packages with stacked dies and interconnecting interposer
JP4808408B2 (ja) マルチチップパッケージ、これに使われる半導体装置及びその製造方法
TWI377658B (en) Integrated circuit package system with leadframe array
US7679178B2 (en) Semiconductor package on which a semiconductor device can be stacked and fabrication method thereof
US6916682B2 (en) Semiconductor package device for use with multiple integrated circuits in a stacked configuration and method of formation and testing
TWI599009B (zh) 半導體晶片封裝元件，半導體模組，半導體封裝元件之製造方法及半導體模組之製造方法
KR20120040039A (ko) 적층 반도체 패키지 및 그 제조 방법
US10943857B2 (en) Substrate with multi-layer resin structure and semiconductor device including the substrate
KR101944007B1 (ko) 반도체 패키지 및 그 제조방법
KR20160093248A (ko) 반도체 패키지 및 제조 방법
KR101474189B1 (ko) 집적회로 패키지
WO2014203739A1 (ja) 半導体装置及びその製造方法
KR100908764B1 (ko) 반도체 패키지 및 그 제조 방법
CN105023873A (zh) 基板结构及其制作方法
KR101494371B1 (ko) 이종의 서브스트레이트를 가지는 반도체 패키지 및 방법
TWI399839B (zh) 內置於半導體封裝構造之中介連接器
KR101123797B1 (ko) 적층 반도체 패키지
US7750450B2 (en) Stacked die package with stud spacers
KR100708050B1 (ko) 반도체패키지
KR100379092B1 (ko) 반도체패키지 및 그 제조 방법
TW202316607A (zh) 一種框架及封裝體
KR100907730B1 (ko) 반도체 패키지 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120706

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20130709

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee