JPH08162427A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH08162427A
JPH08162427A JP29832594A JP29832594A JPH08162427A JP H08162427 A JPH08162427 A JP H08162427A JP 29832594 A JP29832594 A JP 29832594A JP 29832594 A JP29832594 A JP 29832594A JP H08162427 A JPH08162427 A JP H08162427A
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JP
Japan
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contact hole
wiring layer
semiconductor device
semiconductor substrate
oxide film
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Application number
JP29832594A
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English (en)
Inventor
Junichi Tsuchimoto
淳一 土本
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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Abstract

(57)【要約】 【目的】 コンタクトホール4形成時のエッチングによ
りコンタクトホール4底の下地表面に形成される損傷層
5および堆積物6を、下地にダメージを与えることなく
除去しコンタクト抵抗を低減させる。 【構成】 シリコン単結晶基板1上のシリコン酸化膜3
をRIEによりエッチングしてコンタクトホール4を形
成した後、HCl雰囲気中で熱処理することによりコン
タクトホール4底の損傷層5および堆積物6を除去す
る。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明は半導体装置の製造方法
に関し、特にコンタクトホール抵抗の低減化に関するも
のである。
【0002】
【従来の技術】LSIの高集積化に伴ってコンタクトホ
ール径が微細になるにつれて、そのコンタクト抵抗は、
コンタクト径の二乗に反比例して増大する。このため、
低抵抗で信頼性の高いコンタクトの形成はますます重要
な課題である。従来の半導体装置の製造方法では、コン
タクトホール形成時のドライエッチングの際、コンタク
トホール底の下地表面にエッチングによる損傷層や反応
生成物による堆積物が形成され、コンタクト抵抗の増大
を招く。このため、良好なコンタクト抵抗を得るために
は、例えば、’93秋の応用物理学会誌 P.765
(29Q−ZE−3)に示されるように、コンタクトホ
ール形成のためのドライエッチングの後、ケミカルドラ
イエッチング(以下、CDEと称す)によるコンタクト
ホール底の損傷層や堆積物の除去が有効であることが知
られている。
【0003】
【発明が解決しようとする課題】CDEでは、プラズマ
発生部と実際のエッチング部とを分離する等によりイオ
ンの照射効果が小さく、質量数の大きな、すなわち大き
なエネルギーを有するイオンに基板が直接さらされるこ
とはないが、イオン衝撃による基板の損傷は全くないわ
けではない。また、プラズマ中に基板がさらされること
により、下層の例えばゲート酸化膜等にチャージアップ
等の静電的ダメージを与えることがあった。また、CD
Eでは層間のシリコン酸化膜をもエッチングされるた
め、コンタクトホールの径が所望の寸法より大きくなっ
てしまう。このように、良好なコンタクト抵抗を得るた
め、ドライエッチングによるコンタクトホール形成後に
CDEによりコンタクトホール底に存在する損傷層や堆
積物の除去を行うと、コンタクトホールの径を所望の寸
法より大きくしてしまうとともに、再びコンタクトホー
ル底の下地表面を損傷したり、下層に静電的ダメージを
与え、半導体装置の電気的特性を悪化させるという問題
点があった。
【0004】この発明は、上記のような問題点を解消す
るためになされたものであって、エッチングによるコン
タクトホール形成後に、コンタクトホール底に存在す
る、エッチングによる損傷層や堆積物を、下地にダメー
ジを与えることなく、またコンタクトホールの径を広げ
ることなく除去し、コンタクト抵抗を低減させ、半導体
装置の電気的特性を向上させることを目的とする。
【0005】
【課題を解決するための手段】この発明の請求項1に係
る半導体装置の製造方法は、シリコン単結晶から成る半
導体基板上に絶縁膜を形成する工程と、上記絶縁膜上に
ホトレジスト・パターンを形成し、該ホトレジスト・パ
ターンをマスクにして上記絶縁膜をエッチングして上記
半導体基板表面に到達するコンタクトホールを形成する
工程と、このコンタクトホール形成時の上記絶縁膜のエ
ッチングにより上記コンタクトホール底の上記半導体基
板表面に形成される損傷および堆積物を、上記半導体基
板をハロゲン化合物を含む雰囲気中にて熱処理すること
により除去する工程と、次いで上記コンタクトホールを
介して上記半導体基板表面にコンタクトする電極配線層
を形成する工程と、を有するものである。
【0006】この発明の請求項2に係る半導体装置の製
造方法は、半導体基板をハロゲン化合物を含む雰囲気中
にて熱処理する工程において、コンタクトホール底のシ
リコンの削れ量が15.0nmを越えないものである。
【0007】この発明の請求項3に係る半導体装置の製
造方法は、半導体基板上に第1の配線層となるポリシリ
コン配線層を形成する工程と、次いで全面に絶縁膜を形
成する工程と、上記絶縁膜上にホトレジスト・パターン
を形成し、該ホトレジスト・パターンをマスクにして上
記絶縁膜をエッチングして上記ポリシリコン配線層に到
達するコンタクトホールを形成する工程と、このコンタ
クトホール形成時の上記絶縁膜のエッチングにより上記
コンタクトホール底の上記ポリシリコン配線層表面に形
成される損傷層および堆積物を、上記半導体基板をハロ
ゲン化合物を含む雰囲気中にて熱処理することにより除
去する工程と、次いで上記コンタクトホールを介して上
記ポリシリコン配線層にコンタクトする第2の配線層と
なる電極配線層を形成する工程と、を有するものであ
る。
【0008】この発明の請求項4に係る半導体装置の製
造方法は、半導体基板をハロゲン化合物を含む雰囲気中
にて熱処理するに先立って、コンタクトホール底表面の
自然酸化膜を除去するものである。
【0009】この発明の請求項5に係る半導体装置の製
造方法は、コンタクトホール底表面の自然酸化膜除去
を、半導体基板を水素雰囲気中にて熱処理することによ
り行い、引き続いて同一真空中でハロゲン化合物を含む
雰囲気中にて熱処理を行うものである。
【0010】この発明の請求項6に係る半導体装置の製
造方法は、水素雰囲気中での熱処理による自然酸化膜除
去を、処理温度の下限を800℃として行うものであ
る。
【0011】この発明の請求項7に係る半導体装置の製
造方法は、コンタクトホール底表面の自然酸化膜除去
を、半導体基板を微量のSiH4を添加した水素雰囲気
中にて熱処理することにより行うものである。
【0012】この発明の請求項8に係る半導体装置の製
造方法は、コンタクトホール底表面の自然酸化膜除去に
おけるSiH4の添加量を100PPM以下にするもの
である。
【0013】この発明の請求項9に係る半導体装置の製
造方法は、半導体基板をハロゲン化合物を含む雰囲気中
にて熱処理する工程と、次いで電極配線層を形成する工
程とを連続して同一真空中にて行うものである。
【0014】この発明の請求項10に係る半導体装置の
製造方法は、ハロゲン化合物としてHClを用いるもの
である。
【0015】この発明の請求項11に係る半導体装置の
製造方法は、コンタクトホールを介して下地に接続形成
する電極配線層を、ポリシリコン薄膜で構成するもので
ある。
【0016】
【作用】この発明による半導体装置の製造方法は、コン
タクトホール底の半導体基板表面に、コンタクトホール
形成時のエッチングにより形成される損傷層および堆積
物を、半導体基板をハロゲン化合物を含む雰囲気中にて
熱処理することにより除去した後、コンタクトホールを
介して半導体基板表面とコンタクトする電極配線層を形
成する。ハロゲン化合物を含む雰囲気中での熱処理によ
りシリコンはエッチングされるため、この処理によりコ
ンタクトホール底の半導体基板シリコン層の表面は所定
量エッチングされ損傷層および堆積物が除去される。ま
た、ハロゲン化合物を含む雰囲気中での熱処理では絶縁
膜はほとんどエッチングされないため、コンタクトホー
ルの径を広げることはない。このようにハロゲン化合物
を含む雰囲気中での熱処理のみで、損傷層および堆積物
を除去するため、従来のCDEによる除去のように、イ
オンやプラズマによるダメージを半導体基板に与えるこ
となくコンタクトホール底の半導体基板表面を容易に清
浄化でき、電極配線層のコンタクト抵抗が低減できると
ともにコンタクトホールの径も所望の寸法のものが得ら
れる。
【0017】また、この発明によると、ハロゲン化合物
を用いる熱処理によるコンタクトホール底のシリコンの
削れ量を15.0nmを越えないようにした。このた
め、イオン注入によって形成される拡散層を代表的注入
条件で形成した場合、注入の深さRPの1/2を越えな
い程度にシリコンの削れ量を抑えることができる。この
ためコンタクトホール底の下地となる拡散層を破壊する
ことなく表面を清浄化できる。
【0018】また、この発明による半導体装置の製造方
法は、第1の配線層となるポリシリコン配線層上のコン
タクトホール形成後、ハロゲン化合物を含む雰囲気中で
の熱処理により、コンタクトホール底のポリシリコン配
線層の表面を所定量エッチングし、損傷層および堆積物
を除去した後、第2の配線層となる電極配線層を形成す
る。このため、多層配線における上層配線層において
も、イオンやプラズマによるダメージを下地に与えるこ
となくコンタクトホール底の下地表面を、損傷層や堆積
物を除去して容易に清浄化でき、コンタクト抵抗が低減
できる。
【0019】また、この発明によると、ハロゲン化合物
を含む雰囲気中にて熱処理するに先立って、コンタクト
ホール底表面の自然酸化膜を除去する。コンタクトホー
ル形成後、ハロゲン化合物を用いる熱処理までの間に、
半導体基板のシリコン表面には、大気中にさらされるこ
とにより自然酸化膜が形成されることが多い。ハロゲン
化合物を用いる熱処理ではシリコン酸化膜のエッチング
レートは極めて小さいため、予め自然酸化膜を除去して
おくことにより、その下のシリコン層のエッチングを効
果的に進めることができ、コンタクトホール底の下地表
面の損傷層や堆積物が確実に除去でき、上記効果が確実
に得られる。
【0020】また、この発明によると、自然酸化膜除去
を水素雰囲気中での熱処理において行い、引き続いて同
一真空中でハロゲン化合物を含む雰囲気中にて熱処理す
る。このため、自然酸化膜除去が容易であるとともに、
その後、引き続いて同一真空中でハロゲン化合物を用い
る熱処理を行うため、半導体基板が大気中にさらされて
表面に自然酸化膜が再成長することなく、自然酸化膜の
ない状態でコンタクトホール底のシリコン層のエッチン
グができ上記効果がさらに確実となる。
【0021】また、この発明によると水素雰囲気中での
熱処理による自然酸化膜除去を、処理温度の下限を80
0℃として行うため、効果的に自然酸化膜が除去でき
る。
【0022】また、この発明によると、微量のSiH4
を添加した水素雰囲気中での熱処理により自然酸化膜除
去を行うため、自然酸化膜の除去が促進され、処理温度
を低温化することができる。また、SiH4の添加量を
100PPM以下にすることにより、デポを防止して効
果的に自然酸化膜の除去を促進できる。
【0023】また、この発明によると、ハロゲン化合物
を用いる熱処理とその後の電極配線層の形成とを連続し
て同一真空中にて行う。このため、コンタクトホール底
の損傷層および堆積物を除去した後、半導体基板を大気
中にさらして表面に自然酸化膜を成長させることなく電
極配線層をコンタクトさせることができ、効果的にコン
タクト抵抗を低減できる。
【0024】また、この発明によるとハロゲン化合物と
してHClを用いるため、上述したハロゲン化合物を用
いた熱処理による効果が確実に得られる。
【0025】また、この発明によると、コンタクトホー
ルを介して下地に接続形成する電極配線層をポリシリコ
ン薄膜で構成した。ポリシリコン薄膜は、熱的に安定
で、不純物添加による低抵抗化が容易であり、さらに薄
膜堆積および後工程での加工が比較的容易であるため、
低抵抗で信頼性の高い電極配線層が容易に得られる。
【0026】
【実施例】
実施例1.以下、この発明の一実施例を図1を用いて説
明する。まず、半導体基板としての単結晶シリコン基板
1(以下、基板と称す)を素子分離し、拡散層2等の素
子領域を形成した後、全面に絶縁膜としてのシリコン酸
化膜3を熱CVD法にて約0.3μmの膜厚に堆積す
る。その後シリコン酸化膜3上の全面にホトレジスト膜
(図示せず)を回転塗布法により塗布し、ホトリソグラ
フィ技術によりパターン化する。このレジストパターン
をマスクにして、下地のシリコン酸化膜3を反応性イオ
ンエッチング(以下、RIEと称す)により、エッチン
グガスとしてCHF3を主に用いて除去し、シリコン酸
化膜3にコンタクトホール4を形成し、その後、ホトレ
ジスト膜を除去する。このとき、コンタクトホール4底
の基板1表面にはエッチングによる損傷層5や反応生成
物による堆積物6が形成される(図1(a))。
【0027】次に、基板1を真空容器中に設置し、水素
流量6SLM、圧力80torrのガス雰囲気で基板1
を700℃〜750℃に加熱する。温度が安定した後H
Clガスを流量1SLMにて添加して、約1分間エッチ
ングする。このエッチングによる基板1シリコン層のエ
ッチングレートを図2に示す。これによると725℃で
約1分間の処理でシリコン層は約9.0nmエッチング
される。このようにして、コンタクトホール4底の基板
1表面が約9.0nmの厚さでエッチングされるため、
基板1表面に形成されていた損傷層5や堆積物6は除去
される。(図1(b))。
【0028】引き続いて同一真空容器中にて、電極配線
層7となるリンドープトポリシリコン膜をCVD法によ
り、原料ガスとしてモノシラン(SiH4),フォスフ
ィン(PH3)を主に用い、成膜温度約570℃、膜中
リン濃度4×1020/cm3で約0.1μmの膜厚に堆
積して、コンタクトホール4内に埋め込む(図1
(c))。
【0029】このようにして形成された電極配線層7
は、コンタクトホール4形成後にコンタクトホール4底
の損傷層5や堆積物6を除去することなくそのままコン
タクトホール4内に埋め込まれた場合に比べ、コンタク
ト抵抗を約15%低減できる。また、上記実施例1では
損傷層5や堆積物6をHCl雰囲気中での熱処理のみで
除去しているため、従来例で示したCDEによる除去の
ように、イオンやプラズマによるダメージを基板1に与
えることなく、良好な電気的特性が得られる。また、H
Cl雰囲気中での熱処理ではシリコン酸化膜3はほとん
どエッチングされないため、コンタクトホール4の径を
広げることはない。さらに、損傷層5や堆積物6を除去
した後、引き続いて同一真空中で電極配線層7を形成す
るため、基板1表面を大気中にさらして自然酸化膜を成
長させることなく電極配線層7をコンタクトさせること
ができ、コンタクト抵抗を効果的に低減できる。
【0030】また、上記実施例1では電極配線層7にポ
リシリコン薄膜を用いた。ポリシリコン薄膜は、熱的に
安定である、リン、砒素、ボロン等の不純物を添加する
ことで低抵抗化が容易に行える、薄膜堆積および後工程
での加工が比較的容易である、等のプロセス上の長所を
持つ。このため低抵抗で信頼性の高い電極配線層が容易
に得られる。
【0031】なお、上記実施例1では、コンタクトホー
ル4を形成するのにCHF3ガスを用いたRIEにより
シリコン酸化膜3をエッチングしたが、エッチングガス
はシリコン酸化膜3をエッチングできるものであれば何
でも良い。またエッチング方式に関しても、平行平板型
RIE、ECRRIE、マグネトロンRIE等限定され
ない。
【0032】また、HCl雰囲気での熱処理により基板
1シリコン層のエッチングは約15.0nm以下が好ま
しい。下地拡散層2は通常イオン注入によって形成さ
れ、代表的な注入エネルギー50KeVで砒素注入を行
った場合、注入の深さRPが約32.0nmとなるた
め、その1/2以下のエッチング量にすることにより、
拡散層2の破壊を防止できる。
【0033】また、上記実施例1ではHClガスを用い
たが、これに限るものではなく、他のハロゲン原子を含
むハロゲン化合物雰囲気での熱処理でも良い。
【0034】実施例2.上記実施例1では、コンタクト
ホール4形成後、真空容器中において、HCl雰囲気で
基板1に熱処理を施した。しかしながら、コンタクトホ
ール4形成後、基板1を真空容器内に搬入する前に、基
板1が大気中にさらされるため、シリコン表面には0.
10〜0.20nm程度の厚さの自然酸化膜が形成され
ることが多い。このため、コンタクトホール4形成後、
例えば希弗酸によるウェットエッチングにより自然酸化
膜を除去した後、上記実施例1と同様の処理によりその
下の基板1シリコン層をエッチングして損傷層5および
堆積物6を除去する。
【0035】HClのようなハロゲン化合物による熱化
学的エッチングでは、シリコン酸化膜のエッチングレー
トは極めて小さいものである。表面の自然酸化膜の有無
による基板1シリコン層のエッチング量を図3に示す。
なお、エッチング条件は、上記実施例1と同様のガス雰
囲気で加熱温度750℃とする。このようにシリコン表
面に自然酸化膜が形成されている場合、予めウェットエ
ッチングにより自然酸化膜を除去した後、HCl雰囲気
での熱処理を施すことにより、基板1シリコン層を効果
的にエッチングすることができ、コンタクトホール4底
に形成された損傷層5や堆積物6が除去できる。
【0036】実施例3.次に、上記自然酸化膜の除去
を、基板1を水素雰囲気で熱処理することによって除去
した後、基板1シリコン層をエッチングする方法につい
て以下に示す。まず、上記実施例1と同様に、素子分離
され、素子領域が形成された基板1にシリコン酸化膜3
を形成し、このシリコン酸化膜3をRIEによりエッチ
ングしてコンタクトホール4を形成する。これにより、
上記実施例1と同様に、コンタクトホール4底の基板1
表面には、エッチングによる損傷層5や反応生成物によ
る堆積物6が形成される(図1(a)参照)。
【0037】次に、基板1を真空容器中に設置し、水素
流量7SLM、圧力80torrのガス雰囲気で基板1
を800℃以上、例えば850℃まで昇温させる。昇温
に要する時間は約45秒であり、その後約1分間保持す
る。次に基板1を725℃に降温させた後、水素流量を
6SLMにして、HClガスを流量1SLMにて添加
し、約1分間エッチングする。これにより、コンタクト
ホール4底の自然酸化膜が除去され、さらにその下の基
板1シリコン層が約7.0nmの厚さでエッチングさ
れ、損傷層5や堆積物6が除去される(図1(b)参
照)。引き続いて同一真空容器中にて、上記実施例1と
同様に電極配線層7を堆積してコンタクトホール4内に
埋め込む(図1(c)参照)。
【0038】上記実施例3によると、HCl雰囲気での
熱処理による基板1シリコン層のエッチングに先立っ
て、水素雰囲気での熱処理による自然酸化膜除去をIn
−situにて行う。このため自然酸化膜除去が容易に
でき、その後基板1表面が大気中にさらされることなく
自然酸化膜を再成長させることがない。このように、基
板1表面に自然酸化膜がない状態でシリコン層のエッチ
ングができるので、さらに確実で効果的なエッチングが
でき、コンタクトホール4底の形成された損傷層5や堆
積物6を信頼性良く確実に除去できる。
【0039】実施例4.次に、上記実施例3で示した水
素雰囲気での熱処理による自然酸化膜除去の別例を以下
に示す。上記実施例3と同様に、シリコン酸化膜3をエ
ッチングしてコンタクトホール4を形成した後、基板1
を真空容器中に設置し、水素流量7SLM、圧力80t
orrのガス雰囲気で基板1を加熱する。このときSi
4を流量約0.3SCCMにて添加し、基板1を75
0℃まで昇温させた後1分間保持する。次にSiH4
止め、上記実施例3と同様の条件でHCl雰囲気での熱
処理による基板1シリコン層のエッチングを行う。
【0040】上記実施例4では、水素雰囲気での熱処理
中に微量のSiH4を添加する。このときSiH4は以下
に示すような反応式に従い、表面の自然酸化膜(SiO
2)を還元分解する。
【0041】SiH4+SiO2 → SiO+nH2
【0042】このようにSiH4を添加することで自然
酸化膜の除去が促進され、処理温度を50℃〜100℃
程度低温化することができる。なお、添加するSiH4
は100PPM以下の微量とする。濃度がこれ以上にな
ると、デポが生じるため好ましくない。
【0043】実施例5.次に、この発明を多層配線に適
用した場合について図4に基づいて以下に示す。まず、
基板1表面に所望の素子領域を形成した後、シリコン酸
化膜8を形成し、さらに第1の配線層となるポリシリコ
ン配線層9を形成し、パターニングする。次に、全面に
シリコン酸化膜3aを熱CVD法にて約0.3μmの膜
厚に堆積した後、通常のホトリソグラフィ法およびRI
E法により、ポリシリコン配線層9上のシリコン酸化膜
3aにコンタクトホール4aを形成し、その後ホトレジ
スト膜を除去する。このときコンタクトホール4a底の
ポリシリコン配線層9表面にはエッチングによる損傷層
5aや反応生成物による堆積物6aが形成される(図4
(a))。
【0044】次に、上記実施例1と同様にHCl雰囲気
で基板1を熱処理してコンタクトホール4a底のポリシ
リコン配線層9表面をエッチングして、損傷層5aや堆
積物6aを除去する。(図4(b))。続いて、上記実
施例1と同様にリンドープトポリシリコン膜を堆積し
て、第2の配線層となる電極配線層7aをコンタクトホ
ール4a内に埋め込むように形成する(図4(c))。
【0045】このように、多層配線における電極配線層
7aにおいても、イオンやプラズマによるダメージを下
地に与えることなくコンタクトホール4a底の損傷層5
aや堆積物6aを容易に除去することができコンタクト
抵抗が低減できる。
【0046】なお、コンタクトホール4aは図5に示す
ように、ポリシリコン配線層9上から基板1上の双方に
渡って形成されたものでも良く、同様の効果が得られ
る。
【0047】また、上記実施例5では、上記実施例1と
同様のエッチング処理を多層配線に適用したが、上記実
施例2〜4と同様の処理によりコンタクトホール4a底
の損傷層5aや堆積物6aの除去を行っても良く、それ
ぞれ同様の効果が得られる。
【0048】
【発明の効果】以上のようにこの発明によると、ハロゲ
ン化合物を含む雰囲気中での熱処理により、コンタクト
ホール底の損傷層および堆積物を除去するため、イオン
やプラズマによるダメージを半導体基板に与えることな
くコンタクトホール底の半導体基板表面を容易に清浄化
できる。また、コンタクトホールの径を広げることなく
所望の寸法のものが得られる。このため、電極配線層の
コンタクト抵抗を低減できるとともに、電気的特性が良
好で信頼性の高い半導体装置が得られる。
【0049】また、この発明によると、ハロゲン化合物
を用いる熱処理によるコンタクトホール底のシリコンの
削れ量を15.0nmを越えないようにしたため、コン
タクトホール底の半導体基板表面を、拡散層を破壊する
ことなく清浄化でき、信頼性が向上する。
【0050】また、この発明による半導体装置の製造方
法は、多層配線構造の上層配線層にも適用でき、イオン
やプラズマによるダメージを下地に与えることなくコン
タクトホール底のポリシリコン配線層表面を容易に清浄
化でき、上層配線層のコンタクト抵抗を低減できるとと
もに、電気的特性が良好で信頼性の高い半導体装置が得
られる。
【0051】また、この発明によると、ハロゲン化合物
を用いる熱処理に先立って、自然酸化膜を除去するた
め、コンタクトホール底のシリコン層のエッチングを効
果的に進めることができ、コンタクトホール底の下地表
面を損傷層や堆積物が確実に除去でき、上記効果が確実
に得られる。
【0052】また、この発明によると、水素雰囲気中で
の熱処理により自然酸化膜を除去し、引き続いて同一真
空中でハロゲン化合物を用いる熱処理を行うため、自然
酸化膜除去が容易であるとともに、その後に自然酸化膜
の再成長させることがなく上記効果が更に確実となる。
また、水素雰囲気中での処理温度の下限を800℃とす
ることにより、自然酸化膜除去を効果的に行える。さら
にまた、微量のSiH4を添加することにより、自然酸
化膜の除去が促進され、処理温度を低温化できる。また
このとき、SiH4の添加量を100PPM以下にする
ことにより、デポを防止して効果的に、しかも信頼性良
く自然酸化膜の除去を行う。
【0053】また、この発明によると、ハロゲン化合物
を用いる熱処理とその後の電極配線層の形成とを連続し
て同一真空中にて行うため、コンタクトホール底の下地
表面を清浄化した後、自然酸化膜を成長させることなく
電極配線層をコンタクトさせることができ、コンタクト
抵抗を効果的に低減できる。
【0054】また、この発明によると、ハロゲン化合物
としてHClを用いるため、上述したハロゲン化合物を
用いた熱処理による効果が確実に得られる。
【0055】また、この発明によると、電極配線層をポ
リシリコン薄膜で構成したため、低抵抗で信頼性の高い
電極配線層が容易に得られる。
【図面の簡単な説明】
【図1】 この発明の実施例1による半導体装置の製造
方法を示す断面図である。
【図2】 この発明による実施例1におけるシリコン層
のエッチングレートを示した図である。
【図3】 この発明による自然酸化膜の有無によるシリ
コン層のエッチング量を示した図である。
【図4】 この発明の実施例4による半導体装置の製造
方法を示す断面図である。
【図5】 この発明の実施例4の別例による半導体装置
の製造方法を示す断面図である。
【符号の説明】
1 半導体基板としてのシリコン単結晶基板、3,3a
絶縁膜としてのシリコン酸化膜、4,4a コンタク
トホール、5,5a 損傷層、6,6a 堆積物、7,
7a 電極配線層、9 ポリシリコン配線層。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/768

Claims (11)

    【特許請求の範囲】
  1. 【請求項1】 シリコン単結晶から成る半導体基板上に
    絶縁膜を形成する工程と、上記絶縁膜上にホトレジスト
    ・パターンを形成し、該ホトレジスト・パターンをマス
    クにして上記絶縁膜をエッチングして上記半導体基板表
    面に到達するコンタクトホールを形成する工程と、この
    コンタクトホール形成時の上記絶縁膜のエッチングによ
    り上記コンタクトホール底の上記半導体基板表面に形成
    される損傷および堆積物を、上記半導体基板をハロゲン
    化合物を含む雰囲気中にて熱処理することにより除去す
    る工程と、次いで上記コンタクトホールを介して上記半
    導体基板表面にコンタクトする電極配線層を形成する工
    程と、を有することを特徴とする半導体装置の製造方
    法。
  2. 【請求項2】 半導体基板をハロゲン化合物を含む雰囲
    気中にて熱処理する工程において、コンタクトホール底
    のシリコンの削れ量が15.0nmを越えないことを特
    徴とする請求項1記載の半導体装置の製造方法。
  3. 【請求項3】 半導体基板上に第1の配線層となるポリ
    シリコン配線層を形成する工程と、次いで全面に絶縁膜
    を形成する工程と、上記絶縁膜上にホトレジスト・パタ
    ーンを形成し、該ホトレジスト・パターンをマスクにし
    て上記絶縁膜をエッチングして上記ポリシリコン配線層
    に到達するコンタクトホールを形成する工程と、このコ
    ンタクトホール形成時の上記絶縁膜のエッチングにより
    上記コンタクトホール底の上記ポリシリコン配線層表面
    に形成される損傷層および堆積物を、上記半導体基板を
    ハロゲン化合物を含む雰囲気中にて熱処理することによ
    り除去する工程と、次いで上記コンタクトホールを介し
    て上記ポリシリコン配線層にコンタクトする第2の配線
    層となる電極配線層を形成する工程と、を有することを
    特徴とする半導体装置の製造方法。
  4. 【請求項4】 半導体基板をハロゲン化合物を含む雰囲
    気中にて熱処理するに先立って、コンタクトホール底表
    面の自然酸化膜を除去することを特徴とする請求項1〜
    3のいずれかに記載の半導体装置の製造方法。
  5. 【請求項5】 コンタクトホール底表面の自然酸化膜除
    去を、半導体基板を水素雰囲気中にて熱処理することに
    より行い、引き続いて同一真空中でハロゲン化合物を含
    む雰囲気中にて熱処理を行うことを特徴とする請求項4
    記載の半導体装置の製造方法。
  6. 【請求項6】 水素雰囲気中での熱処理による自然酸化
    膜除去を、処理温度の下限を800℃として行うことを
    特徴とする請求項5記載の半導体装置の製造方法。
  7. 【請求項7】 コンタクトホール底表面の自然酸化膜除
    去を、半導体基板を微量のSiH4を添加した水素雰囲
    気中にて熱処理することにより行うことを特徴とする請
    求項5記載の半導体装置の製造方法。
  8. 【請求項8】 コンタクトホール底表面の自然酸化膜除
    去におけるSiH4の添加量を100PPM以下にする
    ことを特徴とする請求項7記載の半導体装置の製造方
    法。
  9. 【請求項9】 半導体基板をハロゲン化合物を含む雰囲
    気中にて熱処理する工程と、次いで電極配線層を形成す
    る工程とを連続して同一真空中にて行うことを特徴とす
    る請求項1〜8のいずれかに記載の半導体装置の製造方
    法。
  10. 【請求項10】 ハロゲン化合物としてHClを用いる
    ことを特徴とする請求項1〜9のいずれかに記載の半導
    体装置の製造方法。
  11. 【請求項11】 コンタクトホールを介して下地に接続
    形成する電極配線層を、ポリシリコン薄膜で構成するこ
    とを特徴とする請求項1〜10のいずれかに記載の半導
    体装置の製造方法。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100403130B1 (ko) * 2001-12-27 2003-10-30 동부전자 주식회사 반도체 소자용 금속 배선의 클리닝 방법
US7111629B2 (en) 2001-01-08 2006-09-26 Apl Co., Ltd. Method for cleaning substrate surface
JP2013516085A (ja) * 2009-12-29 2013-05-09 エムイーエムシー・エレクトロニック・マテリアルズ・インコーポレイテッド シリコンオンインシュレータウェハを処理する方法
JP2014197685A (ja) * 2010-10-29 2014-10-16 東京エレクトロン株式会社 凹状部分を有した被処理体上へのシリコン膜の成膜方法
EP3196937A3 (en) * 2016-01-04 2017-11-22 Semiconductor Manufacturing International Corporation (Beijing) A nand flash memory and fabrication method thereof

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7111629B2 (en) 2001-01-08 2006-09-26 Apl Co., Ltd. Method for cleaning substrate surface
KR100403130B1 (ko) * 2001-12-27 2003-10-30 동부전자 주식회사 반도체 소자용 금속 배선의 클리닝 방법
JP2013516085A (ja) * 2009-12-29 2013-05-09 エムイーエムシー・エレクトロニック・マテリアルズ・インコーポレイテッド シリコンオンインシュレータウェハを処理する方法
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