JPH08153818A - 半導体用パッケージ - Google Patents
半導体用パッケージInfo
- Publication number
- JPH08153818A JPH08153818A JP6293239A JP29323994A JPH08153818A JP H08153818 A JPH08153818 A JP H08153818A JP 6293239 A JP6293239 A JP 6293239A JP 29323994 A JP29323994 A JP 29323994A JP H08153818 A JPH08153818 A JP H08153818A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- fet
- terminal
- package
- semiconductor chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
Landscapes
- Microwave Amplifiers (AREA)
Abstract
(57)【要約】
【目的】ＦＥＴのベアチップ上の各電極と、ＦＥＴのリ
ード端子に接続されるマイクロストリップパターンとの
距離を短くしてリード端子に含まれるインダクタンス成
分を低減させる。 【構成】ＦＥＴのベアチップ３を搭載する基板２におい
て、ゲート端子４，ドレイン端子５，ソース端子６を構
成する部分を凹形状に内側に、ベアチップ３に近接する
ように切り欠いた部分は、側面メッキすることによりゲ
ート端子４，ドレイン端子５，ソース端子６の各電極部
を形成する。
ード端子に接続されるマイクロストリップパターンとの
距離を短くしてリード端子に含まれるインダクタンス成
分を低減させる。 【構成】ＦＥＴのベアチップ３を搭載する基板２におい
て、ゲート端子４，ドレイン端子５，ソース端子６を構
成する部分を凹形状に内側に、ベアチップ３に近接する
ように切り欠いた部分は、側面メッキすることによりゲ
ート端子４，ドレイン端子５，ソース端子６の各電極部
を形成する。
Description
【０００１】
【産業上の利用分野】本発明はマイクロ波帯増幅器に用
いられる高周波用トランジスタのパッケージに関し、特
にＧａＡｓＦＥＴのような高周波トランジスタのパッケ
ージに関する。
いられる高周波用トランジスタのパッケージに関し、特
にＧａＡｓＦＥＴのような高周波トランジスタのパッケ
ージに関する。
【０００２】
【従来の技術】従来のマイクロ波帯低雑音ＧａＡｓＦＥ
Ｔにおいて通常用いられるパッケージの構造は図３に示
すようにゲート端子３４を１本，ドレイン端子３５を１
本，ソース端子３６ａ，３６ｂを２本有している。ま
た、これらの端子には細長いリボン状リードを放射状に
十字形になるように接続されている。本構造について
は、例えば特開平０１−２１６６０８号公報に記載され
ている。
Ｔにおいて通常用いられるパッケージの構造は図３に示
すようにゲート端子３４を１本，ドレイン端子３５を１
本，ソース端子３６ａ，３６ｂを２本有している。ま
た、これらの端子には細長いリボン状リードを放射状に
十字形になるように接続されている。本構造について
は、例えば特開平０１−２１６６０８号公報に記載され
ている。
【０００３】本図についてさらに詳細に説明する。１
は、気密封止用セラミックキャップ，２はＦＥＴ基板用
基板，３はＦＥＴのべアチップ，３４はゲートリード端
子，３５はドレインリード端子，３６はリースリード端
子，１１はベアチップと各リード端子をむすぶボンディ
ングワイアである。ここで各リード端子のパッケージか
ら突出した部分は幅Ｗ、長さＬの細長い形状をしてい
る。次に、上述のＧａＡｓＦＥＴを用いてマイクロ波帯
増幅器を構成した例を図４に示す。図４において、７
ａ，７ｂは、ソース接地用マイクロストリップパター
ン，８ａ，８ｂはマイクロストリップ線路，９は誘電体
基板，１０は接地導体である。入力側整合回路８ａはゲ
ートリード端子を半田付けするために幅Ｗ′（＞Ｗ），
長さＬ′（＞Ｌ）のマイクロストリップ線路が最初に接
続されその後に、整合回路パターンが接続される構成を
している。なお以上説明した従来技術のパッケージは１
９９１年版ＮＥＣデータブック「マイクロ波デバイス」
第６０７頁から６１５頁にパッケージの説明として記載
されている。
は、気密封止用セラミックキャップ，２はＦＥＴ基板用
基板，３はＦＥＴのべアチップ，３４はゲートリード端
子，３５はドレインリード端子，３６はリースリード端
子，１１はベアチップと各リード端子をむすぶボンディ
ングワイアである。ここで各リード端子のパッケージか
ら突出した部分は幅Ｗ、長さＬの細長い形状をしてい
る。次に、上述のＧａＡｓＦＥＴを用いてマイクロ波帯
増幅器を構成した例を図４に示す。図４において、７
ａ，７ｂは、ソース接地用マイクロストリップパター
ン，８ａ，８ｂはマイクロストリップ線路，９は誘電体
基板，１０は接地導体である。入力側整合回路８ａはゲ
ートリード端子を半田付けするために幅Ｗ′（＞Ｗ），
長さＬ′（＞Ｌ）のマイクロストリップ線路が最初に接
続されその後に、整合回路パターンが接続される構成を
している。なお以上説明した従来技術のパッケージは１
９９１年版ＮＥＣデータブック「マイクロ波デバイス」
第６０７頁から６１５頁にパッケージの説明として記載
されている。
【０００４】
【発明が解決しようとする課題】従来のＧａＡｓＦＥＴ
のパッケージではＦＥＴのベアチップ状のゲート，ソー
スドレインの各電極と、ＦＥＴのリード端子に接続され
るマイクロストリップパターンとの距離が長く、高周波
回路ではインダクタンス成分が含まれるために実際のベ
アチップ単体の性能に比べて、ＦＥＴの高周波特性が低
下する問題を有していた。また、低雑音，高利得な増幅
器を得る最適な整合回路を得るためには、特性インピー
ダンスの高い線路をできる限りゲート端子の根元に近い
場所に接続する必要がある。しかし、従来のパッケージ
構造では、半田付けのためにリード幅よりも幅の広いマ
イクロストリップパターンが必ず入るためゲート端子の
根元から特性インピーダンスの高い、すなわちリード幅
よりも幅の狭いマイクロストリップパターンを接続する
ことが困難となる問題も有していた。
のパッケージではＦＥＴのベアチップ状のゲート，ソー
スドレインの各電極と、ＦＥＴのリード端子に接続され
るマイクロストリップパターンとの距離が長く、高周波
回路ではインダクタンス成分が含まれるために実際のベ
アチップ単体の性能に比べて、ＦＥＴの高周波特性が低
下する問題を有していた。また、低雑音，高利得な増幅
器を得る最適な整合回路を得るためには、特性インピー
ダンスの高い線路をできる限りゲート端子の根元に近い
場所に接続する必要がある。しかし、従来のパッケージ
構造では、半田付けのためにリード幅よりも幅の広いマ
イクロストリップパターンが必ず入るためゲート端子の
根元から特性インピーダンスの高い、すなわちリード幅
よりも幅の狭いマイクロストリップパターンを接続する
ことが困難となる問題も有していた。
【０００５】本発明は、上述の問題点を解決するため、
インダクタンス成分を低減でき、また、整合回路の構成
を容易化する高周波用トランジスタのパッケージを提供
することを目的とする。
インダクタンス成分を低減でき、また、整合回路の構成
を容易化する高周波用トランジスタのパッケージを提供
することを目的とする。
【０００６】
【課題を解決するための手段】本発明の半導体用パッケ
ージは、誘電帯基板上に搭載された半導体チップと、前
記半導体チップからボンディングワイアにて接続される
前記誘電帯上の電極と、前記半導体チップと前記電極と
気密封止するキャップとから構成される半導体用パッケ
ージにおいて、前記電極は、前記誘電帯基板側部を切り
欠いて凹形状部の表面に半田メッキして形成されること
を特徴としている。
ージは、誘電帯基板上に搭載された半導体チップと、前
記半導体チップからボンディングワイアにて接続される
前記誘電帯上の電極と、前記半導体チップと前記電極と
気密封止するキャップとから構成される半導体用パッケ
ージにおいて、前記電極は、前記誘電帯基板側部を切り
欠いて凹形状部の表面に半田メッキして形成されること
を特徴としている。
【０００７】
【作用】本発明では、半導体のベアチップが記載されて
いる基板において、端子が接続されている部分を凹形状
に切り欠き、その切り欠いた部分を側面メッキして各電
極部を形成したことから、各電極のリード端子を不要と
して、外部回路と接続されるマイクロストリップパター
ンとの距離が短くできインダクタンス成分が低減され
る。
いる基板において、端子が接続されている部分を凹形状
に切り欠き、その切り欠いた部分を側面メッキして各電
極部を形成したことから、各電極のリード端子を不要と
して、外部回路と接続されるマイクロストリップパター
ンとの距離が短くできインダクタンス成分が低減され
る。
【０００８】
【実施例】本発明について、図面を参照して説明する。
図１は本発明の一実施例のＧａＡｓＦＥＴの構造図であ
る。図１において１は気密封止用セラミックキャップ，
２はＦＥＴチップ用基板，３はＦＥＴのベアチップ，４
は側面メッキされたソース端子，１１はベアチップ上の
各電極と、上記各端子を結ぶボンディングワイア，１２
はゲート端子４，ドレイン端子５，ソース端子の電極で
ある。
図１は本発明の一実施例のＧａＡｓＦＥＴの構造図であ
る。図１において１は気密封止用セラミックキャップ，
２はＦＥＴチップ用基板，３はＦＥＴのベアチップ，４
は側面メッキされたソース端子，１１はベアチップ上の
各電極と、上記各端子を結ぶボンディングワイア，１２
はゲート端子４，ドレイン端子５，ソース端子の電極で
ある。
【０００９】本図において、ＧａＡｓＦＥＴのパッケー
ジのゲート端子４，ドレイン端子５及びソース端子６
ａ，６ｂは製造上の容易さから各々同一形状をしてい
る。ここで例えばソース端子６ｂについて説明すると、
ソース端子の電極１２は半円柱形状をしており、またそ
の表面には半田メッキ１３が形成されている。本形状は
基板２を半円柱形上に切り欠くことで簡易に形成でき
る。ソース端子６ｂ以外に他の３つの端子も同形状をし
ており、ベアチップ３の各電極とボンディングワイア１
１にて接続できるようになっている。この結果半円柱状
の各電極１２が直接ＦＥＴ基板２底面に接続されるた
め、ＦＥＴのリード端子に接続されるマイクロストリッ
プパターンとの距離が短くなりインダクタンス成分が低
減される。
ジのゲート端子４，ドレイン端子５及びソース端子６
ａ，６ｂは製造上の容易さから各々同一形状をしてい
る。ここで例えばソース端子６ｂについて説明すると、
ソース端子の電極１２は半円柱形状をしており、またそ
の表面には半田メッキ１３が形成されている。本形状は
基板２を半円柱形上に切り欠くことで簡易に形成でき
る。ソース端子６ｂ以外に他の３つの端子も同形状をし
ており、ベアチップ３の各電極とボンディングワイア１
１にて接続できるようになっている。この結果半円柱状
の各電極１２が直接ＦＥＴ基板２底面に接続されるた
め、ＦＥＴのリード端子に接続されるマイクロストリッ
プパターンとの距離が短くなりインダクタンス成分が低
減される。
【００１０】なお、気密封止用セラミックキャップ１
は、基板２を半円柱状に切り欠いたことにより封止性を
劣下させることのないよう、各電極の半円状の切り欠き
部を避けて封止することとなる。具体的には気密封止用
セラミックキャップ１の形状は、各電極の半円柱の頂点
どおしを結ぶ円の直径よりも小さい直径を有している。
は、基板２を半円柱状に切り欠いたことにより封止性を
劣下させることのないよう、各電極の半円状の切り欠き
部を避けて封止することとなる。具体的には気密封止用
セラミックキャップ１の形状は、各電極の半円柱の頂点
どおしを結ぶ円の直径よりも小さい直径を有している。
【００１１】図２に本発明によるパッケージを持つＧａ
ＡｓＦＥＴを用いたマイクロ波帯増幅器の一実施例を示
す。
ＡｓＦＥＴを用いたマイクロ波帯増幅器の一実施例を示
す。
【００１２】図２において７ａ，７ｂは、ソース接地用
マイクロストリップパターン、８ａ，８ｂは、マイクロ
ストリップ線路、９は誘電帯基板、１０は接地導体であ
る。入力整合回路８ａはゲート端子４を半田付けするた
めのパターンが微小であるためゲート端子４の根元から
特性インピーダンスの高いマイクロストリップ線路を接
続できる。
マイクロストリップパターン、８ａ，８ｂは、マイクロ
ストリップ線路、９は誘電帯基板、１０は接地導体であ
る。入力整合回路８ａはゲート端子４を半田付けするた
めのパターンが微小であるためゲート端子４の根元から
特性インピーダンスの高いマイクロストリップ線路を接
続できる。
【００１３】以上説明したように本実施例ではＧａＡｓ
ＦＥＴトランジスタを用いてトランジスタのゲート，ソ
ース，ドレインの各リード端子の電極構造を半円柱状と
したが、これに限定するものではない。
ＦＥＴトランジスタを用いてトランジスタのゲート，ソ
ース，ドレインの各リード端子の電極構造を半円柱状と
したが、これに限定するものではない。
【００１４】即ち、ＧａＡｓＦＥＴトランジスタに限定
されず、一般のトランジスタやマイクロ波集積回路（Ｍ
ＩＣ）に適用することもできる。
されず、一般のトランジスタやマイクロ波集積回路（Ｍ
ＩＣ）に適用することもできる。
【００１５】また、電極構造もベアチップを搭載する誘
電帯基板を一定形状を切り欠いた部分に電極を形成する
ならば凹形状をしていれば良い。
電帯基板を一定形状を切り欠いた部分に電極を形成する
ならば凹形状をしていれば良い。
【００１６】
【発明の効果】以上説明したように本発明は、ＦＥＴチ
ップののっている基板において、ゲート，リソース，ド
レインの各リード端子が接続されている部分を、半円柱
状に内側に切り欠いてその部分を側面メッキし、各電極
部を形成したことから、ＦＥＴチップ上の各電極とＦＥ
Ｔに接続されるマイクロストリップパターンとの距離を
短くすることができるためインダクタンス成分が低減さ
れるという効果を有する。
ップののっている基板において、ゲート，リソース，ド
レインの各リード端子が接続されている部分を、半円柱
状に内側に切り欠いてその部分を側面メッキし、各電極
部を形成したことから、ＦＥＴチップ上の各電極とＦＥ
Ｔに接続されるマイクロストリップパターンとの距離を
短くすることができるためインダクタンス成分が低減さ
れるという効果を有する。
【００１７】また、各電極部を半田付けするときのパタ
ーンも微小であるため電極の根元から任意の回路パター
ンを接続できるため、整合回路の設計が自由にできると
いう効果も有する。したがって、従来のＧａＡｓＦＥＴ
に比べて、雑音パラメータの最良点が得られ易くなり雑
音指数の良い増幅器の設計が可能になるという効果も有
している。
ーンも微小であるため電極の根元から任意の回路パター
ンを接続できるため、整合回路の設計が自由にできると
いう効果も有する。したがって、従来のＧａＡｓＦＥＴ
に比べて、雑音パラメータの最良点が得られ易くなり雑
音指数の良い増幅器の設計が可能になるという効果も有
している。
【図１】本発明の一実施例によるＧａＡｓＦＥＴ等の高
周波用トランジスタの構造図である。
周波用トランジスタの構造図である。
【図２】本発明の一実施例によるＧａＡｓＦＥＴのパッ
ケージを用いたマイクロ波帯増幅器の構成図である。
ケージを用いたマイクロ波帯増幅器の構成図である。
【図３】従来のＧａＡｓＦＥＴの構造図である。
【図４】従来のＧａＡｓＦＥＴを用いたマイクロ波帯増
幅器の構成図である。
幅器の構成図である。
１ 気密封止用セラミックキャップ ２ ＦＥＴチップ用基板 ３ ＦＥＴのベアチップ ４ 側面メッキされたゲート端子 ５ 側面メッキされたドレイン端子 ６ 側面メッキされたソース端子 ７ ソース接地用マイクロストリップパターン ８ マイクロストリップ線路 ９ 誘電体基板 １０ 接地導体 １１ ボンディングワイア １２ 電極 １３ 半田メッキ ３４ ゲートリード端子 ３５ ドレインリード端子 ３６ ソースリード端子
Claims (3)
- 【請求項１】 誘電体基板上に搭載された半導体チップ
と、前記半導体チップからボンディングワイアにて接続
される前記誘電体基板上の電極と、前記半導体チップと
前記電極を気密封止するキャップとから構成される半導
体用パッケージにおいて、前記電極は、前記誘電体基板
側面部を切り欠いた凹形状部の表面に半田メッキして形
成されることを特徴とする半導体用パッケージ。 - 【請求項２】 前記キャップは、前記凹形状の切り欠き
部を避けて前記半導体チップと前記電極とを包み込む気
密封止用キャップであることを特徴とする請求項１記載
の半導体パッケージ。 - 【請求項３】 前記半導体チップは、マイクロ波帯高周
波回路に用いられることを特徴とする請求項１記載の半
導体パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6293239A JP2570638B2 (ja) | 1994-11-28 | 1994-11-28 | 半導体用パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6293239A JP2570638B2 (ja) | 1994-11-28 | 1994-11-28 | 半導体用パッケージ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08153818A true JPH08153818A (ja) | 1996-06-11 |
| JP2570638B2 JP2570638B2 (ja) | 1997-01-08 |
Family
ID=17792242
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6293239A Expired - Fee Related JP2570638B2 (ja) | 1994-11-28 | 1994-11-28 | 半導体用パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2570638B2 (ja) |
-
1994
- 1994-11-28 JP JP6293239A patent/JP2570638B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2570638B2 (ja) | 1997-01-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8339204B2 (en) | Semiconductor device | |
| TW536795B (en) | Flip chip package of monolithic microwave integrated circuit | |
| EP0929935A1 (en) | Coplanar waveguide amplifier | |
| KR100300235B1 (ko) | 반도체의입출력접속구조 | |
| US4298846A (en) | Semiconductor device | |
| JPS59143406A (ja) | 混成マイクロ波サブシステム | |
| JP2003283273A (ja) | マイクロ波集積回路 | |
| JP3130809B2 (ja) | 半導体装置 | |
| JP2570638B2 (ja) | 半導体用パッケージ | |
| JP6852841B2 (ja) | 半導体装置 | |
| JP2953942B2 (ja) | 半導体装置 | |
| JP2638514B2 (ja) | 半導体パッケージ | |
| JPH07226489A (ja) | マイクロ波半導体装置 | |
| JPH02107001A (ja) | 高周波回路装置 | |
| JPH0449259B2 (ja) | ||
| JPH06260563A (ja) | トランジスタ用パッケージ | |
| JPS6256684B2 (ja) | ||
| JPH0116026B2 (ja) | ||
| JPH07142626A (ja) | 半導体装置 | |
| JPS63203001A (ja) | 半導体装置 | |
| JP2003158407A (ja) | 半導体の入出力接続構造 | |
| JPH0817291B2 (ja) | マイクロ波回路 | |
| JPH0279449A (ja) | 半導体デバイスパッケージングステム | |
| JPH07193158A (ja) | 高周波トランジスタのパッケージ | |
| JPS5919360A (ja) | 電界効果トランジスタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960827 |
|
| LAPS | Cancellation because of no payment of annual fees |